KR100532392B1 - 센싱동작 초기의 센싱속도를 향상시킬 수 있는 반도체 메모리장치 및 분리 트랜지스터 제어방법 - Google Patents

센싱동작 초기의 센싱속도를 향상시킬 수 있는 반도체 메모리장치 및 분리 트랜지스터 제어방법 Download PDF

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Abstract

센싱동작 초기의 센싱속도를 향상시킬 수 있는 반도체 메모리장치 및 분리 트랜지스터 제어방법이 개시된다. 상기 분리 트랜지스터 제어방법에 따라 동작되는 상기 반도체 메모리장치는, 비트라인 쌍, 상기 비트라인 쌍중 어느 하나에 접속되는 복수개의 메모리셀들, 센싱 비트라인 쌍, 분리 제어신홍 응답하여 상기 비트라인 쌍과 상기 센싱 비트라인 쌍을 연결하거나 분리하는 적어도 하나의 분리 트랜지스터를 포함하는 분리부, N형 및 P형 감지증폭기를 포함하고 상기 센싱 비트라인 쌍 사이의 전압차를 감지하여 증폭하는 감지증폭부, 상기 N형 감지증폭기의 출력단에 연결되며, 제1제어신호에 응답하여 상기 N형 감지증폭기의 출력단을 풀다운시키는 풀다운부, 및 상기 제1제어신호 및 메모리셀 블락 선택신호에 응답하여 상기 분리 제어신호를 발생하는 분리 제어신호 발생부를 구비하고, 특히 상기 분리 트랜지스터의 저항이 큰 영역에서 초기 센싱동작이 이루어지도록, 상기 분리 제어신호는 상기 제1제어신호가 액티브된 다음 소정의 지연시간 후에 승압전압 레벨로 액티브되는 것을 특징으로 한다.

Description

센싱동작 초기의 센싱속도를 향상시킬 수 있는 반도체 메모리장치 및 분리 트랜지스터 제어방법
본 발명은 반도체장치에 관한 것으로, 특히 반도체 메모리장치 및 이의 분리 트랜지스터 제어방법에 관한 것이다.
반도체 메모리장치는 대용량화와 고속화를 위해 끊임없이 발전되어 왔으며, 이러한 경향은 메모리셀이 하나의 커패시터와 하나의 엑세스 트랜지스터로 형성되는 디램 분야에서 특히 두드러진다. 디램 반도체 메모리장치에서는, 하나의 감지증폭기가 인접한 두 개의 메모리셀 블락에 공유되고 각 메모리셀 블락과 감지증폭기 사이에는 분리 트랜지스터들이 접속된다. 이러한 감지증폭기의 구조를 폴디드 비트라인-공유 감지증폭기(Folded bit line-shared sense amplifier) 구조라 부른다.
감지증폭기는 두 개의 메모리셀 블락중 선택된 메모리셀 블락의 메모리셀로부터 비트라인 쌍으로 전달되는 작은 전압차를 센싱하며, 이에 따라 감지증폭기의 센싱속도는 비트라인 쌍의 부하 커패시턴스에 절대적으로 좌우된다. 일반적으로 디램 반도체 메모리장치에서는 감지증폭기의 센싱동작시, 선택된 메모리셀 블락과 접속되어 있는 분리 트랜지스터들을 턴온시키고 반면에 선택되지 않는 메모리셀 블락과 접속되어 있는 분리 트랜지스터들을 턴오프시킴으로써 비트라인 쌍의 부하 커패시턴스를 줄여 센싱속도를 향상시킨다.
한편 상술하였듯이 감지증폭기의 센싱동작시 선택된 메모리셀 블락과 접속되어 있는 분리 트랜지스터들은 완전히 턴온되는 데, 이로 인하여 분리 트랜지스터들의 저항이 최소로 작은 영역에서 센싱동작이 이루어지게 되므로 센싱동작 초기의 센싱속도가 느려지는 문제점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 센싱동작 초기의 센싱속도를 향상시킬 수 있는 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 반도체 메모리장치에 있어서 센싱동작 초기의 센싱속도를 향상시킬 수 있는 분리 트랜지스터 제어방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 비트라인 쌍, 상기 비트라인 쌍중 어느 하나에 접속되는 복수개의 메모리셀들, 센싱 비트라인 쌍, 분리 제어신호에 응답하여 상기 비트라인 쌍과 상기 센싱 비트라인 쌍을 연결하거나 분리하는 적어도 하나의 분리 트랜지스터를 포함하는 분리부, N형 및 P형 감지증폭기를 포함하고, 상기 센싱 비트라인 쌍 사이의 전압차를 감지하여 증폭하는 감지증폭부, 상기 N형 감지증폭기의 출력단에 연결되며, 제1제어신호에 응답하여 상기 N형 감지증폭기의 출력단을 풀다운시키는 풀다운부 및 상기 제1제어신호 및 메모리셀 블락 선택신호에 응답하여 상기 분리 제어신호를 발생하는 분리제어신호 발생부를 구비하고, 상기 분리 트랜지스터의 저항이 큰 영역에서 초기 센싱동작이 이루어지도록, 상기 분리 제어신호는 상기 제1제어신호가 액티브된 다음 소정의 지연시간 후에 승압전압 레벨로 액딕브되는 것을 특징으로 한다.
상기 반도체 메모리장치는, 상기 P형 감지증폭기의 출력단에 연결되며, 제2제어신호에 응답하여 상기 P형 감지증폭기의 출력단을 풀업시키는 풀업부를 더 구비한다.
상기 분리부는, 상기 비트라인 쌍과 상기 센싱 비트라인 쌍 사이에 소오스와 드레인이 각각 접속되고 게이트에 상기 분리 제어신호가 인가되는 엔모스 트랜지스터 쌍을 포함한다.
상기 분리 제어신호 발생부는, 상기 제1제어신호를 상기 소정의 지연시간 만큼 지연시키는 지연부 및 상기 지연부의 출력신호 및 상기 메모리셀 블락 선택신호에 응답하여 상기 분리 제어신호를 발생하는 신호 발생부를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 다른 구성의 반도체 메모리장치는, 비트라인 쌍, 상기 비트라인 쌍중 어느 하나에 접속되는 복수개의 메모리셀들, 센싱 비트라인 쌍, 분리 제어신호에 응답하여 상기 비트라인 쌍과 상기 센싱 비트라인 쌍을 연결하거나 분리하는 적어도 하나의 분리 트랜지스터를 포함하는 분리부, N형 및 P형 감지증폭기를 포함하고, 상기 센싱 비트라인 쌍 사이의 전압차를 감지하여 증폭하는 감지증폭부 및 상기 P형 감지증폭기의 출력신호 및 메모리셀 블락 선택신호에 응답하여 상기 분리 제어신호를 발생하는 분리 제어신호 발생부를 구비하고, 상기 분리 트랜지스터의 저항이 큰 영역에서 초기 센싱동작이 이루어지도록, 상기 분리 제어신호는 상기 P형 감지증폭기의 출력신호가 전원전압 레벨로 상승할 때 승압전압 레벨로 액티브되는 것을 특징으로 한다.
상기 반도체 메모리장치는, 상기 N형 감지증폭기의 출력단에 연결되며, 제1제어신호에 응답하여 상기 N형 감지증폭기의 출력단을 풀다운시키는 풀다운부 및 상기 P형 감지증폭기의 출력단에 연결되며, 제2제어신호에 응답하여 상기 P형 감지증폭기의 출력단을 풀업시키는 풀업부를 더 구비한다.
상기 분리부는, 상기 비트라인 쌍과 상기 센싱 비트라인 쌍 사이에 소오스와 드레인이 각각 접속되고 게이트에 상기 분리 제어신호가 인가되는 엔모스 트랜지스터 쌍을 포함한다.
상기 분리 제어신호 발생부는, 상기 P형 감지증폭기의 출력신호와 전원전압을 비교하여 상기 P형 감지증폭기의 출력신호의 레벨이 전원전압 레벨보다 클 때 출력을 액티브시키는 비교부 및 상기 비교부의 출력 및 상기 메모리셀 블락 선택신호에 응답하여 상기 분리 제어신호를 발생하는 신호 발생부를 구비한다.
또한 상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 분리 트랜지스터 제어방법은, 비트라인 쌍, 상기 비트라인 쌍중 어느 하나에 접속되는 복수개의 메모리셀들, 센싱 비트라인 쌍, 분리 제어신호에 응답하여 상기 비트라인 쌍과 상기 센싱 비트라인 쌍을 연결하거나 분리하는 분리 트랜지스터 쌍, N형 및 P형 감지증폭기를 포함하고 상기 센싱 비트라인 쌍 사이의 전압차를 감지하여 증폭하는 감지증폭부, 제1제어신호에 응답하여 상기 N형 감지증폭기의 출력단을 풀다운시키는풀다운부, 및 제2제어신호에 응답하여 상기 P형 감지증폭기의 출력단을 풀업시키는 풀업부를 구비하는 반도체 메모리장치에 대한 분리 트랜지스터 제어방법에 있어서,
상기 분리 트랜지스터 쌍의 저항이 큰 영역에서 초기 센싱동작이 이루어지도록, 상기 제1제어신호가 액티브된 다음 소정의 지연시간 후에 상기 분리 제어신호를 승압전압 레벨로 액티브시키는 단계를 구비하는 것을 특징으로 한다.
상기 단계는, 상기 제1제어신호를 상기 소정의 지연시간 만큼 지연시키는 단계, 및 선택신호가 액티브된 상태에서 상기 지연된 신호가 액티브될 때 상기 분리제어신호를 승압전압 레벨로 액티브시키는 단계로 이루어진다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 다른 구성의 분리 트랜지스터 제어방법은, 비트라인 쌍, 상기 비트라인 쌍중 어느 하나에 접속되는 복수개의 메모리셀들, 센싱 비트라인 쌍, 분리 제어신호에 응답하여 상기 비트라인 쌍과 상기 센싱 비트라인 쌍을 연결하거나 분리하는 분리 트랜지스터 쌍, N형 및 P형 감지증폭기를 포함하고 상기 센싱 비트라인 쌍 사이의 전압차를 감지하여 증폭하는 감지증폭부, 제1제어신호에 응답하여 상기 N형 감지증폭기의 출력단을 풀다운시키는 풀다운부, 및 제2제어신호에 응답하여 상기 P형 감지증폭기의 출력단을 풀업시키는 풀업부를 구비하는 반도체 메모리장치에 대한 분리 트랜지스터 제어방법에 있어서 ,
상기 분리 트랜지스터 쌍의 저항이 큰 영역에서 초기 센싱동작이 이루어지도록, 상기 P형 감지증폭기의 출력신호가 전원전압 레벨이 될 때 상기 분리 제어신호를 승압전압 레벨로 액티브시키는 단계를 구비하는 것을 특징으로 한다.
상기 단계는, 상기 P형 감지증폭기의 출력신호와 전원전압을 비교하여 상기 P형 감지증폭기의 출력신호의 레벨이 전원전압 레벨보다 클 때 액티브되는 신호를 발생시키는 단계, 및 선택신호가 액티브된 상태에서 상기 신호가 액티브될 때 상기 분리 제어신호를 승압전압 레벨로 액티브시키는 단계로 이루어진다.
이하 본 발명에 따른 반도체 메모리장치의 구성 및 동작과 그 회로에서 수행되는 분리 트랜지스터 제어방법을 첨부도면을 참조하여 상세히 설명하겠다.
도 1은 본 발명에 따른 반도체 메모리장치의 데이터 센싱부분의 회로도로서, 이는 통상의 반도체 메모리장치의 데이터 센싱부분과 동일하다.
도 1을 참조하면, 상기 반도체 메모리장치는, 폴디드 비트라인-공유 감지증폭기 구조로 이루어져 있으며, 제1메모리셀 블락(101)의 메모리셀(M1)에 연결되어 있는 제1비트라인 쌍(BLi, ), 센싱 비트라인 쌍(SBLi, ), 제1분리 제어신호(PISOI)에 응답하여 상기 제1비트라인 쌍(BLi, )과 상기 센싱 비트라인 쌍(SBLi, )을 연결하거나 분리하는 제1분리부(102), 제2메모리셀 블락(106)의 메모리셀(M2)에 연결되어 있는 제2비트라인 쌍(BLj, ), 제2분리 제어신호(PISOJ)에 응답하여 상기 제2비트라인 쌍(BLj, )과 상기 센싱 비트라인 쌍(SBLi, )을 연결하거나 분리하는 제2분리부(105), N형 및 P형 감지증폭기(103, 104)를 포함하고 상기 센싱 비트라인 쌍(SBLi, ) 사이의 전압차를 감지하여 증폭하는 감지증폭부, 제1제어신호(LANG)에 응답하여 상기 N형 감지증폭기(103)은 출력단(LAB)를 풀다운시키는 풀다운 트랜지스터(Q11), 및 제2제어신호(LAPG)에 응답하여 상기 P형 감지증폭기(104)의 출력단(LA)를 풀업시키는 풀업 트랜지스터(Q12)를 구비한다.
상기 제1비트라인 쌍(BLi, ) 및 상기 제2비트라인 쌍(BLj, )에는 복수개의 메모리셀들이 연결되어 있으나, 도 1에서는 각각 한 개의 메모리셀만을 도시하였다. 상기 메모리셀(M1,M2)는 각각 하나의 커패시터(C1,C2)와 하나의 엑세스 트랜지스터(Q1,Q2)로 구성되며, 상기 엑세스 트랜지스터(Q1,Q2)의 각 게이트에는 워드라인(WLi,WLj)가 연결되고 소소스 및 드레인중 어느 하나에는 비트라인(BLi ,BLj)가 연결된다.
상기 제1분리부(102)는, 상기 제1비트라인 쌍(BLi, )와 상기 센싱 비트라인 쌍(SBLi, ) 사이에 소오스와 드레인이 각각 접속되고 게이트에 상기 제1분리제어신호(PISOI)가 인가되는 엔모스 분리 트랜지스터 쌍(Q3,Q4)를 포함한다. 또한 상기 제2분리부(105)는, 상기 제2비트라인 쌍(BLj, )와 상기 센싱 비트라인 쌍(SBLi, ) 사이에 소오스와 드레인이 각각 접속되고 게이트에 상기 제2분리 제어신호(PISOJ)가 인가되는 엔모스 분리 트랜지스터 쌍(Q9,Q10)을 포함한다.
한편 상기 반도체 메모리장치는, 도 1에는 도시되지 않았지만, 상기 제1비트라인 쌍(BLi, ) 사이에 접속되고 제1등화신호(EQi)에 응답하여 상기 제1비트라인쌍(BLi, )을 등화시키는 제1등화부와, 상기 제2비트라인 쌍(BLj, ) 사이에 접속되고 제2등화신호(EQj)에 응답하여 상기 제2비트라인 쌍(BLj, )을 등화시키는 제2등화부를 더 구비한다.
도 2는 도 1에 도시된 반도체 메모리장치에서 종래기술에 따른 데이터 센싱 타이밍도로서, 본 발명에 따른 분리 트랜지스터 제어방법 및 제어회로를 설명하기 전에 이해를 돕기위하여 종래기술에 따른 센싱 및 분리 트랜지스터 제어방법에 대하여 간략히 설명하겠다. 도 2에는 제1메모리셀 블락(101)이 선택된 경우가 도시되어 있다.
도 2를 참조하면, 메모리셀 블락 선택신호(PBLSI)가 논리 "하이" , 즉 전원전압(VCC) 레벨로 인에이블되면 이에 따라 상기 제1분리 제어신호(PISOI)가 전원전압(VCC)레벨로부터 승압전압(VPP) 레벨로 상승하고 상기 제2분리 제어신호(PISOJ)가 논리 “로우” , 즉 접지전압(OV) 레벨이 된다. 이에 따라 상기 제1분리부(102)의 분리 트랜지스터들(Q3,Q4)가 완전히 턴온되고 상기 제2분리부(105)의 분리 트랜지스터들(Q9,Q10)이 턴오프되어 제1메모리셀 블락(101)이 선택된다.
다음에 제1워드라인(WLi)가 승압전압(VPP) 레벨로 인에이블되면 엑세스 트랜지스터(Q1)이 턴온되어 커패시터(C1)의 전하가 제1비트라인(BLi)로 전달되어 제1비트라인 쌍(BLi, ) 사이에, 즉 센싱 비트라인 쌍(SBLi, ) 사이에 전압차가 발생되기 시작한다. 여기에서 상기 제1분리 제어신호(PISOI) 및 상기 제1워드라인(WLi)의 전압레벨을 승압전압(VPP) 레벨로 상승시키는 이유는, 엔모스 트랜지스터의 전압강하를 방지하기 위해서이다.
다음에 상기 제1제어신호(LANG)가 논리 “하이” 로 인에이블되어 상기 풀다운 트랜지스터(Q11)이 턴온되고 상기 제2제어신호(LAPG)가 논리 “로우” 로 디스에이블되어 상기 풀업 트랜지스터(Q12)가 턴오프된다. 이에 따라 상기 N형 감지증폭기(103)의 출력단(LAB)가 접지전압(VSS) 레벨로 하강하고 상기 P형 감지증폭기(104)의 출력단(LA)가 전원전압(VCC) 레벨로 상승한다.
상기 감지증폭기(103,104)의 센싱속도는 상기 제1비트라인 쌍(BLi, ) 및 상기 센싱 비트라인 쌍(SBLi, )의 부하 커패시턴스에 좌우되며, 또한 상기 제1비트라인 쌍(BLi, ) 및 상기 센싱 비트라인 쌍(SBLi, )에 걸리는 저항성분은 부하 커패시턴스와 함께 지연시간을 결정한다.
그런데 도 2에 도시된 타이밍도에 따라 제어되는 종래의 센싱 및 분리 트랜지스터 제어방법에서는, 상기 감지증폭기(103,104)의 센싱동작시 선택된 메모리셀블락과 접속되어 있는 분리 트랜지스터들(Q3,Q4)가 완전히 턴온되는 데, 이로 인하여 상기 분리 트랜지스터들(Q3,Q4)의 저항이 최소로 작은 영역에서 센싱동작이 이루어지게 되며 이로 인하여 센싱동작 초기의 센싱속도가 느려지는 문제점이 있다.
따라서 본 발명에서는 센싱동작 초기의 센싱속도를 향상시키고자 한다.
도 3은 본 발명의 제1실시예에 따른 분리 제어신호 발생회로의 회로도로서, 이는 본 발명에 따른 분리 트랜지스터 제어방법에 따라 동작된다. 여기에서는 도 1에 도시된 제1분리 제어신호(PISOI)를 발생하는 경우가 도시되어 있다.
도 3을 참조하면, 상기 본 발명의 제1실시예에 따른 분리 제어신호 발생회로는, 상기 제1제어신호(LANG) 및 상기 메모리셀 블락 선택신호(PBLSI)에 응답하여 상기 제1분리 제어신호(PISOI)를 발생하고, 지연부(303) 및 신호 발생부(301)을 포함하여 구성된다.
상기 지연부(303)은 지연기(303a)와 앤드게이트(303b)로 구성되고, 상기 지연기(303a)가 상기 제1제어신호(LANG)를 소정의 지연시간 만큼 지연시켜 신호(LANGD)를 출력한다. 상기 신호 발생부(301)은 상기 신호(LANGD)와 상기 메모리셀 블락 선택신호(PBLSI)가 상기 앤드게이트(303b)에서 논리곱된 신호에 응답하여 상기 제1분리 제어신호(PISOI)를 발생한다. 한편 상기 신호 발생부(301)은 상기 신호(LANGD)와 상기 메모리셀 블락 선택신호(PBLSI)가 모두 논리 “하이”로 액티브될 때 출력신호인 상기 제1분리 제어신호(PISOI)를 전원전압(VCC) 레벨로부터 승압전압(VPP) 레벨로 상승시킨다. 이때 다른 메모리셀 블락 선택신호(PBLSJ)는 논리 “로우”가 된다.
여기에서 상기 지연기(303a)는 짝수개의 인버터(I1 내지 In)을 포함하여 구성되어 있고, 상기 신호 발생부(301)은 피모스 트랜지스터들(Q20,Q2l,Q25,Q26)과 엔모스 트랜지스터들(Q22,Q23,Q24,Q27), 및 인버터(Ix)를 포함하여 구성되어 있다. 필요에 따라 상기 지연기(303a) 및 상기 신호 발생부(301)은 다른 논리회로들로 구성될 수 있다.
따라서 상기 제1분리 제어신호(PISOI)는, 상기 지연기(303a)가 상기 제1제어신호(LANG)를 소정의 지연시간 만큼 지연시켜 신호(LANGD)를 출력하므로, 상기 제1 제어신호(LANG)가 논리 “하이” 로 액티브된 다음 소정의 지연시간 후에 승압전압(VPP) 레벨로 액티브된다.
도 4는 본 발명의 제2실시예에 따른 분리 제어신호 발생회로의 회로도로서, 이는 본 발명에 따른 분리 트랜지스터 제어방법에 따라 동작된다. 여기에서는 도 1에 도시된 제1분리 제어신호(PISOI)를 발생하는 경우가 도시되어 있다.
도 4를 참조하면, 상기 본 발명의 제2실시예에 따른 분리 제어신호 발생회로는, 상기 P형 센스증폭기(104)의 출력단(LA)의 신호 및 상기 메모리셀 블락 선택신호(PBLSI)에 응답하여 상기 제1분리 제어신호(PISOI)를 발생하고, 비교부(403) 및 신호 발생부(401)을 포함하여 구성된다.
상기 비교부(403)은 비교기(403a)와 앤드게이트(403b)로 구성되고, 상기 비교기(403a)가 상기 P형 센스증폭기(104)의 출력단(LA)의 신호와 전원전압(VCC)를 비교하여 상기 P형 센스증폭기(104)의 출력단(LA)의 신호의 레벨이 전원전압(VCC) 레벨보다 클 때 출력신호(LANGD)를 논리 “하이” 로 액티브시킨다. 상기 신호 발생부(401)은, 도 3에서와 마찬가지로, 상기 신호(LANGD)와 상기 메모리셀 블락 선택신호(PBLSI)가 상기 앤드게이트(403b)에서 논리곱된 신호에 응답하여 상기 제1분리 제어신호(PISOI)를 발생한다. 한편 상기 신호 발생부(401)은 상기 신호(LANGD)와 상기 메모리셀 블락 선택신호(FBLSI)가 모두 논리 “하이” 로 엑티브될 때 출력신호인 상기 제1분리 제어신호(PISOI)를 전원전압(VCC) 레벨로부터 승압전압(VPP) 레벨로 상승시킨다. 이때 다른 메모리셀 블락 선택신호(PBLSJ)는 논리 “로우” 가 된다.
여기에서 상기 신호 발생부(401)은 피모스 트랜지스터들(Q30,Q31,Q35,Q36)과 엔모스 트랜지스터들(Q32,Q33,Q34,Q37), 및 인버터(Iy)를 포함하여 구성되어 있다. 필요에 따라 상기 신호 발생부(401)은 다른 논리회로들로 구성될 수 있다.
따라서 상기 제1분리 제어신호(PISOI)는, 상기 비교기(403a)가 상기 P형 센스증폭기(104)의 출력단(LA)의 신호의 레벨이 전원전압(VCC) 레벨보다 클 때 신호(LANGD)를 논리 “하이” 로 액티브시키므로, 상기 P형 센스증폭기(104)의 출력단(LA)의 신호의 레벨이 전원전압(VCC) 레벨이 된 후 승압전압(VPP) 레벨로 액티브된다.
도 5는 도 1에 도시된 반도체 메모리장치와 도 3 또는 도 4에 도시된 본 발명에 따른 분리 제어신호 발생회로에서 수행되는 데이터 센싱 타이밍도로서, 여기에서는 도 1의 제1메모리셀 블락(101)이 선택된 경우가 도시되어 있다.
도 5에 도시된 타이밍도를 참조하여 본 발명에 따른 분리 트랜지스터 제어방법을 좀더 설명하겠다.
메모리셀 블락 선택신호(PBLSI)가 논리 “하이” , 즉 전원전압(VCC) 레벨로 인에이블되면 이에 따라 상기 제2분리 제어신호(PISOJ)는 논히 “로우” , 즉 접지전압(OV) 레벨이 되고 이때 상기 제1분리 제어신호(PISOI)는 도 3 또는 도 4에 도시된 본 발명에 따른 분리 제어신호 발생회로에 의해 즉시 승압전압(VPP) 레벨로 상승하지 않고 전원전압(VCC)레벨을 유지한다. 이에 따라 센싱초기에 상기 제1분리부(102)의 분리 트랜지스터들(Q3,Q4)는 완전히 턴온(Fully Turn On)되지 못하며, 즉 약하게 턴온(Weakly Turn On)되며, 이에 따라 상기 분리 트랜지스터들(Q3,Q4)의 저항이 큰 영역에서 센싱동작이 이루어지게 된다. 따라서 센싱동작 초기의 센싱속도가 향상되게 된다.
다음에 제1워드라인(WLi)가 승압전압(VPP) 레벨로 인에이블되면 엑세스 트랜지스터(Q1)이 턴온되어 커패시터(C1)의 전하가 제1비트라인(BLi)로 전달되어 제1비트라인 쌍(BLi, ) 사이에, 즉 센싱 비트라인 쌍(SBLi, ) 사이에 전압차가 발생되기 시작한다. 다음에 상기 제1제어신호(LANG)가 논리 “하이” 로 인에이블되어 상기 풀다운 트랜지스터(Q11)이 턴온되고 상기 제2제어신호(LAPG)가 논리 “로우”로 디스에이블되어 상기 풀업 트랜지스터(Q12)가 턴오프된다.
이때 도 3에 도시된 분리 제어신호 발생회로에 의해 상기 제1분리 제어신호(PISOI)가 발생되는 경우에는, 상기 제1분리 제어신호(PISOI)는 상기 제1제어신호(LANG)가 논리 “하이” 로 액티브된 다음 소정의 지연시간 후에 승압전압(VPP) 레벨로 액티브된다. 이에 따라 센싱중반 이후에는 상기 제1분리부(102)의 분리 트랜지스터들(Q3,Q4)가 완전히 턴온(Fully Turn On)되어 종래와 같이 센싱동작이 이루어진다.
한편 상기 풀다운 트랜지스터(Q11)이 턴온되고 상기 풀업 트랜지스터(Q12)가 턴오프됨으로써, 상기 N형 감지증폭기(103)의 출력단(LAB)는 접지전압(VSS) 레벨로 하강하고 상기 P형 감지증폭기(104)의 출력단(LA)는 전원전압(VCC) 레벨로 상승한다.
또한 도 4에 도시된 분리 제어신호 발생회로에 의해 상기 제1분리 제어신호(PISOI)가 발생되는 경우에는, 상기 제1분리 제어신호(PISOI)는 상기 P형 센스증폭기(104)의 출력단(LA)의 신호의 레벨이 전원전압(VCC) 레벨이 되기 전까지는 전원전압(VCC) 레벨을 유지하고 전원전압(VCC) 레벨이 된 후 유압전압(VPP) 레벨로 액티브된다.
도 6은 도 2에 도시된 종래기술에 따른 데이터 센싱 타이밍도의 상세한 시뮬레이션 파형도이고, 도 7은 도 5에 도시된 본 발명에 따른 데이터 센싱 타이밍도의 상세한 시뮬레이션 파형도이다. 이들은 동일한 조건에서 수행된 시뮬레이션 파형도이다.
도 6 및 도 7을 참조하면, 도 7에서의 비트라인 쌍(BLi, )의 디벨럽(Develop) 시점이 도 6에서의 비트라인 쌍(BLi, )의 디벨럽(Develop) 시점보다 훨씬 빠른 것을 알 수 있다. 즉 본 발명에서의 센싱동작 초기의 센싱속도가 종래기술에 비해 빠른 것을 알 수 있다.
결론적으로 본 발명에 따른 반도체 메모리장치 및 분리 트랜지스터 제어방법에서는, 감지증폭기의 센싱초기에 분리 트랜지스터들을 약하게 턴온(Weakly Turn On)되게 하여, 이에 따라 상기 분리 트랜지스터들의 저항이 큰 영역에서 센싱동작이 이루어지게 함으로써, 센싱동작 초기의 센싱속도가 향상될 수 있다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치 및 분리 트랜지스터 제어방법은, 센싱동작 초기의 센싱속도를 향상시킬 수 있는 장점이 있다.
도 1은 본 발명에 따른 반도체 메모리장치의 데이터 센싱부분의 회로도
도 2는 종래기술에 따른 데이터 센싱 타이밍도
도 3은 본 발명의 제1실시예에 따른 분리 제어신호 발생회로의 회로도
도 4는 본 발명의 제2실시예에 따른 분리 제어신호 발생회로의 회로도
도 5는 도 1에 도시된 반도체 메모리장치와 도 3 또는 도 4에 도시된 본 발명에 따른 분리 제어신호 발생회로에서 수행되는 데이터 센싱 타이밍도
도 6은 도 2에 도시된 종래기술에 따른 데이터 센싱 타이밍도의 상세한 시뮬레이션 파형도
도 7은 도 5에 도시된 본 발명에 따른 데이터 센싱 타이밍도의 상세한 시뮬레이션 파형도

Claims (12)

  1. 비트라인 쌍;
    상기 비트라인 쌍중 어느 하나에 접속되는 복수개의 메모리셀들;
    센싱 비트라인 쌍;
    분리 제어신호에 응답하여 상기 비트라인 쌍과 상기 센싱 비트라인 쌍을 연결하거나 분리하는 적어도 하나의 분리 트랜지스터를 포함하는 분리부;
    N형 및 P형 감지증폭기를 포함하고, 상기 센싱 비트라인 쌍 사이의 전압차를 감지하여 증폭하는 감지증폭부;
    상기 N형 감지증폭기의 출력단에 연결되며, 제1제어신호에 응답하여 상기 N형 감지증폭기의 출력단을 풀다운시키는 풀다운부; 및
    상기 제1제어신호 및 메모리셀 블락 선택신호에 응답하여 상기 분리 제어신호를 발생하는 분리 제어신호 발생부를 구비하고,
    상기 분리 트랜지스터의 저항이 큰 영역에서 초기 센싱동작이 이루어지도록, 상기 분리 제어신호는 상기 제1제어신호가 액티브된 다음 소정의 지연시간 후에 승압전압 레벨로 액티브되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 반도체 메모리장치는,
    상기 P형 감지증폭기를 출력단에 연결되며, 제2제어신호에 응답하여 상기 P형 감지증폭기의 출력단을 풀업시키는 풀업부를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 분리부는,
    상기 비트라인 쌍과 상기 센싱 비트라인 쌍 사이에 소오스와 드레인이 각각 접속되고 게이트에 상기 분리 제어신호가 인가되는 엔모스 트랜지스터 쌍을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 분리 제어신호 발생부는,
    상기 제1제어신호를 상기 소정의 지연시간 만큼 지연시키는 지연부; 및
    상기 지연부의 출력신호 및 상기 메모리셀 블락 선택신호에 응답하여 상기 분리 제어신호를 발생하는 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  5. 비트라인 쌍;
    상기 비트라인 쌍중 어느 하나에 접속되는 복수개의 메모리셀들;
    센싱 비트라인 쌍;
    분리 제어신호에 응답하여 상기 비트라인 쌍과 상기 센싱 비트라인 쌍을 연결하거나 분리하는 적어도 하나의 분리 트랜지스터를 포함하는 분리부;
    N형 및 P형 감지증폭기를 포함하고, 상기 센싱 비트라인 쌍 사이의 전압차를 감지하여 증폭하는 감지증폭부; 및
    상기 P형 감지증폭기의 출력신호 및 메모리셀 블락 선택신호에 응답하여 상기 분리 제어신호를 발생하는 분리 제어신호 발생부를 구비하고,
    상기 분리 트랜지스터의 저항이 큰 영역에서 초기 센싱동작이 이루어지도록, 상기 분리 제어신호는 상기 P형 감지증폭기의 출력신호가 전원전압 레벨로 상승할 때 승압전압 레벨로 액티브되는 것을 특징으로 하는 반도체 메모리장치.
  6. 제5항에 있어서, 상기 반도체 메모리장치는,
    상기 N형 감지증폭기의 출력단을 연결되며, 제1제어신호에 응답하여 상기 N형 감진증폭기의 출력단을 풀다운시키는 풀다운부; 및
    상기 P형 감지증폭기의 출력단에 연결되며, 제2제어신호에 응답하여 상기 P형 감지증폭기의 출력단을 풀업시키는 풀업부를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제5항에 있어서, 상기 분리부는,
    상기 비트라인 쌍과 상기 센싱 비트라인 쌍 사이에 소오스와 드레인이 각각 접속되고 게이트에 상기 분리 제어신호가 인가되는 엔모스 트랜지스터 쌍을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제5항에 있어서, 상기 분리 제어신호 발생부는,
    상기 P형 감지증폭기의 출력신호와 전원전압을 비교하여 상기 P형 감지증폭기의 출력신호의 레벨이 전원전압 레벨보다 클 때 출력을 액티브시키는 비교부; 및
    상기 비교부의 출력 및 상기 메모리셀 블락 선택신호에 응답하여 상기 분리 제어신호를 발생하는 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  9. 비트라인 쌍, 상기 비트라인 쌍중 어느 하나에 접속되는 복수개의 메모리셀들, 센싱 비트라인 쌍, 분리 제어신호에 응답하여 상기 비트라인 쌍과 상기 센싱 비트라인 쌍을 연결하거나 분리하는 분리 트랜지스터 쌍, N형 및 P형 감지증폭기를 포함하고 상기 센싱 비트라인 쌍 사이의 전압차를 감지하여 증폭하는 감지증폭부, 제1제어신호에 응답하여 상기 N형 감지증폭기의 출력단을 풀다운시키는 풀다운부, 및 제2제어신호에 응답하여 상기 P형 감지증폭기의 출력단을 풀업시키는 풀업부를 구비하는 반도체 메모리장치에 대한 분리 트랜지스터 제어방법에 있어서,
    성가 분리 트랜지스터 쌍의 저항이 큰 영역에서 초기 센싱동작이 이루어지도록, 상기 제1제어신호가 액티브된 다음 소정의 지연시간 후에 상기 분리 제어신호를 승압전압 레벨로 액티브시키는 단계를 구비하는 것을 특징으로 하는 분리 트랜지스터 제어방법.
  10. 제9항에 있어서, 상기 단계는,
    상기 제1제어신호를 상기 소정의 지연시간 만큼 지연시키는 단계; 및
    선택신호가 액티브된 상태에서 상기 지연된 신호가 액티브될 때 상기 분리 제어신호를 승압전압 레벨로 액티브시키는 단계를 포함하는 것을 특징으로 하는 분리 트랜지스터 제어방법.
  11. 비트라인 쌍, 상기 비트라인 쌍중 어느 하나에 접속되는 복수개의 메모리셀들, 센싱 비트라인 쌍, 분리 제어신호에 응답하여 상기 비트라인 쌍과 상기 센싱 비트라인 쌍을 연결하거나 분리하는 분리 트랜지스터 쌍, N형 및 P형 감지증폭기를 포함하고 상기 센싱 비트라인 쌍 사이의 전압차를 감지하여 증폭하는 감지증폭부, 제1제어신호에 응답하여 상기 N형 감지증폭기의 출력단을 풀다운시키는 풀다운부, 및 제2제어신호에 응답하여 상기 P형 감지증폭기의 출력단을 풀업시키는 풀업부를 구비하는 반도체 메모리장치에 대한 분리 트랜지스터 제어방법에 있어서,
    상기 분리 트랜지스터 쌍의 저항이 큰 영역에서 초기 센싱동작이 이루어지도록, 상기 P형 감지증폭기의 출력신호가 전원전압 레벨이 될 때 상기 분리 제어신호를 승압전압 레벨로 액티브시키는 단계를 구비하는 것을 특징으로 하는 분리 트랜지스터 제어방법.
  12. 제11항에 있어서, 상기 단계는,
    상기 P형 감지증폭기의 출력신호와 전원전압을 비교하여 상기 P형 감지증폭기의 출력신호의 레벨이 전원전압 레벨보다 클 때 액티브되는 신호를 발생시키는 단계; 및
    선택신호가 액티브된 상태에서 상기 신호가 액티브될 때 상기 분리 제어신호를 승압전압 레벨로 액티브시키는 단계를 포함하는 것을 특징으로 하는 분리 트랜지스터 제어방법.
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