KR100319597B1 - 반도체메모리의독출회로 - Google Patents

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Abstract

본 발명은 반도체 메모리에 관한 것으로서, 특히 고속동작시 래치 센스앰프를 안정적으로 동작시켜 노이즈에 의한 영향을 최소화시킨 반도체 메모리의 독출회로에 관한 것이다. 이를 위하여 본 발명은 하이레벨의 리드신호(RW)동안, 내부 클럭신호인 어드레스 천이 검출신호(ATD)를 소정시간 지연시켜 센스앰프를 충분히 등화시킬 수 있는 시간폭(tdA)을 갖는 제1펄스신호를 생성하여 출력하고, 상기 어드레스 천이 검출신호(ATD)와 제1펄스신호를 노아링하여 제2펄스신호를 출력하는 센스앰프제어부(100)와, 그 센스앰프제어부(100)에서 출력된 제2펄스신호에 따라 메모리셀에서 출력된 데이터를 센싱한 후 상기 제1펄스신호에 따라 그 센싱된 데이터를 전달하는 전류모드 이중래치 센스앰프(101)를 포함한다.

Description

반도체 메모리의 독출회로
본 발명은 반도체 메모리에 관한 것으로서, 특히 고속동작시 래치 센스앰프를 안정적으로 동작시켜 안정된 출력전압을 구현함으로써, 노이즈에 의한 영향을 최소화시킨 반도체 메모리의 독출회로에 관한 것이다.
종래 반도체 메모리의 독출회로는 도 1에 도시된 바와같이, 어드레스패드(1)와, 그 어드레스패드(1)를 통하여 입력된 어드레스를 디코딩하는 디코더(2)와, 그 디코더 (2)의 출력에 따라 데이터를 출력하는 메모리셀(3)과, 제어 패드(4)와, 그 제어패드(4)를 통하여 입력된 제어신호에 따라, 입력 어드레스로부터 어드레스 천이 검출신호(ATD)를 검출하여 각종 제어신호를 출력하는 제어부(5)와, 그 제어부(5)의 센스앰프 인에이블신호(SAE)에 따라, 상기 메모리셀(3)에서 출력된 데이터를 증폭하는 전류모드 래치 센스앰프(6)와, 그 증폭된 데이터를 외부로 전달하는 출력부(7)로 구성된다.
상기 전류모드 래치 센스앰프(6)는 도 4에 도시된 바와같이, 센스앰프 등화신호(SAEQ)가 정전압원으로서 연결된 차동증폭기구조를 이루고 있다.
이와같이 구성된 종래 반도체 메모리의 독출회로의 동작을 설명하면 다음과 같다.
어드레스패드(1)를 통하여 입력된 어드레스(AD)가 천이하면, 디코더(2)는 어드레스 (AD)를 디코딩하여 도 2의(D)와 같은 셀 억세스신호(CA)를 메모리셀(3)로 출력함으로써, 해당 워드라인(WL)이 활성화된다.
그리고, 제어부(5)는 제어패드(4)로부터 입력된 제어신호에 따라, 어드레스(AD)로부터 어드레스 천이 검출신호(ATD)를 검출한 후, 어드레스 천이 검출신호(ATD)를 근거로 각종 제어신호를 생성한다.
즉, 비트라인(BL)과 공통 데이타라인(DL)을 일정 전압으로 프리차지 시키기 위한 등화신호(EQ), 센스앰프 인에이블신호(SAE), 그리고 센스앰프 등화신호(SAEQ)를 각각 생성한다.
이때, 비트라인(BL)과 공통 데이터라인(DL)은 도 2의(C)와 같은 등화신호(EQ)에 의해 일정 전압(1/2Vcc)로 등화(Equalization)되어 있으며, 일반적으로 셀의 데이터가 비트라인에 실린 후 소정 시간동안(t1)동안 지속된 다음 해제된다.
그 결과, 워드라인(WL)에 연결된 셀의 전하(데이터)가 해당 비트라인(/BL)에 실리게 되고, 비트라인(/BL)의 전압은 도 2의(E)와 같이 셀의 데이터에 따라 △V만큼 낮아진다.(셀에 0데이타가 저장된 경우) 이때, 비트라인(BL)의 전압은 프리차지된 전압(Vcc/2)을 유지하고 있다.
그리고, 전류모드 래치 센스앰프(6)는 도 2의(G)와 같은 센스앰프 등화신호(SAEQ)에 의해 센스앰프 인에비블신호(SAE)가 액티브되기 전까지 등화상태를 유지하고 있다.
이후, 비트라인(BL)과 비트라인(/BL)의 전위차가 어느 정도 벌어지면, 전류모드 래치 센스앰프(6)는 도 2의(F)와 같은 센스앰프 인에블신호(SAE)에 따라, 메모리셀(3)의 출력 데이타(Data,DataB)를 센싱한 후 출력부(7)를 통하여 외부로 출력한다.
일반적으로, 래치형 센스앰프는 셀데이타를 읽은 후의 시간에서 센스앰프에 흐르는 직류(DC)전류를 없앨 수 있기 때문에 파워소모면에서 유리하다.
그런데, 노이즈입력에 의해 도 3과같이 셀억세스 신호(CA)와 센스앰프 인에이블신호(SAE)가 서로 미스매칭되면, 래치형 센스앰프는 특성상 잘못된(Invalid) 데이터를 출력하게 된다. 그리고, 상기 타이밍 미스매칭은 고속소자에서 더욱 발생빈도가 높다.
즉, 도 2의(G)와 같은 센스앰프 등화신호(SAEQ)에 의해 전류모드 래치 센스앰프(6)의 피모스트랜지스터(PM3),(PM4), 엔모스트랜지스터(NM4),(NM5)가 턴온되면, 전류모드 래치 센스앰프(6)는 등화상태를 이룬다.
이때, 도 2의(D)와 같은 셀 억세스신호(CA)에 따라 메모리셀(3)에서 출력된 데이터(Data,DataB)가 비트라인에 실리게 됨으로써, 비트라인(BL)과 비트라인(/BL)사이에는 전위차(△V1)가 형성된다.
그런데, 전류모드 래치 센스앰프(6)는 상기 전위차(△V1)가 정상적인 데이터를 읽기 위한 최소 전위차(Vsen)보다 작은 상태에서, 액티브된 센스앰프 인에블신호 (SAE)가 입력되면 잘못된(invalid) 데이터를 출력하게 되는 문제점이 있었다.
그리고, 상기 문제점을 해결하기 위해서는 어드레스 천이검출신호(ATD)의 폭을 충분히 증가시켜야 되는데, 어드레스 천이검출신호(ATD)의 폭의 증가는 곧바로 동작 스피드를 저하시키는 요인이 된다.
따라서, 본 발명의 목적은 고속동작시 래치 센스앰프를 안정적으로 동작시켜 안정된 출력전압을 구현함으로써, 노이즈에 의한 영향을 최소화시킬 수 있게 한 반도체 메모리의 독출회로를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은 하이레벨의 리드신호(RW)동안, 내부 클럭신호인 어드레스 천이 검출신호(ATD)를 소정시간 지연시켜 센스앰프를 충분히 등화시킬 수 있는 시간폭(tdA)을 갖는 제1펄스신호를 생성하고, 상기 어드레스 천이 검출신호(ATD)와 제1펄스신호를 오아링하여 제2펄스신호를 출력하는 센스앰프 제어부와, 그 센스앰프제어부에서 출력된 제2펄스신호에 따라 메모리셀에서 출력된 데이터를 센싱한 후 그 센싱된 데이터를 상기 제1펄스신호에 따라 전달하는 전류모드 이중래치 센스앰프를 포함하는 것을 특징으로 한다.
도 1은 종래 반도체 메모리의 독출회로의 블럭도.
도 2는 도 1에 있어서, 각 부의 동작 타이밍도.
도 3은 도 1에 있어서, 셀억세스 시간과 센스앰프 인에이블시간간의 미스매칭을 나타낸 타이밍도.
도 4는 도 1에 있어서, 종래 일반적인 전류모드 래치센스앰프의 상세 구성도.
도 5는 본 발명의 기술에 의한 반도체 메모리의 독출회로의 블럭도.
도 6은 도 5에 있어서, 센스앰프제어부의 상세 구성도.
도 7은 도 5에 있어서, 전류모드 이중래치 센스앰프의 상세 구성도.
도 8은 도 6에 있어서, 각 부의 동작 타이밍도.
도 9는 도 5에 있어서, 각 부의 동작 타이밍도.
도 10은 도 5에 있어서, 전류모드 이중래치 센스앰프의 다른 실시예.
***** 도면의주요부분에대한부호설명*****
1 : 어드레스 패드 2 : 디코더
3 : 메모리셀 4 : 제어패드
5 : 제어부 6 : 전류모드 래치 센스앰프
7 : 출력부 11,14,16 : 낸드게이트
12,15 : 지연기 13,17,18 : 인버터
20,21 : 전송게이트 22,23 : 래치
24,25 : 제1,제2인버터부 100 : 센스앰프 제어부
101,101' : 전류모드 이중래치 센스앰프
본 발명의 기술에 의한 반도체 메모리의 독출회로는 도 5에 도시된 바와같이, 도1에 도시된 종래의 회로에서 전류모드 래치 센스앰프(6)를, 어드레스 천이 검출신호(ATD')와 리드신호(RW)를 입력받아 데이터를 증폭하는 전류모드 이중래치센스앰프(Current Mode Double Latch sense Amp)(101)로 대체하여 구성하고, 그 전류모드 이중래치 센스앰프(101)를 제어하기 위한 제어신호를 출력하는 센스앰프 제어부(100)를 추가로 포함한다.
상기 센스앰프 제어부(100)는 도 6에 도시된 바와같이, 어드레스 천이검출신호(ATD')와 리드신호(RW)를 낸딩하는 낸드게이트(11)와, 그 낸드게이트(11)의 출력을 지연하는 지연기(12)와, 그 지연기(12)의 출력을 반전시키는 인버터(13)와, 그 인버터(13)와 상기 낸드게이트(11)의 출력을 낸딩하는 낸드게이트(14)와, 그 낸드게이트(14)의 출력을 지연시키는 지연기(15)와, 그 지연기(15)와 상기 낸드게이트(11)의 출력을 낸딩하는 낸드게이트(16)와, 그 낸드게이트(16)의 출력을 반전시켜 제2펄스신호를 출력하는 인버터(17)와, 상기 지연기(15)의 출력을 반전시켜 제1펄스신호를 출력하는 인버터(18)로 구성된다.
이때, 상기 제1펄스신호는 이중래치 인에블신호(DLE)이고, 제2펄스신호는 센스앰프 인에이블신호(DSAE)와 센스앰프 등화신호(DSAEQ)이다.
그리고, 상기 전류모드 이중래치 센스앰프(101)는 도 7에 도시된 바와같이, 도 4에 도시된 종래의 전류모드 래치센스 앰프(6)에 부가하여, 센스앰프 제어부(100)에서 출력된 이중래치 인에블신호(DLE)에 따라 상기 전류모드 래치센스 앰프(6)의 출력을 전송하는 전송게이트(20),(21)와, 그 전송게이트(20),(21)의 출력을 래치하는 래치부(22),(23)를 추가로 포함한다.
또한, 도 10에 도시된 상기 전류모드 이중래치 센스앰프(101')는, 도 4에 도시된 종래의 전류모드 래치센스 앰프(6)에서 인버터(INV1,INV2) 대신에 이중래치인에블신호(DLE,DLEB)에 의해 구동 제어되는 제1인버터부(24) 및 제2인버터부(25)로 대체하여 구성한다.
제1인버터부(24)는 전원전압(Vcc)과 접지전압(Vss)사이에 2개의 피모스트랜지스터(PM22),(PM21)와 2개의 엔모스트랜지스터(NM22),(NM21)를 직렬연결하여 구성하고, 제2인버터부(25)는 전원전압(Vcc)과 접지전압(Vss)사이에 2개의 피모스트랜지스터(PM32),(PMP31)와 2개의 엔모스트랜지스터(NM32),(NM31)를 직렬연결하여 구성한다.
이와같이 구성된 본 발명의 기술에 의한 메모리의 독출회로의 동작을 설명하면 다음과 같다.
도 9의(A)와 같이 어드레스패드(1)를 통하여 입력된 어드레스(AD)가 천이되면, 제어부(5)에 의해 도 9의(B)와 같은 어드레스 천이 검출신호(ATD)가 생성되고, 그 생성된 어드레스 천이 검출신호(ATD)의 기간동안 비트라인(BL)과 공통 데이터라인(DL)은 일정 전압(1/2Vcc)으로 등화된다.
그리고, 디코더(2)는 도 9의(C)와 같은 셀 억세스신호(CA)를 메모리셀(3)로 출력하여 해당 워드라인(WL)을 활성화시킴으로써, 선택된 워드라인(WL)에 연결된 셀의 전하(데이터)가 해당 비트라인에 실리게 된다. 이때, 안정된 동작을 위하여 셀 억세스신호(CA)와 어드레스 천이 검출신호(ATD)의 해제시간과는 t11의 차이가 있다.
제어부(5)는 입력 어드레스(AD)로부터 어드레스 천이 검출신호(ATD)를 검출한 후, 폭이 증가된 어드레스 천이 검출신호(ATD')를 출력한다. 이때, 상기 어드레스 천이 검출신호(ATD')는 셀의 데이터가 비트라인에 실린 후 소정 지속 시간(t1)만큼 펄스 폭이 커진 신호이다.
그리고, 센스앰프 제어부(100)는 리드신호(RW)와 상기 제어부(5)로부터 어드레스 천이 검출신호(ATD')를 입력받아, 센스앰프 인에이블신호(DSAE)와 등화신호(DSAEQ) 및 이중래치 인에블신호(DLE,DLEB)를 출력한다.
이때, 상기 센스앰프 제어부(100)에서 출력되는 신호들은 리드신호(RW)가 하이레벨인 경우에만 어드레스 천이 검출신호(ATD')에 반응하게 된다.
즉, 낸드게이트(11)는 도 8의(A)와 같은 어드레스 천이검출신호(ATD')와 도 8의(B)와 같은 하이레벨의 리드신호(RW)를 낸딩하여 출력하고, 도 8의(C)와 같은 낸드게이트(11)의 출력신호(N1)는 지연기(12)와 인버터(13)를 거치면서 도 8의(D)와 같은 신호(N2)로 출력된다.
이때, 지연기(12)에서 지연되는 지연시간(tdA)은 이중래치 인에블신호(DLE, DLEB)를 생성하기전 센스앰프를 충분히 등화시키기 위한 시간을 나타낸다.
그리고, 낸드게이트(14)는 인버터(13)와 낸드게이트(11)의 출력을 낸딩하여, 도 8의(E)와 같이 펄스폭이 tdA인 신호(N3)를 출력하고, 낸드게이트(14)의 출력은 지연기(15)에서 tdB만큼 지연됨으로써, 도 8의(F),(G)와 같이 펄스폭이 tdA인 제1펄스신호, 즉 이중래치 인에블신호(DLE,DLEB)가 생성된다.
또한, 낸드게이트(16)는 상기 지연기(15)와 낸드게이트(11)의 출력을 낸딩하고, 인버터(17)는 상기 낸드게이트(16)의 출력(N4)을 반전시켜, 제2펄스신호인 센스앰프 인에이블신호(DSAE)와 센스앰프 등화신호(DSAEQ)를 출력함으로써,시간(P1),(P2)에서 센스앰프가 동작된다.
즉, 센스앰프 인에이블신호(DSAE)와 센스앰프 등화신호(DSAEQ)는 상기 어드레스천이 검출신호(ATD')와 이중래치 인에블신호(DLE)를 노아링 한 신호가 된다.
이때, 전류모드 이중래치 센스앰프(101)는 도 9의(I)와 같은 센스앰프 등화신호(DSAEQ)에 의해 센스앰프 인에비블신호(DSAE)가 액티브되기 전까지 등화상태를 유지하고 있다.
그리고, 도 9의(B)와 같은 어드레스 천이검출신호(ATD)가 해제되고 T14의 시간이 경과한 후, 비트라인(BL)과 비트라인(/BL)의 전위차가 전류모드 이중래치 센스앰프(101)가 셀데이타를 충분히 인식할 수 있을 만큼차이가 나면, 즉 △V1가 되면, 도 9의(I)와 같은 센스앰프 등화신호(DSAEQ)는 해제되고, 도 9의(H)와 같은 센스앰프 인에이블신호(DSAE)에 의해 셀데이타가 센싱된다.
따라서, 전류모드 이중래치 센스앰프(101)는 센싱된 데이터를 공통 데이터라인(SOUT)으로 출력한 후, 어드레스 천이검출신호(ATD)에 의해 지연된 하이레벨의 이중래치 인에블신호(DLE)를 이용하여 공통 데이터라인(SOUT)을 통한 데이터출력을 차단한다.
즉, 1차로 센싱된 데이터는 t12 시간동안 공통 데이터라인(SOUT)으로 출력되고, 이중래치 인에블신호(DLE)가 하이레벨이 되는 t13 시간동안은 전류모드 이중래치 센스앰프(101)와 공통 데이터라인(SOUT)이 분리된다.
그리고, t13 시간동안은 전류모드 이중래치 센스앰프(101)는 도 9의(I)와 같은 센스앰프 등화신호(DSAEQ)에 의해 등화되며, 충분히 등화가 되면 다시 동작되어셀데이타를 래치하게 된다.
즉, 공통 데이터라인(SOUT)이 전류모드 이중래치 센스앰프(101)와 플로팅될 경우, 이전에 전달된 데이터는 센스앰프가 등화되는 동안 유지된다.
상기에서 설명한 바와같이, 본 발명은 타이밍이 미스매칭된 경우 어드레스 천이신호의 폭을 증가시키지 않고도 고속으로 칩을 동작시킬 수 있는 효과가 있다.
또한, 본 발명은 셀억세스 시간과 센스앰프 인에이블시간이 서로 미스매칭되어도 기능의 오류(Fail)를 방지할 수 있는 효과가 있다.

Claims (4)

  1. 하이레벨의 리드신호(RW)동안, 내부 클럭신호인 어드레스 천이 검출신호 (ATD)를 소정 시간 지연시킨 후 그 어드레스 천이 검출신호(ATD)와 낸딩하고 다시 소정시간 지연시켜 센스앰프를 충분히 등화시킬 수 있는 시간폭(tdA)을 갖는 제1펄스신호를 출력하고, 상기 어드레스 천이 검출신호(ATD)와 제1펄스신호를 노아링하여 제2펄스신호를 출력하는 센스앰프제어부와(100)와;
    상기 센스앰프제어부(100)에서 출력된 제2펄스신호에 따라 메모리셀에서 출력된 데이터를 센싱한 후 그 센싱된 데이터를 상기 제1펄스신호에 따라 전달하는 전류모드 이중래치 센스앰프(101)를 포함하여 구성된 것을 특징으로 하는 반도체 메모리의 독출회로.
  2. 제1항에 있어서, 상기 센스앰프제어부(100)는 어드레스 천이검출신호(ATD)와 리드신호(RW)를 낸딩하는 낸드게이트(11)와, 그 낸드게이트(11)의 출력을 지연하는 지연기(12)와, 그 지연기(12)의 출력을 반전시키는 인버터(13)와, 그 인버터(13)와 낸드게이트(11)의 출력을 낸딩하는 낸드게이트(14)와, 그 낸드게이트(14)의 출력을 지연하여 인버터(18)를 통해 제1펄스신호를 출력하는 지연기(15)와, 그 지연기(15)와 상기 낸드게이트(11)의 출력을 낸딩하는 낸드게이트(16)와, 그 낸드게이트(16)의 출력을 반전시켜 제2펄스신호를 출력하는 인버터(17)로 구성된 것을 특징으로 하는 반도체 메모리의 독출회로.
  3. 제1항에 있어서, 상기 전류모드 이중래치 센스앰프(101)의 데이터 전달부분은 센싱된 데이터를 제1펄스신호에 따라 전달하는 전송게이트(20),(21)와, 그 전송게이트 (20),(21)의 출력을 래치하는 래치부로 구성된 것을 특징으로 하는 반도체 메모리의 독출회로.
  4. 제1항에 있어서, 상기 전류모드 이중래치 센스앰프(101)의 데이터 전달부분은 제1펄스신호에 따라 제어되는 피모스트랜지스터와 엔모스트랜지스터가 직렬연결되어, 제2펄스신호에 의해 센싱된 데이터를 전달하는 인버터(24),(25)로 구성된 것을 특징으로 하는 반도체 메모리의 독출회로.
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