KR100615573B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 메모리 셀 어레이, 제1상태의 센스 증폭기 인에이블 신호에 응답하여 메모리 셀 어레이로부터 출력되는 데이터를 증폭하여 출력하기 위한 복수개의 센스 증폭기들, 제2상태의 센스 증폭기 인에이블 신호에 응답하여 복수개의 센스 증폭기들 각각의 출력 라인쌍에 연결되어 출력 라인쌍을 프리차지하기 위한 복수개의 프리차지 수단들, 및 제2상태의 제어신호에 응답하여 제1상태의 출력신호쌍을 발생하고, 제1상태의 제어신호에 응답하여 상기 복수개의 센스 증폭기들 각각으로부터 출력되는 출력신호쌍을 구동하여 상보적인 데이터신호쌍을 발생하기 위한 복수개의 감지 증폭 드라이버들로 구성되어 있다. 따라서, 데이터 리드시에 그라운드 노이즈에 의한 리드 속도 지연을 방지할 수 있다.

Description

반도체 메모리 장치{Semiconductor Memory Device}
도1은 종래의 실시예의 반도체 메모리 장치의 블록도이다.
도2는 도1에 나타낸 블록들의 실시예의 회로도이다.
도3은 도2에 나타낸 실시예의 회로의 정상 동작시의 동작을 설명하기 위한 동작 타이밍도이다.
도4는 도2에 나타낸 실시예의 회로의 그라운드 노이즈 유입시의 동작을 설명하기 위한 동작 타이밍도이다.
도5는 본 발명의 실시예의 반도체 메모리 장치의 블록도이다.
도6은 도5에 나타낸 블록들의 실시예의 회로도이다.
도7은 도6에 나타낸 실시예의 회로의 정상 동작시의 동작을 설명하기 위한 동작 타이밍도이다.
도8은 도6에 나타낸 실시예의 회로의 그라운드 노이즈 유입시의 동작을 설명하기 위한 동작 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 그라운드 노이즈에 의한 리드 동작 속도 지연을 방지할 수 있는 반도체 메모리 장치에 관한 것이다.
종래의 반도체 메모리 장치의 센스 증폭기는 센스 증폭기 인에이블 신호가 인가되는 NMOS트랜지스터의 크기가 작게 구성되어 있다. 이는 센스 증폭기를 통하여 흐르는 전류 소모를 감소시키기 위한 것이다. 그런데, 센스 증폭기 인에이블 신호가 인가되는 NMOS트랜지스터의 크기가 작기 때문에 센스 증폭기 출력신호는 충분히 "로우"레벨로 떨어지지 않게 된다.
그런데, 반도체 메모리 장치가 저전압화, 고속화됨에 따라 발생되는 그라운드 노이즈는 센스 증폭기 출력신호가 "로우"레벨로 떨어지는 속도를 지연하게 됨으로써 반도체 메모리 장치의 리드 동작 속도가 지연되게 된다는 문제점이 있었다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 그라운드 노이즈에 의한 리드 동작 속도 지연을 방지할 수 있는 반도체 메모리 장치를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 메모리 셀 어레이, 제1상태의 센스 증폭기 인에이블 신호에 응답하여 메모리 셀 어레이로부터 출력되는 데이터를 증폭하여 출력하기 위한 복수개의 센스 증폭기들, 제2상태의 센스 증폭기 인에이블 신호에 응답하여 복수개의 센스 증폭기들 각각의 출력 라인쌍에 연결되어 출력 라인쌍을 프리차지하기 위한 복수개의 프리차지 수단들, 및 제2상태의 제어신호에 응답하여 제1상태의 출력신호쌍을 발생하고, 제1상태의 제어신호에 응답하여 상기 복수개의 센스 증폭기들 각각으로부터 출력되는 출력신호쌍을 구동하여 상보적인 데이터신호쌍을 발생하기 위한 복수개의 감지 증폭 드라이버들을 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하기 전에 종래의 반도체 메모리 장치를 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 실시예의 블록도로서, 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-n), 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-n) 각각으로부터 출력되는 데이터를 증폭하여 출력하기 위한 센스 증폭기들((12-11, ..., 12-1k), (12-21, ..., 12-2k), ..., (12-n1, ..., 12-nk)), 센스 증폭기들((12-11, ..., 12-1k), (12-21, ..., 12-2k), ..., (12-n1, ..., 12-nk)) 각각의 출력신호 라인쌍을 프리차지하기 위한 프리차지 회로들((14-11, ..., 14-1k), (14-21, ..., 14-2k), ..., (14-n1, ..., 14-nk)), 센스 증폭기 인에이블 신호(PSA1, PSA2, ..., PSAn)를 각각 반전 및 지연하기 위한 지연회로들(16-1, 16-2, ..., 16-n), 및 센스 증폭기들(12-11, ..., 12-1k), (12-21, ..., 12-2k), ..., (12-n1, ..., 12-nk)) 각각의 출력신호 라인쌍으로부터 출력되는 신호를 구동하여 해당 메인 데이터 라인쌍들(MDL1/B, ..., MDLk/B)로 출력하기 위한 감지 증폭 드라이버들((18-11, ..., 18-1k), (18-21, ..., 18-2k), ..., (18-n1, ..., 18-nk))로 구성되어 있다.
도1에서, 센스 증폭기는 SA로, 프리차지 회로는 PRE로, 감지 증폭 드라이버는 SAD로, 지연 회로는 D로 각각 나타내었다.
도2는 도1에 나타낸 반도체 메모리 장치의 블럭도의 실시예의 회로도로서, 센스 증폭기(12), 프리차지 회로(14), 지연 회로(16), 및 감지 증폭 드라이버(18)로 구성되어 있다.
센스 증폭기(12)는 PMOS트랜지스터들(P1, P2), 및 NMOS트랜지스터들(N1, N2, N3)로 구성되어 있다. 프리차지 회로(14)는 PMOS트랜지스터들(P3, P4, P5)로 구성되어 있다. 지연 회로(16)는 인버터들(I1, I2, I3)로 구성되어 있다. 그리고, 감지 증폭 드라이버(18)는 PMOS트랜지스터들(P6, P7, P8, P9), 및 NMOS트랜지스터들(N4, N5, N6, N7)로 구성되어 있다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
리드 동작을 수행하지 않을 때, 센스 증폭기 인에이블 신호(PSA)는 "로우"레벨이 된다. 프리차지 회로(14)는 "로우"레벨의 센스 증폭기 인에이블 신호(PSA)에 응답하여 PMOS트랜지스터들(P3, P4, P5)이 온되어 센스 증폭기(12)의 출력신호 라인쌍을 "하이"레벨로 프리차지한다. 지연 회로(16)는 "로우"레벨의 센스 증폭기 인에이블 신호(PSA)를 반전하고 지연하여 "하이"레벨의 신호(PSADB)를 발생한다. 감지 증폭 드라이버(18)는 "하이"레벨의 신호(PSADB)에 응답하여 NMOS트랜지스터들(N4, N5)이 온되어 메인 데이터 라인쌍(MDL, MDLB)으로 "로우"레벨의 신호(MD, MDB)를 출력한다.
리드 동작을 수행할 때, 센스 증폭기 인에이블 신호(PSA)는 "하이"레벨로 천이된다. 프리차지 회로(14)는 "하이"레벨의 신호(PSA)에 응답하여 PMOS트랜지스터들(P3, P4, P5)이 오프된다. 센스 증폭기(12)는 "하이"레벨의 센스 증폭기 인에이 블 신호(PSA)에 응답하여 NMOS트랜지스터(N3)가 온됨으로써 인에이블된다. 로컬 데이터 라인쌍(LDL, LDLB)으로부터 출력되는 신호쌍(LD, LDB)이 각각 "하이"레벨, "로우"레벨이면 NMOS트랜지스터(N1)가 온되어 반전 센스 증폭기 출력신호(SASB)를 "로우"레벨로 하고, PMOS트랜지스터(P2)가 온되어 센스 증폭기 출력신호(SAS)를 "하이"레벨로 한다. 지연 회로(16)는 센스 증폭기(12)가 센스 증폭기 출력신호쌍(SASB, SAS)을 완전히 증폭할 때까지 신호(PSA)를 지연하고 반전하여 "로우"레벨의 신호(PSADB)를 발생한다. 감지 증폭 드라이버(18)는 "로우"레벨의 신호(PSADB)에 응답하여 PMOS트랜지스터들(P6, P7)이 온된다. 그리고, "로우"레벨의 반전 센스 증폭기 출력신호(SASB) 및 "하이"레벨의 센스 증폭기 출력신호(SAS)에 응답하여 PMOS트랜지스터들(P8, P9)이 각각 온, 오프됨으로써 메인 데이터 라인쌍(MDL, MDLB)으로 각각 "하이"레벨, "로우"레벨의 신호쌍(MD, MDB)을 출력한다. NMOS트랜지스터(N7)는 "하이"레벨의 신호(MD)에 응답하여 신호(MDB)를 "로우"레벨로 유지하고, NMOS트랜지스터(N6)는 "로우"레벨의 신호(MDB)에 응답하여 신호(MD)를 "하이"레벨로 유지한다.
반대로, 도2에 나타낸 회로는 로컬 데이터 라인쌍(LDL, LDLB)으로부터 출력되는 신호쌍(LD, LDB)이 각각 "로우"레벨, "하이"레벨이면, 메인 데이터 라인쌍(MDL, MDLB)으로 각각 "로우"레벨, "하이"레벨의 신호쌍(MD, MDB)을 출력한다.
즉, 종래의 반도체 메모리 장치는 리드 동작을 수행하지 않을 때 메인 데이터 라인쌍(MDL, MDLB)을 "로우"레벨로 유지하고, 리드 동작을 수행할 때 로컬 데이 터 라인쌍(LDL, LDLB)으로부터 출력되는 신호를 증폭하여 메인 데이터 라인쌍(MDL, MDLB)으로 출력한다.
도3은 도2에 나타낸 실시예의 회로의 정상 동작시의 동작을 설명하기 위한 동작 타이밍도이다.
센스 증폭기 인에이블 신호(PSA)가 "하이"레벨로 천이하면, 센스 증폭기(12)가 인에이블되어 센스 증폭기 출력신호쌍(SAS, SASB)이 "하이"레벨에서 "하이"레벨과 "로우"레벨로 벌어지게 된다. 감지 증폭 드라이버(18)는 "로우"레벨의 신호(PSADB)에 응답하여 메인 데이터쌍(MD, MDB)을 "로우"레벨에서 "하이"레벨과 "로우"레벨로 벌어지게 한다.
도4는 도2에 나타낸 실시예의 회로의 그라운드 노이즈 유입시의 동작을 설명하기 위한 동작 타이밍도이다.
센스 증폭기 인에이블 신호(PSA)가 "하이"레벨로 천이하면, 센스 증폭기(12)가 인에이블되어 센스 증폭기 출력신호쌍(SAS, SASB)이 "하이"레벨에서 "하이"레벨과 "로우"레벨로 벌어지게 된다. 그런데, 노이즈가 유입됨으로써 접지전압의 레벨이 전압(??Vnoise)만큼 높아지게 된다. 따라서, 센스 증폭기 출력신호가 "로우"레벨로 떨어지는 속도가 지연되게 된다. 이에 따라, 감지 증폭 드라이버(18)는 메인 데이터쌍(MD, MDB)이 "하이"레벨로 천이하는 속도가 지연되게 된다.
종래의 반도체 메모리 장치의 센스 증폭기는 리드 동작 수행시에 센스 증폭기를 통하여 흐르는 전류 소모를 감소하기 위하여 센스 증폭기 인에이블 신호(PSA)가 인가되는 NMOS트랜지스터(N3)의 크기가 작게 구성되어 있다.
따라서, 종래의 반도체 메모리 장치는 정상 동작시에 도3에 나타낸 것처럼 센스 증폭기 출력신호쌍(SAS, SASB)이 충분히 "로우"레벨로 떨어지지 않는다.
그런데, 반도체 메모리 장치의 저전압화, 고속화에 따라 그라운드로 노이즈가 유입되게 되면 노드(A)의 전압이 "로우"레벨로 떨어지는 속도가 느려지게 된다. 이에 따라, 도4에 나타낸 바와 같이 센스 증폭기 출력신호쌍(SAS, SASB)의 전압이 "로우"레벨로 떨어지는 속도가 느려지게 되어 감지 증폭 드라이버(18)를 구성하는 PMOS트랜지스터들(P8, P9)이 빠르게 온되지 못함으로써 메인 데이터쌍(MD, MDB)의 "하이"레벨로의 천이 속도가 느려지게 된다는 문제점이 있었다.
도5는 본 발명의 반도체 메모리 장치의 실시예의 블록도로서, 도1에 나타낸 블록도와 달리 지연회로(16)를 제거하고, 신호(PSD)가 감지 증폭 드라이버들((20-11, ..., 20-1k), (20-21, ..., 20-2k), ..., (20-n1, ..., 20-nk))을 제어하기 위한 제어신호로 사용되는 것이 상이하다.
신호(PSD1, PSD2, ..., PSDn)는 신호(PSA1, PSA2, ..., PSAn)가 인에이블된 후에 인에이블되고, 신호(PSA1, PSA2, ..., PSAn)가 디스에이블되기 전에 디스에이블되는 신호로서, 어드레스 상태 천이 펄스를 이용하여 발생되는 신호이다.
도6은 도5에 나타낸 블록들의 실시예의 회로도로서, 센스 증폭기(12), 프리차지 회로(14), 및 감지 증폭 드라이버(20)로 구성되어 있다.
도6에서, 센스 증폭기(12)와 프리차지 회로(14)의 구성은 도2에 나타낸 회로 구성과 동일하다. 감지 증폭 드라이버(20)는 반전 센스 증폭기 출력신호(SASB)와 신호(PSD)를 비논리곱하기 위한 PMOS트랜지스터들(P10, P11)과 NMOS트랜지스터들(N8, N9)로 구성된 NAND게이트(NA1), 센스 증폭기 출력신호(SAS)와 신호(PSA)를 비논리곱하기 위한 PMOS트랜지스터들(P12, P13)과 NMOS트랜지스터들(N10, N11)로 구성된 NAND게이트(NA2)로 구성되어 있다.
도6에 나타낸 회로의 동작을 설명하면 다음과 같다.
리드 동작을 수행하지 않는 경우에, 센스 증폭기 인에이블 신호(PSA), 및 신호(PDS)가 "로우"레벨이 된다. 센스 증폭기(12)는 NMOS트랜지스터(N3)가 오프됨으로써 디스에이블되고, 프리차지 회로(14)는 "로우"레벨의 센스 증폭기 인에이블 신호(PSA)에 응답하여 PMOS트랜지스터들(P3, P4, P5)이 온되어 센스 증폭기 출력신호쌍을 모두 "하이"레벨로 프리차지한다. 감지 증폭 드라이버(20)는 "로우"레벨의 신호(PSA)에 응답하여 PMOS트랜지스터들(P10, P11, P12, P13)이 온됨으로써 메인 데이터쌍(MD, MDB)을 "하이"레벨로 한다.
리드 동작을 수행하는 경우에, 센스 증폭기 인에이블 신호(PSA)가 "하이"레벨로 천이되고, 소정 시간 후에 신호(PSD)가 "하이"레벨로 천이된다. 센스 증폭기(12)는 "하이"레벨의 센스 증폭기 인에이블 신호(PSA)에 응답하여 NMOS트랜지스터(N3)가 온됨으로써 인에이블된다. 센스 증폭기(12)는 로컬 데이터쌍(LD, LDB)이 각각 "하이"레벨, "로우"레벨이면 센스 증폭기 출력신호쌍(SAS, SASB)을 "하이"레벨에서 "로우"레벨, "하이"레벨로 벌어지게 한다. 감지 증폭 드라이버(20)는 "하이"레벨의 신호(PSD)에 응답하여 NMOS트랜지스터들(N9, N11)이 온되고, "로우"레벨과 "하이"레벨의 센스 증폭기 출력신호쌍(SAS, SASB)에 응답하여 PMOS트랜지스터(P11)와 NMOS트랜지스터(N10)가 온됨으로써 "하이"레벨과 "로우"레벨의 메인 데이터쌍(MD, MDB)을 각각 출력한다.
반면에, 로컬 데이터 라인쌍(LDL, LDLB)으로부터 출력되는 신호쌍(LD, LDB)이 각각 "로우"레벨, "하이"레벨이면, 메인 데이터 라인쌍(MDL, MDLB)으로 각각 "로우"레벨, "하이"레벨의 메인 데이터쌍(MD, MDB)을 출력한다.
도7은 도6에 나타낸 실시예의 회로의 정상동작시의 동작을 설명하기 위한 동작 타이밍도이다.
센스 증폭기 인에이블 신호(PSA)가 "하이"레벨로 천이하면, 센스 증폭기(12)가 인에이블되어 센스 증폭기 출력신호쌍(SAS, SASB)이 "하이"레벨에서 "하이"레벨과 "로우"레벨로 벌어지게 된다. 감지 증폭 드라이버(20)는 "하이"레벨의 신호(PSD)에 응답하여 "로우"레벨에서 "하이"레벨과 "로우"레벨로 벌어지게 된다. 그런데, 노드(A)의 전압(VA)은 센스 증폭기(12)를 구성하는 NMOS트랜지스터(N3)의 크기가 작으므로 충분히 "로우"레벨로 떨어지지 않는다.
도8은 도6에 나타낸 실시예의 회로의 그라운드 노이즈 유입시의 동작을 설명하기 위한 동작 타이밍도이다.
센스 증폭기 인에이블 신호(PSA)가 "하이"레벨로 천이하면, 센스 증폭기(12)가 인에이블되어 센스 증폭기 출력신호쌍(SAS, SASB)이 "하이"레벨에서 "하이"레벨과 "로우"레벨로 벌어지게 된다. 그런데, 노이즈가 유입됨으로써 접지전압의 레벨이 전압(??Vnoise)만큼 높아지게 된다. 따라서, 센스 증폭기 출력신호가 "로우"레벨로 떨어지는 속도가 지연되게 된다. 감지 증폭 드라이버(20)는 "하이"레벨의 신호(PSD)에 응답하여 메인 데이터쌍(MD, MDB)을 "하이"레벨에서 "하이"레벨과 "로 우"레벨로 벌어지게 한다.
도7 및 8로부터 알 수 있듯이, 본 발명의 반도체 메모리 장치는 정상 동작시와 그라운드 노이즈 유입시에 메인 데이터쌍(MD, MDB)의 발생 시점이 동일하다.
즉, 본 발명의 감지 증폭 드라이버(20)는 리드 동작을 수행하지 않을 때 메인 데이터쌍(MD, MDB)을 "하이"레벨로 한다. 그리고, 리드 동작을 수행할 때 메인 데이터쌍(MD, MDB)중의 하나의 데이터는 "하이"레벨을 유지하고, 다른 하나의 데이터는 "로우"레벨로 천이하게 한다. 그런데, 감지 증폭 드라이버(20)는 "하이"레벨의 센스 증폭기 출력신호에 응답하여 메인 데이터를 "로우"레벨로 천이하게 함으로써 그라운드 노이즈에 의한 영향을 받지 않게 된다.
결론적으로, 본 발명의 반도체 메모리 장치의 센스 증폭기는 "하이"레벨의 센스 증폭기의 출력신호는 충분히 전원전압 레벨까지 올라가도록 하지만, "로우"레벨의 센스 증폭기의 출력신호는 충분히 접지전압 레벨까지 내려가게 할 수 없다. 따라서, 감지 증폭 드라이버가 "로우"레벨의 센스 증폭기의 출력신호에 응답하여 메인 데이터를 "하이"레벨로 천이할 때, 신호(PSD)가 디스에이블되어 메인 데이터를 "하이"레벨로 천이하게 만들어 줌으로써, "로우"레벨의 센스 증폭기 출력신호가 감지 증폭 드라이버(20)로 인가되면 메인 데이터를 곧바로 전원전압 레벨로 천이하게 한다. 따라서, 그라운드 노이즈 유입에 따른 속도 지연이 발생되지 않게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치는 데이터 리드시에 그라운드 노이즈에 의한 리드 동작 속도 지연을 방지할 수 있다.

Claims (3)

  1. 메모리 셀 어레이;
    제1상태의 센스 증폭기 인에이블 신호에 응답하여 상기 메모리 셀 어레이로부터 출력되는 데이터를 증폭하여 출력하기 위한 복수개의 센스 증폭기들;
    제2상태의 센스 증폭기 인에이블 신호에 응답하여 상기 복수개의 센스 증폭기들 각각의 출력 라인쌍에 연결되어 상기 출력 라인쌍을 프리차지하기 위한 복수개의 프리차지 수단들; 및
    제2상태의 제어신호에 응답하여 제1상태의 출력신호쌍을 발생하고, 제1상태의 상기 제어신호에 응답하여 상기 복수개의 센스 증폭기들 각각으로부터 출력되는 출력신호쌍을 구동하여 상보적인 데이터신호쌍을 발생하기 위한 복수개의 감지 증폭 드라이버들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제어신호는
    상기 센스 증폭기 인에이블 신호가 인에이블되고 소정 시간 후에 인에이블되고, 상기 센스 증폭기 인에이블 신호가 디스에이블되기 소정 시간 전에 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 복수개의 감지 증폭 드라이버들 각각은
    상기 센스 증폭기로부터 출력되는 반전 출력신호와 상기 제어신호를 비논리곱하여 상기 데이터신호를 발생하기 위한 제1NAND게이트; 및
    상기 센스 증폭기로부터 출력되는 출력신호와 상기 제어신호를 비논리곱하여 상기 반전 데이터신호를 발생하기 위한 제2NAND게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
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