KR100336791B1 - 메모리의 데이터 입출력 제어 장치 - Google Patents

메모리의 데이터 입출력 제어 장치 Download PDF

Info

Publication number
KR100336791B1
KR100336791B1 KR1020000012731A KR20000012731A KR100336791B1 KR 100336791 B1 KR100336791 B1 KR 100336791B1 KR 1020000012731 A KR1020000012731 A KR 1020000012731A KR 20000012731 A KR20000012731 A KR 20000012731A KR 100336791 B1 KR100336791 B1 KR 100336791B1
Authority
KR
South Korea
Prior art keywords
output
clock
input
signal
inverter
Prior art date
Application number
KR1020000012731A
Other languages
English (en)
Other versions
KR20010091238A (ko
Inventor
진승언
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000012731A priority Critical patent/KR100336791B1/ko
Publication of KR20010091238A publication Critical patent/KR20010091238A/ko
Application granted granted Critical
Publication of KR100336791B1 publication Critical patent/KR100336791B1/ko

Links

Classifications

    • E—FIXED CONSTRUCTIONS
    • E06—DOORS, WINDOWS, SHUTTERS, OR ROLLER BLINDS IN GENERAL; LADDERS
    • E06B—FIXED OR MOVABLE CLOSURES FOR OPENINGS IN BUILDINGS, VEHICLES, FENCES OR LIKE ENCLOSURES IN GENERAL, e.g. DOORS, WINDOWS, BLINDS, GATES
    • E06B3/00—Window sashes, door leaves, or like elements for closing wall or like openings; Layout of fixed or moving closures, e.g. windows in wall or like openings; Features of rigidly-mounted outer frames relating to the mounting of wing frames
    • E06B3/70—Door leaves
    • E06B3/82—Flush doors, i.e. with completely flat surface
    • E06B3/822—Flush doors, i.e. with completely flat surface with an internal foursided frame
    • E—FIXED CONSTRUCTIONS
    • E06—DOORS, WINDOWS, SHUTTERS, OR ROLLER BLINDS IN GENERAL; LADDERS
    • E06B—FIXED OR MOVABLE CLOSURES FOR OPENINGS IN BUILDINGS, VEHICLES, FENCES OR LIKE ENCLOSURES IN GENERAL, e.g. DOORS, WINDOWS, BLINDS, GATES
    • E06B3/00—Window sashes, door leaves, or like elements for closing wall or like openings; Layout of fixed or moving closures, e.g. windows in wall or like openings; Features of rigidly-mounted outer frames relating to the mounting of wing frames
    • E06B3/96—Corner joints or edge joints for windows, doors, or the like frames or wings
    • E06B3/9624—Corner joints or edge joints for windows, doors, or the like frames or wings with means specially adapted for aligning the frontal surfaces of adjacent frame member ends
    • E—FIXED CONSTRUCTIONS
    • E06—DOORS, WINDOWS, SHUTTERS, OR ROLLER BLINDS IN GENERAL; LADDERS
    • E06B—FIXED OR MOVABLE CLOSURES FOR OPENINGS IN BUILDINGS, VEHICLES, FENCES OR LIKE ENCLOSURES IN GENERAL, e.g. DOORS, WINDOWS, BLINDS, GATES
    • E06B3/00—Window sashes, door leaves, or like elements for closing wall or like openings; Layout of fixed or moving closures, e.g. windows in wall or like openings; Features of rigidly-mounted outer frames relating to the mounting of wing frames
    • E06B3/70—Door leaves
    • E06B2003/7049—Specific panel characteristics
    • E06B2003/7051—Specific panel characteristics of layered construction involving different materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Civil Engineering (AREA)
  • Structural Engineering (AREA)
  • Dram (AREA)

Abstract

본 발명은 메모리의 데이터 입출력 제어 장치에 관한 것으로, 종래 기술에 있어서 펄스폭을 최초 칼럼 억세스시의 최소 칼럼 명령 인가 시간을 기준으로 설정된 시간동안 입출력 라인을 증폭 및 등화함으로써, 이후 버스트 읽기 명령에 의해 칼럼 억세스시 로칼 입출력 라인이 빨리 디벨로프됨에도 불구하고 고정된 칼럼 스위치 선택 신호의 펄스폭에 의해 입출력 라인의 등화 및 프리차지 시간을 충분히 확보하지 못하여 등화 마진이 저하되는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 최초 버스트 읽기시와 다음 버스트 읽기시 각기 다른 펄스폭을 갖는 와이 클럭을 선택적으로 사용하여 칼럼 스위치 선택 신호의 펄스 폭을 가변 제어함으로써, 다음 버스트 읽기시 상기 칼럼 스위치 선택 신호의 펄스폭을 줄여 줄어든 시간만큼 입출력 등화부에 의해 입출력 라인의 등화 및 프리차지 시간을 늘려 고속 동작에 유리하도록 등화마진을 향상시키는 효과가 있다.

Description

메모리의 데이터 입출력 제어 장치{DATA INPUT/OUTPUT CONTROL APPARATUS FOR MEMORY}
본 발명은 메모리의 데이터 입출력 제어 장치에 관한 것으로, 특히 동기식 반도체 메모리(Syncronous DRAM)의 데이터 입출력을 제어하는 장치에 있어서 최초 읽기 시점과 이후 버스트 읽기 시점에서 칼럼 스위치 선택 신호의 펄스폭을 가변 제어하여 등화 및 프리차지 시간을 최대화한 메모리의 데이터 입출력 제어 장치에 관한 것이다.
도 1은 종래 메모리의 데이터 입출력 장치의 구성을 보인 회로도로서, 이에 도시된 바와 같이 복수의 셀로 구성된 셀 어레이(10)와; 센스 앰프 인에이블 신호(SAEN)에 의해 인에이블되어 제어신호(SHR)에 의해 도통된 엔모스 트랜지스터(NM1)(NM2)를 통해 상기 셀 어레이(10)내 해당 셀의 데이터를 센싱하는 센스 앰프(20)와; 로칼 입출력 반전등화신호(LIOPREB)에 의해 로칼 입출력 라인(LIO)(LIOB)을 비트라인 완전증폭 전압(VDL)으로 등화 및 프리차지하는 로칼 입출력 등화부(30)와; 입출력 스위치 신호(IOSW)에 의해 각기 상기 로칼 입출력 라인(LIO)(LIOB)과 입출력 라인(IO)(IOB)을 연결하는 피모스 트랜지스터(PM4)(PM5)로 된 입출력 스위치부(40)와; 입출력 반전 등화 신호(IOPREB)에 의해 상기 입출력 라인(IO)(IOB)을 등화 및 프리차지하는 입출력 등화부(50)와; 상기 입출력 센스 앰프 인에이블 신호(IOSAEN)에 의해 상기 입출력 라인(IO)(IOB)의 전압을 센싱하는 입출력 센스 앰프(60)로 구성된다.
그리고, 상기 로칼 입출력 등화부(30)는 로칼 입출력 반전 등화 신호(LIOPREB)에 의해 도통제어되어 상기 로칼 입출력 라인(LIO)(LIOB)을 연결하는 피모스 트랜지스터(PM1)와; 상기 로칼 입출력 반전 등화 신호(LIOPREB)에 의해 도통제어되어 상기 로칼 입출력 라인(LIO)(LIOB)으로 각기 상기 비트라인 완전증폭 전압(VDL)을 출력하는 피모스 트랜지스터(PM2)(PM3)로 구성되며, 상기 입출력 등화부(50)는 상기 입출력 반전 등화 신호(IOPREB)에 의해 도통제어되어 입출력 라인(IO)(IOB)을 연결하는 피모스 트랜지스터(PM6)와; 상기 입출력 반전 등화 신호(IOPREB)에 의해 도통제어되어 상기 입출력 라인(IO)(IOB)으로 각기 페리전압(VPERI)을 분압하여 공급하는 피모스 트랜지스터(PM7)(PM8)로 구성된다.
그리고, 상기 입출력 센스 앰프(60)는 상기 입출력 센스 앰프 인에이블 신호(IOSAEN)에 의해 도통제어되어 접지전압을 공급하는 엔모스 트랜지스터(NM7)와; 상기 엔모스 트랜지스터(NM7)에 의해 인에이블 되어 각기 상기 입출력 라인(IO)(IOB)의 전압을 입력받아 이를 래치하는 피모스 및 엔모스 트랜지스터(PM9)(PM10)(NM5)(NM6)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 첨부한 도 2 및 도 3을 참조하여 상세히 설명한다.
우선, 뱅크 액티브 명령에 의해 액티브된 셀어레이(10)내 해당 셀의 데이터를 센스 앰프(20)를 통해 센싱함에 있어서 상기 센스 앰프(20)에서 해당 셀의 데이터를 도 2에 도시된 바와 같이 완전한 데이터의 형태로 디벨로프하기 까지의 안정화된 이후에 칼럼 읽기 명령 또는 칼럼 쓰기 명령이 인가되면, 해당 어드레스의 칼럼내 칼럼 스위치 선택 신호(YS)를 출력하게 된다.
이때, 상기 뱅크 액티브 명령이 인가된 후 상기 비트라인이 완전히 디벨로프되어 칼럼 억세스 명령이 인가되기까지의 시간인 최소 칼럼 명령 인가 시간(tRCD)보다 빨리 상기 칼럼 명령이 인가되는 경우, 불완전한 비트라인의 값을 센스 앰프(20)를 통해 센싱함에 따라 셀 데이터를 잃어버리게 된다.
즉, 상기 최소 칼럼 명령 인가 시간(tRCD)이 경과하기 이전에 칼럼 스위치 선택 신호(YS)가 인에이블되어 비트라인의 증폭 시점과 오버랩되어 완전히 비트라인이 증폭되지 않은 상황에서 칼럼 스위치(NM3)(NM4)를 통해 데이터를 로칼 입출력 라인(LIO)LIOB)으로 출력하게 된다.
이때, 실제 셀 어레이(10)내 비트라인에서 로칼 입출력 라인(LIO)(LIOB)로 데이터가 전송되는 경우, 상기 데이터의 전송은 비트라인의 커패시턴스값과 로칼 입출력 라인(LIO)(LIOB)의 커패시턴스값 및 비트라인의 구동력에 의존하므로, 상기 비트라인이 완전히 증폭보다 상기 커패시턴스값이 큰 로칼 입출력 라인(LIO)(LIOB)의 완전증폭이 느리게 된다.
따라서, 에스디램의 스펙(Specification)상 뱅크 액티브후 상기 최소 칼럼 명령 인가 시간(tRCD)이 경과되어 데이터 버스 라인 상에 실리는 데이터가 센스 앰프(20)를 통해 완전히 디벨로프된 이후에 칼럼 억세스 명령이 인가되도록 칼럼 스위치 선택 신호(YS)의 펄스폭을 길게하게 된다.
따라서, 상기 로칼 입출력 라인(LIO)(LIOB)의 신호 생성이 지연되어 입출력 센스 앰프(60)의 구동 시점이 지연되며, 이에 상기 입출력 센스 앰프(60)가 증폭할 수 있는 마진을 고려한 로칼 입출력 라인의 최소 소신호차를 완전히 페리전압 및 접지전압으로 증폭 완료한 시점에서 입출력 등화부를 동작시키게 된다.
그리고, 상기 비트라인의 소신호차 생성이 지연되면, 상기 입출력 라인을 등화 및 프리차지할 시간이 감소하게 된다.
즉, 도 3의 구간 (가)와 같이 뱅크 액티브 이후 최초 칼럼을 억세스하여 데이터를 읽는 경우와 도 3의 구간 (나)와 같이 이후 칼럼을 억세스하여 데이터를 읽는 경우를 보면, 실제로 구간 (나)에서는 상기 로칼 입출력 라인이 구간 (가)보다 일찍 디벨로프됨에 따라 입출력 센스 앰프를 프리차지 및 등화 펄스 폭을 더 확보하여 안정적으로 페리 전압으로 프리차지할 수 있지만, 최소 칼럼 명령 인가 시간(tRCD)에서 정해진 칼럼 스위치 선택 신호(YS)의 펄스 폭으로 다음 버스트 읽기 동작시에도 센스 앰프(20)에 의해 디벨로프된 데이터를 로칼 입출력 라인(LIO)(LIOB)로 출력하게 된다.
즉, 상기와 같이 종래의 기술에 있어서 펄스폭을 최초 칼럼 억세스시의 최소 칼럼 명령 인가 시간을 기준으로 설정된 시간동안 입출력 라인을 증폭 및 등화함으로써, 이후 버스트 읽기 명령에 의해 칼럼 억세스시 로칼 입출력 라인이 빨리 디벨로프됨에도 불구하고 고정된 칼럼 스위치 선택 신호의 펄스폭에 의해 입출력 라인의 등화 및 프리차지 시간을 충분히 확보하지 못하여 등화 마진이 저하되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 최초 읽기 시점과 이후 버스트 읽기 시점에서 칼럼 스위치 선택 신호의 펄스폭을가변 제어함으로써, 이후 버스트 읽기 시점에서의 입출력 라인의 등화 및 프리차지 시간을 충분히 확보하여 고속동작에 적합하도록 한 메모리의 데이터 입출력 제어 장치를 제공함에 그 목적이 있다.
도 1은 종래 메모리의 데이터 입출력 장치의 구성을 보인 회로도.
도 2는 도 1에서 비트라인 페어의 전압 파형도.
도 3은 도 1에서 각 블록의 입출력 전압 파형도.
도 4는 본 발명을 적용한 메모리의 데이터 입출력 장치의 구성을 보인 회로도.
도 5 및 도 6은 도 4에서 각 블록의 입출력 전압 파형도.
***도면의 주요 부분에 대한 부호의 설명***
100 : 와이 프리 클럭 발생부 110,111 : 와이 클럭 발생부
120 : 멀티플렉서 130 : 와이 프리 디코더
140 : 와이 디코더 150 : 입출력 센스 앰프 제어부
I1∼I3 : 인버터 PM20∼PM22 : 피모스 트랜지스터
NM20 : 엔모스 트랜지스터 CI1,CI2 : 클록드 인버터
NAND1 : 부정곱 게이트
상기와 같은 목적을 달성하기 위한 본 발명의 구성은 외부 클럭을 입력받아 제1,제2 와이 프리 클럭을 발생하는 와이 프리 클럭 발생부와; 반전된 읽기 활성화 신호에 의해 인에이블되어 상기 제1 와이 프리 클럭을 입력받아 제1 와이 클럭으로 출력하는 제1 와이 클럭 발생부와; 읽기 활성화 신호에 의해 인에이블되어 상기 제2 와이 프리 클럭을 입력받아 제2 와이 클럭으로 출력하는 제2 와이 클럭 발생부와; 읽기 활성화 지연 신호에 의해 상기 제1,제2 와이 클럭을 선택적으로 어드레스 동기 클럭으로 출력하는 멀티플렉서와; 상기 어드레스 동기 클럭에 동기를 맞춰 칼럼 어드레스를 프리디코딩하는 와이 프리 디코더와; 상기 와이 프리 디코더의 출력신호를 디코딩하여 칼럼 스위치 선택 신호를 출력하는 와이 디코더와; 상기 어드레스 동기 클럭을 입력받아 상기 입출력 센스 앰프를 제어하는 입출력 센스 앰프 제어부로 구성하여 된 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 4는 본 발명을 적용한 메모리의 데이터 입출력 장치의 구성을 보인 회로도로서, 이에 도시한 바와 같이 복수의 셀로 구성된 셀 어레이(10)와; 외부 클럭(ECLK)을 입력받아 와이 프리 클럭(YCLK1_P)(YCLK2_P)을 발생하는 와이 프리 클럭발생부(100)와; 반전된 읽기 활성화 신호(ACTREAD)에 의해 인에이블되어 상기 와이 프리 클럭(YCLK1_P)을 입력받아 와이 클럭(YCLK1)으로 출력하는 와이 클럭 발생부(110)와; 읽기 활성화 신호(ACTREAD)에 의해 인에이블되어 상기 와이 프리 클럭(YCLK2_P)을 입력받아 와이 클럭(YCLK2)으로 출력하는 와이 클럭 발생부(111)와; 읽기 활성화 지연 신호(ACTREAD_DELAY)에 의해 상기 와이 클럭(YCLK1)(YCLK2)을 선택적으로 어드레스 동기 클럭으로 출력하는 멀티플렉서(120)와; 상기 어드레스 동기 클럭에 동기를 맞춰 칼럼 어드레스(CA)를 프리디코딩하는 와이 프리 디코더(140)와; 상기 와이 프리 디코더(140)의 출력신호를 디코딩하여 칼럼 스위치 선택 신호(YS)를 출력하는 와이 디코더(150)와; 센스 앰프 인에이블 신호(SAEN)에 의해 인에이블되어 제어신호(SHR)에 의해 도통된 엔모스 트랜지스터(NM1)(NM2)를 통해 상기 셀 어레이(10)내 해당 셀의 데이터를 센싱하는 센스 앰프(20)와; 로칼 입출력 반전등화신호(LIOPREB)에 의해 로칼 입출력 라인(LIO)(LIOB)을 비트라인 완전증폭 전압(VDL)으로 등화 및 프리차지하는 로칼 입출력 등화부(30)와; 입출력 스위치 신호(IOSW)에 의해 각기 상기 로칼 입출력 라인(LIO)(LIOB)과 입출력 라인(IO)(IOB)을 연결하는 피모스 트랜지스터(PM4)(PM5)로 된 입출력 스위치부(40)와; 입출력 반전 등화 신호(IOPREB)에 의해 상기 입출력 라인(IO)(IOB)을 등화 및 프리차지하는 입출력 등화부(50)와; 상기 입출력 센스 앰프 인에이블 신호(IOSAEN)에 의해 상기 입출력 라인(IO)(IOB)의 전압을 센싱하는 입출력 센스 앰프(60)와; 상기 멀티플렉서(120)의 어드레스 동기 클럭을 입력받아 상기 입출력 센스 앰프(60)를 제어하는 입출력 센스 앰프 제어부(130)로 구성한다.
그리고, 상기 와이 클럭 발생기(110)는 상기 읽기 활성화 신호(ACTREAD)를 반전하는 인버터(I1)와; 반전단자와 비반전단자로 각기 입력되는 상기 인버터(I1)의 출력신호와 읽기 활성화 신호(ACTREAD)에 의해 와이 프리 클럭(YCLK1_P)을 반전하여 출력하는 클록드 인버터(CI1)와; 상기 인버터(I1)의 출력신호에 의해 상기 클록드 인버터(CI1)의 출력단을 페리 전압(VPERI)으로 풀업하는 피모스 트랜지스터(PM20)와; 상기 클록드 인버터(CI1)의 출력신호를 반전하는 인버터(I2)로 구성하며, 상기 와이 클럭 발생기(111)는 반전단자와 비반전단자로 각기 입력되는 상기 읽기 활성화 신호(ACTREAD)와 그의 반전신호에 의해 와이 프리 클럭(YCLK2_P)을 반전하여 출력하는 클록드 인버터(CI2)와; 상기 읽기 활성화 신호(ACTREAD)에 의해 상기 클록드 인버터(CI2)의 출력단을 페리 전압(VPERI)으로 풀업하는 피모스 트랜지스터(PM21)와; 상기 클록드 인버터(CI2)의 출력신호를 반전하는 인버터(I3)로 구성한다.
그리고, 상기 와이 디코더(150)는 상위 칼럼 어드레스를 부정곱 연산하는 부정곱 게이트(NAND1)와; 상기 와이 프리 디코더(130)의 출력신호에 의해 도통제어되어 각기 소오스로 인가되는 페리전압(VPERI) 및 상기 부정곱 게이트(NAND1)의 출력신호를 상기 칼럼 스위치 선택 신호(YS)로 출력하는 피모스 및 엔모스 트랜지스터(PM22)(NM20)로 구성하며, 상기 로칼 입출력 등화부(30), 입출력 등화부(50), 입출력 센스앰프(60)는 종래 도 1과 동일하게 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 첨부한 도 5 및 도 6을 참조하여 상세히 설명한다.
우선, 외부 클럭(ECLK)을 입력받은 와이 프리 클럭 발생부(100)는 도 5의 (a)(b)와같이 각기 와이 프리 클럭(YCLK1_P)(YCLK2_P)을 출력하고, 이에 각각 상기 와이 프리 클럭(YCLK1_P)(YCLK2_P)을 입력받은 와이 클럭 발생부(110)(111)는 읽기 활성화 신호(ACTREAD)에 의해 와이 클럭(YCLK1)(YCLK2)을 도 5의 (d)(f)와 같이 출력한다.
즉, 상기 읽기 활성화 신호(ACTREAD)가 고전위인 구간의 경우, 반전단자와 비반전 단자로 각기 상기 읽기 활성화 신호(ACTREAD)와 이를 반전한 인버터(I1)의 출력신호를 입력받아 디스에이블된 클럭드 인버터(CI1) 및 상기 인버터(I1)의 출력신호에 의해 도통된 피모스 트랜지스터(PM20)에 의해 상기 와이 클럭 발생부(110)는 와이 클럭(YCLK1)으로 저전위를 출력하며, 상기 고전위 읽기 활성화 신호(ACTREAD)에 의해 피모스 트랜지스터(PM21)는 턴오프됨에 따라 비반전단자와 반전단자로 각기 상기 읽기 활성화 신호(ACTREAD)와 이를 반전한 인버터(I1)의 출력신호를 입력받아 디스에이블된 클럭드 인버터(CI2)와 그의 출력을 반전하는 인버터(I3)에 의해 상기 와이 클럭 발생부(111)는 와이 프리 클럭(YCLK2_P)를 순차반전하여 와이 클럭(YCLK2)으로 출력한다.
그리고, 상기 읽기 활성화 신호(ACTREAD)가 저전위 구간의 경우, 상기 읽기 활성화 신호가 고전위 구간과 반대로 상기 와이 클럭 발생부(110)는 상기 와이 프리 클럭(YCLK1_P)를 순차반전하여 와이 클럭(YCLK1)으로 출력하고, 상기 와이 클럭 발생부(111)는 상기 와이 클럭(YCLK2)로 저전위를 출력한다.
그리고, 상기 와이 클럭(YCLK1)(YCLK2)를 입력받은 멀티플렉서(120)는 상기 도 5의 (e)와 같이 인가되는 지연된 읽기 활성화 신호(ACTREAD_DELAY)에 의해 어드레스 동기 클럭을 도 5의 (g)와 같이 출력하고, 이에 와이 프리 디코더(130)는 상기 어드레스 동기 클럭에 동기를 맞춰 칼럼 어드레스(CA)를 프리 디코딩하여 와이 디코더(140)로 출력하고, 이에 상기 와이 디코더(140)는 상기 도 5의 (h)와 같이 칼럼 스위치 선택 신호(YS)를 출력한다.
따라서, 도 6의 구간 (가)와 같이 뱅크 액티브이후 최초 칼럼 억세스 명령이 인가된 경우, 상기 읽기 활성화 신호(ACTREAD)가 저전위로 인가하여 상기 와이 프리 클럭 발생부(100)에서 발생된 와이 프리 클럭(YCLK1_P)을 와이 클럭 발생부(110)에서 순차반전하여 상기 와이 클럭(YCLK1)으로 출력하고, 상기 와이 클럭(YCLK1)을 지연된 읽기 활성화 신호(ACTREAD_DELAY)에 의해 멀티플렉서(120)에서 어드레스 동기 클럭으로 출력한다.
이에 로칼 입출력 라인(LIO)(LIOB)은 와이 프리 디코더(130) 및 와이 디코더(140)을 통해 출력되는 칼럼 스위치 선택 신호(YS)에 의해 선택된 센스 앰프(20)에 의해 해당 비트라인을 센싱하고, 이에 입출력 스위치 신호(IOSW)에 의해 인에이블된 입출력 스위치부(40)를 통해 입력받은 입출력 센스 앰프(60)는 상기 어드레스 동기 클럭을 입력받은 입출력 센스 앰프 제어부(150)의 입출력 센스 앰프 인에이블 신호(IOSAEN)에 의해 입출력 라인(IO)(IOB)으로 출력한다.
그리고, 상기 데이터의 출력이 완료되면, 입출력 반전 등화 신호(IOPREB)에 의해 입출력 등화부(50)는 상기 입출력 라인(IO)(IOB)을 등화 및 프리차지한다.
그리고, 도 6의 구간 (나)와 같이 최초 버스트 읽기후 버스트 읽기 동작을 수행하는 칼럼 억세스 명령이 인가되는 경우, 상기 고전위로 인가되는 읽기 활성화 신호(ACTREAD)에 의해 상기 와이 클럭 발생부(111)에서 발생된 와이 클럭(YCLK2)를입력받은 멀티플렉서(120)는 지연된 읽기 활성화 신호(ACTREAD_DELAY)에 의해 어드레스 동기 클럭을 출력하고, 상기 어드레스 동기 클럭에 의해 상기 와이 프리 디코더(130) 및 와이 디코더(140)는 상기 도 6의 구간 (가)의 칼럼 스위치 선택 신호(YS1)보다 고전위 구간이 짧은 칼럼 스위치 선택 신호(YS2)를 출력한다.
이에 상기 입출력 센스 앰프 인에이블 신호(IOSAEN)가 당겨짐에 따라 상대적으로 상기 입출력 반전 등화 신호(IOPREB)에 의해 상기 입출력 라인(IO)(IOB)의 등화 및 프리차지 시간이 길어진다.
상기에서 상세히 설명한 바와 같이, 본 발명은 최초 버스트 읽기시와 다음 버스트 읽기시 각기 다른 펄스폭을 갖는 와이 클럭을 선택적으로 사용하여 칼럼 스위치 선택 신호의 펄스 폭을 가변 제어함으로써, 다음 버스트 읽기시 상기 칼럼 스위치 선택 신호의 펄스폭을 줄여 줄어든 시간만큼 입출력 등화부에 의해 입출력 라인의 등화 및 프리차지 시간을 늘려 고속 동작에 유리하도록 등화마진을 향상시키는 효과가 있다.

Claims (4)

  1. 외부 클럭을 입력받아 제1,제2 와이 프리 클럭을 발생하는 와이 프리 클럭 발생부와; 반전된 읽기 활성화 신호에 의해 인에이블되어 상기 제1 와이 프리 클럭을 입력받아 제1 와이 클럭으로 출력하는 제1 와이 클럭 발생부와; 읽기 활성화 신호에 의해 인에이블되어 상기 제2 와이 프리 클럭을 입력받아 제2 와이 클럭으로 출력하는 제2 와이 클럭 발생부와; 읽기 활성화 지연 신호에 의해 상기 제1,제2 와이 클럭을 선택적으로 어드레스 동기 클럭으로 출력하는 멀티플렉서와; 상기 어드레스 동기 클럭에 동기를 맞춰 칼럼 어드레스를 프리디코딩하는 와이 프리 디코더와; 상기 와이 프리 디코더의 출력신호를 디코딩하여 칼럼 스위치 선택 신호를 출력하는 와이 디코더와; 상기 어드레스 동기 클럭을 입력받아 상기 입출력 센스 앰프를 제어하는 입출력 센스 앰프 제어부로 구성하여 된 것을 특징으로 하는 메모리의 데이터 입출력 제어 장치.
  2. 제1항에 있어서, 상기 제1 와이 클럭 발생기는 읽기 활성화 신호를 반전하는 제1 인버터와; 반전단자와 비반전단자로 각기 입력되는 상기 제1 인버터의 출력신호와 읽기 활성화 신호에 의해 제1 와이 프리 클럭을 반전하여 출력하는 클록드 인버터와; 상기 제1 인버터의 출력신호에 의해 상기 클록드 인버터의 출력단을 페리 전압으로 풀업하는 피모스 트랜지스터와; 상기 클록드 인버터의 출력신호를 반전하는 제2 인버터로 구성하여 된 것을 특징으로 하는 메모리의 데이터 입출력 제어 장치.
  3. 제1항에 있어서, 상기 제2 와이 클럭 발생기는 반전단자와 비반전단자로 각기 입력되는 읽기 활성화 신호와 그의 반전신호에 의해 제2 와이 프리 클럭을 반전하여 출력하는 클록드 인버터와; 상기 읽기 활성화 신호에 의해 상기 클록드 인버터의 출력단을 페리 전압으로 풀업하는 피모스 트랜지스터와; 상기 클록드 인버터의 출력신호를 반전하는 제2 인버터로 구성하여 된 것을 특징으로 하는 메모리의 데이터 입출력 제어 장치.
  4. 제1항에 있어서, 상기 와이 디코더는 상위 칼럼 어드레스를 부정곱 연산하는 부정곱 게이트와; 와이 프리 디코더의 출력신호에 의해 도통제어되어 각기 소오스로 인가되는 페리전압 및 상기 부정곱 게이트의 출력신호를 칼럼 스위치 선택 신호로 출력하는 피모스 및 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 메모리의 데이터 입출력 제어 장치.
KR1020000012731A 2000-03-14 2000-03-14 메모리의 데이터 입출력 제어 장치 KR100336791B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000012731A KR100336791B1 (ko) 2000-03-14 2000-03-14 메모리의 데이터 입출력 제어 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000012731A KR100336791B1 (ko) 2000-03-14 2000-03-14 메모리의 데이터 입출력 제어 장치

Publications (2)

Publication Number Publication Date
KR20010091238A KR20010091238A (ko) 2001-10-23
KR100336791B1 true KR100336791B1 (ko) 2002-05-16

Family

ID=19654940

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000012731A KR100336791B1 (ko) 2000-03-14 2000-03-14 메모리의 데이터 입출력 제어 장치

Country Status (1)

Country Link
KR (1) KR100336791B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100798792B1 (ko) * 2006-12-27 2008-01-28 주식회사 하이닉스반도체 반도체 메모리 장치
KR100892342B1 (ko) * 2007-11-02 2009-04-08 주식회사 하이닉스반도체 안정적 데이터 액세스를 위한 반도체 메모리 장치

Also Published As

Publication number Publication date
KR20010091238A (ko) 2001-10-23

Similar Documents

Publication Publication Date Title
JP3903674B2 (ja) 半導体メモリ装置
JP5595236B2 (ja) 半導体装置
KR100571648B1 (ko) 반도체 메모리 소자의 오버 드라이버 제어신호 생성회로
CN106067315B (zh) 感测放大器及包括其的半导体器件
JP3825188B2 (ja) 半導体装置及びプリチャージ方法
KR100604660B1 (ko) 오버드라이버의 구동력을 조절하는 반도체 메모리 소자
KR100546188B1 (ko) 감지증폭수단을 포함하는 반도체 메모리 장치 및 그의감지증폭수단을 오버드라이브 하는 방법
JP3846764B2 (ja) 同期式半導体メモリ装置及びそのデータ入出力線のプリチャージ方法
KR100881197B1 (ko) 프리차지 시간을 감소시키는 반도체 메모리 장치
JP4992494B2 (ja) 半導体記憶装置
JP4703040B2 (ja) 半導体メモリ装置およびその駆動方法
JP2001043678A (ja) 半導体メモリ素子
JP4383028B2 (ja) 半導体記憶装置及びその制御方法
KR100336791B1 (ko) 메모리의 데이터 입출력 제어 장치
JP3447640B2 (ja) 半導体記憶装置
US7054210B2 (en) Write/precharge flag signal generation circuit and circuit for driving bit line isolation circuit in sense amplifier using the same
US20050105379A1 (en) High-speed synchronus memory device
JPH09213076A (ja) 半導体記憶装置
KR100753400B1 (ko) 래치를 갖는 반도체 메모리 장치의 센스 앰프
KR100691017B1 (ko) 반도체 메모리 장치용 로컬입출력라인 프리차지 제어회로및 그 제어방법
KR20010005094A (ko) 반도체메모리장치의 고속동작을 위한 로컬데이터버스 프리차지방법
JP4077056B2 (ja) 半導体記憶装置
KR100289400B1 (ko) 반도체메모리의입출력제어회로
KR100615573B1 (ko) 반도체 메모리 장치
KR20070046534A (ko) 센스엠프 인에이블신호 생성 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee