KR100289400B1 - 반도체메모리의입출력제어회로 - Google Patents

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Abstract

본 발명은 반도체 메모리의 입출력 제어회로에 관한 것으로, 종래 반도체 메모리의 입출력 제어회로는 메인앰프로부터 증폭되며, 소정시간 지연된 입력데이터를 인가 받아 이을 센스앰프로 전송함으로써, 메모리가 고속동작을 하는 경우 데이터를 메모리셀에 저장하는 시간이 짧아 데이터에 오류가 발생하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 상기 메인앰프로부터 증폭된 입력데이터가 인가되기 전에 데이터를 입출력라인과 반전비트라인에 인가하는 데이터 생성수단을 더 포함하여 메모리가 고속동작을 하는 경우에도, 좀 더 긴 시간동안 메모리셀에 데이터를 저장함으로써, 저장되는 데이터의 신뢰성을 향상시키고, 이에 따라 메모리의 고속동작을 구현함이 가능하게 하는 효과가 있다.

Description

반도체 메모리의 입출력 제어회로{INPUT/OUTPUT CONTROL CIRCUIT FOR SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리의 입출력 제어회로에 관한 것으로, 특히 입력데이터와 동일한 전위를 입출력라인 및 반전입출력라인에 인가하는 데이터 쓰기수단을 더 포함하여, 반도체 메모리의 고속동작에 따라 반도체 메모리에 데이터를 쓰는 시간이 짧아져 메모리셀에 저장되는 데이터에 오류가 발생하는 것을 방지하는데 적당하도록 한 반도체 메모리의 입출력 제어회로에 관한 것이다.
일반적으로, 반도체 메모리의 입출력 제어회로는 메인앰프와 센스앰프의 중간에 위치하며, 센스앰프의 입출력라인인 비트라인과 반전비트라인을 전원전압의 반값정도로 프리차지(precharge)하며, 그 프리차지된 비트라인과 반전비트라인을 균등화한다. 또한, 상기 비트라인과 반전비트라인을 메인앰프의 입출력라인 및 반전입출력라인에 연결하는 전송부를 포함하고, 상기 입출력라인 및 반전입출력라인을 프리차지하고 균등화하는 수단을 포함하여 구성된다. 반도체 메모리의 고속동작을 위해 동기용 클럭신호의 주파수가 높아짐에 따라, 상기 설명한 입출력 제어회로의 프리차지 및 균등화 속도 또한 빨라지게 되나, 정확한 균등화가 이루어지지 않을 경우 입출력 데이터에 오류가 발생하게 되며, 이와 같은 종래 반도체 메모리의 입출력 제어회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1은 일반적인 반도체 메모리의 블록도로서, 이에 도시한 바와 같이 외부의 데이터를 증폭하여 입출력라인(IO)과 반전입출력라인(IOB)을 통해 출력하거나, 상기 입출력라인(IO)과 반전입출력라인(IOB)에 인가된 전압을 증폭하여 외부로 출력하는 메인앰프(M/A)와; 비트라인 균등화신호(BLEQ)에 따라 상기 입출력라인(IO)과 반전입출력라인(IOB)에 인가된 입력데이터를 비트라인(BL)과 반전비트라인(BLB)에 전송제어하거나, 비트라인(BL)과 반전비트라인(BLB)에 인가된 출력데이터를 상기 입출력라인(IO)과 반전입출력라인(IOB)에 전송제어하며, 상기 비트라인 균등화신호(BLEQ)와 입출력라인 균등화신호(IOEQ)에 따라 상기 비트라인(BL)과 반전비트라인(BLB) 및 입출력라인(IO)과 반전입출력라인(IOB)을 각각 프리차지 및 균등화하는 입출력제어회로(1)와; 상기 입출력제어회로(1)로부터 비트라인(BL)과 반전비트라인(BLB)을 통해 인가되는 입력데이터를 증폭하여 메모리셀부(MC)에 저장하거나, 메모리셀부(MC)의 출력데이터를 증폭하여 상기 입출력제어회로(1)를 통해 메인앰프(M/A)로 출력하는 센스앰프(S/A)로 구성된다.
도2는 도1에 있어서 종래 입출력제어회로도로서, 이에 도시한 바와 같이 비트라인 균등화신호(BLEQ)에 따라 비트라인(BL)과 반전비트라인(BLB)을 프리차지 및 균등화하는 비트라인 균등화부(10)와; 입출력라인 균등화신호(IOEQ)에 따라 입출력라인(IO)과 반전입출력라인(IOB)을 프리차지 및 균등화하는 입출력라인 균등화부(20)와; 상기 비트라인 균등화신호(BLEQ)에 따라 상기 비트라인(BL)과 반전비트라인(BLB)을 입출력라인(IO)과 반전입출력라인(IOB)에 연결하여 입출력데이터가 상호 전송됨을 제어하는 전송제어부(30)로 구성된다.
상기 비트라인 균등화부(10)는 상기 비트라인(BL)과 반전비트라인(BLB)에 소스와 드레인이 접속되며, 상기 비트라인 균등화신호(BLEQ)에 따라 도통제어되는 엔모스 트랜지스터(NM1)와; 상기 비트라인(BL)과 반전비트라인(BLB)의 사이에 직렬접속되고, 그 접점에 비트라인 프리차지전압(VBP)을 인가받으며, 각각의 게이트에 인가되는 상기 비트라인 균등화신호(BLEQ)에 따라 도통제어되는 엔모스 트랜지스터(NM2),(NM3)로 구성된다.
상기 입출력라인 균등화부(20)는 입출력라인(IO)과 반전입출력라인(IOB)에 소스와 드레인이 접속되며, 상기 입출력라인 균등화신호(IOEQ)에 따라 도통제어되는 피모스 트랜지스터(PM1)와; 상기 입출력라인(IO)과 반전입출력라인(IOB)의 사이에 직렬접속되고, 그 접점에 입출력라인 프리차지전압(VIP)을 인가받으며, 각각 상기 입출력라인 균등화신호(IOEQ)에 따라 도통제어되는 피모스 트랜지스터(PM2),(PM3)로 구성된다.
상기 전송제어부(30)는 각각 비트라인(BL) 및 입출력라인(IO)과 반전비트라인(BLB)과 반전입출력라인(IOB)을 연결하며, 상기 비트라인 균등화신호(BLEQ)와 인버터(INV1)를 통해 반전된 비트라인 균등화신호(BLEQ)를 인가 받아 상기 비트라인 균등화신호(BLEQ)가 저전위일 때 턴온되는 전송게이트(TG1),(TG2)로 구성된다.
이하, 상기와 같이 구성된 종래 반도체 메모리의 입출력 제어회로의 동작을 설명한다.
먼저, 외부로부터 입력데이터가 인가될 때, 입출력라인 균등화신호(IOEQ)가 저전위로 인가되어, 상기 입출력라인 균등화부(20)의 피모스 트랜지스터(PM1~PM3)를 모두 도통시킨다. 이에 따라 입출력라인(IO)과 반전입출력라인(IOB)은 상기 입출력라인 프리차지전압(VIP)으로 프리차지 되며, 만일 입출력라인(IO)과 반전입출력라인(IOB)의 프리차지전위가 다를 경우, 피모스 트랜지스터(PM1)를 통해 균등화된다. 이는 피모스 트랜지스터(PM2),(PM3)간의 문턱전압차 또는 게이트 크기의 차에 의해 발생되는 프리차지 오류를 보상하여 입출력라인(IO)과 반전입출력라인(IOB)의 전위를 균등화하는 것이다.
이때, 상기 비트라인 균등화신호(BLEQ)또한 고전위로 인가되어, 상기 비트라인 균등화부(10)의 엔모스 트랜지스터(NM1~NM3)를 모두 도통시켜 비트라인(BL)과 반전비트라인(BLB)을 프리차지하고, 균등화한다.
그 다음, 메인앰프(M/A)는 상기 입력데이터를 증폭하여 상기 균등화된 입출력라인(IO)과 반전입출력라인(IOB)을 통해 출력한다.
이때, 상기 비트라인 균등화신호(BLEQ)는 상기 비트라인(BL)과 반전비트라인(BLB)이 균등화된 후에 저전위로 인가되며, 이에 따라 상기 전송제어부(30)의 전송게이트(TG1),(TG2)는 상기 입출력라인(IO)과 반전입출력라인(IOB)에 인가된 입력데이터를 균등화된 비트라인(BL)과 반전비트라인(BLB)으로 전송한다.
그 다음, 상기 비트라인(BL)과 반전비트라인(BLB)에 인가된 외부의 입력데이터는 센스앰프(S/A)에서 증폭되어 메모리셀부(MC)의 특정 메모리셀에 저장된다.
이와 같이 쓰기동작이 완료되면, 상기 비트라인 균등화신호(BLEQ)와 입출력라인 균등화신호(IOEQ)는 각각 고전위와 저전위로 인가되어 상기 비트라인(BL)과 반전비트라인(BLB) 및 입출력라인(IO)과 반전입출력라인(IOB)을 균등화한다.
이와 같이 균등화된 상태에서 상기 메모리셀부(MC)에 저장된 데이터가 출력될 때, 그 출력데이터는 센스앰프(S/A)를 통해 증폭되어 비트라인(BL)과 반전비트라인(BLB)에 인가되며, 이때 상기 비트라인 균등화신호(BLEQ)는 저전위로 천이하여 상기 전송게이트(TG1),(TG2)를 도통시켜, 상기 센스앰프(S/A)에서 증폭된 출력데이터가 입출력라인(IO)과 반전입출력라인(IOB)을 통해 메인앰프(M/A)에서 증폭되어 외부로 출력되도록 하며, 이때 입출력라인 균등화신호(IOEQ)는 고전위로 인가된다.
이와 같이 입출력동작을 하는 반도체 메모리의 입출력 제어회로에서 메모리가 고속동작을 함에 따라 상기 메인앰프(M/A)로부터 입력되는 데이터의 주기가 짧아지게 되어 데이터를 메모리셀에 쓰는 시간이 짧아져 저장되는 데이터에 오류가 발생할 수 있다.
상기한 바와 같이 종래 반도체 메모리의 입출력 제어회로는 반도체 소자가 고속동작을 함에 따라 데이터를 메모리셀에 쓰는 시간이 짧아지게 되고, 이로 인해 정확한 데이터의 저장이 용이하지 않게 되는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 메모리셀에 정확한 입력데이터를 저장시키는 반도체 메모리의 입출력 제어회로를 제공함에 그 목적이 있다.
도1은 일반적인 반도체 메모리의 블록구성도.
도2는 종래 반도체 메모리의 입출력 제어회로도.
도3은 일반적인 메인앰프의 회로도.
도4는 본 발명 반도체 메모리의 입출력 제어회로도.
***도면의 주요 부분에 대한 부호의 설명***
10:비트라인 균등화부 20:입출력라인 균등화부
30:전송제어부 40:데이터 구동부
상기와 같은 목적은 비트라인 균등화신호에 따라 비트라인과 반전비트라인을 프리차지 및 균등화하는 비트라인 균등화부와; 입출력라인 균등화신호에 따라 입출력라인과 반전입출력라인을 프리차지 및 균등화하는 입출력라인 균등화부와; 상기 비트라인 균등화신호에 따라 상기 입출력라인 및 반전입출력라인과 비트라인 및 반전비트라인 사이에 데이터를 전송제어하는 전송제어부로 구성된 반도체 메모리의 입출력 제어회로에 있어서, 제 1 및 제 2데이터 구동신호와 상기 입출력라인 균등화신호에 따라 메인앰프로부터 증폭된 데이터가 인가되기 전에 입출력라인 및 반전입출력라인에 데이터를 인가하는 데이터 구동부를 더 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 일반적인 메인앰프의 회로도로서, 이에 도시한 바와 같이 쓰기데이터 구동신호(MPIT),(MPIB),(MNIT),(MNIB)에 따라 입출력라인(IO)과 반전입출력라인(IOB)에 인가된 입력데이터를 전원전압(VDD) 값으로 증폭하여 출력하는 쓰기데이터 구동부(1)와; 입출력인에이블신호(MAOP)에 따라 쓰기동작시 턴오프되어 상기 쓰기데이터 구동부(1)에서 증폭된 입력데이터를 유지하며, 읽기동작시 턴온되어 상기 입출력라인(IO)과 반전입출력라인(IOB)에 인가된 메모리셀의 출력데이터를 전송하는 전송부(2)와; 메인앰프 균등화신호(MAP)에 따라 입출력라인(IO)과 반전입출력라인(IOB)을 프리차지 및 균등화하는 균등화부(3)와; 상기 입출력라인(IO)과 반전입출력라인(IOB)에 인가된 메모리셀의 출력데이터를 래치하는 래치(4)와; 메인앰프 인에이블신호(MAE)에 따라 상기 래치(4)에서 래치된 데이터를 외부로 출력하는 출력버퍼부(5)로 구성된다.
상기 쓰기데이터 구동부(1)는 입출력라인(IO)과 반전입출력라인(IOB)사이에 직렬접속되며, 그 접속점에 전원전압(VDD)을 인가 받고, 각각의 게이트에 인가되는 쓰기데이터 구동신호(MPIT),(MPIB)에 따라 도통제어되는 피모스 트랜지스터(PM7),(PM8)와 각각 입출력라인(IO) 및 반전입출력라인(IOB)과 접지사이에 접속되며, 각각의 게이트에 인가되는 쓰기데이터 구동신호(MNIT),(MNIB)에 따라 도통제어되는 엔모스 트랜지스터(NM4),(NM5)로 구성된다.
이와 같은 구성에서, 입출력라인(IO)에 고전위의 입력데이터가 인가되면, 상기 쓰기데이터 구동신호(MPIT),(MNIT)는 모두 저전위로 인가되고, 쓰기데이터 구동신호(MPIB),(MNIB)는 모두 고전위로 인가되어, 상기 고전위의 입력데이터가 인가된 입출력라인(IO)을 전원전압(VDD) 값으로 증폭하며, 반전입출력라인(IOB)에 접지전위를 인가하여 그 입력데이터를 전위를 확실한 고전위로 인식할 수 있도록 한다.
도4는 본 발명 반도체 메모리의 입출력 제어회로도로서, 이에 도시한 바와 같이 종래의 기술구성서, 입출력라인 균등화부(20)의 전단에 상기 메인앰프(M/A)에 인가되는 데이터 구동신호(MPIT),(MPIB)에 따라 입력데이터를 증폭한 신호를 입출력라인(IO)과 반전입출력라인(IOB)을 인가하는 데이터 구동부(40)를 더 포함하여 구성된다.
상기 데이터 구동부(40)는 상기 입출력라인(IO)과 반전입출력라인(IOB)의 사이에 직렬접속되며, 각 게이트에 인가되는 상기 데이터 구동신호(MPIT),(MPIB)에 따라 도통제어되는 피모스 트랜지스터(PM4),(PM5)와; 인버터(INV2)를 통해 반전된 상기 입출력라인 균등화신호(IOEQ)에따라 상기 피모스 트랜지스터(PM4),(PM5)의 접점에 전원전압(VDD)을 인가제어하는 피모스 트랜지스터(PM6)로 구성된다.
이하, 상기와 같이 구성된 본 발명 반도체 메모리의 입출력 제어회로의 동작을 설명한다.
먼저, 외부로부터 데이터의 입력이 없을 때, 상기 메인앰프(M/A)와 입출력 제어회로에 메인앰프 균등화신호(MAP)와 비트라인 균등화신호(BLEQ) 및 입출력라인 균등화신호(IOEQ)가 고전위로 인가된다. 이와 같이 고전위의 균등화신호들(MAP),(BLEQ),(IOEQ)가 인가됨에 따라 비트라인(BL)과 반전비트라인(BLB) 및 입출력라인(IO)과 반전입출력라인(IOB)은 소정의 프리차지 전압(VBP),(VIP) 값으로 균등화된다.
이와 같이 균등화된 상태에서 상기 메인앰프(M/A)에 외부의 데이터가 입력된다. 이때 입력되는 데이터를 설명에 편의상 입출력라인(IO)에는 고전위, 반전입출력라인(IOB)에 저전위로 데이터가 입력된다고 가정하면, 상기 메인앰프(M/A)의 쓰기데이터 구동부(1)에 인가되는 데이터 구동신호(MPIT),(MNIT)는 저전위로 인가되고, 데이터 구동신호(MPIB),(MNIB)는 고전위로 인가되어, 상기 피모스 트랜지스터(PM7),(PM8)을 각각 턴온 및 턴오프 시키고, 엔모스 트랜지스터(NM4),(NM5)를 각각 턴오프 및 턴온 시킨다.
이와 같은 모스 트랜지스터(NM4),(NM5),(PM7),(PM8)의 상태에 따라 상기 입출력라인(IO)의 전위는 전원전압(VDD)의 값이 되고, 반전입출력라인(IOB)의 전위는 접지전위가 된다.
이때, 상기 메인앰프(M/A)의 쓰기데이터 구동부(1)에서 증폭된 입력데이터는 그 메인앰프(M/A)에서 전원전압(VDD) 값으로 증가하여 인가되는 동안 소정시간 지연된다. 이처럼 쓰기데이터에 지연이 발생되어 반도체 메모리의 고속동작에 따라 데이터를 메모리셀에 저장하는 시간이 짧아지면, 저장된 데이터에 오류가 발생할 수 있으므로, 상기 메인앰프(M/A)에서 증폭한 입력데이터가 입출력 제어회로에 인가되기 전에 상기 도4에 도시한 데이터 구동부(40)에서 입력데이터를 생성하여 이를 메모리셀에 저장하는 동작을 실시하게 된다.
즉, 상기 메인앰프(M/A)에 데이터 구동신호(MPIT),(MPIB)가 각각 저전위와 고전위로 인가되는 시점에서, 상기 데이터 구동신호(MPIT),(MPIB)를 인가 받은 데이터 구동부(40)의 피모스 트랜지스터(PM4),(PM5)는 각각 턴온 및 턴오프 된다. 이때 입출력라인 균등화신호(IOEQ)는 고전위로 인가되는 상태이므로, 인버터(INV2)를 통해 반전된 상기 입출력라인 균등화신호(IOEQ)를 입력받은 피모스 트랜지스터(PM6)는 도통되어 상기 피모스 트랜지스터(PM4)를 통해 입출력라인(IO)에 전원전압(VDD)이 인가되도록 한다.
이와 같이 상기 데이터 구동신호(MPIT),(MPIB)는 입력데이터에 따라 각기 다른 전위로 입력되며, 이를 입력받은 데이터 구동부(40)는 상기 메인앰프(M/A)로부터 증폭된 데이터가 인가되기 전에 데이터를 입출력라인(IO)과 반전입출력라인(IOB)에 인가할 수 있게 된다.
그 다음, 상기 입출력라인(IO)과 반전입출력라인(IOB)에 인가된 데이터는 전송제어부(30)를 통해 비트라인(BL)과 반전비트라인(BLB)에 인가되며, 이는 센스앰프에서 증폭되어 메모리셀에 저장된다.
상기한 바와 같이 본 발명 반도체 메모리의 입출력 제어회로는 그 내부에 입력데이터와 동일한 값의 데이터를 생성하는 데이터 생성수단을 구비하여, 메인앰프를 통해 증폭되어 입출력 제어회로로 입력되는 입력데이터보다 빠른 시간에 데이터를 풀업시키며, 그 생성한 데이터와 메인앰프에서 증폭된 데이터를 이용하여 좀더 긴 시간동안 메모리셀에 데이터를 저장하게 됨으로써, 메모리의 동작속도의 향상에 따라 메모리셀에 데이터를 저장하는 시간이 짧아지는 경우에도 오류 없는 데이터를 저장할 수 있어 반도체 메모리의 고속동작 구현이 가능하도록 하는 효과가 있다.

Claims (2)

  1. 비트라인 균등화신호에 따라 비트라인과 반전비트라인을 프리차지 및 균등화하는 비트라인 균등화부와; 입출력라인 균등화신호에 따라 입출력라인과 반전입출력라인을 프리차지 및 균등화하는 입출력라인 균등화부와; 상기 비트라인 균등화신호에 따라 상기 입출력라인 및 반전입출력라인과 비트라인 및 반전비트라인 사이에 데이터를 전송제어하는 전송제어부로 구성된 반도체 메모리의 입출력 제어회로에 있어서, 상기 입출력라인과 반전입출력라인의 사이에 직렬접속되어, 각각의 게이트에 인가되는 제 1 및 제 2데이터 구동신호에 따라 도통제어되는 제 1 및 제 2피모스 트랜지스터와; 상기 제 1 및 제 2피모스 트랜지스터의 접점과 접지사이에 접속되어, 인버터를 통해 반전된 상기 입출력라인 균등화신호에 따라 도통제어되는 제 3피모스 트랜지스터를 구비하여 제 1 및 제 2데이터 구동신호와 상기 입출력라인 균등화신호에 따라 메인앰프로부터 증폭된 데이터가 전원전압값으로 인가되기 전에 입출력라인 또는 반전입출력라인에 전원전압 값의 데이터를 인가하는 데이터 구동부를 더 포함하여 된 것을 특징으로 하는 반도체 메모리의 입출력 제어회로.
  2. 제 1항에 있어서, 상기 제 1 및 제 2데이터 구동신호는 메인앰프의 데이터 증폭제어신호로 사용되며, 각각은 다른 전위 값으로 인가되는 것을 특징으로 하는 반도체 메모리의 입출력 제어회로.
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