JPH09213076A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH09213076A JPH09213076A JP8015727A JP1572796A JPH09213076A JP H09213076 A JPH09213076 A JP H09213076A JP 8015727 A JP8015727 A JP 8015727A JP 1572796 A JP1572796 A JP 1572796A JP H09213076 A JPH09213076 A JP H09213076A
- Authority
- JP
- Japan
- Prior art keywords
- data line
- data
- signal
- transistor
- current path
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】書き込み時におけるサイクルタイムの高速化を
妨げることなく、かつ書き込みモードから読み出しモー
ドに切り替わった後の最初の読み出しサイクルにおける
データ読み出し時間の高速化を、簡単な回路構成で達成
する。 【解決手段】データの書き込みが可能な複数のダイナミ
ック型メモリセルを有するメモリセルアレイ11と、メモ
リセルからの読み出しデータ及びメモリセルに対して書
き込むべきデータが転送されるデータ線対と、メモリセ
ルに対するデータの書き込み時に外部からの書き込みデ
ータに基づいてデータ線対を駆動するライトドライバ17
と、ライトドライバ17によりデータ線対の駆動が行なわ
れる毎にデータ線対を中間電位に設定するイコライズ回
路18とを具備している。
妨げることなく、かつ書き込みモードから読み出しモー
ドに切り替わった後の最初の読み出しサイクルにおける
データ読み出し時間の高速化を、簡単な回路構成で達成
する。 【解決手段】データの書き込みが可能な複数のダイナミ
ック型メモリセルを有するメモリセルアレイ11と、メモ
リセルからの読み出しデータ及びメモリセルに対して書
き込むべきデータが転送されるデータ線対と、メモリセ
ルに対するデータの書き込み時に外部からの書き込みデ
ータに基づいてデータ線対を駆動するライトドライバ17
と、ライトドライバ17によりデータ線対の駆動が行なわ
れる毎にデータ線対を中間電位に設定するイコライズ回
路18とを具備している。
Description
【０００１】
【発明の属する技術分野】この発明はデータの書き込
み、読み出しを行なう半導体記憶装置に係り、特に高速
動作に適した半導体記憶装置に関する。
み、読み出しを行なう半導体記憶装置に係り、特に高速
動作に適した半導体記憶装置に関する。
【０００２】
【従来の技術】図７は、データの書き込み、読み出しを
行なう従来のＤＲＡＭ（ダイナミック型ＲＡＭ）の概略
的な構成を示すブロック図である。データの書き込み時
に、外部から入力される書き込みデータは入力バッファ
51に供給され、この入力バッファ51の出力がライトデー
タ線ＷＤを経由してライトドライバ52に供給される。上
記ライトドライバ52からの相補出力データはデータ線対
ＤＱ、ＢＤＱを経由してメモリセルアレイ53に供給さ
れ、メモリセルアレイ53内の選択されたメモリセルにデ
ータの書き込みが行なわれる。
行なう従来のＤＲＡＭ（ダイナミック型ＲＡＭ）の概略
的な構成を示すブロック図である。データの書き込み時
に、外部から入力される書き込みデータは入力バッファ
51に供給され、この入力バッファ51の出力がライトデー
タ線ＷＤを経由してライトドライバ52に供給される。上
記ライトドライバ52からの相補出力データはデータ線対
ＤＱ、ＢＤＱを経由してメモリセルアレイ53に供給さ
れ、メモリセルアレイ53内の選択されたメモリセルにデ
ータの書き込みが行なわれる。
【０００３】図８は上記従来のＤＲＡＭにおけるライト
ドライバ52の詳細な回路構成を示している。このライト
ドライバ52はそれぞれ２個のＮチャネルＭＯＳトランジ
スタ（以下ＮＭＯＳトランジスタと称する）Ｑ21、Ｑ22
及びＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトラ
ンジスタと称する）Ｑ23、Ｑ24と、２個のインバータ6
1、62とから構成されている。
ドライバ52の詳細な回路構成を示している。このライト
ドライバ52はそれぞれ２個のＮチャネルＭＯＳトランジ
スタ（以下ＮＭＯＳトランジスタと称する）Ｑ21、Ｑ22
及びＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトラ
ンジスタと称する）Ｑ23、Ｑ24と、２個のインバータ6
1、62とから構成されている。
【０００４】上記構成において、例えば書き込みデータ
が“１”のときは、ライトデータ線ＷＤを経由してライ
トドライバ52内のＮＭＯＳトランジスタＱ21のゲートに
供給されるデータＢＷｉが“Ｌ”レベル、ＮＭＯＳトラ
ンジスタＱ22のゲートに供給されるデータＷｉが“Ｈ”
レベルとなる。このとき、データ線ＤＱｉに接続されて
いるＰＭＯＳトランジスタＱ23及びデータ線ＢＤＱｉに
接続されているＮＭＯＳトランジスタＱ22がそれぞれオ
ン状態になり、データ線ＤＱｉが電源電位Ｖccに充電さ
れて“Ｈ”レベルに設定され、データ線ＢＤＱｉが接地
電位Ｖssへ放電されて“Ｌ”レベルに設定される。この
ようにして、ライトドライバ52により、書き込みデータ
がデータ線対ＤＱｉ、ＢＤＱｉに伝達される。
が“１”のときは、ライトデータ線ＷＤを経由してライ
トドライバ52内のＮＭＯＳトランジスタＱ21のゲートに
供給されるデータＢＷｉが“Ｌ”レベル、ＮＭＯＳトラ
ンジスタＱ22のゲートに供給されるデータＷｉが“Ｈ”
レベルとなる。このとき、データ線ＤＱｉに接続されて
いるＰＭＯＳトランジスタＱ23及びデータ線ＢＤＱｉに
接続されているＮＭＯＳトランジスタＱ22がそれぞれオ
ン状態になり、データ線ＤＱｉが電源電位Ｖccに充電さ
れて“Ｈ”レベルに設定され、データ線ＢＤＱｉが接地
電位Ｖssへ放電されて“Ｌ”レベルに設定される。この
ようにして、ライトドライバ52により、書き込みデータ
がデータ線対ＤＱｉ、ＢＤＱｉに伝達される。
【０００５】上記のように、外部から入力される書き込
みデータは、一旦入力バッファ51に格納され、ライトデ
ータ線ＷＤを経由してライトドライバ52に供給される。
データの書き込み時、ライトドライバ52は入力バッファ
51から常にデータを受けているので常に動作状態とな
り、データ線対は常に“１”か“０”のレベルに設定さ
れている。この後は上記したようにメモリセルアレイの
カラムが選択され、選択されたカラムのビット線対にデ
ータ線対のデータが転送されるので、書き込み動作とい
う観点から見ると、ライトドライバ52を常に動作状態に
することは非常にマージンがある。
みデータは、一旦入力バッファ51に格納され、ライトデ
ータ線ＷＤを経由してライトドライバ52に供給される。
データの書き込み時、ライトドライバ52は入力バッファ
51から常にデータを受けているので常に動作状態とな
り、データ線対は常に“１”か“０”のレベルに設定さ
れている。この後は上記したようにメモリセルアレイの
カラムが選択され、選択されたカラムのビット線対にデ
ータ線対のデータが転送されるので、書き込み動作とい
う観点から見ると、ライトドライバ52を常に動作状態に
することは非常にマージンがある。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のＤＲＡＭでは以下に述べるような問題点がある。 （１）外部から入ってきた書き込みデータは、一旦入力
バッファ51に格納され、ライトデータ線ＷＤを経由して
ライトドライバ52に供給される。そして、ライトドライ
バ52は入力バッファ51から常にデータを受けているので
常に動作状態となり、データ線対は常に“１”か“０”
の状態に設定されている。従って、書き込みデータが
“０”から“１”、または“１”から“０”のように以
前とは逆のデータに切り替わると、データ線対の電位が
接地電位Ｖssから電源電位Ｖcc、または電源電位Ｖccか
ら接地電位Ｖssにフルスイングする。このためにデータ
線対の電位の切り替えに時間がかかる。このことは、通
常のＤＲＡＭのように書き込みが非同期に行なわれる場
合にはあまり問題とはならない。しかし、高速に読み書
きするクロック同期型ＤＲＡＭ（シンクロナスＤＲＡ
Ｍ）においてバーストライト（Burst Write ）を行なう
上では、このことが非常に問題となり、特にサイクルタ
イムの高速化を妨げることになる。 （２）書き込みモードから読み出しモードに切り替えた
場合、書き込みサイクルではデータ線対のイコライズ動
作が行なわれないので、読み出しサイクルに入ってから
始めてデータ線対がイコライズされ、その後に読み出し
が行なわれる。このため、読み出しモードに切り替わっ
た後の最初のデータ読み出しに時間がかかるという問題
がある。
来のＤＲＡＭでは以下に述べるような問題点がある。 （１）外部から入ってきた書き込みデータは、一旦入力
バッファ51に格納され、ライトデータ線ＷＤを経由して
ライトドライバ52に供給される。そして、ライトドライ
バ52は入力バッファ51から常にデータを受けているので
常に動作状態となり、データ線対は常に“１”か“０”
の状態に設定されている。従って、書き込みデータが
“０”から“１”、または“１”から“０”のように以
前とは逆のデータに切り替わると、データ線対の電位が
接地電位Ｖssから電源電位Ｖcc、または電源電位Ｖccか
ら接地電位Ｖssにフルスイングする。このためにデータ
線対の電位の切り替えに時間がかかる。このことは、通
常のＤＲＡＭのように書き込みが非同期に行なわれる場
合にはあまり問題とはならない。しかし、高速に読み書
きするクロック同期型ＤＲＡＭ（シンクロナスＤＲＡ
Ｍ）においてバーストライト（Burst Write ）を行なう
上では、このことが非常に問題となり、特にサイクルタ
イムの高速化を妨げることになる。 （２）書き込みモードから読み出しモードに切り替えた
場合、書き込みサイクルではデータ線対のイコライズ動
作が行なわれないので、読み出しサイクルに入ってから
始めてデータ線対がイコライズされ、その後に読み出し
が行なわれる。このため、読み出しモードに切り替わっ
た後の最初のデータ読み出しに時間がかかるという問題
がある。
【０００７】このときの動作を図９の波形図を参照して
説明する。図９はシンクロナスＤＲＡＭの動作モードの
１つであるＣＡＳレーテンシ（Latency ）＝３（読み出
しコマンドが入力されてから３クロック後にデータが読
み出されるモード）の場合の動作例を示している。書き
込みサイクルの最後の書き込みデータＤin(3) は読み出
しコマンドが入力されたサイクルでデータ線対にＤＱ
(3) として転送される。そして、読み出しサイクルの最
初の読み出しデータRead(0) は、読み出しコマンドが入
力された次のサイクルでデータ線対に転送される。デー
タ線対に読み出しデータが転送される前にデータ線対の
イコライズ動作が行なわれ、データ線対の両データ線が
共に中間電位（例えばＶcc／２）に設定される。しか
し、その直前のサイクルであるデータ書き込み時に、デ
ータ線対の電位がＶccとＶssとの間でフルスイングして
いるために、読み出し前のデータ線対のイコライズ動作
に時間がかかり、最初のデータ読み出しが遅くなってし
まう。また、サイクルタイムが長くなった時や電源電位
Ｖccの値が高くなった時には、データ読み出しがさらに
遅れてしまう。なお、図９において、ＣＬＫは外部から
供給される外部クロック信号であり、ＣＬＫ１はこの外
部クロック信号に基づいてＤＲＡＭ内部で発生される内
部クロック信号であり、ＣＳＬ(1) 〜ＣＳＬ(3) はメモ
リセルアレイのカラム選択信号である。
説明する。図９はシンクロナスＤＲＡＭの動作モードの
１つであるＣＡＳレーテンシ（Latency ）＝３（読み出
しコマンドが入力されてから３クロック後にデータが読
み出されるモード）の場合の動作例を示している。書き
込みサイクルの最後の書き込みデータＤin(3) は読み出
しコマンドが入力されたサイクルでデータ線対にＤＱ
(3) として転送される。そして、読み出しサイクルの最
初の読み出しデータRead(0) は、読み出しコマンドが入
力された次のサイクルでデータ線対に転送される。デー
タ線対に読み出しデータが転送される前にデータ線対の
イコライズ動作が行なわれ、データ線対の両データ線が
共に中間電位（例えばＶcc／２）に設定される。しか
し、その直前のサイクルであるデータ書き込み時に、デ
ータ線対の電位がＶccとＶssとの間でフルスイングして
いるために、読み出し前のデータ線対のイコライズ動作
に時間がかかり、最初のデータ読み出しが遅くなってし
まう。また、サイクルタイムが長くなった時や電源電位
Ｖccの値が高くなった時には、データ読み出しがさらに
遅れてしまう。なお、図９において、ＣＬＫは外部から
供給される外部クロック信号であり、ＣＬＫ１はこの外
部クロック信号に基づいてＤＲＡＭ内部で発生される内
部クロック信号であり、ＣＳＬ(1) 〜ＣＳＬ(3) はメモ
リセルアレイのカラム選択信号である。
【０００８】このような読み出し動作の遅れを防止する
ためには、書き込みモードから読み出しモードに切り替
わったことを検知してイコライズパルスを発生させ、こ
のパルスを用いてイコライズ動作の開始タイミングを早
くすることが考えられる。しかし、この方法は、最後の
書き込みサイクルの書き込みマージンを低下させること
になり、また、制御が複雑になる欠点がある。
ためには、書き込みモードから読み出しモードに切り替
わったことを検知してイコライズパルスを発生させ、こ
のパルスを用いてイコライズ動作の開始タイミングを早
くすることが考えられる。しかし、この方法は、最後の
書き込みサイクルの書き込みマージンを低下させること
になり、また、制御が複雑になる欠点がある。
【０００９】上記した（１）、（２）の問題点で、
（１）、（２）それぞれを単独で改善する解決策は考え
られているが、それぞれ独自に対処すると、他の回路部
分に悪影響を与えたり、制御が複雑なものとなったりす
るので好ましくない。
（１）、（２）それぞれを単独で改善する解決策は考え
られているが、それぞれ独自に対処すると、他の回路部
分に悪影響を与えたり、制御が複雑なものとなったりす
るので好ましくない。
【００１０】この発明は上記のような事情を考慮してな
されたものであり、その目的は、書き込み時におけるサ
イクルタイムの高速化を妨げることなく、かつ書き込み
モードから読み出しモードに切り替わった後の最初の読
み出しサイクルにおけるデータ読み出し時間の高速化
を、簡単な回路構成で達成することができる半導体記憶
装置を提供することである。
されたものであり、その目的は、書き込み時におけるサ
イクルタイムの高速化を妨げることなく、かつ書き込み
モードから読み出しモードに切り替わった後の最初の読
み出しサイクルにおけるデータ読み出し時間の高速化
を、簡単な回路構成で達成することができる半導体記憶
装置を提供することである。
【００１１】
【課題を解決するための手段】この発明の半導体記憶装
置は、データの書き込みが可能な複数のメモリセルを有
するメモリセルアレイと、上記メモリセルからの読み出
しデータ及び上記メモリセルに対して書き込むべきデー
タが転送されるデータ線と、上記メモリセルに対するデ
ータの書き込み時に外部からの書き込みデータに基づい
て上記データ線を駆動する書き込み駆動回路と、上記書
き込み駆動回路により上記データ線の駆動が行なわれる
毎に上記データ線を所定電位に設定するイコライズ回路
とを具備したことを特徴とする。
置は、データの書き込みが可能な複数のメモリセルを有
するメモリセルアレイと、上記メモリセルからの読み出
しデータ及び上記メモリセルに対して書き込むべきデー
タが転送されるデータ線と、上記メモリセルに対するデ
ータの書き込み時に外部からの書き込みデータに基づい
て上記データ線を駆動する書き込み駆動回路と、上記書
き込み駆動回路により上記データ線の駆動が行なわれる
毎に上記データ線を所定電位に設定するイコライズ回路
とを具備したことを特徴とする。
【００１２】この発明の半導体記憶装置は、データの書
き込みが可能な複数のメモリセルを有するメモリセルア
レイと、上記メモリセルからの読み出しデータ及び上記
メモリセルに対して書き込むべきデータが転送されるデ
ータ線と、外部から入力される同期信号に応じて動作が
制御され、外部からの書き込みデータに基づいて上記デ
ータ線を駆動する書き込み駆動回路と、上記同期信号に
応じて動作が制御され、上記書き込み駆動回路により上
記データ線の駆動動作が行なわれる毎に上記データ線を
所定電位に設定するイコライズ回路とを具備したことを
特徴とする。
き込みが可能な複数のメモリセルを有するメモリセルア
レイと、上記メモリセルからの読み出しデータ及び上記
メモリセルに対して書き込むべきデータが転送されるデ
ータ線と、外部から入力される同期信号に応じて動作が
制御され、外部からの書き込みデータに基づいて上記デ
ータ線を駆動する書き込み駆動回路と、上記同期信号に
応じて動作が制御され、上記書き込み駆動回路により上
記データ線の駆動動作が行なわれる毎に上記データ線を
所定電位に設定するイコライズ回路とを具備したことを
特徴とする。
【００１３】この発明の半導体記憶装置は、複数のダイ
ナミック型メモリセルが行列状に配列された構成を有す
るメモリセルアレイと、上記メモリセルアレイ内で一列
に配列された複数のメモリセルが共通に接続されたビッ
ト線と、列選択用スイッチを介して上記ビット線に接続
されたデータ線と、上記データ線に接続され、上記デー
タ線の電位を増幅する読み出し用増幅回路と、上記メモ
リセルからデータを読み出す読み出しモードの際に動作
し、上記メモリセルからのデータ読み出しに先だって上
記データ線を所定電位に設定する第１のイコライズ回路
と、上記データ線に接続され、外部からの書き込みデー
タに基づいて上記データ線を駆動する書き込み駆動回路
と、上記メモリセルに対してデータを書き込む書き込み
モードの際に動作し、上記書き込み駆動回路により上記
データ線の駆動動作が行なわれる毎に上記データ線を所
定電位に設定する第２のイコライズ回路とを具備したこ
とを特徴とする。
ナミック型メモリセルが行列状に配列された構成を有す
るメモリセルアレイと、上記メモリセルアレイ内で一列
に配列された複数のメモリセルが共通に接続されたビッ
ト線と、列選択用スイッチを介して上記ビット線に接続
されたデータ線と、上記データ線に接続され、上記デー
タ線の電位を増幅する読み出し用増幅回路と、上記メモ
リセルからデータを読み出す読み出しモードの際に動作
し、上記メモリセルからのデータ読み出しに先だって上
記データ線を所定電位に設定する第１のイコライズ回路
と、上記データ線に接続され、外部からの書き込みデー
タに基づいて上記データ線を駆動する書き込み駆動回路
と、上記メモリセルに対してデータを書き込む書き込み
モードの際に動作し、上記書き込み駆動回路により上記
データ線の駆動動作が行なわれる毎に上記データ線を所
定電位に設定する第２のイコライズ回路とを具備したこ
とを特徴とする。
【００１４】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。図１はこの発明に係る半導
体記憶装置をシンクロナスＤＲＡＭに実施した場合の全
体の構成を概略的に示すブロック図である。図におい
て、メモリセルアレイ11内には複数のダイナミック型メ
モリセルが行列状に配列されている。さらに、このメモ
リセルアレイ11内には後述するようにそれぞれ複数のビ
ット線対とワード線とが設けられており、複数のワード
線はロウデコーダ12によって選択駆動される。また、メ
モリセルアレイ11内の複数のビット線対はビット線セン
スアンプ・プリチャージ／イコライズ回路（以下、ＳＡ
・ＥＱ回路と称する）13に接続されている。このＳＡ・
ＥＱ回路13内には、後述するように複数の各ビット線対
に対応してビット線センスアンプ回路とプリチャージ／
イコライズ回路とがそれぞれ設けられており、これらの
回路はビット線電位のセンス動作とプリチャージ／イコ
ライズ動作とを行なう。また、上記複数のビット線対
は、カラムデコーダ14の出力が供給されるカラムゲート
回路15を介して複数のデータ線対ＤＱ０、ＢＤＱ０〜Ｄ
ＱＮ、ＢＤＱＮに選択的に接続される。
実施の形態により説明する。図１はこの発明に係る半導
体記憶装置をシンクロナスＤＲＡＭに実施した場合の全
体の構成を概略的に示すブロック図である。図におい
て、メモリセルアレイ11内には複数のダイナミック型メ
モリセルが行列状に配列されている。さらに、このメモ
リセルアレイ11内には後述するようにそれぞれ複数のビ
ット線対とワード線とが設けられており、複数のワード
線はロウデコーダ12によって選択駆動される。また、メ
モリセルアレイ11内の複数のビット線対はビット線セン
スアンプ・プリチャージ／イコライズ回路（以下、ＳＡ
・ＥＱ回路と称する）13に接続されている。このＳＡ・
ＥＱ回路13内には、後述するように複数の各ビット線対
に対応してビット線センスアンプ回路とプリチャージ／
イコライズ回路とがそれぞれ設けられており、これらの
回路はビット線電位のセンス動作とプリチャージ／イコ
ライズ動作とを行なう。また、上記複数のビット線対
は、カラムデコーダ14の出力が供給されるカラムゲート
回路15を介して複数のデータ線対ＤＱ０、ＢＤＱ０〜Ｄ
ＱＮ、ＢＤＱＮに選択的に接続される。
【００１５】データの書き込みモード時に、外部から入
力される書き込みデータＤinは入力バッファ16に供給さ
れ、この入力バッファ16の出力がライトデータ線ＷＤを
経由してライトドライバ17に供給される。ライトドライ
バ17からの相補出力データは上記データ線対ＤＱ０、Ｂ
ＤＱ０〜ＤＱＮ、ＢＤＱＮに転送される。また、上記デ
ータ線対ＤＱ０、ＢＤＱ０〜ＤＱＮ、ＢＤＱＮには、デ
ータの書き込みモード時に、内部クロック信号に同期し
て動作が制御されるイコライズ回路（ＥＱ）18が接続さ
れている。
力される書き込みデータＤinは入力バッファ16に供給さ
れ、この入力バッファ16の出力がライトデータ線ＷＤを
経由してライトドライバ17に供給される。ライトドライ
バ17からの相補出力データは上記データ線対ＤＱ０、Ｂ
ＤＱ０〜ＤＱＮ、ＢＤＱＮに転送される。また、上記デ
ータ線対ＤＱ０、ＢＤＱ０〜ＤＱＮ、ＢＤＱＮには、デ
ータの書き込みモード時に、内部クロック信号に同期し
て動作が制御されるイコライズ回路（ＥＱ）18が接続さ
れている。
【００１６】データの読み出しモード時に、上記メモリ
セル、上記ビット線対及び上記カラムゲート回路15を経
由してデータ線対ＤＱ０、ＢＤＱ０〜ＤＱＮ、ＢＤＱＮ
に転送されるデータは、データの読み出しモード時に選
択的にオン状態にされるスイッチ19を介してリードアン
プ20に供給される。そして、このリードアンプ20で増幅
されたデータはリードデータ線ＲＤを介して出力バッフ
ァ21に供給され、この出力バッファ21から読み出しデー
タDoutとして出力される。また、上記リードアンプ20に
はイコライズ回路（ＥＱ）22が接続されており、このイ
コライズ回路22はデータの読み出しモード時に内部クロ
ック信号に同期して動作が制御されるようになってい
る。
セル、上記ビット線対及び上記カラムゲート回路15を経
由してデータ線対ＤＱ０、ＢＤＱ０〜ＤＱＮ、ＢＤＱＮ
に転送されるデータは、データの読み出しモード時に選
択的にオン状態にされるスイッチ19を介してリードアン
プ20に供給される。そして、このリードアンプ20で増幅
されたデータはリードデータ線ＲＤを介して出力バッフ
ァ21に供給され、この出力バッファ21から読み出しデー
タDoutとして出力される。また、上記リードアンプ20に
はイコライズ回路（ＥＱ）22が接続されており、このイ
コライズ回路22はデータの読み出しモード時に内部クロ
ック信号に同期して動作が制御されるようになってい
る。
【００１７】図２は上記図１中のメモリセルアレイ11、
ＳＡ・ＥＱ回路13、カラムゲート回路15及びデータ線対
の詳細な構成を示している。なお、ここでは理解を容易
にするために、２カラム分のメモリセルアレイ11と２組
のデータ線対に関係した構成についてのみ図示してい
る。メモリセルアレイ11内の２組のビット線対ＢＬ０，
ＢＢＬ０、ＢＬ１，ＢＢＬ１にはそれぞれ複数のダイナ
ミック型メモリセルＭＣが接続されるているが、説明を
簡単にするために代表的に２個のみを示している。上記
各メモリセルＭＣは、データ記憶用のキャパシタＣと選
択用のＮＭＯＳトランジスタＱ１とで構成されており、
ＮＭＯＳトランジスタＱ１のソースまたはドレインは対
応するビット線に接続され、ゲートは複数のワード線の
うちの１本（図２ではワード線ＷＬ０のみ図示）に接続
されている。また、全てのデータ記憶用のキャパシタＣ
の一端にはキャパシタプレート電位ＶPLが共通に与えら
れている。
ＳＡ・ＥＱ回路13、カラムゲート回路15及びデータ線対
の詳細な構成を示している。なお、ここでは理解を容易
にするために、２カラム分のメモリセルアレイ11と２組
のデータ線対に関係した構成についてのみ図示してい
る。メモリセルアレイ11内の２組のビット線対ＢＬ０，
ＢＢＬ０、ＢＬ１，ＢＢＬ１にはそれぞれ複数のダイナ
ミック型メモリセルＭＣが接続されるているが、説明を
簡単にするために代表的に２個のみを示している。上記
各メモリセルＭＣは、データ記憶用のキャパシタＣと選
択用のＮＭＯＳトランジスタＱ１とで構成されており、
ＮＭＯＳトランジスタＱ１のソースまたはドレインは対
応するビット線に接続され、ゲートは複数のワード線の
うちの１本（図２ではワード線ＷＬ０のみ図示）に接続
されている。また、全てのデータ記憶用のキャパシタＣ
の一端にはキャパシタプレート電位ＶPLが共通に与えら
れている。
【００１８】31は前記ＳＡ・ＥＱ回路13内のプリチャー
ジ／イコライズ回路であり、このプリチャージ／イコラ
イズ回路31は３個のＮＭＯＳトランジスタＱ２〜Ｑ４で
構成されている。上記ＮＭＯＳトランジスタＱ２のソー
ス・ドレイン間の電流通路は各ビット線対相互間に接続
されている。上記ＮＭＯＳトランジスタＱ３のソース・
ドレイン間の電流通路は各ビット線対の一方（ＢＬ０、
ＢＬ１）とビット線プリチャージ電位ＶBL（ＶBLの値は
ＶccとＶssの中間であり、通常はＶcc／２に設定されて
いる）ノードとの間に接続されている。上記ＮＭＯＳト
ランジスタＱ４のソース・ドレイン間の電流通路は各ビ
ット線対の他方（ＢＢＬ０、ＢＢＬ１）と上記ビット線
プリチャージ電位ＶBLのノードとの間に接続されてい
る。そして、上記３個のＮＭＯＳトランジスタＱ２〜Ｑ
４のゲートにはイコライズ信号ＥＱＬが供給される。
ジ／イコライズ回路であり、このプリチャージ／イコラ
イズ回路31は３個のＮＭＯＳトランジスタＱ２〜Ｑ４で
構成されている。上記ＮＭＯＳトランジスタＱ２のソー
ス・ドレイン間の電流通路は各ビット線対相互間に接続
されている。上記ＮＭＯＳトランジスタＱ３のソース・
ドレイン間の電流通路は各ビット線対の一方（ＢＬ０、
ＢＬ１）とビット線プリチャージ電位ＶBL（ＶBLの値は
ＶccとＶssの中間であり、通常はＶcc／２に設定されて
いる）ノードとの間に接続されている。上記ＮＭＯＳト
ランジスタＱ４のソース・ドレイン間の電流通路は各ビ
ット線対の他方（ＢＢＬ０、ＢＢＬ１）と上記ビット線
プリチャージ電位ＶBLのノードとの間に接続されてい
る。そして、上記３個のＮＭＯＳトランジスタＱ２〜Ｑ
４のゲートにはイコライズ信号ＥＱＬが供給される。
【００１９】上記ＳＡ・ＥＱ回路13内のビット線センス
アンプは、Ｐチャネル側センスアンプ32とＮチャネル側
センスアンプ33とから構成されており、さらにＰチャネ
ル側センスアンプ32は２個のＰＭＯＳトランジスタＱ
５、Ｑ６で、Ｎチャネル側センスアンプ33は２個のＮＭ
ＯＳトランジスタＱ７、Ｑ８でそれぞれ構成されてい
る。上記ＰＭＯＳトランジスタＱ５のソース・ドレイン
間の電流通路は各ビット線対の一方（ＢＬ０、ＢＬ１）
とＰチャネル側センスアンプ用のセンスイネーブル信号
ＳＡＰのノードとの間に接続され、上記ＰＭＯＳトラン
ジスタＱ６のソース・ドレイン間の電流通路は各ビット
線対の他方（ＢＢＬ０、ＢＢＬ１）と上記センスイネー
ブル信号ＳＡＰのノードとの間に接続され、各ゲートは
それぞれ各ビット線対の反対側のビット線に接続されて
いる。同様に上記ＮＭＯＳトランジスタＱ７のソース・
ドレイン間の電流通路は各ビット線対の一方（ＢＬ０、
ＢＬ１）とＮチャネル側センスアンプ用のセンスイネー
ブル信号ＢＳＡＮのノードとの間に接続され、上記ＮＭ
ＯＳトランジスタＱ８のソース・ドレイン間の電流通路
は各ビット線対の他方（ＢＢＬ０、ＢＢＬ１）と上記セ
ンスイネーブル信号ＢＳＡＮのノードとの間に接続さ
れ、各ゲートはそれぞれ各ビット線対の反対側のビット
線に接続されている。
アンプは、Ｐチャネル側センスアンプ32とＮチャネル側
センスアンプ33とから構成されており、さらにＰチャネ
ル側センスアンプ32は２個のＰＭＯＳトランジスタＱ
５、Ｑ６で、Ｎチャネル側センスアンプ33は２個のＮＭ
ＯＳトランジスタＱ７、Ｑ８でそれぞれ構成されてい
る。上記ＰＭＯＳトランジスタＱ５のソース・ドレイン
間の電流通路は各ビット線対の一方（ＢＬ０、ＢＬ１）
とＰチャネル側センスアンプ用のセンスイネーブル信号
ＳＡＰのノードとの間に接続され、上記ＰＭＯＳトラン
ジスタＱ６のソース・ドレイン間の電流通路は各ビット
線対の他方（ＢＢＬ０、ＢＢＬ１）と上記センスイネー
ブル信号ＳＡＰのノードとの間に接続され、各ゲートは
それぞれ各ビット線対の反対側のビット線に接続されて
いる。同様に上記ＮＭＯＳトランジスタＱ７のソース・
ドレイン間の電流通路は各ビット線対の一方（ＢＬ０、
ＢＬ１）とＮチャネル側センスアンプ用のセンスイネー
ブル信号ＢＳＡＮのノードとの間に接続され、上記ＮＭ
ＯＳトランジスタＱ８のソース・ドレイン間の電流通路
は各ビット線対の他方（ＢＢＬ０、ＢＢＬ１）と上記セ
ンスイネーブル信号ＢＳＡＮのノードとの間に接続さ
れ、各ゲートはそれぞれ各ビット線対の反対側のビット
線に接続されている。
【００２０】また、上記Ｐチャネル側センスアンプ32と
Ｎチャネル側センスアンプ33との間のビット線対にはＮ
ＭＯＳトランジスタからなるビット線トランスファゲー
トＱ９、Ｑ10がそれぞれ挿入されており、両トランスフ
ァゲートＱ９、Ｑ10のゲートにはビット線トランスファ
ゲート制御信号ＦＩＴが供給される。
Ｎチャネル側センスアンプ33との間のビット線対にはＮ
ＭＯＳトランジスタからなるビット線トランスファゲー
トＱ９、Ｑ10がそれぞれ挿入されており、両トランスフ
ァゲートＱ９、Ｑ10のゲートにはビット線トランスファ
ゲート制御信号ＦＩＴが供給される。
【００２１】カラムゲート回路15には各カラム毎に２個
のＮＭＯＳトランジスタＱ11、Ｑ12が設けられている。
そして、各カラム毎に設けられている２個のＮＭＯＳト
ランジスタＱ11、Ｑ12の各一端は前記ビット線トランス
ファゲートＱ９、Ｑ10を介して対応するビット線対に接
続されている。ビット線対ＢＬ０，ＢＢＬ０側のビット
線トランスファゲートＱ９、Ｑ10の各他端はデータ線対
ＤＱ０，ＢＤＱ０にそれぞれ接続され、ビット線対ＢＬ
１，ＢＢＬ１側のビット線トランスファゲートＱ９、Ｑ
10の各他端はデータ線対ＤＱ１，ＢＤＱ１にそれぞれ接
続されている。そして、上記２カラム分のＮＭＯＳトラ
ンジスタＱ11、Ｑ12の各ゲートには、前記カラムデコー
ダ14から出力されるカラム選択信号ＣＳＬ０が供給され
る。
のＮＭＯＳトランジスタＱ11、Ｑ12が設けられている。
そして、各カラム毎に設けられている２個のＮＭＯＳト
ランジスタＱ11、Ｑ12の各一端は前記ビット線トランス
ファゲートＱ９、Ｑ10を介して対応するビット線対に接
続されている。ビット線対ＢＬ０，ＢＢＬ０側のビット
線トランスファゲートＱ９、Ｑ10の各他端はデータ線対
ＤＱ０，ＢＤＱ０にそれぞれ接続され、ビット線対ＢＬ
１，ＢＢＬ１側のビット線トランスファゲートＱ９、Ｑ
10の各他端はデータ線対ＤＱ１，ＢＤＱ１にそれぞれ接
続されている。そして、上記２カラム分のＮＭＯＳトラ
ンジスタＱ11、Ｑ12の各ゲートには、前記カラムデコー
ダ14から出力されるカラム選択信号ＣＳＬ０が供給され
る。
【００２２】このような構成のＤＲＡＭにおいて、デー
タの書き込みモード時におけるデータの書き込みは、外
部から入力された書き込みデータＤinが入力バッファ16
に供給され、この入力バッファ16の出力がライトデータ
線ＷＤを経由してライトドライバ17に供給される。そし
て、上記ライトドライバ17の出力がデータ線対に転送さ
れ、この後、カラムアドレスに対応したカラム選択信号
（例えばＣＳＬ０）が選ばれることにより、カラムゲー
ト回路15内のそれぞれ２個のＮＭＯＳトランジスタＱ1
1、Ｑ12がオン状態になり、データ線対ＤＱ０，ＢＤＱ
０、ＤＱ１，ＢＤＱ１からビット線対ＤＱ０，ＢＤＱ
０、ＤＱ１，ＢＤＱ１にデータが転送される。さらに、
ロウアドレスに対応したワード線（例えばＷＬ０）が選
ばれることで、メモリセルＭＣ内のＮＭＯＳトランジス
タＱ１がオン状態になり、ビット線対からメモリセルＭ
Ｃにデータが書き込まれる。
タの書き込みモード時におけるデータの書き込みは、外
部から入力された書き込みデータＤinが入力バッファ16
に供給され、この入力バッファ16の出力がライトデータ
線ＷＤを経由してライトドライバ17に供給される。そし
て、上記ライトドライバ17の出力がデータ線対に転送さ
れ、この後、カラムアドレスに対応したカラム選択信号
（例えばＣＳＬ０）が選ばれることにより、カラムゲー
ト回路15内のそれぞれ２個のＮＭＯＳトランジスタＱ1
1、Ｑ12がオン状態になり、データ線対ＤＱ０，ＢＤＱ
０、ＤＱ１，ＢＤＱ１からビット線対ＤＱ０，ＢＤＱ
０、ＤＱ１，ＢＤＱ１にデータが転送される。さらに、
ロウアドレスに対応したワード線（例えばＷＬ０）が選
ばれることで、メモリセルＭＣ内のＮＭＯＳトランジス
タＱ１がオン状態になり、ビット線対からメモリセルＭ
Ｃにデータが書き込まれる。
【００２３】他方、データの読み出しモード時における
データの読み出しは、まず、イコライズ信号ＥＱＬによ
ってプリチャージ／イコライズ回路31内の３個のＮＭＯ
ＳトランジスタＱ２〜Ｑ４がオン状態になり、各ビット
線の電位がビット線プリチャージ電位ＶBLに設定され
る。この後、ロウアドレスに対応したワード線（例えば
ＷＬ０）が選ばれることで、メモリセルＭＣ内のＮＭＯ
ＳトランジスタＱ１がオン状態になり、メモリセルＭＣ
のキャパシタＣに記憶されているデータに応じた電位が
ビット線対に読み出される。さらにＰチャネル側、Ｎチ
ャネル側センスアンプ32、33がセンスイネーブル信号Ｓ
ＡＰ、ＢＳＡＮによって活性化され、各ビット線対間の
電位差がこれらのセンスアンプで増幅される。そして、
カラムアドレスに対応したカラム選択信号（例えばＣＳ
Ｌ０）が選ばれることにより、カラムゲート回路15内の
それぞれ２個のＮＭＯＳトランジスタＱ11、Ｑ12がオン
状態になり、ビット線対のデータがデータ線対に転送さ
れる。その後は、読み出しモード時にのみオン状態にな
っているスイッチ19を経由してデータ線対のデータがリ
ードアンプ20に供給され、さらにこのリードアンプ20で
増幅されたデータがリードデータ線ＲＤを介して出力バ
ッファ21に供給され、この出力バッファ21から読み出し
データDoutとして出力される。なお、上記イコライズ回
路22は、データの書き込みモードからデータの読み出し
モードに切り替わった際に、データ線対のイコライズ動
作を行なう。
データの読み出しは、まず、イコライズ信号ＥＱＬによ
ってプリチャージ／イコライズ回路31内の３個のＮＭＯ
ＳトランジスタＱ２〜Ｑ４がオン状態になり、各ビット
線の電位がビット線プリチャージ電位ＶBLに設定され
る。この後、ロウアドレスに対応したワード線（例えば
ＷＬ０）が選ばれることで、メモリセルＭＣ内のＮＭＯ
ＳトランジスタＱ１がオン状態になり、メモリセルＭＣ
のキャパシタＣに記憶されているデータに応じた電位が
ビット線対に読み出される。さらにＰチャネル側、Ｎチ
ャネル側センスアンプ32、33がセンスイネーブル信号Ｓ
ＡＰ、ＢＳＡＮによって活性化され、各ビット線対間の
電位差がこれらのセンスアンプで増幅される。そして、
カラムアドレスに対応したカラム選択信号（例えばＣＳ
Ｌ０）が選ばれることにより、カラムゲート回路15内の
それぞれ２個のＮＭＯＳトランジスタＱ11、Ｑ12がオン
状態になり、ビット線対のデータがデータ線対に転送さ
れる。その後は、読み出しモード時にのみオン状態にな
っているスイッチ19を経由してデータ線対のデータがリ
ードアンプ20に供給され、さらにこのリードアンプ20で
増幅されたデータがリードデータ線ＲＤを介して出力バ
ッファ21に供給され、この出力バッファ21から読み出し
データDoutとして出力される。なお、上記イコライズ回
路22は、データの書き込みモードからデータの読み出し
モードに切り替わった際に、データ線対のイコライズ動
作を行なう。
【００２４】図３は図１中のライトドライバ17及びイコ
ライズ回路18それぞれの１つのデータ線対（ＤＱｉ、Ｂ
ＤＱｉ）に関係した部分の詳細な回路構成を示してい
る。上記ライトドライバ17内には、２個のＣＭＯＳ型の
クロックドインバータ41、42、２個のインバータ43、4
4、４個のＮＭＯＳトランジスタＴＮ１〜ＴＮ４及び２
個のＰＭＯＳトランジスタＴＰ１、ＴＰ２が設けられて
いる。
ライズ回路18それぞれの１つのデータ線対（ＤＱｉ、Ｂ
ＤＱｉ）に関係した部分の詳細な回路構成を示してい
る。上記ライトドライバ17内には、２個のＣＭＯＳ型の
クロックドインバータ41、42、２個のインバータ43、4
4、４個のＮＭＯＳトランジスタＴＮ１〜ＴＮ４及び２
個のＰＭＯＳトランジスタＴＰ１、ＴＰ２が設けられて
いる。
【００２５】上記両クロックドインバータ41、42には内
部クロック信号ＣＬＫ１、ＢＣＬＫ１が入力され、それ
ぞれ一方の内部クロック信号ＣＬＫ１が“Ｈ”、他方の
内部クロック信号ＢＣＬＫ１が“Ｌ”のときに反転動作
をする。そして、一方のクロックドインバータ41は前記
ライトデータ線ＷＤを経由して供給されるデータＷｉを
反転して出力し、他方のクロックドインバータ42は前記
ライトデータ線ＷＤを経由して供給されるデータＢＷｉ
を反転して出力する。また、上記２個のインバータ43、
44の入力端子は上記クロックドインバータ42、41の出力
端子にそれぞれ接続されている。
部クロック信号ＣＬＫ１、ＢＣＬＫ１が入力され、それ
ぞれ一方の内部クロック信号ＣＬＫ１が“Ｈ”、他方の
内部クロック信号ＢＣＬＫ１が“Ｌ”のときに反転動作
をする。そして、一方のクロックドインバータ41は前記
ライトデータ線ＷＤを経由して供給されるデータＷｉを
反転して出力し、他方のクロックドインバータ42は前記
ライトデータ線ＷＤを経由して供給されるデータＢＷｉ
を反転して出力する。また、上記２個のインバータ43、
44の入力端子は上記クロックドインバータ42、41の出力
端子にそれぞれ接続されている。
【００２６】上記ＮＭＯＳトランジスタＴＮ１のソース
・ドレイン間の電流通路は前記データ線対の一方のデー
タ線ＤＱｉと接地電位Ｖssのノードとの間に接続されて
おり、ゲートは上記クロックドインバータ41の出力端子
に接続されている。上記ＰＭＯＳトランジスタＴＰ１の
ソース・ドレイン間の電流通路は電源電位Ｖccのノード
と上記一方のデータ線ＤＱｉとの間に接続されており、
ゲートは上記インバータ44の出力端子に接続されてい
る。上記ＮＭＯＳトランジスタＴＮ２のソース・ドレイ
ン間の電流通路は前記データ線対の他方のデータ線ＢＤ
Ｑｉと接地電位Ｖssのノードとの間に接続されており、
ゲートは上記クロックドインバータ42の出力端子に接続
されている。上記ＰＭＯＳトランジスタＴＰ２のソース
・ドレイン間の電流通路は電源電位Ｖccのノードと上記
他方のデータ線ＢＤＱｉとの間に接続されており、ゲー
トは上記インバータ43の出力端子に接続されている。上
記ＮＭＯＳトランジスタＴＮ３のソース・ドレイン間の
電流通路は上記クロックドインバータ41の出力端子と接
地電位Ｖssのノードとの間に接続され、上記ＮＭＯＳト
ランジスタＴＮ４のソース・ドレイン間の電流通路は上
記クロックドインバータ42の出力端子と接地電位Ｖssの
ノードとの間に接続されており、両トランジスタのゲー
トには内部クロック信号ＢＣＬＫ１が供給される。
・ドレイン間の電流通路は前記データ線対の一方のデー
タ線ＤＱｉと接地電位Ｖssのノードとの間に接続されて
おり、ゲートは上記クロックドインバータ41の出力端子
に接続されている。上記ＰＭＯＳトランジスタＴＰ１の
ソース・ドレイン間の電流通路は電源電位Ｖccのノード
と上記一方のデータ線ＤＱｉとの間に接続されており、
ゲートは上記インバータ44の出力端子に接続されてい
る。上記ＮＭＯＳトランジスタＴＮ２のソース・ドレイ
ン間の電流通路は前記データ線対の他方のデータ線ＢＤ
Ｑｉと接地電位Ｖssのノードとの間に接続されており、
ゲートは上記クロックドインバータ42の出力端子に接続
されている。上記ＰＭＯＳトランジスタＴＰ２のソース
・ドレイン間の電流通路は電源電位Ｖccのノードと上記
他方のデータ線ＢＤＱｉとの間に接続されており、ゲー
トは上記インバータ43の出力端子に接続されている。上
記ＮＭＯＳトランジスタＴＮ３のソース・ドレイン間の
電流通路は上記クロックドインバータ41の出力端子と接
地電位Ｖssのノードとの間に接続され、上記ＮＭＯＳト
ランジスタＴＮ４のソース・ドレイン間の電流通路は上
記クロックドインバータ42の出力端子と接地電位Ｖssの
ノードとの間に接続されており、両トランジスタのゲー
トには内部クロック信号ＢＣＬＫ１が供給される。
【００２７】イコライズ回路18には、３個のＮＭＯＳト
ランジスタＴＮ５〜ＴＮ７が設けられている。ＮＭＯＳ
トランジスタＴＮ５のソース・ドレイン間の電流通路は
前記一方のデータ線ＤＱｉと他方のデータ線ＢＤＱｉと
の間に、ＮＭＯＳトランジスタＴＮ６のソース・ドレイ
ン間の電流通路は前記一方のデータ線ＤＱｉとビット線
プリチャージ電位ＶBLのノードとの間に、ＮＭＯＳトラ
ンジスタＴＮ７のソース・ドレイン間の電流通路は前記
他方のデータ線ＢＤＱｉとビット線プリチャージ電位Ｖ
BLのノードとの間にそれぞれ接続されており、上記３個
のＮＭＯＳトランジスタＴＮ５〜ＴＮ７の各ゲートには
内部クロック信号ＢＣＬＫ１が供給される。
ランジスタＴＮ５〜ＴＮ７が設けられている。ＮＭＯＳ
トランジスタＴＮ５のソース・ドレイン間の電流通路は
前記一方のデータ線ＤＱｉと他方のデータ線ＢＤＱｉと
の間に、ＮＭＯＳトランジスタＴＮ６のソース・ドレイ
ン間の電流通路は前記一方のデータ線ＤＱｉとビット線
プリチャージ電位ＶBLのノードとの間に、ＮＭＯＳトラ
ンジスタＴＮ７のソース・ドレイン間の電流通路は前記
他方のデータ線ＢＤＱｉとビット線プリチャージ電位Ｖ
BLのノードとの間にそれぞれ接続されており、上記３個
のＮＭＯＳトランジスタＴＮ５〜ＴＮ７の各ゲートには
内部クロック信号ＢＣＬＫ１が供給される。
【００２８】上記ライトドライバ17及びイコライズ回路
18は内部クロック信号ＣＬＫ１、ＢＣＬＫ１に同期して
動作が制御されるものであり、この内部クロック信号Ｃ
ＬＫ１、ＢＣＬＫ１は互いに相補なレベル関係を持ち、
外部から入力される外部クロック信号ＣＬＫ、ＢＣＬＫ
を遅延回路手段等を用いて発生されるものである。
18は内部クロック信号ＣＬＫ１、ＢＣＬＫ１に同期して
動作が制御されるものであり、この内部クロック信号Ｃ
ＬＫ１、ＢＣＬＫ１は互いに相補なレベル関係を持ち、
外部から入力される外部クロック信号ＣＬＫ、ＢＣＬＫ
を遅延回路手段等を用いて発生されるものである。
【００２９】次に上記のように構成されたＤＲＡＭにお
いて、データ書き込みモードからデータ読み出しモード
に変化する際の動作を図４の波形図を参照して説明す
る。なお、図４は前記図９と同様にＣＡＳレーテンシ
（Latency ）＝３の場合の動作例を示している。
いて、データ書き込みモードからデータ読み出しモード
に変化する際の動作を図４の波形図を参照して説明す
る。なお、図４は前記図９と同様にＣＡＳレーテンシ
（Latency ）＝３の場合の動作例を示している。
【００３０】外部から入力された書き込みサイクルの最
後の書き込みデータＤin(3) が入力バッファ16に供給さ
れ、この入力バッファ16の出力ＷＤ(3) が対応するライ
トデータ線ＷＤを経由してライトドライバ17に供給され
る。データＤin(3) の書き込みサイクルの前半では、内
部クロック信号ＣＬＫ１が“Ｈ”、ＢＣＬＫ１が“Ｌ”
となり、この期間にライトドライバ17内のクロックドイ
ンバータ41、42が動作し、ライトデータ線ＷＤからの書
き込みデータがそれぞれ反転して出力される。また、Ｂ
ＣＬＫ１が“Ｌ”なので、ライトドライバ17内のＮＭＯ
ＳトランジスタＴＮ３、ＴＮ４は共にオフ状態になる。
このとき、例えば図３中のＷｉに相当するデータ（Ｗ
３）が“１”、ＢＷｉに相当するデータ（ＢＷ３）が
“０”であったとすると、ライトドライバ17内のＮＭＯ
ＳトランジスタＴＮ１、ＰＭＯＳトランジスタＴＰ２が
それぞれオン状態になり、ＮＭＯＳトランジスタＴＮ
２、ＰＭＯＳトランジスタＴＰ１がそれぞれオフ状態に
なる。従って、このとき、データ線対ＤＱ３、ＢＤＱ３
のうち一方のデータ線ＤＱ３が“０”に設定され、他方
のデータ線ＢＤＱ３が“１”に設定されて、ライトドラ
イバ17の出力がデータ線対に転送される。
後の書き込みデータＤin(3) が入力バッファ16に供給さ
れ、この入力バッファ16の出力ＷＤ(3) が対応するライ
トデータ線ＷＤを経由してライトドライバ17に供給され
る。データＤin(3) の書き込みサイクルの前半では、内
部クロック信号ＣＬＫ１が“Ｈ”、ＢＣＬＫ１が“Ｌ”
となり、この期間にライトドライバ17内のクロックドイ
ンバータ41、42が動作し、ライトデータ線ＷＤからの書
き込みデータがそれぞれ反転して出力される。また、Ｂ
ＣＬＫ１が“Ｌ”なので、ライトドライバ17内のＮＭＯ
ＳトランジスタＴＮ３、ＴＮ４は共にオフ状態になる。
このとき、例えば図３中のＷｉに相当するデータ（Ｗ
３）が“１”、ＢＷｉに相当するデータ（ＢＷ３）が
“０”であったとすると、ライトドライバ17内のＮＭＯ
ＳトランジスタＴＮ１、ＰＭＯＳトランジスタＴＰ２が
それぞれオン状態になり、ＮＭＯＳトランジスタＴＮ
２、ＰＭＯＳトランジスタＴＰ１がそれぞれオフ状態に
なる。従って、このとき、データ線対ＤＱ３、ＢＤＱ３
のうち一方のデータ線ＤＱ３が“０”に設定され、他方
のデータ線ＢＤＱ３が“１”に設定されて、ライトドラ
イバ17の出力がデータ線対に転送される。
【００３１】この後は前記したように、カラムアドレス
に対応したカラム選択信号（この場合はＣＳＬ(3) ）が
選ばれて、カラムゲート回路15内の対応するそれぞれ２
個のＮＭＯＳトランジスタＱ11、Ｑ12がオン状態にな
り、読み出しコマンドが入力されたサイクルでデータ線
対にＤＱ(3) として転送される。さらに、ロウアドレス
に対応したワード線が選ばれることで、メモリセルＭＣ
内のＮＭＯＳトランジスタＱ１がオン状態になり、ビッ
ト線対からメモリセルＭＣにデータが書き込まれる。
に対応したカラム選択信号（この場合はＣＳＬ(3) ）が
選ばれて、カラムゲート回路15内の対応するそれぞれ２
個のＮＭＯＳトランジスタＱ11、Ｑ12がオン状態にな
り、読み出しコマンドが入力されたサイクルでデータ線
対にＤＱ(3) として転送される。さらに、ロウアドレス
に対応したワード線が選ばれることで、メモリセルＭＣ
内のＮＭＯＳトランジスタＱ１がオン状態になり、ビッ
ト線対からメモリセルＭＣにデータが書き込まれる。
【００３２】次に上記データＤin(3) の書き込みサイク
ルの後半では、内部クロック信号ＣＬＫ１が“Ｌ”、Ｂ
ＣＬＫ１が“Ｈ”となる。この期間では、ライトドライ
バ17内のクロックドインバータ41、42が非動作状態とな
り、また、ＢＣＬＫ１が“Ｈ”なので、ライトドライバ
17内のＮＭＯＳトランジスタＴＮ３、ＴＮ４が共にオン
状態になる。このとき、ＮＭＯＳトランジスタＴＮ１、
ＴＮ２のゲートノードは共に“Ｌ”、ＰＭＯＳトランジ
スタＴＰ１、ＴＰ２のゲートノードは共に“Ｈ”とな
り、これらＮＭＯＳトランジスタＴＮ１、ＴＮ２及びＰ
ＭＯＳトランジスタＴＰ１、ＴＰ２は全てオフ状態にな
る。従って、ライトドライバ17の一対の出力ノード（Ｄ
Ｑ３、ＢＤＱ３）は共にフローティング状態になる。
ルの後半では、内部クロック信号ＣＬＫ１が“Ｌ”、Ｂ
ＣＬＫ１が“Ｈ”となる。この期間では、ライトドライ
バ17内のクロックドインバータ41、42が非動作状態とな
り、また、ＢＣＬＫ１が“Ｈ”なので、ライトドライバ
17内のＮＭＯＳトランジスタＴＮ３、ＴＮ４が共にオン
状態になる。このとき、ＮＭＯＳトランジスタＴＮ１、
ＴＮ２のゲートノードは共に“Ｌ”、ＰＭＯＳトランジ
スタＴＰ１、ＴＰ２のゲートノードは共に“Ｈ”とな
り、これらＮＭＯＳトランジスタＴＮ１、ＴＮ２及びＰ
ＭＯＳトランジスタＴＰ１、ＴＰ２は全てオフ状態にな
る。従って、ライトドライバ17の一対の出力ノード（Ｄ
Ｑ３、ＢＤＱ３）は共にフローティング状態になる。
【００３３】一方、内部クロック信号ＢＣＬＫ１が
“Ｈ”のとき、イコライズ回路18内の３個のＮＭＯＳト
ランジスタＴＮ５〜ＴＮ７が全てオン状態になり、この
イコライズ回路18によって、データ線対ＤＱｉ、ＢＤＱ
ｉ（ＤＱ３、ＢＤＱ３）がＶcc／２の値を持つビット線
プリチャージ電位ＶBLにそれぞれ設定される。
“Ｈ”のとき、イコライズ回路18内の３個のＮＭＯＳト
ランジスタＴＮ５〜ＴＮ７が全てオン状態になり、この
イコライズ回路18によって、データ線対ＤＱｉ、ＢＤＱ
ｉ（ＤＱ３、ＢＤＱ３）がＶcc／２の値を持つビット線
プリチャージ電位ＶBLにそれぞれ設定される。
【００３４】このようにライトドライバ17からデータ線
対にデータが転送された後は、イコライズ回路18により
データ線対の電位を中間電位（Ｖcc／２）に設定するよ
うにしたので、次に以前とは逆のレベルのデータをデー
タ線対に転送させる場合でも、データ線対の電位がフル
スイングすることがなくなる。このため、データの書き
込み時にデータ線対の電位の切り替え時間の短縮化を図
ることができる。このことは、高速に読み書きするシン
クロナスＤＲＡＭにおいて、バーストライト等を行なう
上でサイクルタイムの高速化において非常に大きな効果
がある。また、サイクルタイムが長くなった時や電源電
位が高くなった時にはさらに効果がある。
対にデータが転送された後は、イコライズ回路18により
データ線対の電位を中間電位（Ｖcc／２）に設定するよ
うにしたので、次に以前とは逆のレベルのデータをデー
タ線対に転送させる場合でも、データ線対の電位がフル
スイングすることがなくなる。このため、データの書き
込み時にデータ線対の電位の切り替え時間の短縮化を図
ることができる。このことは、高速に読み書きするシン
クロナスＤＲＡＭにおいて、バーストライト等を行なう
上でサイクルタイムの高速化において非常に大きな効果
がある。また、サイクルタイムが長くなった時や電源電
位が高くなった時にはさらに効果がある。
【００３５】次に、読み出しサイクルの最初の読み出し
データRead(0) が、読み出しコマンドが入力された次の
サイクルでデータ線対に転送される。前記したように、
データ線対に読み出しデータが転送される前に、イコラ
イズ回路22で対応するデータ線対のイコライズ動作が行
なわれるものであるが、その前の書き込みサイクルの最
後の書き込みデータＤin(3) が供給された後は、イコラ
イズ回路18によって予め各データ線対がＶcc／２の値を
持つビット線プリチャージ電位ＶBLに設定されている。
このため、イコライズ回路22によるデータ読み出し前の
データ線対のイコライズ動作に要する時間は従来よりも
大幅に短縮される。この結果、書き込みサイクルから読
み出しサイクルに切り替わったときの最初のデータ読み
出しを従来よりも早く行なうことができる。
データRead(0) が、読み出しコマンドが入力された次の
サイクルでデータ線対に転送される。前記したように、
データ線対に読み出しデータが転送される前に、イコラ
イズ回路22で対応するデータ線対のイコライズ動作が行
なわれるものであるが、その前の書き込みサイクルの最
後の書き込みデータＤin(3) が供給された後は、イコラ
イズ回路18によって予め各データ線対がＶcc／２の値を
持つビット線プリチャージ電位ＶBLに設定されている。
このため、イコライズ回路22によるデータ読み出し前の
データ線対のイコライズ動作に要する時間は従来よりも
大幅に短縮される。この結果、書き込みサイクルから読
み出しサイクルに切り替わったときの最初のデータ読み
出しを従来よりも早く行なうことができる。
【００３６】また、内部クロック信号ＣＬＫ１が
“Ｌ”、ＢＣＬＫ１が“Ｈ”の期間では、ライトドライ
バ17内のＮＭＯＳトランジスタＴＮ１、ＴＮ２及びＰＭ
ＯＳトランジスタＴＰ１、ＴＰ２が全てオフ状態になる
ので、ライトドライバ17における消費電流はリーク電流
のみとなり、ライトドライバ17の低消費電流化を図るこ
とができる。
“Ｌ”、ＢＣＬＫ１が“Ｈ”の期間では、ライトドライ
バ17内のＮＭＯＳトランジスタＴＮ１、ＴＮ２及びＰＭ
ＯＳトランジスタＴＰ１、ＴＰ２が全てオフ状態になる
ので、ライトドライバ17における消費電流はリーク電流
のみとなり、ライトドライバ17の低消費電流化を図るこ
とができる。
【００３７】図５及び図６はそれぞれ上記ライトドライ
バ17の他の構成例を示している。なお、図３の場合と同
様にそれぞれの１つのデータ線対に関係した部分の回路
構成のみを示している。
バ17の他の構成例を示している。なお、図３の場合と同
様にそれぞれの１つのデータ線対に関係した部分の回路
構成のみを示している。
【００３８】図５に示したライトドライバが図３のもの
と異なる点は、前記ＰＭＯＳトランジスタＴＰ１、ＴＰ
２の代わりにＮＭＯＳトランジスタＴＮ８、ＴＮ９を持
ちいるようにした点と、それに伴って前記２個のインバ
ータ43、44を省略し、ＮＭＯＳトランジスタＴＮ８、Ｔ
Ｎ９のゲートの接続を前記クロックドインバータ41、43
の出力端子に変更するようにした点である。
と異なる点は、前記ＰＭＯＳトランジスタＴＰ１、ＴＰ
２の代わりにＮＭＯＳトランジスタＴＮ８、ＴＮ９を持
ちいるようにした点と、それに伴って前記２個のインバ
ータ43、44を省略し、ＮＭＯＳトランジスタＴＮ８、Ｔ
Ｎ９のゲートの接続を前記クロックドインバータ41、43
の出力端子に変更するようにした点である。
【００３９】このような構成のライトドライバは、前記
図３のものに比べてインバータ２個を省略することがで
きるので、集積回路化する際にチップサイズの小形化を
図ることができる。
図３のものに比べてインバータ２個を省略することがで
きるので、集積回路化する際にチップサイズの小形化を
図ることができる。
【００４０】図６に示したライトドライバが図３のもの
と異なる点は、前記クロックドインバータ41、42を省略
した点と、それに伴ってＮＭＯＳトランジスタＴＮ１、
ＴＮ２のゲートに供給されるデータＷｉ、ＢＷｉが交換
されている点と、前記一方のデータ線ＤＱｉとＰＭＯＳ
トランジスタＴＰ１との間にＰＭＯＳトランジスタＴＰ
３を、一方のデータ線ＤＱｉとＮＭＯＳトランジスタＴ
Ｎ１との間にＮＭＯＳトランジスタＴＰ10を、前記他方
のデータ線ＢＤＱｉとＰＭＯＳトランジスタＴＰ２との
間にＰＭＯＳトランジスタＴＰ４を、他方のデータ線Ｂ
ＤＱｉとＮＭＯＳトランジスタＴＮ２との間にＮＭＯＳ
トランジスタＴＰ11をそれぞれ挿入し、ＰＭＯＳトラン
ジスタＴＰ３、ＴＰ４の各ゲートには内部クロック信号
ＢＣＬＫ１を、ＮＭＯＳトランジスタＴＮ10、ＴＮ11の
各ゲートには内部クロック信号ＣＬＫ１をそれぞれ供給
するようにした点である。
と異なる点は、前記クロックドインバータ41、42を省略
した点と、それに伴ってＮＭＯＳトランジスタＴＮ１、
ＴＮ２のゲートに供給されるデータＷｉ、ＢＷｉが交換
されている点と、前記一方のデータ線ＤＱｉとＰＭＯＳ
トランジスタＴＰ１との間にＰＭＯＳトランジスタＴＰ
３を、一方のデータ線ＤＱｉとＮＭＯＳトランジスタＴ
Ｎ１との間にＮＭＯＳトランジスタＴＰ10を、前記他方
のデータ線ＢＤＱｉとＰＭＯＳトランジスタＴＰ２との
間にＰＭＯＳトランジスタＴＰ４を、他方のデータ線Ｂ
ＤＱｉとＮＭＯＳトランジスタＴＮ２との間にＮＭＯＳ
トランジスタＴＰ11をそれぞれ挿入し、ＰＭＯＳトラン
ジスタＴＰ３、ＴＰ４の各ゲートには内部クロック信号
ＢＣＬＫ１を、ＮＭＯＳトランジスタＴＮ10、ＴＮ11の
各ゲートには内部クロック信号ＣＬＫ１をそれぞれ供給
するようにした点である。
【００４１】このような構成のライトドライバは、前記
図３のものに比べてトランジスタの数を削減することが
できるので、集積回路化する際にチップサイズの小形化
を図ることができる。
図３のものに比べてトランジスタの数を削減することが
できるので、集積回路化する際にチップサイズの小形化
を図ることができる。
【００４２】図６に示したような構成のライトドライバ
では、内部クロック信号ＣＬＫ１が“Ｈ”、ＢＣＬＫ１
が“Ｌ”のときに、ＰＭＯＳトランジスタＴＰ３、ＴＰ
４及びＮＭＯＳトランジスタＴＮ10、ＴＮ11がオン状態
となり、データＷｉ、ＢＷｉに応じてデータ線対ＤＱ
ｉ、ＢＤＱｉのデータが設定される。他方、内部クロッ
ク信号ＣＬＫ１が“Ｌ”、ＢＣＬＫ１が“Ｈ”のとき
は、ＰＭＯＳトランジスタＴＰ３、ＴＰ４及びＮＭＯＳ
トランジスタＴＮ10、ＴＮ11がオフ状態となり、データ
線対ＤＱｉ、ＢＤＱｉはフローティング状態になる。
では、内部クロック信号ＣＬＫ１が“Ｈ”、ＢＣＬＫ１
が“Ｌ”のときに、ＰＭＯＳトランジスタＴＰ３、ＴＰ
４及びＮＭＯＳトランジスタＴＮ10、ＴＮ11がオン状態
となり、データＷｉ、ＢＷｉに応じてデータ線対ＤＱ
ｉ、ＢＤＱｉのデータが設定される。他方、内部クロッ
ク信号ＣＬＫ１が“Ｌ”、ＢＣＬＫ１が“Ｈ”のとき
は、ＰＭＯＳトランジスタＴＰ３、ＴＰ４及びＮＭＯＳ
トランジスタＴＮ10、ＴＮ11がオフ状態となり、データ
線対ＤＱｉ、ＢＤＱｉはフローティング状態になる。
【００４３】なお、上記図５及び図６では図示しない
が、ライトドライバの他に前記と同様にイコライズ回路
18が設けられており、ライトドライバによりデータ線対
ＤＱｉ、ＢＤＱｉがフローティング状態に設定されてい
る期間では、イコライズ回路18によりデータ線対が前記
のような中間電位に設定されることはもちろんである。
が、ライトドライバの他に前記と同様にイコライズ回路
18が設けられており、ライトドライバによりデータ線対
ＤＱｉ、ＢＤＱｉがフローティング状態に設定されてい
る期間では、イコライズ回路18によりデータ線対が前記
のような中間電位に設定されることはもちろんである。
【００４４】
【発明の効果】以上説明したようにこの発明の半導体記
憶装置によれば、書き込み時におけるサイクルタイムの
高速化を妨げることなく、かつ書き込みモードから読み
出しモードに切り替わった後の最初の読み出しサイクル
におけるデータ読み出し時間の高速化を、簡単な回路構
成で達成することができる。
憶装置によれば、書き込み時におけるサイクルタイムの
高速化を妨げることなく、かつ書き込みモードから読み
出しモードに切り替わった後の最初の読み出しサイクル
におけるデータ読み出し時間の高速化を、簡単な回路構
成で達成することができる。
【図１】この発明の実施の形態に係るシンクロナスＤＲ
ＡＭの構成を概略的に示すブロック図。
ＡＭの構成を概略的に示すブロック図。
【図２】図１中のメモリセルアレイ、ＳＡ・ＥＱ回路、
カラムゲート回路及びデータ線対の詳細な構成を示す回
路図。
カラムゲート回路及びデータ線対の詳細な構成を示す回
路図。
【図３】図１中のライトドライバ及びイコライズ回路そ
れぞれの１つのデータ線対に関係した部分の詳細な回路
構成を示す回路図。
れぞれの１つのデータ線対に関係した部分の詳細な回路
構成を示す回路図。
【図４】図１のＤＲＡＭの動作例を示す波形図。
【図５】図１中のライトドライバの他の構成例を示す回
路図。
路図。
【図６】図１中のライトドライバの他の構成例を示す回
路図。
路図。
【図７】従来のＤＲＡＭの概略的な構成を示すブロック
図。
図。
【図８】上記従来のＤＲＡＭにおけるライトドライバの
詳細な回路構成図。
詳細な回路構成図。
【図９】上記従来のＤＲＡＭの動作例を示す波形図。
11…メモリセルアレイ、12…ロウデコーダ、13…ビット
線センスアンプ・プリチャージ／イコライズ回路（ＳＡ
・ＥＱ回路）、14…カラムデコーダ、15…カラムゲート
回路、16…入力バッファ、17…ライトドライバ、18…イ
コライズ回路（ＥＱ）、19…スイッチ、20…リードアン
プ、21…出力バッファ、22…イコライズ回路（ＥＱ）、
31…プリチャージ／イコライズ回路、32…Ｐチャネル側
センスアンプ、33…Ｎチャネル側センスアンプ、41，42
…ＣＭＯＳ型のクロックドインバータ、43，44…インバ
ータ、Ｑ１〜Ｑ４、Ｑ７〜Ｑ12、ＴＮ１〜ＴＮ11…ＮＭ
ＯＳトランジスタ、Ｑ５、Ｑ６、ＴＰ１〜ＴＰ４…ＰＭ
ＯＳトランジスタ、ＢＬ０，ＢＢＬ０、ＢＬ１，ＢＢＬ
１…ビット線対、ＤＱ０，ＢＤＱ０〜ＤＱＮ，ＢＤＱ
Ｎ、ＤＱｉ，ＢＤＱｉ…データ線対。
線センスアンプ・プリチャージ／イコライズ回路（ＳＡ
・ＥＱ回路）、14…カラムデコーダ、15…カラムゲート
回路、16…入力バッファ、17…ライトドライバ、18…イ
コライズ回路（ＥＱ）、19…スイッチ、20…リードアン
プ、21…出力バッファ、22…イコライズ回路（ＥＱ）、
31…プリチャージ／イコライズ回路、32…Ｐチャネル側
センスアンプ、33…Ｎチャネル側センスアンプ、41，42
…ＣＭＯＳ型のクロックドインバータ、43，44…インバ
ータ、Ｑ１〜Ｑ４、Ｑ７〜Ｑ12、ＴＮ１〜ＴＮ11…ＮＭ
ＯＳトランジスタ、Ｑ５、Ｑ６、ＴＰ１〜ＴＰ４…ＰＭ
ＯＳトランジスタ、ＢＬ０，ＢＢＬ０、ＢＬ１，ＢＢＬ
１…ビット線対、ＤＱ０，ＢＤＱ０〜ＤＱＮ，ＢＤＱ
Ｎ、ＤＱｉ，ＢＤＱｉ…データ線対。
Claims (17)
- 【請求項１】 データの書き込みが可能な複数のメモリ
セルを有するメモリセルアレイと、 上記メモリセルからの読み出しデータ及び上記メモリセ
ルに対して書き込むべきデータが転送されるデータ線
と、 上記メモリセルに対するデータの書き込み時に外部から
の書き込みデータに基づいて上記データ線を駆動する書
き込み駆動回路と、 上記書き込み駆動回路により上記データ線の駆動が行な
われる毎に上記データ線を所定電位に設定するイコライ
ズ回路とを具備したことを特徴とする半導体記憶装置。 - 【請求項２】 前記イコライズ回路は、外部から入力さ
れる同期信号に応じて前記データ線を所定電位に設定す
ることを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記イコライズ回路は、イコライズ動作
時に前記データ線を、前記書き込み駆動回路による駆動
時における前記データ線の電圧振幅の中間電位に設定す
ることを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項４】 データの書き込みが可能な複数のメモリ
セルを有するメモリセルアレイと、 上記メモリセルからの読み出しデータ及び上記メモリセ
ルに対して書き込むべきデータが転送されるデータ線
と、 外部から入力される同期信号に応じて動作が制御され、
外部からの書き込みデータに基づいて上記データ線を駆
動する書き込み駆動回路と、 上記同期信号に応じて動作が制御され、上記書き込み駆
動回路により上記データ線の駆動動作が行なわれる毎に
上記データ線を所定電位に設定するイコライズ回路とを
具備したことを特徴とする半導体記憶装置。 - 【請求項５】 前記書き込み駆動回路及び前記イコライ
ズ回路は、前記同期信号に応じて、互いに動作する期間
が重ならないように制御されることを特徴とする請求項
４に記載の半導体記憶装置。 - 【請求項６】 前記イコライズ回路は、イコライズ動作
時に前記データ線を、前記書き込み駆動回路による駆動
時における前記データ線の電圧振幅の中間電位に設定す
ることを特徴とする請求項４に記載の半導体記憶装置。 - 【請求項７】 前記データ線が相補のデータを転送する
データ線対で構成されていることを特徴とする請求項１
または４に記載の半導体記憶装置。 - 【請求項８】 前記書き込み駆動回路が、 外部からの書き込みデータと同一及び逆の論理レベルの
いずれか一方の論理レベルの第１の内部書き込みデータ
のノードに入力端子が接続され、前記同期信号が第１の
論理レベルの時に動作する第１の信号反転回路と、 外部からの書き込みデータと同一及び逆の論理レベルの
いずれか他方の論理レベルの第２の内部書き込みデータ
のノードに入力端子が接続され、前記同期信号が第１の
論理レベルの時に動作する第２の信号反転回路と、 入力端子が上記第１の信号反転回路の出力端子に接続さ
れた第３の信号反転回路と、 入力端子が上記第２の信号反転回路の出力端子に接続さ
れた第４の信号反転回路と、 ソース・ドレイン間の電流通路が前記データ線対の一方
のデータ線と第１の電源電位のノードとの間に挿入さ
れ、ゲートが上記第１の信号反転回路の出力端子に接続
されたＮチャネルの第１のトランジスタと、 ソース・ドレイン間の電流通路が前記データ線対の他方
のデータ線と第１の電源電位のノードとの間に挿入さ
れ、ゲートが上記第２の信号反転回路の出力端子に接続
されたＮチャネルの第２のトランジスタと、 ソース・ドレイン間の電流通路が第２の電源電位のノー
ドと前記データ線対の一方のデータ線との間に挿入さ
れ、ゲートが上記第４の信号反転回路の出力端子に接続
されたＰチャネルの第３のトランジスタと、 ソース・ドレイン間の電流通路が第２の電源電位のノー
ドと前記データ線対の他方のデータ線との間に挿入さ
れ、ゲートが上記第３の信号反転回路の出力端子に接続
されたＰチャネルの第４のトランジスタと、 ソース・ドレイン間の電流通路が上記第１の信号反転回
路の出力端子と上記第１の電源電位のノードとの間に挿
入され、前記同期信号が第２の論理レベルの時に導通す
るように制御されるＮチャネルの第５のトランジスタ
と、 ソース・ドレイン間の電流通路が上記第２の信号反転回
路の出力端子と上記第１の電源電位のノードとの間に挿
入され、前記同期信号が第２の論理レベルの時に導通す
るように制御されるＮチャネルの第６のトランジスタと
から構成されていることを特徴とする請求項７に記載の
半導体記憶装置。 - 【請求項９】 前記書き込み駆動回路が、 外部からの書き込みデータと同一及び逆の論理レベルの
いずれか一方の論理レベルの第１の内部書き込みデータ
のノードに入力端子が接続され、前記同期信号が第１の
論理レベルの時に動作するように制御される第１の信号
反転回路と、 外部からの書き込みデータと同一及び逆の論理レベルの
いずれか他方の論理レベルの第２の内部書き込みデータ
のノードに入力端子が接続され、前記同期信号が第１の
論理レベルの時に動作するように制御される第２の信号
反転回路と、 ソース・ドレイン間の電流通路が前記データ線対の一方
のデータ線と第１の電源電位のノードとの間に挿入さ
れ、ゲートが上記第１の信号反転回路の出力端子に接続
されたＮチャネルの第１のトランジスタと、 ソース・ドレイン間の電流通路が前記データ線対の他方
のデータ線と第１の電源電位のノードとの間に挿入さ
れ、ゲートが上記第２の信号反転回路の出力端子に接続
されたＮチャネルの第２のトランジスタと、 ソース・ドレイン間の電流通路が第２の電源電位のノー
ドと前記データ線対の一方のデータ線との間に挿入さ
れ、ゲートが上記第２の信号反転回路の出力端子に接続
されたＮチャネルの第３のトランジスタと、 ソース・ドレイン間の電流通路が第２の電源電位のノー
ドと前記データ線対の他方のデータ線との間に挿入さ
れ、ゲートが上記第１の信号反転回路の出力端子に接続
されたＮチャネルの第４のトランジスタと、 ソース・ドレイン間の電流通路が上記第１の信号反転回
路の出力端子と第１の電源電位のノードとの間に挿入さ
れ、前記同期信号が第２の論理レベルの時に導通するよ
うに制御されるＮチャネルの第５のトランジスタと、 ソース・ドレイン間の電流通路が上記第２の信号反転回
路の出力端子と第１の電源電位のノードとの間に挿入さ
れ、前記同期信号が第２の論理レベルの時に導通するよ
うに制御されるＮチャネルの第６のトランジスタとから
構成されていることを特徴とする請求項７に記載の半導
体記憶装置。 - 【請求項１０】 前記書き込み駆動回路が、 外部からの書き込みデータと同一及び逆の論理レベルの
いずれか一方の論理レベルの第１の内部書き込みデータ
のノードにゲートが接続され、ソース・ドレイン間の電
流通路の一端が第１の電源電位に接続されたＮチャネル
の第１のトランジスタと、 外部からの書き込みデータと同一及び逆の論理レベルの
いずれか他方の論理レベルの第２の内部書き込みデータ
のノードにゲートが接続され、ソース・ドレイン間の電
流通路の一端が第１の電源電位に接続されたＮチャネル
の第２のトランジスタと、 ソース・ドレイン間の電流通路が上記第１のトランジス
タのソース・ドレイン間の電流通路の他端と前記データ
線対の一方のデータ線との間に挿入され、前記同期信号
が第１の論理レベルの時に導通するように制御されるＮ
チャネルの第３のトランジスタと、 ソース・ドレイン間の電流通路が上記第２のトランジス
タのソース・ドレイン間の電流通路の他端と前記データ
線対の他方のデータ線との間に挿入され、前記同期信号
が第１の論理レベルの時に導通するように制御されるＮ
チャネルの第４のトランジスタと、 入力端子が上記第１の内部書き込みデータのノードに接
続された第１の信号反転回路と、 入力端子が上記第２の内部書き込みデータのノードに接
続された第２の信号反転回路と、 ソース・ドレイン間の電流通路の一端が上記一方のデー
タ線に接続され、前記同期信号が第１の論理レベルの時
に導通するように制御されるＰチャネルの第５のトラン
ジスタと、 ソース・ドレイン間の電流通路の一端が上記他方のデー
タ線に接続され、前記同期信号が第１の論理レベルの時
に導通するように制御されるＰチャネルの第６のトラン
ジスタと、 ソース・ドレイン間の電流通路が第２の電源電位のノー
ドと上記第５のトランジスタのソース・ドレイン間の電
流通路の他端との間に挿入され、ゲートが上記第２の信
号反転回路の出力端子に接続されたＰチャネルの第７の
トランジスタと、 ソース・ドレイン間の電流通路が第２の電源電位のノー
ドと上記第６のトランジスタのソース・ドレイン間の電
流通路の他端との間に挿入され、ゲートが上記第１の信
号反転回路の出力端子に接続されたＰチャネルの第８の
トランジスタとから構成されていることを特徴とする請
求項７に記載の半導体記憶装置。 - 【請求項１１】 複数のダイナミック型メモリセルが行
列状に配列された構成を有するメモリセルアレイと、 上記メモリセルアレイ内で一列に配列された複数のメモ
リセルが共通に接続されたビット線と、 列選択用スイッチを介して上記ビット線に接続されたデ
ータ線と、 上記データ線に接続され、上記データ線の電位を増幅す
る読み出し用増幅回路と、 上記メモリセルからデータを読み出す読み出しモードの
際に動作し、上記メモリセルからのデータ読み出しに先
だって上記データ線を所定電位に設定する第１のイコラ
イズ回路と、 上記データ線に接続され、外部からの書き込みデータに
基づいて上記データ線を駆動する書き込み駆動回路と、 上記メモリセルに対してデータを書き込む書き込みモー
ドの際に動作し、上記書き込み駆動回路により上記デー
タ線の駆動動作が行なわれる毎に上記データ線を所定電
位に設定する第２のイコライズ回路とを具備したことを
特徴とする半導体記憶装置。 - 【請求項１２】 前記第１及び第２のイコライズ回路は
それぞれ、外部から入力される同期信号に応じて前記デ
ータ線を所定電位に設定することを特徴とする請求項１
１に記載の半導体記憶装置。 - 【請求項１３】 前記第２のイコライズ回路は、イコラ
イズ動作時に前記データ線を、前記書き込み駆動回路に
よる駆動時における前記データ線の電圧振幅の中間電位
に設定することを特徴とする請求項１１に記載の半導体
記憶装置。 - 【請求項１４】 前記データ線が相補のデータを転送す
るデータ線対で構成されていることを特徴とする請求項
１１に記載の半導体記憶装置。 - 【請求項１５】 前記書き込み駆動回路が、 外部からの書き込みデータと同一及び逆の論理レベルの
いずれか一方の論理レベルの第１の内部書き込みデータ
のノードに入力端子が接続され、前記同期信号が第１の
論理レベルの時に動作する第１の信号反転回路と、 外部からの書き込みデータと同一及び逆の論理レベルの
いずれか他方の論理レベルの第２の内部書き込みデータ
のノードに入力端子が接続され、前記同期信号が第１の
論理レベルの時に動作する第２の信号反転回路と、 入力端子が上記第１の信号反転回路の出力端子に接続さ
れた第３の信号反転回路と、 入力端子が上記第２の信号反転回路の出力端子に接続さ
れた第４の信号反転回路と、 ソース・ドレイン間の電流通路が前記データ線対の一方
のデータ線と第１の電源電位のノードとの間に挿入さ
れ、ゲートが上記第１の信号反転回路の出力端子に接続
されたＮチャネルの第１のトランジスタと、 ソース・ドレイン間の電流通路が前記データ線対の他方
のデータ線と第１の電源電位のノードとの間に挿入さ
れ、ゲートが上記第２の信号反転回路の出力端子に接続
されたＮチャネルの第２のトランジスタと、 ソース・ドレイン間の電流通路が第２の電源電位のノー
ドと前記データ線対の一方のデータ線との間に挿入さ
れ、ゲートが上記第４の信号反転回路の出力端子に接続
されたＰチャネルの第３のトランジスタと、 ソース・ドレイン間の電流通路が第２の電源電位のノー
ドと前記データ線対の他方のデータ線との間に挿入さ
れ、ゲートが上記第３の信号反転回路の出力端子に接続
されたＰチャネルの第４のトランジスタと、 ソース・ドレイン間の電流通路が上記第１の信号反転回
路の出力端子と上記第１の電源電位のノードとの間に挿
入され、前記同期信号が第２の論理レベルの時に導通す
るように制御されるＮチャネルの第５のトランジスタ
と、 ソース・ドレイン間の電流通路が上記第２の信号反転回
路の出力端子と上記第１の電源電位のノードとの間に挿
入され、前記同期信号が第２の論理レベルの時に導通す
るように制御されるＮチャネルの第６のトランジスタと
から構成されていることを特徴とする請求項１４に記載
の半導体記憶装置。 - 【請求項１６】 前記書き込み駆動回路が、 外部からの書き込みデータと同一及び逆の論理レベルの
いずれか一方の論理レベルの第１の内部書き込みデータ
のノードに入力端子が接続され、前記同期信号が第１の
論理レベルの時に動作するように制御される第１の信号
反転回路と、 外部からの書き込みデータと同一及び逆の論理レベルの
いずれか他方の論理レベルの第２の内部書き込みデータ
のノードに入力端子が接続され、前記同期信号が第１の
論理レベルの時に動作するように制御される第２の信号
反転回路と、 ソース・ドレイン間の電流通路が前記データ線対の一方
のデータ線と第１の電源電位のノードとの間に挿入さ
れ、ゲートが上記第１の信号反転回路の出力端子に接続
されたＮチャネルの第１のトランジスタと、 ソース・ドレイン間の電流通路が前記データ線対の他方
のデータ線と第１の電源電位のノードとの間に挿入さ
れ、ゲートが上記第２の信号反転回路の出力端子に接続
されたＮチャネルの第２のトランジスタと、 ソース・ドレイン間の電流通路が第２の電源電位のノー
ドと前記データ線対の一方のデータ線との間に挿入さ
れ、ゲートが上記第２の信号反転回路の出力端子に接続
されたＮチャネルの第３のトランジスタと、 ソース・ドレイン間の電流通路が第２の電源電位のノー
ドと前記データ線対の他方のデータ線との間に挿入さ
れ、ゲートが上記第１の信号反転回路の出力端子に接続
されたＮチャネルの第４のトランジスタと、 ソース・ドレイン間の電流通路が上記第１の信号反転回
路の出力端子と第１の電源電位のノードとの間に挿入さ
れ、前記同期信号が第２の論理レベルの時に導通するよ
うに制御されるＮチャネルの第５のトランジスタと、 ソース・ドレイン間の電流通路が上記第２の信号反転回
路の出力端子と第１の電源電位のノードとの間に挿入さ
れ、前記同期信号が第２の論理レベルの時に導通するよ
うに制御されるＮチャネルの第６のトランジスタとから
構成されていることを特徴とする請求項１４に記載の半
導体記憶装置。 - 【請求項１７】 前記書き込み駆動回路が、 外部からの書き込みデータと同一及び逆の論理レベルの
いずれか一方の論理レベルの第１の内部書き込みデータ
のノードにゲートが接続され、ソース・ドレイン間の電
流通路の一端が第１の電源電位に接続されたＮチャネル
の第１のトランジスタと、 外部からの書き込みデータと同一及び逆の論理レベルの
いずれか他方の論理レベルの第２の内部書き込みデータ
のノードにゲートが接続され、ソース・ドレイン間の電
流通路の一端が第１の電源電位に接続されたＮチャネル
の第２のトランジスタと、 ソース・ドレイン間の電流通路が上記第１のトランジス
タのソース・ドレイン間の電流通路の他端と前記データ
線対の一方のデータ線との間に挿入され、前記同期信号
が第１の論理レベルの時に導通するように制御されるＮ
チャネルの第３のトランジスタと、 ソース・ドレイン間の電流通路が上記第２のトランジス
タのソース・ドレイン間の電流通路の他端と前記データ
線対の他方のデータ線との間に挿入され、前記同期信号
が第１の論理レベルの時に導通するように制御されるＮ
チャネルの第４のトランジスタと、 入力端子が上記第１の内部書き込みデータのノードに接
続された第１の信号反転回路と、 入力端子が上記第２の内部書き込みデータのノードに接
続された第２の信号反転回路と、 ソース・ドレイン間の電流通路の一端が上記一方のデー
タ線に接続され、前記同期信号が第１の論理レベルの時
に導通するように制御されるＰチャネルの第５のトラン
ジスタと、 ソース・ドレイン間の電流通路の一端が上記他方のデー
タ線に接続され、前記同期信号が第１の論理レベルの時
に導通するように制御されるＰチャネルの第６のトラン
ジスタと、 ソース・ドレイン間の電流通路が第２の電源電位のノー
ドと上記第５のトランジスタのソース・ドレイン間の電
流通路の他端との間に挿入され、ゲートが上記第２の信
号反転回路の出力端子に接続されたＰチャネルの第７の
トランジスタと、 ソース・ドレイン間の電流通路が第２の電源電位のノー
ドと上記第６のトランジスタのソース・ドレイン間の電
流通路の他端との間に挿入され、ゲートが上記第１の信
号反転回路の出力端子に接続されたＰチャネルの第８の
トランジスタとから構成されていることを特徴とする請
求項１４に記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01572796A JP3277112B2 (ja) | 1996-01-31 | 1996-01-31 | 半導体記憶装置 |
| DE69728312T DE69728312T2 (de) | 1996-01-31 | 1997-01-29 | Halbleiterspeicheranordnung |
| EP97101347A EP0788107B1 (en) | 1996-01-31 | 1997-01-29 | Semiconductor memory device |
| US08/790,907 US5841730A (en) | 1996-01-31 | 1997-01-29 | Semiconductor memory device having synchronous write driver circuit |
| TW086100989A TW374931B (en) | 1996-01-31 | 1997-01-29 | Semiconductor memory device |
| KR1019970003024A KR100272142B1 (ko) | 1996-01-31 | 1997-01-31 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01572796A JP3277112B2 (ja) | 1996-01-31 | 1996-01-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213076A true JPH09213076A (ja) | 1997-08-15 |
| JP3277112B2 JP3277112B2 (ja) | 2002-04-22 |
Family
ID=11896798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01572796A Expired - Fee Related JP3277112B2 (ja) | 1996-01-31 | 1996-01-31 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5841730A (ja) |
| EP (1) | EP0788107B1 (ja) |
| JP (1) | JP3277112B2 (ja) |
| KR (1) | KR100272142B1 (ja) |
| DE (1) | DE69728312T2 (ja) |
| TW (1) | TW374931B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6330201B2 (en) | 1998-05-19 | 2001-12-11 | Nec Corporation | Semiconductor memory device exhibiting improved high speed and stable write operations |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1186547A (ja) * | 1997-08-30 | 1999-03-30 | Toshiba Corp | 半導体集積回路装置 |
| JP3223964B2 (ja) * | 1998-04-03 | 2001-10-29 | 日本電気株式会社 | 半導体記憶装置 |
| US6115308A (en) * | 1999-06-17 | 2000-09-05 | International Business Machines Corporation | Sense amplifier and method of using the same with pipelined read, restore and write operations |
| DE19933540C2 (de) * | 1999-07-16 | 2001-10-04 | Infineon Technologies Ag | Synchroner integrierter Speicher |
| US6532180B2 (en) | 2001-06-20 | 2003-03-11 | Micron Technology, Inc. | Write data masking for higher speed DRAMs |
| JP2007095266A (ja) * | 2005-09-28 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| KR101239226B1 (ko) * | 2007-08-02 | 2013-03-06 | 삼성전자주식회사 | 언먹스드 비트라인 스킴을 위한 기입 구동회로 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07118196B2 (ja) * | 1988-12-28 | 1995-12-18 | 株式会社東芝 | スタティック型半導体メモリ |
| JPH02218092A (ja) * | 1989-02-18 | 1990-08-30 | Sony Corp | 半導体メモリ装置 |
| US5416743A (en) * | 1993-12-10 | 1995-05-16 | Mosaid Technologies Incorporated | Databus architecture for accelerated column access in RAM |
| JP2906957B2 (ja) * | 1993-12-15 | 1999-06-21 | 日本電気株式会社 | 半導体メモリ装置 |
| JP2734957B2 (ja) * | 1993-12-24 | 1998-04-02 | 日本電気株式会社 | 半導体記憶回路の制御方法 |
| US5497115A (en) * | 1994-04-29 | 1996-03-05 | Mosaid Technologies Incorporated | Flip-flop circuit having low standby power for driving synchronous dynamic random access memory |
| JP2697633B2 (ja) * | 1994-09-30 | 1998-01-14 | 日本電気株式会社 | 同期型半導体記憶装置 |
| JP2697634B2 (ja) * | 1994-09-30 | 1998-01-14 | 日本電気株式会社 | 同期型半導体記憶装置 |
| JPH08221981A (ja) * | 1994-12-15 | 1996-08-30 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
-
1996
- 1996-01-31 JP JP01572796A patent/JP3277112B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-29 EP EP97101347A patent/EP0788107B1/en not_active Expired - Lifetime
- 1997-01-29 TW TW086100989A patent/TW374931B/zh active
- 1997-01-29 DE DE69728312T patent/DE69728312T2/de not_active Expired - Lifetime
- 1997-01-29 US US08/790,907 patent/US5841730A/en not_active Expired - Lifetime
- 1997-01-31 KR KR1019970003024A patent/KR100272142B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6330201B2 (en) | 1998-05-19 | 2001-12-11 | Nec Corporation | Semiconductor memory device exhibiting improved high speed and stable write operations |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69728312T2 (de) | 2005-02-17 |
| EP0788107A3 (en) | 1999-06-02 |
| EP0788107B1 (en) | 2004-03-31 |
| KR970060224A (ko) | 1997-08-12 |
| US5841730A (en) | 1998-11-24 |
| KR100272142B1 (ko) | 2000-12-01 |
| EP0788107A2 (en) | 1997-08-06 |
| DE69728312D1 (de) | 2004-05-06 |
| TW374931B (en) | 1999-11-21 |
| JP3277112B2 (ja) | 2002-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3903674B2 (ja) | 半導体メモリ装置 | |
| JPH0546040B2 (ja) | ||
| JP3825188B2 (ja) | 半導体装置及びプリチャージ方法 | |
| JPH029081A (ja) | 半導体記憶装置 | |
| JP3778381B2 (ja) | 半導体メモリ装置 | |
| KR20070027663A (ko) | 반도체 기억 장치 | |
| US6320806B1 (en) | Input/output line precharge circuit and semiconductor memory device adopting the same | |
| JPH05325540A (ja) | 半導体記憶回路 | |
| JPH0438793A (ja) | データ転送制御回路およびこれを用いたダイナミック型半導体記憶装置 | |
| JP2960330B2 (ja) | 記憶素子のコラム開始信号発生装置 | |
| KR100306793B1 (ko) | 메모리장치 | |
| JP4338010B2 (ja) | 半導体集積回路装置 | |
| JP4154006B2 (ja) | 半導体記憶装置 | |
| KR100566615B1 (ko) | 반도체 기억장치 | |
| JP3277112B2 (ja) | 半導体記憶装置 | |
| JP2002184173A (ja) | メモリアレイ | |
| US6636455B2 (en) | Semiconductor memory device that operates in synchronization with a clock signal | |
| KR100422289B1 (ko) | 반도체 기억 장치 | |
| JPH04345988A (ja) | 書込み動作を有する半導体メモリー装置 | |
| JPH01169798A (ja) | 半導体記憶装置 | |
| JP3192709B2 (ja) | 半導体記憶装置 | |
| JP4077056B2 (ja) | 半導体記憶装置 | |
| JPH056658A (ja) | 半導体記憶装置 | |
| JPH07312084A (ja) | キャッシュメモリ内蔵メモリ装置 | |
| JP3766710B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080208 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090208 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100208 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100208 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110208 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120208 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120208 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130208 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |