JPH07312084A - キャッシュメモリ内蔵メモリ装置 - Google Patents
キャッシュメモリ内蔵メモリ装置Info
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- JPH07312084A JPH07312084A JP6103882A JP10388294A JPH07312084A JP H07312084 A JPH07312084 A JP H07312084A JP 6103882 A JP6103882 A JP 6103882A JP 10388294 A JP10388294 A JP 10388294A JP H07312084 A JPH07312084 A JP H07312084A
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】キャッシュメモリへの高速書き込みを実現す
る。 【構成】デ−タ線対ＤＬ，／ＤＬには、デ−タ線対初期
化回路２１が接続されている。初期化回路２１は、デ−
タ線対ＤＬ，／ＤＬを短絡又はプリチャ−ジすることに
より同一電位にする。初期化回路２１は、初期化制御回
路２４により制御される。デ−タ線対ＤＬ，／ＤＬの短
絡又はプリチャ−ジを終えた後に第一転送ゲ−ト１２又
は第二転送ゲ−ト１３が開けられ、デ−タがキャッシュ
メモリ１１に書き込まれる。第一転送ゲ−ト１２は制御
回路２２により制御され、第二転送ゲ−ト１３はカラム
デコ−ダ（制御回路）２４により制御される。
る。 【構成】デ−タ線対ＤＬ，／ＤＬには、デ−タ線対初期
化回路２１が接続されている。初期化回路２１は、デ−
タ線対ＤＬ，／ＤＬを短絡又はプリチャ−ジすることに
より同一電位にする。初期化回路２１は、初期化制御回
路２４により制御される。デ−タ線対ＤＬ，／ＤＬの短
絡又はプリチャ−ジを終えた後に第一転送ゲ−ト１２又
は第二転送ゲ−ト１３が開けられ、デ−タがキャッシュ
メモリ１１に書き込まれる。第一転送ゲ−ト１２は制御
回路２２により制御され、第二転送ゲ−ト１３はカラム
デコ−ダ（制御回路）２４により制御される。
Description
【０００１】
【産業上の利用分野】本発明は、特にキャッシュメモリ
を内蔵しているダイナミック型メモリ装置の改良に関す
る。
を内蔵しているダイナミック型メモリ装置の改良に関す
る。
【０００２】
【従来の技術】図１３は、従来のキャッシュメモリ内蔵
ダイナミック型メモリ装置の主要部を示している。メモ
リセルアレイのメモリセルＭＣには、ワ−ド線ＷＬ及び
ビット線対ＢＬ，／ＢＬが接続されている。各ビット線
対ＢＬ，／ＢＬは、センスアンプＳＡに接続されてい
る。
ダイナミック型メモリ装置の主要部を示している。メモ
リセルアレイのメモリセルＭＣには、ワ−ド線ＷＬ及び
ビット線対ＢＬ，／ＢＬが接続されている。各ビット線
対ＢＬ，／ＢＬは、センスアンプＳＡに接続されてい
る。
【０００３】一方、キャッシュメモリ１１は、二つのイ
ンバ−タ回路Ｉ，Ｉ´から構成され、スタティックなデ
−タの保持が可能である。なお、キャッシュメモリ１１
は、二つのＭＯＳトランジスタをクロスカップル接続し
た構成のものを用いてもよく、この場合はダイナミック
なデ−タ保持となる。
ンバ−タ回路Ｉ，Ｉ´から構成され、スタティックなデ
−タの保持が可能である。なお、キャッシュメモリ１１
は、二つのＭＯＳトランジスタをクロスカップル接続し
た構成のものを用いてもよく、この場合はダイナミック
なデ−タ保持となる。
【０００４】第一転送ゲ−ト１２は、それぞれ二つのＮ
チャネル型ＭＯＳトランジスタＮ１，Ｎ１´から構成さ
れ、第二転送ゲ−ト１３は、それぞれ二つのＮチャネル
型ＭＯＳトランジスタＮ２，Ｎ２´から構成されてい
る。
チャネル型ＭＯＳトランジスタＮ１，Ｎ１´から構成さ
れ、第二転送ゲ−ト１３は、それぞれ二つのＮチャネル
型ＭＯＳトランジスタＮ２，Ｎ２´から構成されてい
る。
【０００５】各キャッシュメモリ１１の一端は、第一転
送ゲ−ト１２を介してセンスアンプＳＡ（ビット線Ｂ
Ｌ）に接続されると共に第二転送ゲ−ト１３を介してＤ
Ｑ線対の一方に接続されている。各キャッシュメモリ１
１の他端は、第一転送ゲ−ト１２を介してセンスアンプ
ＳＡ（ビット線／ＢＬ）に接続されると共に第二転送ゲ
−ト１３を介してＤＱ線対の他方に接続されている。
送ゲ−ト１２を介してセンスアンプＳＡ（ビット線Ｂ
Ｌ）に接続されると共に第二転送ゲ−ト１３を介してＤ
Ｑ線対の一方に接続されている。各キャッシュメモリ１
１の他端は、第一転送ゲ−ト１２を介してセンスアンプ
ＳＡ（ビット線／ＢＬ）に接続されると共に第二転送ゲ
−ト１３を介してＤＱ線対の他方に接続されている。
【０００６】第一転送ゲ−ト１２は、第一転送ゲ−ト制
御回路１４の出力信号ＬＷＤにより制御されている。な
お、第一転送ゲ−ト制御回路１４は、書き込み信号ＬＷ
を受けて出力信号ＬＷＤを出力する。第二転送ゲ−ト１
３は、カラムデコ−ダ１５の出力信号ＣＳＬにより制御
されている。
御回路１４の出力信号ＬＷＤにより制御されている。な
お、第一転送ゲ−ト制御回路１４は、書き込み信号ＬＷ
を受けて出力信号ＬＷＤを出力する。第二転送ゲ−ト１
３は、カラムデコ−ダ１５の出力信号ＣＳＬにより制御
されている。
【０００７】上記構成のキャッシュメモリ内蔵ダイナミ
ック型メモリ装置において、メモリセルＭＣからキャッ
シュメモリ１１へのデ−タの書き込みは、第一転送ゲ−
ト制御回路１４により第一転送ゲ−ト１２を開け、メモ
リセルＭＣから読み出されたデ−タをセンスアンプＳＡ
を介してキャッシュメモリ１１に転送することにより行
われる。
ック型メモリ装置において、メモリセルＭＣからキャッ
シュメモリ１１へのデ−タの書き込みは、第一転送ゲ−
ト制御回路１４により第一転送ゲ−ト１２を開け、メモ
リセルＭＣから読み出されたデ−タをセンスアンプＳＡ
を介してキャッシュメモリ１１に転送することにより行
われる。
【０００８】この後、カラムデコ−ダ１５により所定の
第二転送ゲ−ト１３を開けると、その第二転送ゲ−ト１
３に接続されたキャッシュメモリ１１に記憶されている
デ−タは、ＤＱ線対に転送され、バッファ回路１５Ａを
経由して外部に出力される。
第二転送ゲ−ト１３を開けると、その第二転送ゲ−ト１
３に接続されたキャッシュメモリ１１に記憶されている
デ−タは、ＤＱ線対に転送され、バッファ回路１５Ａを
経由して外部に出力される。
【０００９】また、ＤＱ線対からキャッシュメモリ１１
へのデ−タの書き込みは、カラムデコ−ダ１５により所
定の第二転送ゲ−ト１３を開け、外部から入力されたデ
−タをバッファ回路１５Ｂ及び第二転送ゲ−ト１３を介
してキャッシュメモリ１１に転送することにより行われ
る。
へのデ−タの書き込みは、カラムデコ−ダ１５により所
定の第二転送ゲ−ト１３を開け、外部から入力されたデ
−タをバッファ回路１５Ｂ及び第二転送ゲ−ト１３を介
してキャッシュメモリ１１に転送することにより行われ
る。
【００１０】この後、カラムデコ−ダ１５により所定の
第二転送ゲ−ト１３を開けると、キャッシュメモリ１１
に記憶されているデ−タは、ＤＱ線対に転送され、バッ
ファ回路１５Ａを経由して外部に出力される。
第二転送ゲ−ト１３を開けると、キャッシュメモリ１１
に記憶されているデ−タは、ＤＱ線対に転送され、バッ
ファ回路１５Ａを経由して外部に出力される。
【００１１】
【発明が解決しようとする課題】近年、メモリ装置は、
高速化の傾向にあり、ダイナミック型メモリ装置及びキ
ャッシュメモリを内蔵したダイナミック型メモリ装置に
おいても、高速化が要求されている。なお、高速化を達
成する上において、メモリ装置は、外部クロック信号に
よる同期型メモリになっている。
高速化の傾向にあり、ダイナミック型メモリ装置及びキ
ャッシュメモリを内蔵したダイナミック型メモリ装置に
おいても、高速化が要求されている。なお、高速化を達
成する上において、メモリ装置は、外部クロック信号に
よる同期型メモリになっている。
【００１２】キャッシュメモリを内蔵したダイナミック
型メモリ装置では、当該キャッシュメモリにデ−タを書
き込む方法として、メモリセルの読み出しデ−タを書き
込む場合と外部からの入力デ−タを書き込む場合の二つ
があることを既に述べている。
型メモリ装置では、当該キャッシュメモリにデ−タを書
き込む方法として、メモリセルの読み出しデ−タを書き
込む場合と外部からの入力デ−タを書き込む場合の二つ
があることを既に述べている。
【００１３】これらキャッシュメモリにデ−タを書き込
む場合において、キャッシュメモリに既に書き込まれて
いるデ−タと、これから当該キャッシュメモリに書き込
もうとするデ−タが逆のときは、当該キャッシュメモリ
に既に書き込まれているデ−タを反転させなければなら
ない。従って、キャッシュメモリへのデ−タの書き込み
時間が長くなるという欠点がある。
む場合において、キャッシュメモリに既に書き込まれて
いるデ−タと、これから当該キャッシュメモリに書き込
もうとするデ−タが逆のときは、当該キャッシュメモリ
に既に書き込まれているデ−タを反転させなければなら
ない。従って、キャッシュメモリへのデ−タの書き込み
時間が長くなるという欠点がある。
【００１４】一方、キャッシュメモリの駆動力を下げ、
センスアンプ又はＤＱ線対を駆動するバッファ（プリチ
ャ−ジ回路１６）の駆動力を上げ、さらに第一転送ゲ−
ト回路及び第二転送ゲ−トの駆動力を上げることによ
り、キャッシュメモリに早くデ−タを書き込むことがで
きる。しかし、キャッシュメモリからメモリセル又はＤ
Ｑ線対へデ−タを転送する際に動作マ−ジンが低下する
という欠点がある。
センスアンプ又はＤＱ線対を駆動するバッファ（プリチ
ャ−ジ回路１６）の駆動力を上げ、さらに第一転送ゲ−
ト回路及び第二転送ゲ−トの駆動力を上げることによ
り、キャッシュメモリに早くデ−タを書き込むことがで
きる。しかし、キャッシュメモリからメモリセル又はＤ
Ｑ線対へデ−タを転送する際に動作マ−ジンが低下する
という欠点がある。
【００１５】このように、従来のキャッシュメモリ内蔵
メモリ装置は、高速化を図る上で、各回路の最適化が難
しいという欠点がある。本発明は、上記欠点を解決すべ
くなされたもので、その目的は、キャッシュメモリにデ
−タを高速に書き込むことができると共にキャッシュメ
モリから高速にデ−タを読み出すこともでき、各回路の
最適化が容易なキャッシュメモリ内蔵メモリ装置を提供
することである。
メモリ装置は、高速化を図る上で、各回路の最適化が難
しいという欠点がある。本発明は、上記欠点を解決すべ
くなされたもので、その目的は、キャッシュメモリにデ
−タを高速に書き込むことができると共にキャッシュメ
モリから高速にデ−タを読み出すこともでき、各回路の
最適化が容易なキャッシュメモリ内蔵メモリ装置を提供
することである。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、［ａ］本発明のキャッシュメモリ内蔵メモリ装置
は、ビット線対とデ−タ線対の間に接続される第一転送
ゲ−トと、ＤＱ線対と前記デ−タ線対の間に接続される
第二転送ゲ−トと、前記デ−タ線対に接続されるキャッ
シュメモリと、前記デ−タ線対の電位を同一電位にする
手段とを有する。
め、［ａ］本発明のキャッシュメモリ内蔵メモリ装置
は、ビット線対とデ−タ線対の間に接続される第一転送
ゲ−トと、ＤＱ線対と前記デ−タ線対の間に接続される
第二転送ゲ−トと、前記デ−タ線対に接続されるキャッ
シュメモリと、前記デ−タ線対の電位を同一電位にする
手段とを有する。
【００１７】前記手段は、前記デ−タ線対を短絡させる
デ−タ線対初期化回路と、前記デ−タ線対を短絡させる
期間を定める初期化制御回路とを有する。本発明のキャ
ッシュメモリ内蔵メモリ装置は、さらに前記デ−タ線対
の短絡を終えたと同時か又はそれ以降に前記第一転送ゲ
−トを開けてメモリセルのデ−タを前記キャッシュメモ
リに書き込むための第一転送ゲ−ト制御回路を備える。
デ−タ線対初期化回路と、前記デ−タ線対を短絡させる
期間を定める初期化制御回路とを有する。本発明のキャ
ッシュメモリ内蔵メモリ装置は、さらに前記デ−タ線対
の短絡を終えたと同時か又はそれ以降に前記第一転送ゲ
−トを開けてメモリセルのデ−タを前記キャッシュメモ
リに書き込むための第一転送ゲ−ト制御回路を備える。
【００１８】本発明のキャッシュメモリ内蔵メモリ装置
は、さらに前記デ−タ線対の短絡を終えたと同時か又は
それ以降に前記第二転送ゲ−トを開けて外部から入力さ
れたデ−タを前記キャッシュメモリに書き込むための第
二転送ゲ−ト制御回路を備える。
は、さらに前記デ−タ線対の短絡を終えたと同時か又は
それ以降に前記第二転送ゲ−トを開けて外部から入力さ
れたデ−タを前記キャッシュメモリに書き込むための第
二転送ゲ−ト制御回路を備える。
【００１９】前記デ−タ線対初期化回路は、一つのＭＯ
Ｓトランジスタを有し、前記ＭＯＳトランジスタのソ−
スは、前記デ−タ線対の一方に接続され、ドレインは、
前記デ−タ線対の他方に接続され、ゲ−トは、前記初期
化制御回路に接続される。
Ｓトランジスタを有し、前記ＭＯＳトランジスタのソ−
スは、前記デ−タ線対の一方に接続され、ドレインは、
前記デ−タ線対の他方に接続され、ゲ−トは、前記初期
化制御回路に接続される。
【００２０】［ｂ］本発明のキャッシュメモリ内蔵メモ
リ装置は、ビット線対とデ−タ線対の間に接続される第
一転送ゲ−トと、ＤＱ線対と前記デ−タ線対の間に接続
される第二転送ゲ−トと、前記デ−タ線対に接続される
キャッシュメモリと、前記デ−タ線対の電位を同一電位
にする手段とを有する。
リ装置は、ビット線対とデ−タ線対の間に接続される第
一転送ゲ−トと、ＤＱ線対と前記デ−タ線対の間に接続
される第二転送ゲ−トと、前記デ−タ線対に接続される
キャッシュメモリと、前記デ−タ線対の電位を同一電位
にする手段とを有する。
【００２１】前記手段は、前記デ−タ線対を所定の電位
にプリチャ−ジするデ−タ線対初期化回路と、前記デ−
タ線対を所定の電位にプリチャ−ジする期間を定める初
期化制御回路とを有する。
にプリチャ−ジするデ−タ線対初期化回路と、前記デ−
タ線対を所定の電位にプリチャ−ジする期間を定める初
期化制御回路とを有する。
【００２２】本発明のキャッシュメモリ内蔵メモリ装置
は、さらに前記デ−タ線対のプリチャ−ジを終えたと同
時か又はそれ以降に前記第一転送ゲ−トを開けてメモリ
セルのデ−タを前記キャッシュメモリに書き込むための
第一転送ゲ−ト制御回路を備える。
は、さらに前記デ−タ線対のプリチャ−ジを終えたと同
時か又はそれ以降に前記第一転送ゲ−トを開けてメモリ
セルのデ−タを前記キャッシュメモリに書き込むための
第一転送ゲ−ト制御回路を備える。
【００２３】本発明のキャッシュメモリ内蔵メモリ装置
は、さらに前記デ−タ線対のプリチャ−ジを終えたと同
時か又はそれ以降に前記第二転送ゲ−トを開けて外部か
ら入力されたデ−タを前記キャッシュメモリに書き込む
ための第二転送ゲ−ト制御回路を備える。
は、さらに前記デ−タ線対のプリチャ−ジを終えたと同
時か又はそれ以降に前記第二転送ゲ−トを開けて外部か
ら入力されたデ−タを前記キャッシュメモリに書き込む
ための第二転送ゲ−ト制御回路を備える。
【００２４】前記デ−タ線対初期化回路は、第一及び第
二ＭＯＳトランジスタを有し、前記第一ＭＯＳトランジ
スタのソ−スは、所定電位が印加される電源端子に接続
され、ドレインは、前記デ−タ線対の一方に接続され、
ゲ−トは、前記初期化制御回路に接続されており、前記
第二ＭＯＳトランジスタのソ−スは、前記電源端子に接
続され、ドレインは、前記デ−タ線対の他方に接続さ
れ、ゲ−トは、前記初期化制御回路に接続されている。
二ＭＯＳトランジスタを有し、前記第一ＭＯＳトランジ
スタのソ−スは、所定電位が印加される電源端子に接続
され、ドレインは、前記デ−タ線対の一方に接続され、
ゲ−トは、前記初期化制御回路に接続されており、前記
第二ＭＯＳトランジスタのソ−スは、前記電源端子に接
続され、ドレインは、前記デ−タ線対の他方に接続さ
れ、ゲ−トは、前記初期化制御回路に接続されている。
【００２５】［ｃ］本発明のキャッシュメモリ内蔵メモ
リ装置は、複数のカラムを有し、各カラムは、ビット線
対とデ−タ線対の間に接続される第一転送ゲ−トと、Ｄ
Ｑ線対と前記デ−タ線対の間に接続される第二転送ゲ−
トと、前記デ−タ線対に接続されるキャッシュメモリ
と、各カラムのデ−タ線対の電位を選択的に同一電位に
する手段とを有する。
リ装置は、複数のカラムを有し、各カラムは、ビット線
対とデ−タ線対の間に接続される第一転送ゲ−トと、Ｄ
Ｑ線対と前記デ−タ線対の間に接続される第二転送ゲ−
トと、前記デ−タ線対に接続されるキャッシュメモリ
と、各カラムのデ−タ線対の電位を選択的に同一電位に
する手段とを有する。
【００２６】前記手段は、前記デ−タ線対を短絡させる
デ−タ線対初期化回路と、前記複数のカラムのうちデ−
タ線対を短絡させるカラムを選択するデ−タ線対初期化
選択回路と、前記デ−タ線対を短絡させる期間を定める
初期化制御回路とを有する。
デ−タ線対初期化回路と、前記複数のカラムのうちデ−
タ線対を短絡させるカラムを選択するデ−タ線対初期化
選択回路と、前記デ−タ線対を短絡させる期間を定める
初期化制御回路とを有する。
【００２７】本発明のキャッシュメモリ内蔵メモリ装置
は、さらに全てのカラムにおけるデ−タ線対の短絡を終
えたと同時か又はそれ以降に、前記全てのカラムにおけ
る第一転送ゲ−トを開けて、メモリセルのデ−タを前記
全てのカラムにおけるキャッシュメモリに書き込むため
の第一転送ゲ−ト制御回路を備える。
は、さらに全てのカラムにおけるデ−タ線対の短絡を終
えたと同時か又はそれ以降に、前記全てのカラムにおけ
る第一転送ゲ−トを開けて、メモリセルのデ−タを前記
全てのカラムにおけるキャッシュメモリに書き込むため
の第一転送ゲ−ト制御回路を備える。
【００２８】本発明のキャッシュメモリ内蔵メモリ装置
は、さらに選択されたカラムにおけるデ−タ線対の短絡
と同時か又はそれ以降に、前記選択されたカラムにおけ
る前記第二転送ゲ−トを開けて、外部から入力されたデ
−タを前記選択されたカラムにおけるキャッシュメモリ
に書き込むための第二転送ゲ−ト制御回路を備える。
は、さらに選択されたカラムにおけるデ−タ線対の短絡
と同時か又はそれ以降に、前記選択されたカラムにおけ
る前記第二転送ゲ−トを開けて、外部から入力されたデ
−タを前記選択されたカラムにおけるキャッシュメモリ
に書き込むための第二転送ゲ−ト制御回路を備える。
【００２９】前記デ−タ線対初期化回路は、一つのＭＯ
Ｓトランジスタを有し、前記ＭＯＳトランジスタのソ−
スは、前記デ−タ線対の一方に接続され、ドレインは、
前記デ−タ線対の他方に接続され、ゲ−トは、前記デ−
タ線対初期化選択回路に接続されている。
Ｓトランジスタを有し、前記ＭＯＳトランジスタのソ−
スは、前記デ−タ線対の一方に接続され、ドレインは、
前記デ−タ線対の他方に接続され、ゲ−トは、前記デ−
タ線対初期化選択回路に接続されている。
【００３０】［ｄ］本発明のキャッシュメモリ内蔵メモ
リ装置は、複数のカラムを有し、各カラムは、ビット線
対とデ−タ線対の間に接続される第一転送ゲ−トと、Ｄ
Ｑ線対と前記デ−タ線対の間に接続される第二転送ゲ−
トと、前記デ−タ線対に接続されるキャッシュメモリ
と、各カラムのデ−タ線対の電位を選択的に同一電位に
する手段とを有する。
リ装置は、複数のカラムを有し、各カラムは、ビット線
対とデ−タ線対の間に接続される第一転送ゲ−トと、Ｄ
Ｑ線対と前記デ−タ線対の間に接続される第二転送ゲ−
トと、前記デ−タ線対に接続されるキャッシュメモリ
と、各カラムのデ−タ線対の電位を選択的に同一電位に
する手段とを有する。
【００３１】前記手段は、前記デ−タ線対を所定の電位
にプリチャ−ジするデ−タ線対初期化回路と、前記複数
のカラムのうちデ−タ線対をプリチャ−ジするカラムを
選択するデ−タ線対初期化選択回路と、前記デ−タ線対
を所定の電位にプリチャ−ジする期間を定める初期化制
御回路とを有する。
にプリチャ−ジするデ−タ線対初期化回路と、前記複数
のカラムのうちデ−タ線対をプリチャ−ジするカラムを
選択するデ−タ線対初期化選択回路と、前記デ−タ線対
を所定の電位にプリチャ−ジする期間を定める初期化制
御回路とを有する。
【００３２】本発明のキャッシュメモリ内蔵メモリ装置
は、さらに全てのカラムにおけるデ−タ線対のプリチャ
−ジを終えたと同時か又はそれ以降に、前記全てのカラ
ムにおける第一転送ゲ−トを開けて、メモリセルのデ−
タを前記全てのカラムにおけるキャッシュメモリに書き
込むための第一転送ゲ−ト制御回路を備える。
は、さらに全てのカラムにおけるデ−タ線対のプリチャ
−ジを終えたと同時か又はそれ以降に、前記全てのカラ
ムにおける第一転送ゲ−トを開けて、メモリセルのデ−
タを前記全てのカラムにおけるキャッシュメモリに書き
込むための第一転送ゲ−ト制御回路を備える。
【００３３】本発明のキャッシュメモリ内蔵メモリ装置
は、さらに選択されたカラムにおけるデ−タ線対のプリ
チャ−ジと同時か又はそれ以降に、前記選択されたカラ
ムにおける第二転送ゲ−トを開けて、外部から入力され
たデ−タを前記選択されたカラムにおけるキャッシュメ
モリに書き込むための第二転送ゲ−ト制御回路を備え
る。
は、さらに選択されたカラムにおけるデ−タ線対のプリ
チャ−ジと同時か又はそれ以降に、前記選択されたカラ
ムにおける第二転送ゲ−トを開けて、外部から入力され
たデ−タを前記選択されたカラムにおけるキャッシュメ
モリに書き込むための第二転送ゲ−ト制御回路を備え
る。
【００３４】前記デ−タ線対初期化回路は、第一及び第
二ＭＯＳトランジスタを有し、前記第一ＭＯＳトランジ
スタのソ−スは、所定電位が印加される電源端子に接続
され、ドレインは、前記デ−タ線対の一方に接続され、
ゲ−トは、前記デ−タ線対初期化選択回路に接続されて
おり、前記第二ＭＯＳトランジスタのソ−スは、前記電
源端子に接続され、ドレインは、前記デ−タ線対の他方
に接続され、ゲ−トは、前記デ−タ線対初期化選択回路
に接続されている。
二ＭＯＳトランジスタを有し、前記第一ＭＯＳトランジ
スタのソ−スは、所定電位が印加される電源端子に接続
され、ドレインは、前記デ−タ線対の一方に接続され、
ゲ−トは、前記デ−タ線対初期化選択回路に接続されて
おり、前記第二ＭＯＳトランジスタのソ−スは、前記電
源端子に接続され、ドレインは、前記デ−タ線対の他方
に接続され、ゲ−トは、前記デ−タ線対初期化選択回路
に接続されている。
【００３５】
【作用】上記［ａ］及び［ｂ］の構成を有するメモリ装
置は、デ−タ線対を同一電位にする手段を有しているた
め、予めキャッシュメモリに記憶されているデ−タを破
壊できる。従って、キャッシュメモリに新たなデ−タを
書き込む場合に、書き込み速度を高速にすることができ
る。
置は、デ−タ線対を同一電位にする手段を有しているた
め、予めキャッシュメモリに記憶されているデ−タを破
壊できる。従って、キャッシュメモリに新たなデ−タを
書き込む場合に、書き込み速度を高速にすることができ
る。
【００３６】また、デ−タ線対を同一電位にするため
に、デ−タ線対初期化回路及びこれを制御する初期化制
御回路を有している。これにより、デ−タ線対を短絡し
又は所定電位に設定することができ、デ−タ線対がイコ
ライズ又はプリチャ−ジされるため、高速書き込みを実
現できる。
に、デ−タ線対初期化回路及びこれを制御する初期化制
御回路を有している。これにより、デ−タ線対を短絡し
又は所定電位に設定することができ、デ−タ線対がイコ
ライズ又はプリチャ−ジされるため、高速書き込みを実
現できる。
【００３７】また、デ−タ線対の短絡又はプリチャ−ジ
を終えたと同時か又はそれ以降に、第一又は第二転送ゲ
−ト制御回路が第一又は第二転送ゲ−トを開けるため、
確実に書き込み時間を短縮できる。
を終えたと同時か又はそれ以降に、第一又は第二転送ゲ
−ト制御回路が第一又は第二転送ゲ−トを開けるため、
確実に書き込み時間を短縮できる。
【００３８】また、デ−タ線対初期化回路は、一つ又は
二つのＭＯＳトランジスタから構成できるため、非常に
簡単な回路構成によりデ−タ線対の短絡又はプリチャ−
ジを行える。
二つのＭＯＳトランジスタから構成できるため、非常に
簡単な回路構成によりデ−タ線対の短絡又はプリチャ−
ジを行える。
【００３９】上記［ｃ］及び［ｄ］の構成を有するメモ
リ装置は、デ−タ線対をカラム毎に選択的に同一電位に
する手段を有しているため、新たなデ−タをこれから書
き込もうとするキャッシュメモリのみを初期化できる。
従って、選択されたカラムにおけるキャッシュメモリに
新たなデ−タを書き込む場合に、書き込み速度を高速に
することができる。
リ装置は、デ−タ線対をカラム毎に選択的に同一電位に
する手段を有しているため、新たなデ−タをこれから書
き込もうとするキャッシュメモリのみを初期化できる。
従って、選択されたカラムにおけるキャッシュメモリに
新たなデ−タを書き込む場合に、書き込み速度を高速に
することができる。
【００４０】また、デ−タ線対を選択的に同一電位にす
るために、デ−タ線対初期化回路、デ−タ線対初期化選
択回路及びこれらを制御する初期化制御回路を有してい
る。これにより、デ−タ線対を短絡し又は所定電位に設
定することができ、デ−タ線対がイコライズ又はプリチ
ャ−ジされるため、高速書き込みを実現できる。
るために、デ−タ線対初期化回路、デ−タ線対初期化選
択回路及びこれらを制御する初期化制御回路を有してい
る。これにより、デ−タ線対を短絡し又は所定電位に設
定することができ、デ−タ線対がイコライズ又はプリチ
ャ−ジされるため、高速書き込みを実現できる。
【００４１】また、メモリセルのデ−タをキャッシュメ
モリに書き込む場合には、デ−タ線対の短絡又はプリチ
ャ−ジを終えたと同時か又はそれ以降に、第一転送ゲ−
トを開け、一方、外部のデ−タをキャッシュメモリに書
き込む場合には、デ−タ線対の短絡又はプリチャ−ジと
同時か又はそれ以降に、第二転送ゲ−トを開けるため、
確実に書き込み時間を短縮できる。
モリに書き込む場合には、デ−タ線対の短絡又はプリチ
ャ−ジを終えたと同時か又はそれ以降に、第一転送ゲ−
トを開け、一方、外部のデ−タをキャッシュメモリに書
き込む場合には、デ−タ線対の短絡又はプリチャ−ジと
同時か又はそれ以降に、第二転送ゲ−トを開けるため、
確実に書き込み時間を短縮できる。
【００４２】また、デ−タ線対初期化回路は、一つ又は
二つのＭＯＳトランジスタから構成できるため、非常に
簡単な回路構成によりデ−タ線対の短絡又はプリチャ−
ジを行える。
二つのＭＯＳトランジスタから構成できるため、非常に
簡単な回路構成によりデ−タ線対の短絡又はプリチャ−
ジを行える。
【００４３】
【実施例】以下、図面を参照しながら、本発明のキャッ
シュメモリ内蔵メモリ装置について詳細に説明する。図
１は、本発明の第１の実施例に係わるキャッシュメモリ
内蔵ダイナミック型メモリ装置を示すものである。
シュメモリ内蔵メモリ装置について詳細に説明する。図
１は、本発明の第１の実施例に係わるキャッシュメモリ
内蔵ダイナミック型メモリ装置を示すものである。
【００４４】［Ａ］ まず、このメモリ装置の構成につ
いて説明する。メモリセルアレイのメモリセルＭＣに
は、ワ−ド線ＷＬ及びビット線対ＢＬ，／ＢＬが接続さ
れている。各ワ−ド線ＷＬは、ロウデコ−ダ１０に接続
され、各ビット線対ＢＬ，／ＢＬは、センスアンプＳＡ
に接続されている。
いて説明する。メモリセルアレイのメモリセルＭＣに
は、ワ−ド線ＷＬ及びビット線対ＢＬ，／ＢＬが接続さ
れている。各ワ−ド線ＷＬは、ロウデコ−ダ１０に接続
され、各ビット線対ＢＬ，／ＢＬは、センスアンプＳＡ
に接続されている。
【００４５】キャッシュメモリ１１は、二つのインバ−
タ回路Ｉ，Ｉ´から構成され、スタティックなデ−タの
保持が可能である。なお、キャッシュメモリ１１は、二
つのＭＯＳトランジスタをクロスカップル接続した構成
のものを用いてもよく、この場合はダイナミックなデ−
タ保持となる。
タ回路Ｉ，Ｉ´から構成され、スタティックなデ−タの
保持が可能である。なお、キャッシュメモリ１１は、二
つのＭＯＳトランジスタをクロスカップル接続した構成
のものを用いてもよく、この場合はダイナミックなデ−
タ保持となる。
【００４６】第一転送ゲ−ト１２は、それぞれ二つのＮ
チャネル型ＭＯＳトランジスタＮ１，Ｎ１´から構成さ
れ、第二転送ゲ−ト１３は、それぞれ二つのＮチャネル
型ＭＯＳトランジスタＮ２，Ｎ２´から構成されてい
る。
チャネル型ＭＯＳトランジスタＮ１，Ｎ１´から構成さ
れ、第二転送ゲ−ト１３は、それぞれ二つのＮチャネル
型ＭＯＳトランジスタＮ２，Ｎ２´から構成されてい
る。
【００４７】各キャッシュメモリ１１の一端は、第一転
送ゲ−ト１２を介してセンスアンプＳＡ（ビット線Ｂ
Ｌ）に接続されると共にデ−タ線対初期化回路２１及び
第二転送ゲ−ト１３を介してＤＱ線対ＤＱ，／ＤＱの一
方に接続されている。各キャッシュメモリ１１の他端
は、第一転送ゲ−ト１２を介してセンスアンプＳＡ（ビ
ット線／ＢＬ）に接続されると共にデ−タ線対初期化回
路２１及び第二転送ゲ−ト１３を介してＤＱ線対ＤＱ，
／ＤＱの他方に接続されている。
送ゲ−ト１２を介してセンスアンプＳＡ（ビット線Ｂ
Ｌ）に接続されると共にデ−タ線対初期化回路２１及び
第二転送ゲ−ト１３を介してＤＱ線対ＤＱ，／ＤＱの一
方に接続されている。各キャッシュメモリ１１の他端
は、第一転送ゲ−ト１２を介してセンスアンプＳＡ（ビ
ット線／ＢＬ）に接続されると共にデ−タ線対初期化回
路２１及び第二転送ゲ−ト１３を介してＤＱ線対ＤＱ，
／ＤＱの他方に接続されている。
【００４８】第一転送ゲ−ト１２は、第一転送ゲ−ト制
御回路２２の出力信号ＬＷＤにより制御されている。な
お、第一転送ゲ−ト制御回路２２は、第一書き込み信号
ＬＷを受けて出力信号ＬＷＤを出力する。第二転送ゲ−
ト１３は、カラムデコ−ダ（第二転送ゲ−ト制御回路）
２３の出力信号ＣＳＬにより制御されている。
御回路２２の出力信号ＬＷＤにより制御されている。な
お、第一転送ゲ−ト制御回路２２は、第一書き込み信号
ＬＷを受けて出力信号ＬＷＤを出力する。第二転送ゲ−
ト１３は、カラムデコ−ダ（第二転送ゲ−ト制御回路）
２３の出力信号ＣＳＬにより制御されている。
【００４９】デ−タ線対初期化回路２１は、初期化制御
回路２４の出力信号（パルス信号）ＥＱにより制御され
ている。デ−タ線対初期化回路２１は、キャッシュメモ
リへデ−タを書き込む際に、予めデ−タ線対ＤＬ，／Ｄ
Ｌを所定の電位に初期化しておく機能を有する。
回路２４の出力信号（パルス信号）ＥＱにより制御され
ている。デ−タ線対初期化回路２１は、キャッシュメモ
リへデ−タを書き込む際に、予めデ−タ線対ＤＬ，／Ｄ
Ｌを所定の電位に初期化しておく機能を有する。
【００５０】初期化制御回路２４は、第一書き込み信号
ＬＷ又は第二書き込み信号ＷＥを受けて出力信号ＥＱを
出力する。第一書き込み信号ＬＷは、メモリセルのデ−
タをキャッシュメモリへ転送するという命令であり、第
二書き込み信号ＷＥは、外部から入力されたデ−タをキ
ャッシュメモリへ転送するという命令である。なお、Ｄ
Ｑ線対には、例えば入出バッファ回路１５Ａ，１５Ｂが
接続されると共に、当該ＤＱ線対をプリチャ−ジするた
めのプリチャ−ジ回路１６が接続されている。図２〜図
４は、それぞれデ−タ線対初期化回路２１の回路構成の
一例を示すものである。まず、図２のデ−タ線対初期化
回路について説明する。このデ−タ線対初期化回路は、
一つのＮチャネル型ＭＯＳトランジスタＭ１から構成さ
れている。ＭＯＳトランジスタＭ１のゲ−トには、初期
化制御回路２４から出力されるパルス状の出力信号ＥＱ
が入力され、ソ−ス及びドレインは、デ−タ線対ＤＬ，
／ＤＬに接続されている。
ＬＷ又は第二書き込み信号ＷＥを受けて出力信号ＥＱを
出力する。第一書き込み信号ＬＷは、メモリセルのデ−
タをキャッシュメモリへ転送するという命令であり、第
二書き込み信号ＷＥは、外部から入力されたデ−タをキ
ャッシュメモリへ転送するという命令である。なお、Ｄ
Ｑ線対には、例えば入出バッファ回路１５Ａ，１５Ｂが
接続されると共に、当該ＤＱ線対をプリチャ−ジするた
めのプリチャ−ジ回路１６が接続されている。図２〜図
４は、それぞれデ−タ線対初期化回路２１の回路構成の
一例を示すものである。まず、図２のデ−タ線対初期化
回路について説明する。このデ−タ線対初期化回路は、
一つのＮチャネル型ＭＯＳトランジスタＭ１から構成さ
れている。ＭＯＳトランジスタＭ１のゲ−トには、初期
化制御回路２４から出力されるパルス状の出力信号ＥＱ
が入力され、ソ−ス及びドレインは、デ−タ線対ＤＬ，
／ＤＬに接続されている。
【００５１】このデ−タ線対初期化回路は、初期化制御
回路２４の出力信号（“１”レベル）ＥＱが入力される
と、デ−タ線対ＤＬ，／ＤＬの電位を例えば“１”レベ
ルと“０”レベルの中間電位にイコライズする機能を有
する。
回路２４の出力信号（“１”レベル）ＥＱが入力される
と、デ−タ線対ＤＬ，／ＤＬの電位を例えば“１”レベ
ルと“０”レベルの中間電位にイコライズする機能を有
する。
【００５２】即ち、初期化制御回路２４の出力信号
（“１”レベル）が入力されると、ＭＯＳトランジスタ
Ｍ１がオン状態になるため、それまでキャッシュメモリ
１１によって互いに電位差を有してたデ−タ線対ＤＬ，
／ＤＬが強制的に同一電位に初期化される。
（“１”レベル）が入力されると、ＭＯＳトランジスタ
Ｍ１がオン状態になるため、それまでキャッシュメモリ
１１によって互いに電位差を有してたデ−タ線対ＤＬ，
／ＤＬが強制的に同一電位に初期化される。
【００５３】なお、このデ−タ線対初期化回路を構成す
るＭＯＳトランジスタＭ１は、Ｐチャネル型であっても
よい。この場合、初期化制御回路２４の出力信号ＥＱを
反転させて当該デ−タ線対初期化回路に入力させれば、
問題はない。
るＭＯＳトランジスタＭ１は、Ｐチャネル型であっても
よい。この場合、初期化制御回路２４の出力信号ＥＱを
反転させて当該デ−タ線対初期化回路に入力させれば、
問題はない。
【００５４】次に、図３のデ−タ線対初期化回路につい
て説明する。このデ−タ線対初期化回路は、二つのＮチ
ャネル型ＭＯＳトランジスタＭ２，Ｍ３から構成されて
いる。ＭＯＳトランジスタＭ２，Ｍ３のゲ−トには、初
期化制御回路２４から出力されるパルス状の出力信号Ｅ
Ｑが入力されている。
て説明する。このデ−タ線対初期化回路は、二つのＮチ
ャネル型ＭＯＳトランジスタＭ２，Ｍ３から構成されて
いる。ＭＯＳトランジスタＭ２，Ｍ３のゲ−トには、初
期化制御回路２４から出力されるパルス状の出力信号Ｅ
Ｑが入力されている。
【００５５】ＭＯＳトランジスタＭ２のドレインは、デ
−タ線ＤＬに接続され、ソ−スは電源端子３０に接続さ
れている。電源端子３０には、所定の電位、例えば電源
電位ＶＤＤ、接地電位ＶＳＳ又はこれらの中間電位など
が印加される。ＭＯＳトランジスタＭ３のドレインは、
デ−タ線／ＤＬに接続され、ソ−スは電源端子３０に接
続されている。
−タ線ＤＬに接続され、ソ−スは電源端子３０に接続さ
れている。電源端子３０には、所定の電位、例えば電源
電位ＶＤＤ、接地電位ＶＳＳ又はこれらの中間電位など
が印加される。ＭＯＳトランジスタＭ３のドレインは、
デ−タ線／ＤＬに接続され、ソ−スは電源端子３０に接
続されている。
【００５６】このデ−タ線対初期化回路は、初期化制御
回路２４の出力信号（“１”レベル）ＥＱが入力される
と、デ−タ線対ＤＬ，／ＤＬの電位を電源端子２５の電
位にプリチャ−ジする機能を有する。
回路２４の出力信号（“１”レベル）ＥＱが入力される
と、デ−タ線対ＤＬ，／ＤＬの電位を電源端子２５の電
位にプリチャ−ジする機能を有する。
【００５７】即ち、初期化制御回路２４の出力信号
（“１”レベル）が入力されると、ＭＯＳトランジスタ
Ｍ２，Ｍ３がオン状態になるため、それまでキャッシュ
メモリ１１によって互いに電位差を有してたデ−タ線対
ＤＬ，／ＤＬが強制的に所定の電位にプリチャ−ジ（初
期化）される。
（“１”レベル）が入力されると、ＭＯＳトランジスタ
Ｍ２，Ｍ３がオン状態になるため、それまでキャッシュ
メモリ１１によって互いに電位差を有してたデ−タ線対
ＤＬ，／ＤＬが強制的に所定の電位にプリチャ−ジ（初
期化）される。
【００５８】なお、このデ−タ線対初期化回路を構成す
るＭＯＳトランジスタＭ２，Ｍ３は、Ｐチャネル型であ
ってもよい。この場合、初期化制御回路２４の出力信号
ＥＱを反転させて当該デ−タ線対初期化回路に入力させ
れば、問題はない。
るＭＯＳトランジスタＭ２，Ｍ３は、Ｐチャネル型であ
ってもよい。この場合、初期化制御回路２４の出力信号
ＥＱを反転させて当該デ−タ線対初期化回路に入力させ
れば、問題はない。
【００５９】次に、図４のデ−タ線対初期化回路につい
て説明する。このデ−タ線対初期化回路は、三つのＮチ
ャネル型ＭＯＳトランジスタＭ１〜Ｍ３から構成されて
いる。即ち、このデ−タ線対初期化回路は、図２の回路
と図３の回路を組み合わせたものである。
て説明する。このデ−タ線対初期化回路は、三つのＮチ
ャネル型ＭＯＳトランジスタＭ１〜Ｍ３から構成されて
いる。即ち、このデ−タ線対初期化回路は、図２の回路
と図３の回路を組み合わせたものである。
【００６０】ＭＯＳトランジスタＭ１〜Ｍ３のゲ−トに
は、初期化制御回路２４から出力されるパルス状の出力
信号ＥＱが入力されている。ＭＯＳトランジスタＭ１の
ソ−ス及びドレインは、デ−タ線対ＤＬ，／ＤＬに接続
されている。
は、初期化制御回路２４から出力されるパルス状の出力
信号ＥＱが入力されている。ＭＯＳトランジスタＭ１の
ソ−ス及びドレインは、デ−タ線対ＤＬ，／ＤＬに接続
されている。
【００６１】ＭＯＳトランジスタＭ２のドレインは、デ
−タ線ＤＬに接続され、ソ−スは電源端子３０に接続さ
れている。電源端子３０には、所定の電位、例えば電源
電位ＶＤＤ、接地電位ＶＳＳ又はこれらの中間電位など
が印加される。ＭＯＳトランジスタＭ３のドレインは、
デ−タ線／ＤＬに接続され、ソ−スは電源端子３０に接
続されている。
−タ線ＤＬに接続され、ソ−スは電源端子３０に接続さ
れている。電源端子３０には、所定の電位、例えば電源
電位ＶＤＤ、接地電位ＶＳＳ又はこれらの中間電位など
が印加される。ＭＯＳトランジスタＭ３のドレインは、
デ−タ線／ＤＬに接続され、ソ−スは電源端子３０に接
続されている。
【００６２】このデ−タ線対初期化回路は、初期化制御
回路２４の出力信号（“１”レベル）ＥＱが入力される
と、デ−タ線対ＤＬ，／ＤＬの電位を電源端子３０の電
位にプリチャ−ジすると共にイコライズする機能を有す
る。
回路２４の出力信号（“１”レベル）ＥＱが入力される
と、デ−タ線対ＤＬ，／ＤＬの電位を電源端子３０の電
位にプリチャ−ジすると共にイコライズする機能を有す
る。
【００６３】即ち、初期化制御回路２４の出力信号
（“１”レベル）が入力されると、ＭＯＳトランジスタ
Ｍ１〜Ｍ３がオン状態になるため、それまでキャッシュ
メモリ１１によって互いに電位差を有してたデ−タ線対
ＤＬ，／ＤＬが強制的に同一電位にプリチャ−ジ及びイ
コライズされる。
（“１”レベル）が入力されると、ＭＯＳトランジスタ
Ｍ１〜Ｍ３がオン状態になるため、それまでキャッシュ
メモリ１１によって互いに電位差を有してたデ−タ線対
ＤＬ，／ＤＬが強制的に同一電位にプリチャ−ジ及びイ
コライズされる。
【００６４】なお、このデ−タ線対初期化回路を構成す
るＭＯＳトランジスタＭ１〜Ｍ３は、Ｐチャネル型であ
ってもよい。この場合、初期化制御回路２４の出力信号
ＥＱを反転させて当該デ−タ線対初期化回路に入力させ
れば、問題はない。図５及び図６は、それぞれ第一転送
ゲ−ト制御回路２２及び初期化制御回路２４の回路構成
の一例を示すものである。まず、図５に示す第一転送ゲ
−ト制御回路２２及び初期化制御回路２４について説明
する。
るＭＯＳトランジスタＭ１〜Ｍ３は、Ｐチャネル型であ
ってもよい。この場合、初期化制御回路２４の出力信号
ＥＱを反転させて当該デ−タ線対初期化回路に入力させ
れば、問題はない。図５及び図６は、それぞれ第一転送
ゲ−ト制御回路２２及び初期化制御回路２４の回路構成
の一例を示すものである。まず、図５に示す第一転送ゲ
−ト制御回路２２及び初期化制御回路２４について説明
する。
【００６５】第一転送ゲ−ト制御回路２２は、直列に接
続された８個のインバ−タ回路Ｉ１〜Ｉ８により構成さ
れている。初期化制御回路２４は、遅延回路２６と、一
方の入力端に第一又は第二書き込み信号ＬＷ／ＷＢが直
接入力され、他方の入力端に第一又は第二書き込み信号
ＬＷ／ＷＢが遅延回路２６を介して入力されるＮＡＮＤ
回路２７と、ＮＡＮＤ回路２７の出力端に接続され、出
力信号ＥＱを出力するインバ−タ回路Ｉ９から構成され
ている。なお、遅延回路２６は、直列接続された５個の
インバ−タ回路Ｉ１１〜Ｉ１５から構成されている。ま
た、第一転送ゲ−ト制御回路２２による遅延時間は、デ
−タ線対初期化回路２１がパルス状の出力信号ＥＱを出
力し、デ−タ線対ＤＬ，／ＤＬを強制的に初期化するま
での時間と同程度に設定されている。
続された８個のインバ−タ回路Ｉ１〜Ｉ８により構成さ
れている。初期化制御回路２４は、遅延回路２６と、一
方の入力端に第一又は第二書き込み信号ＬＷ／ＷＢが直
接入力され、他方の入力端に第一又は第二書き込み信号
ＬＷ／ＷＢが遅延回路２６を介して入力されるＮＡＮＤ
回路２７と、ＮＡＮＤ回路２７の出力端に接続され、出
力信号ＥＱを出力するインバ−タ回路Ｉ９から構成され
ている。なお、遅延回路２６は、直列接続された５個の
インバ−タ回路Ｉ１１〜Ｉ１５から構成されている。ま
た、第一転送ゲ−ト制御回路２２による遅延時間は、デ
−タ線対初期化回路２１がパルス状の出力信号ＥＱを出
力し、デ−タ線対ＤＬ，／ＤＬを強制的に初期化するま
での時間と同程度に設定されている。
【００６６】次に、図６に示す第一転送ゲ−ト制御回路
２２及び初期化制御回路２４について説明する。この実
施例は、第一転送ゲ−ト制御回路２２を構成する遅延回
路の一部と初期化制御回路の遅延回路２６が互いに共用
されている場合の一例である。
２２及び初期化制御回路２４について説明する。この実
施例は、第一転送ゲ−ト制御回路２２を構成する遅延回
路の一部と初期化制御回路の遅延回路２６が互いに共用
されている場合の一例である。
【００６７】即ち、第一転送ゲ−ト制御回路２２は、直
列に接続された８個のインバ−タ回路Ｉ１〜Ｉ８により
構成されている。初期化制御回路２４は、直列接続され
た５個のインバ−タ回路Ｉ１〜Ｉ５から構成される遅延
回路２６と、一方の入力端に第一又は第二書き込み信号
ＬＷ／ＷＢが直接入力され、他方の入力端に第一又は第
二書き込み信号ＬＷ／ＷＢが遅延回路２６を介して入力
されるＮＡＮＤ回路２７と、ＮＡＮＤ回路２７の出力端
に接続され、出力信号ＥＱを出力するインバ−タ回路Ｉ
９から構成されている。 ［Ｂ］ 次に、図１〜図６のキャッシュメモリ内蔵ダイ
ナミック型メモリ装置の動作について説明する。キャッ
シュメモリへの書き込みは、メモリセルＭＣの読み出し
デ−タを第一転送ゲ−ト１２を介して書き込む場合と、
外部からの入力デ−タを第二転送ゲ−ト１３を介して書
き込む場合の２つがあるため、以下の説明では、これら
２つの場合に分けて説明することにする。
列に接続された８個のインバ−タ回路Ｉ１〜Ｉ８により
構成されている。初期化制御回路２４は、直列接続され
た５個のインバ−タ回路Ｉ１〜Ｉ５から構成される遅延
回路２６と、一方の入力端に第一又は第二書き込み信号
ＬＷ／ＷＢが直接入力され、他方の入力端に第一又は第
二書き込み信号ＬＷ／ＷＢが遅延回路２６を介して入力
されるＮＡＮＤ回路２７と、ＮＡＮＤ回路２７の出力端
に接続され、出力信号ＥＱを出力するインバ−タ回路Ｉ
９から構成されている。 ［Ｂ］ 次に、図１〜図６のキャッシュメモリ内蔵ダイ
ナミック型メモリ装置の動作について説明する。キャッ
シュメモリへの書き込みは、メモリセルＭＣの読み出し
デ−タを第一転送ゲ−ト１２を介して書き込む場合と、
外部からの入力デ−タを第二転送ゲ−ト１３を介して書
き込む場合の２つがあるため、以下の説明では、これら
２つの場合に分けて説明することにする。
【００６８】まず、図７のタイミング図を参照しなが
ら、メモリセルＭＣの読み出しデ−タを第一転送ゲ−ト
１２を介して書き込む場合のメモリ装置の動作について
説明する。
ら、メモリセルＭＣの読み出しデ−タを第一転送ゲ−ト
１２を介して書き込む場合のメモリ装置の動作について
説明する。
【００６９】ロウデコ−ダにより一つのワ−ド線ＷＬが
選択、即ち“１”レベルになると、このワ−ド線ＷＬに
接続されているメモリセルＭＣのデ−タがビット線対Ｂ
Ｌ，／ＢＬに出力される。ビット線対ＢＬ，／ＢＬに出
力されたデ−タは、センスアンプＳＡによって増幅され
る。
選択、即ち“１”レベルになると、このワ−ド線ＷＬに
接続されているメモリセルＭＣのデ−タがビット線対Ｂ
Ｌ，／ＢＬに出力される。ビット線対ＢＬ，／ＢＬに出
力されたデ−タは、センスアンプＳＡによって増幅され
る。
【００７０】一方、ワ−ド線が選択されセンスアンプＳ
Ａが動作した後に、第一書き込み信号ＬＷが“１”レベ
ルに変化する。初期化制御回路２４は、第一書き込み信
号ＬＷが“１”レベルに変化すると、その時点から一定
期間（遅延回路２５の遅延時間分）だけ“１”レベルの
出力信号（パルス信号）ＥＱを出力する。
Ａが動作した後に、第一書き込み信号ＬＷが“１”レベ
ルに変化する。初期化制御回路２４は、第一書き込み信
号ＬＷが“１”レベルに変化すると、その時点から一定
期間（遅延回路２５の遅延時間分）だけ“１”レベルの
出力信号（パルス信号）ＥＱを出力する。
【００７１】従って、出力信号ＥＱが“１”レベルの期
間、デ−タ線対初期化回路２１が活性化され、デ−タ線
対ＤＬ，／ＤＬが強制的にイコライズ（又はプリチャ−
ジ）、即ち初期化される。
間、デ−タ線対初期化回路２１が活性化され、デ−タ線
対ＤＬ，／ＤＬが強制的にイコライズ（又はプリチャ−
ジ）、即ち初期化される。
【００７２】第一転送ゲ−ト制御回路２２は、第一書き
込み信号ＬＷを一定期間だけ遅らせるため、第一書き込
み信号ＬＷが“１”レベルに変化してから一定期間経過
後に出力信号ＬＷＤを“１”レベルにする。なお、この
期間は、デ−タ線対初期化回路２１によりデ−タ線対Ｄ
Ｌ，／ＤＬが強制的に初期化されるまでの期間と同程度
に設定されている。
込み信号ＬＷを一定期間だけ遅らせるため、第一書き込
み信号ＬＷが“１”レベルに変化してから一定期間経過
後に出力信号ＬＷＤを“１”レベルにする。なお、この
期間は、デ−タ線対初期化回路２１によりデ−タ線対Ｄ
Ｌ，／ＤＬが強制的に初期化されるまでの期間と同程度
に設定されている。
【００７３】従って、デ−タ線対ＤＬ，／ＤＬが初期化
され、出力信号ＥＱが再び“０”レベルに変化するとほ
ぼ同時か、又は変化した後に、第一転送ゲ−ト制御回路
２２の出力信号ＬＷＤが“１”レベルになる。
され、出力信号ＥＱが再び“０”レベルに変化するとほ
ぼ同時か、又は変化した後に、第一転送ゲ−ト制御回路
２２の出力信号ＬＷＤが“１”レベルになる。
【００７４】第一転送ゲ−ト制御回路２２の出力信号Ｌ
ＷＤが“１”レベルになると、第一転送ゲ−ト１２が開
き、センスアンプＳＡにより十分に増幅されたビット線
デ−タは、デ−タ線対に転送され、キャッシュメモリ１
１に高速に書き込まれる。
ＷＤが“１”レベルになると、第一転送ゲ−ト１２が開
き、センスアンプＳＡにより十分に増幅されたビット線
デ−タは、デ−タ線対に転送され、キャッシュメモリ１
１に高速に書き込まれる。
【００７５】なお、デ−タの入出力を行うＤＱ線対がプ
リチャ−ジ回路などにより初期化されていれば、メモリ
セルのデ−タをキャッシュメモリに書き込む際に、カラ
ムデコ−ダ２３により選択された一つの第二転送ゲ−ト
１３を開けておいても構わない。
リチャ−ジ回路などにより初期化されていれば、メモリ
セルのデ−タをキャッシュメモリに書き込む際に、カラ
ムデコ−ダ２３により選択された一つの第二転送ゲ−ト
１３を開けておいても構わない。
【００７６】このように、デ−タ線対ＤＬ，／ＤＬが予
めイコライズ（初期化）されているため、キャッシュメ
モリに既に記憶されているデ−タは破壊されている。従
って、従来、即ち書き込むデ−タがキャッシュメモリに
既に記憶されているデ−タと逆の場合に比べ、キャッシ
ュメモリにデ−タが高速に書き込まれる。次に、図８の
タイミング図を参照しながら、外部から入力されたデ−
タを第二転送ゲ−ト１３を介して書き込む場合のメモリ
装置の動作について説明する。初期化制御回路２４は、
第二書き込み信号ＷＢが“１”レベルに変化すると、そ
の時点から一定期間（遅延回路２５の遅延時間分）だけ
“１”レベルの出力信号（パルス信号）ＥＱを出力す
る。
めイコライズ（初期化）されているため、キャッシュメ
モリに既に記憶されているデ−タは破壊されている。従
って、従来、即ち書き込むデ−タがキャッシュメモリに
既に記憶されているデ−タと逆の場合に比べ、キャッシ
ュメモリにデ−タが高速に書き込まれる。次に、図８の
タイミング図を参照しながら、外部から入力されたデ−
タを第二転送ゲ−ト１３を介して書き込む場合のメモリ
装置の動作について説明する。初期化制御回路２４は、
第二書き込み信号ＷＢが“１”レベルに変化すると、そ
の時点から一定期間（遅延回路２５の遅延時間分）だけ
“１”レベルの出力信号（パルス信号）ＥＱを出力す
る。
【００７７】従って、出力信号ＥＱが“１”レベルの期
間、デ−タ線対初期化回路２１が活性化され、デ−タ線
対ＤＬ，／ＤＬが強制的にイコライズ（又はプリチャ−
ジ）、即ち初期化される。
間、デ−タ線対初期化回路２１が活性化され、デ−タ線
対ＤＬ，／ＤＬが強制的にイコライズ（又はプリチャ−
ジ）、即ち初期化される。
【００７８】この後、所定の一つの第二転送ゲ−ト１３
に入力されるカラムデコ−ダ２３の出力信号ＣＳＬが
“１”レベルに変化し、当該第二転送ゲ−ト１３が開か
れる。これにより、ＤＱ線対ＤＱ，／ＤＱとデ−タ線対
ＤＬ，／ＤＬが接続され、外部入力デ−タがキャッシュ
メモリ１１に記憶される。
に入力されるカラムデコ−ダ２３の出力信号ＣＳＬが
“１”レベルに変化し、当該第二転送ゲ−ト１３が開か
れる。これにより、ＤＱ線対ＤＱ，／ＤＱとデ−タ線対
ＤＬ，／ＤＬが接続され、外部入力デ−タがキャッシュ
メモリ１１に記憶される。
【００７９】なお、カラムデコ−ダ２３は、第二書き込
み信号ＷＢが“１”レベルに変化してから一定期間経過
後に出力信号ＣＳＬを“１”レベルにする。なお、この
期間は、デ−タ線対初期化回路２１によりデ−タ線対Ｄ
Ｌ，／ＤＬが強制的に初期化されるまでの期間と同程度
に設定されている。
み信号ＷＢが“１”レベルに変化してから一定期間経過
後に出力信号ＣＳＬを“１”レベルにする。なお、この
期間は、デ−タ線対初期化回路２１によりデ−タ線対Ｄ
Ｌ，／ＤＬが強制的に初期化されるまでの期間と同程度
に設定されている。
【００８０】従って、デ−タ線対ＤＬ，／ＤＬが初期化
され、出力信号ＥＱが再び“０”レベルに変化するとほ
ぼ同時か、又は変化した後に、カラムデコ−ダ２３の出
力信号ＣＳＬが“１”レベルになる。
され、出力信号ＥＱが再び“０”レベルに変化するとほ
ぼ同時か、又は変化した後に、カラムデコ−ダ２３の出
力信号ＣＳＬが“１”レベルになる。
【００８１】カラムデコ−ダ２３の出力信号ＣＳＬが
“１”レベルになると、第二転送ゲ−ト１３が開き、外
部から入力されたデ−タは、デ−タ線対ＤＬ，／ＤＬに
転送され、キャッシュメモリ１１に高速に書き込まれ
る。
“１”レベルになると、第二転送ゲ−ト１３が開き、外
部から入力されたデ−タは、デ−タ線対ＤＬ，／ＤＬに
転送され、キャッシュメモリ１１に高速に書き込まれ
る。
【００８２】なお、キャッシュメモリ１１に書き込まれ
たデ−タをメモリセルに書き込む場合には、外部入力デ
−タをキャッシュメモリ１１に書き込む際に第一転送ゲ
−ト１２を開けておいても構わない。
たデ−タをメモリセルに書き込む場合には、外部入力デ
−タをキャッシュメモリ１１に書き込む際に第一転送ゲ
−ト１２を開けておいても構わない。
【００８３】また、外部入力デ−タは、デ−タ線対Ｄ
Ｌ，／ＤＬが初期化する前にＤＱ線対ＤＱ，／ＤＱまで
転送しておいてもよい。カラムデコ−ダの出力信号ＣＳ
Ｌにより第二転送ゲ−ト１３を開けるタイミングは、第
二書き込み信号ＷＢで制御することができ、また、遅延
手段によりカラムデコ−ダの出力信号ＣＳＬを一定期間
だけ遅らせることにより調節することができる。
Ｌ，／ＤＬが初期化する前にＤＱ線対ＤＱ，／ＤＱまで
転送しておいてもよい。カラムデコ−ダの出力信号ＣＳ
Ｌにより第二転送ゲ−ト１３を開けるタイミングは、第
二書き込み信号ＷＢで制御することができ、また、遅延
手段によりカラムデコ−ダの出力信号ＣＳＬを一定期間
だけ遅らせることにより調節することができる。
【００８４】また、キャッシュメモリ１１に記憶された
デ−タを再び外部に読み出す場合には、カラムデコ−ダ
２３により第二転送ゲ−ト１３を開け、キャッシュメモ
リ１１に記憶されたデ−タをＤＱ線対に転送する。
デ−タを再び外部に読み出す場合には、カラムデコ−ダ
２３により第二転送ゲ−ト１３を開け、キャッシュメモ
リ１１に記憶されたデ−タをＤＱ線対に転送する。
【００８５】このように、デ−タ線対ＤＬ，／ＤＬが予
めイコライズ（初期化）されているため、キャッシュメ
モリに既に記憶されているデ−タは破壊されている。従
って、従来、即ち外部入力デ−タが、キャッシュメモリ
に既に記憶されているデ−タと逆の場合に比べ、キャッ
シュメモリにデ−タが高速に書き込まれる。図９は、本
発明の第２の実施例に係わるキャッシュメモリ内蔵ダイ
ナミック型メモリ装置を示すものである。
めイコライズ（初期化）されているため、キャッシュメ
モリに既に記憶されているデ−タは破壊されている。従
って、従来、即ち外部入力デ−タが、キャッシュメモリ
に既に記憶されているデ−タと逆の場合に比べ、キャッ
シュメモリにデ−タが高速に書き込まれる。図９は、本
発明の第２の実施例に係わるキャッシュメモリ内蔵ダイ
ナミック型メモリ装置を示すものである。
【００８６】［Ａ］ まず、このメモリ装置の構成につ
いて説明する。メモリセルアレイのメモリセルＭＣに
は、ワ−ド線ＷＬ及びビット線対ＢＬ，／ＢＬが接続さ
れている。各ワ−ド線ＷＬは、ロウデコ−ダ１０に接続
され、各ビット線対ＢＬ，／ＢＬは、センスアンプＳＡ
に接続されている。
いて説明する。メモリセルアレイのメモリセルＭＣに
は、ワ−ド線ＷＬ及びビット線対ＢＬ，／ＢＬが接続さ
れている。各ワ−ド線ＷＬは、ロウデコ−ダ１０に接続
され、各ビット線対ＢＬ，／ＢＬは、センスアンプＳＡ
に接続されている。
【００８７】キャッシュメモリ１１は、二つのインバ−
タ回路Ｉ，Ｉ´から構成され、スタティックなデ−タの
保持が可能である。なお、キャッシュメモリ１１は、二
つのＭＯＳトランジスタをクロスカップル接続した構成
のものを用いてもよく、この場合はダイナミックなデ−
タ保持となる。
タ回路Ｉ，Ｉ´から構成され、スタティックなデ−タの
保持が可能である。なお、キャッシュメモリ１１は、二
つのＭＯＳトランジスタをクロスカップル接続した構成
のものを用いてもよく、この場合はダイナミックなデ−
タ保持となる。
【００８８】第一転送ゲ−ト１２は、それぞれ二つのＮ
チャネル型ＭＯＳトランジスタＮ１，Ｎ１´から構成さ
れ、第二転送ゲ−ト１３は、それぞれ二つのＮチャネル
型ＭＯＳトランジスタＮ２，Ｎ２´から構成されてい
る。
チャネル型ＭＯＳトランジスタＮ１，Ｎ１´から構成さ
れ、第二転送ゲ−ト１３は、それぞれ二つのＮチャネル
型ＭＯＳトランジスタＮ２，Ｎ２´から構成されてい
る。
【００８９】各キャッシュメモリ１１の一端は、第一転
送ゲ−ト１２を介してセンスアンプＳＡ（ビット線Ｂ
Ｌ）に接続されると共にデ−タ線対初期化回路２１及び
第二転送ゲ−ト１３を介してＤＱ線対ＤＱ，／ＤＱの一
方に接続されている。各キャッシュメモリ１１の他端
は、第一転送ゲ−ト１２を介してセンスアンプＳＡ（ビ
ット線／ＢＬ）に接続されると共にデ−タ線対初期化回
路２１及び第二転送ゲ−ト１３を介してＤＱ線対ＤＱ，
／ＤＱの他方に接続されている。
送ゲ−ト１２を介してセンスアンプＳＡ（ビット線Ｂ
Ｌ）に接続されると共にデ−タ線対初期化回路２１及び
第二転送ゲ−ト１３を介してＤＱ線対ＤＱ，／ＤＱの一
方に接続されている。各キャッシュメモリ１１の他端
は、第一転送ゲ−ト１２を介してセンスアンプＳＡ（ビ
ット線／ＢＬ）に接続されると共にデ−タ線対初期化回
路２１及び第二転送ゲ−ト１３を介してＤＱ線対ＤＱ，
／ＤＱの他方に接続されている。
【００９０】第一転送ゲ−ト１２は、第一転送ゲ−ト制
御回路２２の出力信号ＬＷＤにより制御されている。な
お、第一転送ゲ−ト制御回路２２は、第一書き込み信号
ＬＷを受けて出力信号ＬＷＤを出力する。第二転送ゲ−
ト１３は、カラムデコ−ダ（第二転送ゲ−ト制御回路）
２３の出力信号ＣＳＬにより制御されている。
御回路２２の出力信号ＬＷＤにより制御されている。な
お、第一転送ゲ−ト制御回路２２は、第一書き込み信号
ＬＷを受けて出力信号ＬＷＤを出力する。第二転送ゲ−
ト１３は、カラムデコ−ダ（第二転送ゲ−ト制御回路）
２３の出力信号ＣＳＬにより制御されている。
【００９１】デ−タ線対初期化回路２１は、デ−タ線対
初期化選択回路２７により制御されている。デ−タ線対
初期化選択回路２７は、第一書き込み信号ＬＷ、初期化
制御回路２４の出力信号（パルス信号）ＥＱ及びカラム
デコ−ダの出力信号ＣＳＬにより制御され、出力信号Ｅ
ＱＥを出力する。
初期化選択回路２７により制御されている。デ−タ線対
初期化選択回路２７は、第一書き込み信号ＬＷ、初期化
制御回路２４の出力信号（パルス信号）ＥＱ及びカラム
デコ−ダの出力信号ＣＳＬにより制御され、出力信号Ｅ
ＱＥを出力する。
【００９２】このデ−タ線対初期化選択回路２７は、メ
モリセルからキャッシュメモリへのデ−タ書き込みに際
しては全てのデ−タ線対ＤＱ，／ＤＱを初期化し、外部
からキャッシュメモリへのデ−タ書き込みに際してはカ
ラムデコ−ダにより選択された一つのカラムのデ−タ線
対ＤＱ，／ＤＱを初期化する。即ち、デ−タ線対初期化
回路２１及びデ−タ線対初期化選択回路２７は、キャッ
シュメモリへデ−タを書き込む際に、予めデ−タ線対Ｄ
Ｌ，／ＤＬを所定の電位に初期化しておく機能を有す
る。
モリセルからキャッシュメモリへのデ−タ書き込みに際
しては全てのデ−タ線対ＤＱ，／ＤＱを初期化し、外部
からキャッシュメモリへのデ−タ書き込みに際してはカ
ラムデコ−ダにより選択された一つのカラムのデ−タ線
対ＤＱ，／ＤＱを初期化する。即ち、デ−タ線対初期化
回路２１及びデ−タ線対初期化選択回路２７は、キャッ
シュメモリへデ−タを書き込む際に、予めデ−タ線対Ｄ
Ｌ，／ＤＬを所定の電位に初期化しておく機能を有す
る。
【００９３】初期化制御回路２４は、第一書き込み信号
ＬＷ又は第二書き込み信号ＷＥを受けて出力信号ＥＱを
出力する。第一書き込み信号ＬＷは、メモリセルのデ−
タをキャッシュメモリへ転送するという命令であり、第
二書き込み信号ＷＥは、外部から入力されたデ−タをキ
ャッシュメモリへ転送するという命令である。なお、Ｄ
Ｑ線対には、例えば入出力バッファ回路１５Ａ，１５Ｂ
が接続されると共に、当該ＤＱ線対をプリチャ−ジする
ためのプリチャ−ジ回路１６が接続されている。図９の
メモリ装置のデ−タ線対初期化回路２１には、例えば上
述の図２〜図４に示すような構成の回路を用いることが
できる。但し、図２〜図４において、ＭＯＳトランジス
タＭ１〜Ｍ３のゲ−トに入力される制御信号は、デ−タ
線対初期化選択回路２７の出力信号ＥＱＥである。
ＬＷ又は第二書き込み信号ＷＥを受けて出力信号ＥＱを
出力する。第一書き込み信号ＬＷは、メモリセルのデ−
タをキャッシュメモリへ転送するという命令であり、第
二書き込み信号ＷＥは、外部から入力されたデ−タをキ
ャッシュメモリへ転送するという命令である。なお、Ｄ
Ｑ線対には、例えば入出力バッファ回路１５Ａ，１５Ｂ
が接続されると共に、当該ＤＱ線対をプリチャ−ジする
ためのプリチャ−ジ回路１６が接続されている。図９の
メモリ装置のデ−タ線対初期化回路２１には、例えば上
述の図２〜図４に示すような構成の回路を用いることが
できる。但し、図２〜図４において、ＭＯＳトランジス
タＭ１〜Ｍ３のゲ−トに入力される制御信号は、デ−タ
線対初期化選択回路２７の出力信号ＥＱＥである。
【００９４】このデ−タ線対初期化回路２１は、デ−タ
線対初期化選択回路２７の出力信号（“１”レベル）Ｅ
ＱＥが入力されると、デ−タ線対ＤＬ，／ＤＬの電位を
同一電位、例えば“１”レベルと“０”レベルの中間電
位にイコライズする機能を有する。
線対初期化選択回路２７の出力信号（“１”レベル）Ｅ
ＱＥが入力されると、デ−タ線対ＤＬ，／ＤＬの電位を
同一電位、例えば“１”レベルと“０”レベルの中間電
位にイコライズする機能を有する。
【００９５】なお、このデ−タ線対初期化回路を構成す
るＭＯＳトランジスタＭ１〜Ｍ３は、Ｐチャネル型であ
ってもよい。この場合、デ−タ線対初期化選択回路２７
の出力信号ＥＱＥを反転させ、この信号／ＥＱＥをデ−
タ線対初期化選択回路２７に入力させれば、問題はな
い。図１０は、図９のメモリ装置のデ−タ線初期化選択
回路２７の一例を示すものである。このデ−タ線初期化
選択回路２７は、ＡＮＤ回路４０及びＯＲ回路４１によ
り構成される。
るＭＯＳトランジスタＭ１〜Ｍ３は、Ｐチャネル型であ
ってもよい。この場合、デ−タ線対初期化選択回路２７
の出力信号ＥＱＥを反転させ、この信号／ＥＱＥをデ−
タ線対初期化選択回路２７に入力させれば、問題はな
い。図１０は、図９のメモリ装置のデ−タ線初期化選択
回路２７の一例を示すものである。このデ−タ線初期化
選択回路２７は、ＡＮＤ回路４０及びＯＲ回路４１によ
り構成される。
【００９６】ＯＲ回路４１には、第一書き込み信号ＬＷ
及びカラムデコ−ダ２３の出力信号ＣＳＬがそれぞれ入
力される。ＡＮＤ回路４０には、初期化制御回路２４の
出力信号ＥＱ及びＯＲ回路４１の出力信号がそれぞれ入
力される。ＡＮＤ回路４０は、出力信号ＥＱＥを出力す
る。
及びカラムデコ−ダ２３の出力信号ＣＳＬがそれぞれ入
力される。ＡＮＤ回路４０には、初期化制御回路２４の
出力信号ＥＱ及びＯＲ回路４１の出力信号がそれぞれ入
力される。ＡＮＤ回路４０は、出力信号ＥＱＥを出力す
る。
【００９７】このデ−タ線初期化選択回路２７は、初期
化制御回路２４の出力信号（“１”レベル）ＥＱが入力
され、かつ、第一書き込み信号ＬＷ又はカラムデコ−ダ
の出力信号ＣＳＬが“１”レベルであるとき、出力信号
（“１”レベル）ＥＱＥを出力し、デ−タ線対初期化回
路２１を動作させる。
化制御回路２４の出力信号（“１”レベル）ＥＱが入力
され、かつ、第一書き込み信号ＬＷ又はカラムデコ−ダ
の出力信号ＣＳＬが“１”レベルであるとき、出力信号
（“１”レベル）ＥＱＥを出力し、デ−タ線対初期化回
路２１を動作させる。
【００９８】なお、デ−タ線対初期化選択回路２７の出
力信号（“１”レベル）が入力されると、デ−タ線対初
期化回路２１のＭＯＳトランジスタＭ１〜Ｍ３がオン状
態になるため、それまでキャッシュメモリ１１によって
互いに電位差を有してたデ−タ線対ＤＬ，／ＤＬが強制
的に同一電位に初期化される。図９のメモリ装置の第一
転送ゲ−ト制御回路２２及び初期化制御回路２４には、
例えば図５及び図６に示すような構成の回路を用いるこ
とができる。なお、図５及び図６において説明したよう
に、第一転送ゲ−ト制御回路２２による遅延時間は、デ
−タ線対初期化回路２１がパルス状の出力信号ＥＱを出
力し、デ−タ線対ＤＬ，／ＤＬを強制的に初期化するま
での時間と同程度に設定されている。 ［Ｂ］ 次に、図９及び図１０のキャッシュメモリ内蔵
ダイナミック型メモリ装置の動作について説明する。キ
ャッシュメモリへの書き込みは、メモリセルＭＣの読み
出しデ−タを第一転送ゲ−ト１２を介して書き込む場合
と、外部からの入力デ−タを第二転送ゲ−ト１３を介し
て書き込む場合の２つがあるため、以下の説明では、こ
れら２つの場合に分けて説明することにする。
力信号（“１”レベル）が入力されると、デ−タ線対初
期化回路２１のＭＯＳトランジスタＭ１〜Ｍ３がオン状
態になるため、それまでキャッシュメモリ１１によって
互いに電位差を有してたデ−タ線対ＤＬ，／ＤＬが強制
的に同一電位に初期化される。図９のメモリ装置の第一
転送ゲ−ト制御回路２２及び初期化制御回路２４には、
例えば図５及び図６に示すような構成の回路を用いるこ
とができる。なお、図５及び図６において説明したよう
に、第一転送ゲ−ト制御回路２２による遅延時間は、デ
−タ線対初期化回路２１がパルス状の出力信号ＥＱを出
力し、デ−タ線対ＤＬ，／ＤＬを強制的に初期化するま
での時間と同程度に設定されている。 ［Ｂ］ 次に、図９及び図１０のキャッシュメモリ内蔵
ダイナミック型メモリ装置の動作について説明する。キ
ャッシュメモリへの書き込みは、メモリセルＭＣの読み
出しデ−タを第一転送ゲ−ト１２を介して書き込む場合
と、外部からの入力デ−タを第二転送ゲ−ト１３を介し
て書き込む場合の２つがあるため、以下の説明では、こ
れら２つの場合に分けて説明することにする。
【００９９】まず、図１１のタイミング図を参照しなが
ら、メモリセルＭＣの読み出しデ−タを第一転送ゲ−ト
１２を介して書き込む場合のメモリ装置の動作について
説明する。
ら、メモリセルＭＣの読み出しデ−タを第一転送ゲ−ト
１２を介して書き込む場合のメモリ装置の動作について
説明する。
【０１００】ロウデコ−ダにより一つのワ−ド線ＷＬが
選択、即ち“１”レベルになると、このワ−ド線ＷＬに
接続されているメモリセルＭＣのデ−タがビット線対Ｂ
Ｌ，／ＢＬに出力される。ビット線対ＢＬ，／ＢＬに出
力されたデ−タは、センスアンプＳＡによって増幅され
る。
選択、即ち“１”レベルになると、このワ−ド線ＷＬに
接続されているメモリセルＭＣのデ−タがビット線対Ｂ
Ｌ，／ＢＬに出力される。ビット線対ＢＬ，／ＢＬに出
力されたデ−タは、センスアンプＳＡによって増幅され
る。
【０１０１】一方、ワ−ド線が選択されセンスアンプＳ
Ａが動作した後に、第一書き込み信号ＬＷが“１”レベ
ルに変化する。初期化制御回路２４は、第一書き込み信
号ＬＷが“１”レベルに変化すると、その時点から一定
期間（遅延回路２５の遅延時間分）だけ“１”レベルの
出力信号（パルス信号）ＥＱを出力する。
Ａが動作した後に、第一書き込み信号ＬＷが“１”レベ
ルに変化する。初期化制御回路２４は、第一書き込み信
号ＬＷが“１”レベルに変化すると、その時点から一定
期間（遅延回路２５の遅延時間分）だけ“１”レベルの
出力信号（パルス信号）ＥＱを出力する。
【０１０２】初期化制御回路２４の出力信号（“１”レ
ベル）ＥＱがデ−タ線対初期化選択回路２７に入力され
ると、全てのデ−タ線対初期化選択回路２７は、第一書
き込み信号ＬＷが“１”であるため、“１”レベルの出
力信号（パルス信号）ＥＱＥを出力する。
ベル）ＥＱがデ−タ線対初期化選択回路２７に入力され
ると、全てのデ−タ線対初期化選択回路２７は、第一書
き込み信号ＬＷが“１”であるため、“１”レベルの出
力信号（パルス信号）ＥＱＥを出力する。
【０１０３】従って、出力信号ＥＱＥが“１”レベルの
期間、デ−タ線対初期化回路２１が活性化され、全ての
カラムのデ−タ線対ＤＬ，／ＤＬが強制的にイコライズ
（又はプリチャ−ジ）、即ち初期化される。
期間、デ−タ線対初期化回路２１が活性化され、全ての
カラムのデ−タ線対ＤＬ，／ＤＬが強制的にイコライズ
（又はプリチャ−ジ）、即ち初期化される。
【０１０４】第一転送ゲ−ト制御回路２２は、第一書き
込み信号ＬＷを一定期間だけ遅らせるため、第一書き込
み信号ＬＷが“１”レベルに変化してから一定期間経過
後に出力信号ＬＷＤを“１”レベルにする。なお、この
期間は、デ−タ線対初期化回路２１によりデ−タ線対Ｄ
Ｌ，／ＤＬが強制的に初期化されるまでの期間と同程度
に設定されている。
込み信号ＬＷを一定期間だけ遅らせるため、第一書き込
み信号ＬＷが“１”レベルに変化してから一定期間経過
後に出力信号ＬＷＤを“１”レベルにする。なお、この
期間は、デ−タ線対初期化回路２１によりデ−タ線対Ｄ
Ｌ，／ＤＬが強制的に初期化されるまでの期間と同程度
に設定されている。
【０１０５】従って、デ−タ線対ＤＬ，／ＤＬが初期化
され、出力信号ＥＱが再び“０”レベルに変化するとほ
ぼ同時か、又は変化した後に、第一転送ゲ−ト制御回路
２２の出力信号ＬＷＤが“１”レベルになる。
され、出力信号ＥＱが再び“０”レベルに変化するとほ
ぼ同時か、又は変化した後に、第一転送ゲ−ト制御回路
２２の出力信号ＬＷＤが“１”レベルになる。
【０１０６】第一転送ゲ−ト制御回路２２の出力信号Ｌ
ＷＤが“１”レベルになると、第一転送ゲ−ト１２が開
き、センスアンプＳＡにより十分に増幅されたビット線
デ−タは、デ−タ線対に転送され、キャッシュメモリ１
１に高速に書き込まれる。
ＷＤが“１”レベルになると、第一転送ゲ−ト１２が開
き、センスアンプＳＡにより十分に増幅されたビット線
デ−タは、デ−タ線対に転送され、キャッシュメモリ１
１に高速に書き込まれる。
【０１０７】なお、デ−タの入出力を行うＤＱ線対がプ
リチャ−ジ回路などにより初期化されていれば、メモリ
セルのデ−タをキャッシュメモリに書き込む際に、カラ
ムデコ−ダ２３により選択された一つの第二転送ゲ−ト
１３を開けておいても構わない。
リチャ−ジ回路などにより初期化されていれば、メモリ
セルのデ−タをキャッシュメモリに書き込む際に、カラ
ムデコ−ダ２３により選択された一つの第二転送ゲ−ト
１３を開けておいても構わない。
【０１０８】このように、デ−タ線対ＤＬ，／ＤＬが予
めイコライズ（初期化）されているため、キャッシュメ
モリに既に記憶されているデ−タは破壊されている。従
って、従来、即ち書き込むデ−タがキャッシュメモリに
既に記憶されているデ−タと逆の場合に比べ、キャッシ
ュメモリにデ−タが高速に書き込まれる。次に、図１２
のタイミング図を参照しながら、外部から入力されたデ
−タを第二転送ゲ−ト１３を介して書き込む場合のメモ
リ装置の動作について説明する。
めイコライズ（初期化）されているため、キャッシュメ
モリに既に記憶されているデ−タは破壊されている。従
って、従来、即ち書き込むデ−タがキャッシュメモリに
既に記憶されているデ−タと逆の場合に比べ、キャッシ
ュメモリにデ−タが高速に書き込まれる。次に、図１２
のタイミング図を参照しながら、外部から入力されたデ
−タを第二転送ゲ−ト１３を介して書き込む場合のメモ
リ装置の動作について説明する。
【０１０９】初期化制御回路２４は、第二書き込み信号
ＷＢが“１”レベルに変化すると、その時点から一定期
間（遅延回路２５の遅延時間分）だけ“１”レベルの出
力信号（パルス信号）ＥＱを出力する。
ＷＢが“１”レベルに変化すると、その時点から一定期
間（遅延回路２５の遅延時間分）だけ“１”レベルの出
力信号（パルス信号）ＥＱを出力する。
【０１１０】初期化制御回路２４の出力信号（“１”レ
ベル）ＥＱが各々のデ−タ線対初期化選択回路２７に入
力されると、各カラムにおけるデ−タ線対初期化選択回
路２７は、カラムデコ−ダ２３からの出力信号ＣＳＬが
“１”レベルのときには、“１”レベルの出力信号（パ
ルス信号）ＥＱＥを出力する。なお、この時、第一書き
込み信号ＬＷは“０”レベルを維持している。
ベル）ＥＱが各々のデ−タ線対初期化選択回路２７に入
力されると、各カラムにおけるデ−タ線対初期化選択回
路２７は、カラムデコ−ダ２３からの出力信号ＣＳＬが
“１”レベルのときには、“１”レベルの出力信号（パ
ルス信号）ＥＱＥを出力する。なお、この時、第一書き
込み信号ＬＷは“０”レベルを維持している。
【０１１１】つまり、カラムデコ−ダ２３により選択さ
れたカラムにおけるデ−タ線対初期化選択回路２７のみ
が“１”レベルの出力信号（パルス信号）ＥＱＥを出力
し、その他のカラムにおけるデ−タ線対初期化選択回路
２７の出力信号は、“０”レベルのままである。
れたカラムにおけるデ−タ線対初期化選択回路２７のみ
が“１”レベルの出力信号（パルス信号）ＥＱＥを出力
し、その他のカラムにおけるデ−タ線対初期化選択回路
２７の出力信号は、“０”レベルのままである。
【０１１２】従って、出力信号ＥＱが“１”レベルの期
間、カラムデコ−ダ２３により選択されたカラムにおけ
るデ−タ線対初期化回路２１のみが活性化され、そのカ
ラムにおけるデ−タ線対ＤＬ，／ＤＬが強制的かつ選択
的にイコライズ（又はプリチャ−ジ）、即ち初期化され
る。
間、カラムデコ−ダ２３により選択されたカラムにおけ
るデ−タ線対初期化回路２１のみが活性化され、そのカ
ラムにおけるデ−タ線対ＤＬ，／ＤＬが強制的かつ選択
的にイコライズ（又はプリチャ−ジ）、即ち初期化され
る。
【０１１３】上記初期化と同時にカラムデコ−ダ２３に
より選択されたカラムの第二転送ゲ−ト１３が開かれ
る。これにより、ＤＱ線対ＤＱ，／ＤＱと、カラムデコ
−ダ２３により選択されたカラムのデ−タ線対ＤＬ，／
ＤＬとが互いに接続され、外部入力デ−タが当該カラム
のキャッシュメモリ１１に記憶される。
より選択されたカラムの第二転送ゲ−ト１３が開かれ
る。これにより、ＤＱ線対ＤＱ，／ＤＱと、カラムデコ
−ダ２３により選択されたカラムのデ−タ線対ＤＬ，／
ＤＬとが互いに接続され、外部入力デ−タが当該カラム
のキャッシュメモリ１１に記憶される。
【０１１４】本実施例では、第二書き込み信号ＷＢを
“１”レベルに変化させてデ−タ線対ＤＬ，／ＤＬを初
期化する時期と、カラムデコ−ダの出力信号ＣＳＬを
“１”レベルにして第二転送ゲ−ト１３を開ける時期
は、同じとなっている。
“１”レベルに変化させてデ−タ線対ＤＬ，／ＤＬを初
期化する時期と、カラムデコ−ダの出力信号ＣＳＬを
“１”レベルにして第二転送ゲ−ト１３を開ける時期
は、同じとなっている。
【０１１５】この場合、ＤＱ線対のデ−タは、ＤＱバッ
ファ１５ａ，１５ｂによって保持されているため、デ−
タが消えることがない。従って、デ−タ線対ＤＬ，／Ｄ
Ｌの初期化が終了した後に、ＤＱ線対のデ−タは、第二
転送ゲ−ト１３を介して高速にキャッシュメモリ１１に
書き込まれる。
ファ１５ａ，１５ｂによって保持されているため、デ−
タが消えることがない。従って、デ−タ線対ＤＬ，／Ｄ
Ｌの初期化が終了した後に、ＤＱ線対のデ−タは、第二
転送ゲ−ト１３を介して高速にキャッシュメモリ１１に
書き込まれる。
【０１１６】なお、デ−タ線対ＤＬ，／ＤＬを初期化し
た後に、第二転送ゲ−ト１３を開けるような制御を行っ
てもよい。この場合、デ−タ線対初期化選択回路２７に
は、カラムデコ−ダ２３の出力信号ＣＳＬを直接与える
と共に、第二転送ゲ−ト１３には、カラムデコ−ダ２３
の出力信号ＣＳＬを遅延回路を介して与えればよい。こ
の遅延回路の遅延時間は、デ−タ線対初期化回路２１に
よりデ−タ線対ＤＬ，／ＤＬが強制的に初期化されると
同時か、又はそれ以降に、第二転送ゲ−ト１３が開くよ
うに設定される。従って、外部から入力されたデ−タ
は、デ−タ線対ＤＬ，／ＤＬに転送され、キャッシュメ
モリ１１に高速に書き込まれる。
た後に、第二転送ゲ−ト１３を開けるような制御を行っ
てもよい。この場合、デ−タ線対初期化選択回路２７に
は、カラムデコ−ダ２３の出力信号ＣＳＬを直接与える
と共に、第二転送ゲ−ト１３には、カラムデコ−ダ２３
の出力信号ＣＳＬを遅延回路を介して与えればよい。こ
の遅延回路の遅延時間は、デ−タ線対初期化回路２１に
よりデ−タ線対ＤＬ，／ＤＬが強制的に初期化されると
同時か、又はそれ以降に、第二転送ゲ−ト１３が開くよ
うに設定される。従って、外部から入力されたデ−タ
は、デ−タ線対ＤＬ，／ＤＬに転送され、キャッシュメ
モリ１１に高速に書き込まれる。
【０１１７】なお、外部入力デ−タは、デ−タ線対Ｄ
Ｌ，／ＤＬが初期化する前にＤＱ線対ＤＱ，／ＤＱまで
転送しておいてもよい。また、キャッシュメモリ１１に
記憶されたデ−タを再び外部に読み出す場合には、ＤＱ
線対ＤＱ，／ＤＱをプリチャ−ジ回路１６によりプリチ
ャ−ジし、カラムデコ−ダ２３により第二転送ゲ−ト１
３を開け、キャッシュメモリ１１に記憶されたデ−タを
ＤＱ線対に転送すればよい。
Ｌ，／ＤＬが初期化する前にＤＱ線対ＤＱ，／ＤＱまで
転送しておいてもよい。また、キャッシュメモリ１１に
記憶されたデ−タを再び外部に読み出す場合には、ＤＱ
線対ＤＱ，／ＤＱをプリチャ−ジ回路１６によりプリチ
ャ−ジし、カラムデコ−ダ２３により第二転送ゲ−ト１
３を開け、キャッシュメモリ１１に記憶されたデ−タを
ＤＱ線対に転送すればよい。
【０１１８】このように、デ−タ線対ＤＬ，／ＤＬが予
めイコライズ（初期化）されているため、キャッシュメ
モリに既に記憶されているデ−タは破壊されている。従
って、従来、即ち外部入力デ−タが、キャッシュメモリ
に既に記憶されているデ−タと逆の場合に比べ、キャッ
シュメモリにデ−タが高速に書き込まれる。
めイコライズ（初期化）されているため、キャッシュメ
モリに既に記憶されているデ−タは破壊されている。従
って、従来、即ち外部入力デ−タが、キャッシュメモリ
に既に記憶されているデ−タと逆の場合に比べ、キャッ
シュメモリにデ−タが高速に書き込まれる。
【０１１９】
【発明の効果】以上、説明したように、本発明のキャッ
シュメモリ内蔵メモリ装置によれば、次のような効果を
奏する。デ−タ線対初期化回路は、キャッシュメモリに
デ−タを書き込む前に、予めデ−タ線対をイコライズ
（初期化）し、当該キャッシュメモリに既に記憶されて
いるデ−タを破壊している。従って、キャッシュメモリ
に書き込もうとしているデ−タが、当該キャッシュメモ
リに既に記憶されているデ−タと逆の場合に比べ、デ−
タの書き込み時間を短くすることができる。また、キャ
ッシュメモリ、第一及び第二転送ゲ−トなどの回路の最
適化も容易になる。
シュメモリ内蔵メモリ装置によれば、次のような効果を
奏する。デ−タ線対初期化回路は、キャッシュメモリに
デ−タを書き込む前に、予めデ−タ線対をイコライズ
（初期化）し、当該キャッシュメモリに既に記憶されて
いるデ−タを破壊している。従って、キャッシュメモリ
に書き込もうとしているデ−タが、当該キャッシュメモ
リに既に記憶されているデ−タと逆の場合に比べ、デ−
タの書き込み時間を短くすることができる。また、キャ
ッシュメモリ、第一及び第二転送ゲ−トなどの回路の最
適化も容易になる。
【０１２０】デ−タ線初期化選択回路を設けることによ
り、メモリセリからキャッシュメモリへデ−タを書き込
む際には、全てのカラムにおけるデ−タ線対をイコライ
ズ（初期化）することができ、外部からキャッシュメモ
リへデ−タを書き込む際には、カラムデコ−ダにより選
択された一つのカラムにおけるキャッシュメモリのみを
イコライズ（初期化）することができる。従って、デ−
タ線対を初期化する際の回路動作に無駄がなくなる。
り、メモリセリからキャッシュメモリへデ−タを書き込
む際には、全てのカラムにおけるデ−タ線対をイコライ
ズ（初期化）することができ、外部からキャッシュメモ
リへデ−タを書き込む際には、カラムデコ−ダにより選
択された一つのカラムにおけるキャッシュメモリのみを
イコライズ（初期化）することができる。従って、デ−
タ線対を初期化する際の回路動作に無駄がなくなる。
【図１】本発明の第１の実施例に係わるダイナミック型
メモリ装置を示す回路図。
メモリ装置を示す回路図。
【図２】図１のメモリ回路のデ−タ線初期化回路の一例
を示す回路図。
を示す回路図。
【図３】図１のメモリ回路のデ−タ線初期化回路の一例
を示す回路図。
を示す回路図。
【図４】図１のメモリ回路のデ−タ線初期化回路の一例
を示す回路図。
を示す回路図。
【図５】図１のメモリ回路の第一転送ゲ−ト制御回路及
び初期化制御回路の一例を示す回路図。
び初期化制御回路の一例を示す回路図。
【図６】図１のメモリ回路の第一転送ゲ−ト制御回路及
び初期化制御回路の一例を示す回路図。
び初期化制御回路の一例を示す回路図。
【図７】図１のメモリ回路においてメモリセルのデ−タ
をキャッシュメモリへ書き込む場合のタイミング図。
をキャッシュメモリへ書き込む場合のタイミング図。
【図８】図１のメモリ回路において外部入力デ−タをキ
ャッシュメモリに書き込む場合のタイミング図。
ャッシュメモリに書き込む場合のタイミング図。
【図９】本発明の第２の実施例に係わるダイナミック型
メモリ装置を示す回路図。
メモリ装置を示す回路図。
【図１０】図９のメモリ回路のデ−タ線対初期化選択回
路の一例を示す回路図。
路の一例を示す回路図。
【図１１】図９のメモリ回路においてメモリセルのデ−
タをキャッシュメモリへ書き込む場合のタイミング図。
タをキャッシュメモリへ書き込む場合のタイミング図。
【図１２】図９のメモリ回路において外部入力デ−タを
キャッシュメモリに書き込む場合のタイミング図。
キャッシュメモリに書き込む場合のタイミング図。
【図１３】従来のダイナミック型メモリ装置を示す回路
図。
図。
１１ …キャッシュメモリ、 １２ …第一転送ゲ−ト、 １３ …第二転送ゲ−ト、 １４，２２ …第一転送ゲ−ト制御回路、 １５ …カラムデコ−ダ、 １５Ａ …出力バッファ回路、 １５Ｂ …入力バッファ回路、 １６ …プリチャ−ジ回路、 ２１ …デ−タ線対初期化回路、 ２３ …カラムデコ−ダ（第一転送ゲ−ト制御
回路）、 ２４ …初期化制御回路、 ２５ …遅延回路、 ２６ …ＮＡＮＤ回路、 ２７ …デ−タ線対初期化選択回路、 ３０ …電源端子、 ＭＣ …メモリセル、 ＷＬ …ワ−ド線、 ＢＬ，／ＢＬ …ビット線対、 ＤＬ，／ＤＬ …デ−タ線対、 ＤＱ，／ＤＱ …ＤＱ線対、 Ｎ１，Ｎ１´，Ｎ２，Ｎ２´，Ｍ１〜Ｍ３ …Ｎチャネ
ル型ＭＯＳトランジスタ、 Ｉ，Ｉ´，Ｉ１〜Ｉ１５ …インバ−タ回路。
回路）、 ２４ …初期化制御回路、 ２５ …遅延回路、 ２６ …ＮＡＮＤ回路、 ２７ …デ−タ線対初期化選択回路、 ３０ …電源端子、 ＭＣ …メモリセル、 ＷＬ …ワ−ド線、 ＢＬ，／ＢＬ …ビット線対、 ＤＬ，／ＤＬ …デ−タ線対、 ＤＱ，／ＤＱ …ＤＱ線対、 Ｎ１，Ｎ１´，Ｎ２，Ｎ２´，Ｍ１〜Ｍ３ …Ｎチャネ
ル型ＭＯＳトランジスタ、 Ｉ，Ｉ´，Ｉ１〜Ｉ１５ …インバ−タ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 古山 透 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (18)
- 【請求項１】 ビット線対とデ−タ線対の間に接続され
る第一転送ゲ−トと、ＤＱ線対と前記デ−タ線対の間に
接続される第二転送ゲ−トと、前記デ−タ線対に接続さ
れるキャッシュメモリと、前記デ−タ線対の電位を同一
電位にする手段とを有することを特徴とするキャッシュ
メモリ内蔵メモリ装置。 - 【請求項２】 前記手段は、前記デ−タ線対を短絡させ
るデ−タ線対初期化回路と、前記デ−タ線対を短絡させ
る期間を定める初期化制御回路とを有することを特徴と
する請求項１に記載のキャッシュメモリ内蔵メモリ装
置。 - 【請求項３】 請求項２に記載のメモリ装置において、
さらに前記デ−タ線対の短絡を終えたと同時か又はそれ
以降に前記第一転送ゲ−トを開けてメモリセルのデ−タ
を前記キャッシュメモリに書き込むための第一転送ゲ−
ト制御回路を備えることを特徴とするキャッシュメモリ
内蔵メモリ装置。 - 【請求項４】 請求項２に記載のメモリ装置において、
さらに前記デ−タ線対の短絡を終えたと同時か又はそれ
以降に前記第二転送ゲ−トを開けて外部から入力された
デ−タを前記キャッシュメモリに書き込むための第二転
送ゲ−ト制御回路を備えることを特徴とするキャッシュ
メモリ内蔵メモリ装置。 - 【請求項５】 請求項３又は４に記載のメモリ装置にお
いて、前記デ−タ線対初期化回路は、一つのＭＯＳトラ
ンジスタを有し、前記ＭＯＳトランジスタのソ−スは、
前記デ−タ線対の一方に接続され、ドレインは、前記デ
−タ線対の他方に接続され、ゲ−トは、前記初期化制御
回路に接続されていることを特徴とするキャッシュメモ
リ内蔵メモリ装置。 - 【請求項６】 前記手段は、前記デ−タ線対を所定の電
位にプリチャ−ジするデ−タ線対初期化回路と、前記デ
−タ線対を所定の電位にプリチャ−ジする期間を定める
初期化制御回路とを有することを特徴とする請求項１に
記載のキャッシュメモリ内蔵メモリ装置。 - 【請求項７】 請求項６に記載のメモリ装置において、
さらに前記デ−タ線対のプリチャ−ジを終えたと同時か
又はそれ以降に前記第一転送ゲ−トを開けてメモリセル
のデ−タを前記キャッシュメモリに書き込むための第一
転送ゲ−ト制御回路を備えることを特徴とするキャッシ
ュメモリ内蔵メモリ装置。 - 【請求項８】 請求項６に記載のメモリ装置において、
さらに前記デ−タ線対のプリチャ−ジを終えたと同時か
又はそれ以降に前記第二転送ゲ−トを開けて外部から入
力されたデ−タを前記キャッシュメモリに書き込むため
の第二転送ゲ−ト制御回路を備えることを特徴とするキ
ャッシュメモリ内蔵メモリ装置。 - 【請求項９】 請求項７又は８に記載のメモリ装置にお
いて、前記デ−タ線対初期化回路は、第一及び第二ＭＯ
Ｓトランジスタを有し、前記第一ＭＯＳトランジスタの
ソ−スは、所定電位が印加される電源端子に接続され、
ドレインは、前記デ−タ線対の一方に接続され、ゲ−ト
は、前記初期化制御回路に接続されており、前記第二Ｍ
ＯＳトランジスタのソ−スは、前記電源端子に接続さ
れ、ドレインは、前記デ−タ線対の他方に接続され、ゲ
−トは、前記初期化制御回路に接続されていることを特
徴とするキャッシュメモリ内蔵メモリ装置。 - 【請求項１０】 複数のカラムを有し、各カラムは、ビ
ット線対とデ−タ線対の間に接続される第一転送ゲ−ト
と、ＤＱ線対と前記デ−タ線対の間に接続される第二転
送ゲ−トと、前記デ−タ線対に接続されるキャッシュメ
モリと、各カラムのデ−タ線対の電位を選択的に同一電
位にする手段とを有することを特徴とするキャッシュメ
モリ内蔵メモリ装置。 - 【請求項１１】 前記手段は、前記デ−タ線対を短絡さ
せるデ−タ線対初期化回路と、前記複数のカラムのうち
デ−タ線対を短絡させるカラムを選択するデ−タ線対初
期化選択回路と、前記デ−タ線対を短絡させる期間を定
める初期化制御回路とを有することを特徴とする請求項
１０に記載のキャッシュメモリ内蔵メモリ装置。 - 【請求項１２】 請求項１１に記載のメモリ装置におい
て、さらに全てのカラムにおけるデ−タ線対の短絡を終
えたと同時か又はそれ以降に、前記全てのカラムにおけ
る第一転送ゲ−トを開けて、メモリセルのデ−タを前記
全てのカラムにおけるキャッシュメモリに書き込むため
の第一転送ゲ−ト制御回路を備えることを特徴とするキ
ャッシュメモリ内蔵メモリ装置。 - 【請求項１３】 請求項１１に記載のメモリ装置におい
て、さらに選択されたカラムにおけるデ−タ線対の短絡
と同時か又はそれ以降に、前記選択されたカラムにおけ
る前記第二転送ゲ−トを開けて、外部から入力されたデ
−タを前記選択されたカラムにおけるキャッシュメモリ
に書き込むための第二転送ゲ−ト制御回路を備えること
を特徴とするキャッシュメモリ内蔵メモリ装置。 - 【請求項１４】 請求項１２又は１３に記載のメモリ装
置において、前記デ−タ線対初期化回路は、一つのＭＯ
Ｓトランジスタを有し、前記ＭＯＳトランジスタのソ−
スは、前記デ−タ線対の一方に接続され、ドレインは、
前記デ−タ線対の他方に接続され、ゲ−トは、前記デ−
タ線対初期化選択回路に接続されていることを特徴とす
るキャッシュメモリ内蔵メモリ装置。 - 【請求項１５】 前記手段は、前記デ−タ線対を所定の
電位にプリチャ−ジするデ−タ線対初期化回路と、前記
複数のカラムのうちデ−タ線対をプリチャ−ジするカラ
ムを選択するデ−タ線対初期化選択回路と、前記デ−タ
線対を所定の電位にプリチャ−ジする期間を定める初期
化制御回路とを有することを特徴とする請求項１０に記
載のキャッシュメモリ内蔵メモリ装置。 - 【請求項１６】 請求項１５に記載のメモリ装置におい
て、さらに全てのカラムにおけるデ−タ線対のプリチャ
−ジを終えたと同時か又はそれ以降に、前記全てのカラ
ムにおける第一転送ゲ−トを開けて、メモリセルのデ−
タを前記全てのカラムにおけるキャッシュメモリに書き
込むための第一転送ゲ−ト制御回路を備えることを特徴
とするキャッシュメモリ内蔵メモリ装置。 - 【請求項１７】 請求項１５に記載のメモリ装置におい
て、さらに選択されたカラムにおけるデ−タ線対のプリ
チャ−ジと同時か又はそれ以降に、前記選択されたカラ
ムにおける第二転送ゲ−トを開けて、外部から入力され
たデ−タを前記選択されたカラムにおけるキャッシュメ
モリに書き込むための第二転送ゲ−ト制御回路を備える
ことを特徴とするキャッシュメモリ内蔵メモリ装置。 - 【請求項１８】 請求項１６又は１７に記載のメモリ装
置において、前記デ−タ線対初期化回路は、第一及び第
二ＭＯＳトランジスタを有し、前記第一ＭＯＳトランジ
スタのソ−スは、所定電位が印加される電源端子に接続
され、ドレインは、前記デ−タ線対の一方に接続され、
ゲ−トは、前記デ−タ線対初期化選択回路に接続されて
おり、前記第二ＭＯＳトランジスタのソ−スは、前記電
源端子に接続され、ドレインは、前記デ−タ線対の他方
に接続され、ゲ−トは、前記デ−タ線対初期化選択回路
に接続されていることを特徴とするキャッシュメモリ内
蔵メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6103882A JPH07312084A (ja) | 1994-05-18 | 1994-05-18 | キャッシュメモリ内蔵メモリ装置 |
| US08/895,863 US5890186A (en) | 1994-05-18 | 1997-07-17 | Memory circuit with built-in cache memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6103882A JPH07312084A (ja) | 1994-05-18 | 1994-05-18 | キャッシュメモリ内蔵メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07312084A true JPH07312084A (ja) | 1995-11-28 |
Family
ID=14365812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6103882A Pending JPH07312084A (ja) | 1994-05-18 | 1994-05-18 | キャッシュメモリ内蔵メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5890186A (ja) |
| JP (1) | JPH07312084A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000036192A (ja) * | 1998-07-17 | 2000-02-02 | Fujitsu Ltd | 半導体集積回路 |
| GB2346990B (en) | 1999-02-20 | 2003-07-09 | Ibm | Client/server transaction data processing system with automatic distributed coordinator set up into a linear chain for use of linear commit optimization |
| TW556190B (en) * | 2002-04-08 | 2003-10-01 | Nanya Technology Corp | Semiconductor memory device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01146187A (ja) * | 1987-12-02 | 1989-06-08 | Mitsubishi Electric Corp | キヤッシュメモリ内蔵半導体記憶装置 |
| JPH07118196B2 (ja) * | 1988-12-28 | 1995-12-18 | 株式会社東芝 | スタティック型半導体メモリ |
| DE69222793T2 (de) * | 1991-03-14 | 1998-03-12 | Toshiba Kawasaki Kk | Halbleiterspeicheranordnung |
| US5361227A (en) * | 1991-12-19 | 1994-11-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| JP2937719B2 (ja) * | 1993-12-10 | 1999-08-23 | 株式会社東芝 | 半導体記憶装置 |
| JPH07192461A (ja) * | 1993-12-27 | 1995-07-28 | Toshiba Corp | 半導体記憶装置 |
-
1994
- 1994-05-18 JP JP6103882A patent/JPH07312084A/ja active Pending
-
1997
- 1997-07-17 US US08/895,863 patent/US5890186A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5890186A (en) | 1999-03-30 |
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