JPH0474392A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＥＰＲＯＭ、ＥＥＰＲＯＭ等の不揮発性半導
体記憶装置に関する。

〔従来の技術〕

第４図は従来のＥＥＦＲＯＭの基本構成を示す回路図で
ある。同図に示すように、隣接するメモリセル１及び２
はそれぞれビット線ＢＬＩ及びＢＦ２に接続されている
。メモリセル１及び２はそれぞれ直列に接続されたＮＭ
Ｏ３選択トランジスタＱ１及びＱ２とメモリトランジス
タＭ１及びＭ２とから構成されており、選択トランジス
タＱ１及びＱ２のドレインがそれぞれビット線ＢＬＩ及
びＢＦ２に接続され、メモリトランジスタＭ１及びＭ２
のソースが共通にソース線ＳＬに接続されている。また
、選択トランジスタＱ１及びＱ２のゲートにはワード線
ＷＬが共通に接続され、メモリトランジスタＭ１及びＭ
２のコントロールゲートにはコントロールゲート線ＣＧ
Ｌが共通に接続されている。なお、実際にはメモリセル
はマトリクス状に配置されており、同一列のメモリセル
は共通にビット線に接続され、同一行のメモリセルは共
通にワード線及びコントロールゲート線に接続されてい
るが、便宜上、一対のメモリセル１２とその周辺のみ図
示している。

一方、ビット線ＢＬＩ及びＢＦ２はビット線対を構成し
ており、その一端がそれぞれＮ０Ｍ５　トランジスタＱ
４及びＱ５を介して共通にＩ１０線Ｉ１０に接続されて
いる。このＩ　１０線１１０は電流（センス）型センス
アンプ３に接続されている。また、ソース線ＳＬはトラ
ンジスタＱ３を介して接地されており、このトランジス
タＱ３のゲートにはソース線選択信号ＳＳＬが印加され
、トランジスタＱ４及びＱ５のゲートにはそれぞれＹゲ
ート信号Ｙ１及びＹ２が印加される。

このような構成のＥＥＰＲＯＭのメモリトランジスタへ
のデータ書き込み動作について説明する。

書き込み動作は消去サイクルとプログラムサイクルから
なり、消去サイクル、プログラムサイクルの順で実行さ
れる。以下、メモリトランジスタＭ１に“１”を書き込
み、メモリトランジスタＭ２に“０゛を書き込む場合を
例に挙げて説明する。

消去サイクルにおいて、ソース線選択信号ＳｓＬをＨに
設定することによりトランジスタＱ３をオンさせ、メモ
リトランジスタＭ１及びＭ２のソースを接地する。そし
て、ワード線ＷＬ及びコントロールゲート線ＣＧＬを図
示しない高電圧発生手段により高電圧に立ちあげるとと
もに、ビット線ＢＬ１及びＢＦ２をＬに設定する。この
ように設定すると、メモリトランジスタＭ１及びＭ２の
フローティングゲートに電子が注入されることにより、
閾値電圧が共に高くなる（このときの閾値電圧をＶｔｈ
ｌとする）。この状態が“１°記憶状態に相当する。

消去サイクルの次に実行されるプログラムサイクルにお
いて、ソース線選択信号ＳＳＬをＬに設定しトランジス
タＱ３をオフさせ、メモリトランジスタＭ１及びＭ２の
ソースをフローティングにする。そして、ワード線ＷＬ
と“０“を書き込むべきメモリトランジスタＭ２が接続
されたビット線ＢＬ２とを高電圧に立ちあげ、コントロ
ールゲート線ＣＧＬと“１゛を書き込むべきメモリトラ
ンジスタＭ１が接続されたビット線ＢＬＩとをＬに設定
する。このように設定すると、メモリトランジスタＭ１
は同等変化しないがメモリトランジスタのフローティン
グゲートからは電子が引き抜かれるため、メモリトラン
ジスタＭ１の閾値電圧は変化せず、メモリトランジスタ
Ｍ２の閾値電圧が低くなる（このときの閾値電圧をＶｔ
ｈ２（＜Ｖｔｈｌ）とする）。このメモリトランジスタ
Ｍ２の状態が“０”記憶状態に相当する。

このようにして、メモリトランジスタＭ１には′１°が
メモリトランジスタＭ２には′Ｏ°が書き込まれる。

次にメモリトランジスタに書き込まれた記憶内容の読み
出し動作について説明する。以下、メモリトランジスタ
Ｍ１の記憶内容の読み出し動作を例に挙げて説明する。

読み出し時において、ソース線選択信号ＳＳＬをＨに設
定することによりメモリトランジスタＭ１及びＭ２のソ
ースを接地する。そして、Ｙゲート信号Ｙ１をＨにＹゲ
ート信号Ｙ２をＬに設定する。従って、ビット線対ＢＬ
Ｉ及びＢＦ２のうち、選択メモリトランジスタＭ１が接
続されたビット線ＢＬＩのみＩ１０線Ｉ１０を介して電
流型センスアンプ３に電気的に接続される。この状態で
ワード線ＷＬをＨにして、コントロールゲート線ＣＧＬ
に読み出し電圧ＶＲ（Ｖｔｈ２＜ＶＲ＜Ｖｔｈｌ）を印
加する。

このように設定すると、メモリトランジスタＭ１に“１
＃が記憶されている場合、メモリトランジスタＭ１はオ
フ状態を維持するため、ビット線ＢＬＩを介してＩ　１
０１１　Ｉ　１０からソース線ＳＬにかけて電流は流れ
ない。一方、メモリトランジスタＭ１に“０”が記憶さ
れている場合、メモリトランジスタＭ１はオンするため
、ビット線ＢＬ１を介してＩ１０線Ｉ１０からソース線
ＳＬにかけて電流が流れる。この電流の流れの有無を電
流型センスアンプ３によりセンスすることによってメモ
リトランジスタＭ１の記憶内容が読み出される。

〔発明が解決しようとする課題〕

従来のＥＥＰＲＯＭ等の不揮発性半導体記憶装置は以上
のように構成されており、センスアンプに電流センス型
のセンスアンプを用いビット線を流れる電流の有無を検
出することにより読み出し動作を行っていた。

このため、高集積化が進むに伴いメモリセルを流れるセ
ル電流が微小になると、読み出しに時間がかかりすぎる
という問題点が生じてしまう。また、電流センス型のセ
ンスアンプは、電源電圧マージンが３ｖないし７ｖ程度
であり、１．５ｖ程度の低電圧電源により動作させるこ
とは困難である。従って、電子手帳等のハンドベルトコ
ンピュータのように低電力消費が要求されるバッテリー
駆動型のコンピュータに用いるには不向きであるという
問題点があった。加えて、低電力消費か否かに関わらず
、誤動作なく電流センス型のセンスアンプにより読み出
すためにはビット線の電位を１〜１．５の低電位に保つ
必要があり、ビット線の電位を１．５ｖに保つための回
路を別途膜けなければならない。

この発明は上記のような問題点を解決するためになされ
たもので、低電圧電源によっても十分動作可能で、かつ
高速読み出し可能な不揮発性半導体記憶装置を得ること
を目的とする。

〔課題を解決するための手段〕

この発明にかかる不揮発性半導体記憶装置は、マトリク
ス状に配置され、フローティングゲートとコントロール
ゲートとを有し不揮発な記憶を行うメモリトランジスタ
からなるメモリセルと、同一列の前記メモリセルを介し
て所定の電源にそれぞれ接続され、互いに隣合う１組の
ビット線対を構成した第１及び第２のビット線とを備え
、読み出し時に前記第１及び第２のビット線のうち一方
に接続されたメモリセルを行単位で選択し、選択された
前記メモリセル内の前記メモリトランジスタがオンする
と、このメモリトランジスタを有するメモリセルに接続
されたビット線が前記所定の電源に電気的に接続される
構成の不揮発性半導体記憶装置であって、読み出し時に
、前記第１及び第２のビット線を共に第１の電位に設定
する第１の読み出し動作を実行する第１のビット線電位
設定手段と、前記第１の読み出し動作後に、前記第１及
び第２のビット線のうち、非選択のメモリセルが接続さ
れたビット線を、容量結合により、前記第１の電位と前
記所定の電源の電位との間の電位である第２の電位に設
定する第２の読み出し動作を実行する第２のビット線電
位設定手段と、前記第１の読み出し動作後に、選択され
た前記メモリセルの前記メモリトランジスタの記憶内容
のＯ／１に応じてオン／オフする読み出し電圧を該メモ
リトランジスタのコントロールゲートに付与する第３の
読み出し動作を実行する読み出し電圧付与手段と、前記
第２及び第３の読み出し動作後に、前記ビット線対間の
電位差を検出し増幅する第４の読み出し動作を実行する
電圧センス型センスアンプとを備えて構成されている。

〔作用〕

この発明においては、第２のビット線電位設定手段及び
読み出し電圧付与手段による第２及び第３の読み出し動
作により、選択されたメモリセルのメモリトランジスタ
（以下、「選択メモリトランジスタ」という）の記憶内
容が“０“の場合、該選択メモリトランジスタがオンす
るため、選択されたメモリセルに接続されたビット線（
以下、「選択ビット線」という）は所定の電源の電位に
導かれ、記憶内容が１”の場合、選択メモリトランジス
タがオフするため、選択ビット線の電位は第１の読み出
し動作で設定された第１の電位を維持する。

一方、非選択のメモリセルが接続されたビット線（以下
、「非選択ビット線」という）は、容量結合により、前
記第１の電位と前記所定の電源の電位との間の電位であ
る第２の電位に設定される。

従って、第２及び第３の読み出し動作実行後において、
選択ビット線と非選択ビット線との電位関係は、選択メ
モリトランジスタの記憶内容が“１”の場合は選択ビッ
ト線の方が高くなり、選択メモリトランジスタの記憶内
容が“Ｏ”の場合は非選択ビット線の方が高くなる。

〔実施例〕

′！Ｊ１図はこの発明の一実施例であるＥＥＰＲＯＭの
基本構成を示す回路図である。同図に示すように、隣接
するメモリセル１及び２はそれぞれビット線ＢＬＩ及び
ＢＬ２に接続されている。メモリセル１及び２はそれぞ
れ直列に接続されたＮＭＯ８選択ト選択トランジスタグ
１２とメモリトランジスタＭ１及びＭ２とから構成され
ており、選択トランジスタＱ１及びＱ２のドレインがそ
れぞれビット線ＢＬＩ及びＢＬ２に接続され、メモリト
ランジスタＭ１及びＭ２のソースが共通にソース線ＳＬ
に接続されている。また、選択トランジスタＱ１及びＱ
２のゲートにはワード線ＷＬか共通に接続され、メモリ
トランジスタＭ１及びＭ２のコントロールゲートにはコ
ントロールゲート線ＣＧＬが共通に接続されている。

一方、ビット線ＢＬＩ及びＢＬ２はビット線対を構成し
ており、その一端がそれぞれビット線接続用ＮＭＯ５Ｉ
−ランジスタＱ６及びＱ７（共に閾値電圧ｖ　ｔｈ＞を
介してそれぞれセンス線５ＮＬＩ及び５ＮＬ２に接続さ
れている。このセンス線５ＮＬＩ、５ＮＬ２間に電圧（
センス）型センスアンプ４とイコライズ回路５を設けて
いる。また、ＮＭＯ３）ランジスタＱ６及びＱ７のゲー
トにそれぞれビット線接続信号ＢＬＴＩ及びＢＬＴ２が
印加され、ソース線ＳＬは、ゲートにソース線選択信号
ＳＳＬが印加されるトランジスタＱ３を介して接地され
ている。

電圧型センスアンプ４はＰＭＯＳトランジスタＱ８とＮ
ＭＯＳトランジスタＱ９とから構成されるＣＭＯＳイン
バータ６と、ＰＭＯＳトランジスタＱＩＯとＮＭＯＳト
ランジスタＱｌｌとから構成されるＣＭＯＳインバータ
７との交差接続により構成される。そして、インバータ
６及び７それぞれのＰＭＯＳトランジスタＱ８及びＱ９
のソースは電源線Ｌ１に共通に接続され、インバータ６
及び７それぞれのＮＭＯＳトランジスタＱ９及びＱｌｌ
のソースは電源線Ｌ２に共通に接続される。

電源線Ｌ１はＰＭＯ８）ランジスタＱ１２を介して電源
Ｖ。０に接続され、電源線Ｌ２はＮＭＯＳトランジスタ
Ｑ１Ｂを介して接地される。そして、インバータ６の出
力部（インバータ７の入力部）がセンス線５ＮＬＩのノ
ードＳＮＩに接続され、インバータ７の出力部（インバ
ータ６の入力部）がセンス線５ＮＬ２のノードＳＮ２に
接続される。

また、トランジスタ０１３及びＱ１２のゲートにはそれ
ぞれセンスアンプ活性化信号ＳＯ及び反転センスアンプ
活性化信号ＳＯが印加される。

このような構成の電圧型センスアンプ４はセンスアンプ
活性化信号ＳＯがＨ（反転センスアンプ活性化信号ＳＯ
がＬ）になると活性状態となり、センスノードＳＮＩと
ＳＮ２との電位差を検出し、高電位側をＨに低電位側を
Ｌに増幅する。

イコライズ回路５はＮＭＯＳトランジスタＱ１４、Ｑ１
５及びＱ１６（全て閾値電圧ｖ　ｔｈ）より構成されて
おり、ＮＭＯＳトランジスタＱ１４及びＱ１５のドレイ
ンは共通に電源Ｖ。０に接続され、ソースはそれぞれセ
ンス線５ＮＬＩ及び５ＮＬ２゛に接続され、ゲートには
ビット線イコライズ信号ＢＬＥＱが共通に印加される。

また、ＮＭＯＳトランジスタＱ１６のゲートにもビット
線イコライズ信号ＢＬＥＱが印加され、そのドレイン及
びソ−スにそれぞれセンス線５ＮＬＩ及び５ＮＬ２が接
続される。

このような構成のイコライズ回路５はイコライズ信号Ｂ
ＬＥＱがＨの時、活性状態となり、ＮＭＯＳトランジス
タＱ１４〜Ｑ１６はオンすることによりセンス線５ＮＬ
Ｉ及び５ＮＬ２の電位を（ｖ　ｃ　ｃ　　Ｖ　ｔ　ｈ　
）に設定（イコライズ）する。

なお、実際にはメモリセルはマトリクス状に配置されて
おり、同一列のメモリセルは共通にビット線に接続され
、各ビット線対間には電圧型センスアンプとイコライズ
回路が設けられており、同一行のメモリセルは共通にワ
ード線及びコントロールゲート線に接続されているが、
便宜上、一対のメモリセル１，２とその周辺のみ図示し
ている。

このような構成のＥＥＦＲＯＭのメモリトランジスタへ
のデータ書き込みは従来同様に消去サイクルとプログラ
ムサイクルとにより実行され、″１″記憶状態のとき閾
値電圧はｖｔｈｉに設定され、“０“記憶状態のとき閾
値電圧はＶｔｈ２（＜Ｖｔｈｌ）に設定される。

第２図は第１図で示したＥＥＰＲＯＭの読ミ串し動作を
示したタイミング図である。以下、同１図を参照しつつ
、メモリセル１のメモリトランジスタＭ１の記憶内容の
読み出し動作を例に挙げて説明する。

読み出し時の初期状態時において、ソース線選択信号Ｓ
ＳＬをＨに設定することによりメモリトランジスタＭ１
及びＮ２のソースを接地する。そして、各信号ＢＬＥＱ
、ＢＬＴＩ、ＢＬＴ２．ＷＬ、ＳＯをそれぞれり、Ｌ、
Ｌ、Ｌ、Ｈに設定する。従って、電圧型センスアンプ４
とイコライズ回路５は非活性状態である。

そして、イコライズ期間Ｔ１において、イコライズ信号
ＢＬＥＱとビット線接続信号ＢＬＴＩ及びＢＬＴ２をＨ
に立ち上げる。このように設定すると、イコライズ回路
５は活性化するため、センス線５ＮＬＩのノードＳＮＩ
及びセンス線５ＮＬ２のノードＳＮ２それぞれの電位Ｖ
１及びＮ２は共に（Ｖ　ｏｏ−Ｖ　ｔｈ）にイコライズ
される。また、トランジスタＱ６．Ｑ７がオンするため
、ビット線ＢＬＩ及びＢＬ２の電位も（Ｖ　ｏｏ−Ｖ　
ｔｈ）にイコライズされる。

次に、メモリセル選択期間Ｔ２において、イコライズ信
号ＢＬＥＱと非選択のメモリセル２が接続されたビット
線ＢＬ２側のビット線接続信号ＢＬＴ２とをＬに立ち下
げる。すると、ＮＭＯＳトランジスタＱ７のゲート容量
の容量結合によりセンス線５ＮＬ２の電位Ｖ２は（Ｖ　
ｏｃ−Ｖ　ｔｈ）以下のＶ　ＲＥＦに低下する。

これとほぼ同時に、ワード線ＷＬをＨにし選択トランジ
スタＱ１及びＱ２をオンさせ、コントロールゲート線Ｃ
ＧＬに読み出し電圧Ｖｌ（Ｖｔｈ２＜ＶＲ＜Ｖｔｈｌ）
を印加する。すると、メモリトランジスタＭ１に“１”
が記憶されている場合、メモリトランジスタＭ１はオフ
状態を維持するため、センス線５ＮＬＩの電位ｖ１は（
Ｖ　ｏｏ−Ｖ　ｔｈ）を維持する。従って、Ｖｌ＞Ｎ２
となる。

一方、メモリトランジスタＭ１に“０°が記憶されてい
る場合、メモリトランジスタＭ１はオンするため、選択
トランジスタＱ１及びメモリトランジスタＭ１を介して
ビット線ＢＬＩは接地レベルに導かれる。従って、Ｖｌ
＜Ｎ２となる。なお、メモリトランジスタＭ１のトラン
ジスタサイズは微小なため、第２図に示すように緩やか
にＬに向けて立下る。

次に、センス期間Ｔ３において、ワード線ＷＬをＬに立
ち下げるとともに、反転センスアンプ活性化信号ＳＯを
Ｌに緩やかに立ち下げ電圧型センスアンプ４を活性化す
る。すると、Ｖｌ＞Ｎ２の場合、Ｖｌ−Ｈ，Ｎ２−Ｌ＋
、：増幅され、Ｖｌ＜Ｎ２の場合、Ｖｌ−ＬＳＶ２−Ｈ
に増幅される。なお、反転センスアンプ活性化信号ｓｏ
をＬに緩やかに立ち下げるのは、ＮＭＯ５）ランジスタ
Ｑ６はオンしＮＭＯ３）ランジスタＱ７はオフしている
ため、センスノードＳＮＩに付随する配線容量とＳＮ２
に付随する配線容量とがビット線ＢＬＩの配線容量分具
なっており、急峻に立ち下げると誤動作する可能性があ
るからである。

その後、図示しないＩ１０線を介してセンス線５ＮＬＩ
及び５ＮＬ２のうち、少なくとも一方を図示しない出力
バッファに出力することによりメモリトランジスタＭ１
のデータ読み出しが行える。

なお、第２図の例ではセンス期間Ｔ３において、ワード
線ＷＬの電位をＬに立ち下げたが、第３図に示すように
、センス期間Ｔ３においてもワード線ＷＬの電位をＨに
維持してもよい。

このようにビット線対ごとに電圧型センスアンプ・を設
けることにより、同一のワード線に接続されるメモリセ
ルのうち、半分のメモリセルの記憶データを同時に電圧
型センスアンプに取り込むことができ、以降、この電圧
型センスアンプにラッチされたデータを出力バッファに
転送するだけで読み出し動作が行えるため、高速読み出
しが可能となる。従って、メモリのシリアルアクセス等
も高速に行える。

加えて、電圧型センスアンプは１．５Ｖ程度の低電源で
も十分正常動作が可能であり、低消費電力のＥＥＦＲＯ
Ｍが実現する。また、電源Ｖｃｃの電位を１，５Ｖに設
定するだけで、他にビット線の電位を１．５Ｖに保つた
めの回路を別途設ける必要もなく、その分回路構成が簡
単になる。

なお、この実施例では不揮発性半導体記憶装置としてＥ
ＥＦＲＯＭを示したが、これに限定されずこの発明をＥ
ＦＲＯＭ等の他の不揮発性半導体記憶装置に適用するこ
ともてきる。

〔発明の効果〕

以上説明したように、この発明によれば、第２のビット
線電位設定手段及び読み出し電圧付与手段による第２及
び第３の読み出し動作により、選択ビット線と非選択ビ
ット線との電位関係は、選択メモリトランジスタの記憶
内容が“１”の場合は選択ビット線の方が高くなり、選
択メモリトランジスタの記憶内容が“０”の場合は非選
択ビット線の方が高くなる。

従って、第２及び第３の読み出し動作後に、ビット線対
間に設けられた電圧センス型センスアンプにより、ビッ
ト線対間の電位差を検出し増幅する第４の読み出し動作
によりメモリトランジスタの記憶データを読み出せる。

その結果、同一行のメモリセルのうち、半分のメモリセ
ルの記憶データの電圧センス型センスアンプへの読み出
しを同時に行えるため、高速読み出しができる効果があ
る。また、電圧センス型センスアンプを用いることによ
り、低電圧電源によっても十分に正常動作が可能となる
。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＥＥＰＲＯＭの基本
構成を示す回路図、第２図及び第３図はその読み出し動
作を示すタイミング図、第４図は従来のＥＥＦＲＯＭの
基本構成を示す回路図である。 図において、１，２はメモリセル、４は電圧型センスア
ンプ、５はイコライズ回路、ＢＬＩ、ＢＬ２はビット線
、ＳＬはソース線、Ｑ６．Ｑ７はビット線接続用トラン
ジスタである。 なお、各図中同一符号は同一または相当部分を示す。 第１ｒｇＪ

Claims (1)

【特許請求の範囲】
1. （１）マトリクス状に配置され、フローティングゲート
   とコントロールゲートとを有し不揮発な記憶を行うメモ
   リトランジスタからなるメモリセルと、 同一列の前記メモリセルを介して所定の電源にそれぞれ
   接続され、互いに隣合う１組のビット線対を構成した第
   １及び第２のビット線とを備え、読み出し時に前記第１
   及び第２のビット線のうち一方に接続されたメモリセル
   を行単位で選択し、選択された前記メモリセル内の前記
   メモリトランジスタがオンすると、このメモリトランジ
   スタを有するメモリセルに接続されたビット線が前記所
   定の電源に電気的に接続される構成の不揮発性半導体記
   憶装置であって、 読み出し時に、前記第１及び第２のビット線を共に第１
   の電位に設定する第１の読み出し動作を実行する第１の
   ビット線電位設定手段と、 前記第１の読み出し動作後に、前記第１及び第２のビッ
   ト線のうち、非選択のメモリセルが接続されたビット線
   を、容量結合により、前記第１の電位と前記所定の電源
   の電位との間の電位である第２の電位に設定する第２の
   読み出し動作を実行する第２のビット線電位設定手段と
   、 前記第１の読み出し動作後に、選択された前記メモリセ
   ルの前記メモリトランジスタの記憶内容の０／１に応じ
   てオン／オフする読み出し電圧を該メモリトランジスタ
   のコントロールゲートに付与する第３の読み出し動作を
   実行する読み出し電圧付与手段と、 前記第２及び第３の読み出し動作後に、前記ビット線対
   間の電位差を検出し増幅する第４の読み出し動作を実行
   する電圧センス型センスアンプとを備えた不揮発性半導
   体記憶装置。