KR100596853B1 - 비트라인 센스앰프 - Google Patents

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KR100596853B1
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Abstract

본 발명의 비트라인 센스앰프는 로우 어드레스 스트로우브 신호(/RAS)가 인에이블될 때, 제2 비트라인 이퀄라이제이션 신호(BLEQL)와 제1 비트라인 분리신호(BISH)가 디스에이블되고, 워드라인(WL)이 디스에이블될 때, 제2 비트라인 이퀄라이제이션 신호(BLEQL)는 인에이블되고, 제2 비트라인 분리신호(BIOL)는 디스에이블되고, 로우 어드레스 스트로우브 신호(/RAS)가 디스에이블될 때, 제1, 제2 비트라인 분리신호(BISH, BISL)가 인에이블되도록, 비트라인 센스앰프 양측단에 이퀄라이제이션 및 프리차지부를 모두 배치시켜, 워드라인을 아주 짧은 시간 동안 구동하여 전류 소모를 줄이고 동작시 번인 전압을 낮출 수 있고 전류 구동 능력을 증가시킬 수 있다.

Description

비트라인 센스앰프{Bit line sense amplifier}
도 1 은 일반적인 비트라인 센스앰프의 회로도.
도 2 는 도 1 의 비트라인 센스앰프의 동작 타이밍도.
도 3 은 본 발명에 따른 비트라인 센스앰프의 회로도.
도 4 는 도 3 의 비트라인 센스앰프의 동작 타이밍도.
<도면의 주요부분에 대한 부호설명>
10 : 센스앰프
20 : 제1 라인 연결부
30 : 제2 라인 연결부
40 : 제1 프리차지부
50 : 제2 프리차지부
60 : 제3 라인 연결부
PM101, PM102 : 피모스형 트랜지스터
NM101-NM114 : 엔모스형 트랜지스터
본 발명은 비트라인 센스앰프에 관한 것으로, 보다 상세하게는 비트라인 센스앰프 양측단에 이퀄라이제이션 및 프리차지부를 모두 배치시키고 워드라인을 아주 짧은 시간 동안 구동하여 전류 소모를 줄이고 동작시 번인 전압을 낮출 수 있고 전류 구동 능력을 증가시킬 수 있는 비트라인 센스앰프에 관한 것이다.
도 1 은 일반적인 비트라인 센스앰프의 회로도로써, 이에 도시된 바와 같이, 센스앰프 제어신호(RTO, /S)에 의해 비트라인(BL, /BL)에 실린 데이터를 센싱하는 크로스 커플드 연결된 제1, 제2 엔모스 트랜지스터(NM1, NM2) 및 제1, 제2 피모스 트랜지스터(PM1, PM2)로 구성된 비트라인 센스앰프(1)와, 비트라인 분리신호(BISH, BISL)에 의해 비트라인(BL, /BL)과 센스앰프(1)를 차단 또는 연결하는 제3, 제4 엔모스형 트랜지스터(NM3, NM4)로 구성된 제1 라인 연결부(2) 및 제5, 제6 엔모스형 트랜지스터(NM5, NM6)로 구성된 제2 라인 연결부(3)와, 비트라인 이퀄라이제이션 신호(BLEQ)에 의해 상기 비트라인(BL, /BL)을 이퀄라이제이션하는 제7 엔모스형 트랜지스터(NM7)와, 상기 비트라인 이퀄라이제이션 신호(BLEQ)에 의해 프리차지전압(VBLP)으로 비트라인(BL, /BL)을 프리차지하는 제8, 제9 엔모스형 트랜지스터(NM8, NM9)로 구성된 프리차지부(4)와, 칼럼 제어신호(YI)에 의해 상기 비트라인 센스앰프(1)에 의해 센싱된 데이터를 입출력 라인(IO, /IO)에 선택적으로 전송하는 제10, 제11 엔모스형 트랜지스터(NM10, NM11)로 구성된 제3 라인 연결부(5)를 포함하여 구성된다.
이와 같이 구성된 일반적인 비트라인 센스앰프의 동작을 설명하면 다음과 같다.
먼저, 대기상태(standby)에서 워드라인의 전압은 접지전압이고 비트라인 이퀄라이제이션 신호(BLEQ)가 하이레벨이므로, 비트라인(BL, /BL)은 동일한 전압(VBLP)으로 프리차지 되어 있으며, 센스앰프 제어신호(RTO, /S)도 모두 프리차지전압(VBLP)로 프리차지 되어있다.
이어서, 비트라인 이퀄라이제이션 신호(BLEQ)가 로우 레벨이되어 비트라인(BL, /BL)이 프리차지 전압(VBLP)을 유지한 채 외부와는 단절된 플로우팅(bloating) 상태가 된다.
한편, 로우 디코더가 외부에서 입력된 로우 어드레스를 디코딩하여 워드라인 한 개를 선택하고 그 전압을 상승시킨다. 따라서, 선택된 워드라인에 연결된 셀의 전하가 해당 비트라인(BL)에 실리며 비트라인의 전압을 셀의 데이터에 따라 상승 또는 하강시키게 된다.
이때, 센스앰프 제어신호(RTO, /S)에 의해 비트라인 센스앰프(1)가 활성화되고 비트라인(BL, /BL)의 전압차를 증폭한다. 비트라인(BL, /BL)의 전압차가 어느 정도 벌어지면, 센스앰프 제어신호(RTO, /S)에 의해 비트라인 센스앰프(1)를 디스에이블 시켜 센싱 동작을 완료한다. 이 과정동안 워드라인의 전압은 계속 하이레벨을 유지하고 있으므로 선택된 셀은 계속 비트라인에 연결되어 셀 데이터는 자동적으로 리라이트(rewrite)한다. 즉, 리프레시 동작을 수행한다. 센싱 동작이 어느 정도 안정된 후 칼럼 디코더에 의해 디코딩된 칼럼 어드레스에 대응하는 데이터 버스의 제3 라인 연결부(5)를 턴온 시켜 센싱된 데이터를 데이터 버스에 실어서 외부에서 읽어낼 수 있도록 한다.
외부의 데이터를 써넣을 경우에는 데이터 버스의 전압이 어드레스에 의해 선택된 센스앰프를 강제적으로 반전시켜 원하는 데이터를 셀에 라이트 한다.
이와 같이 리드 또는 라이트 동작이 완료되면, 워드라인의 전아을 하강시켜 메모리 셀의 데이터를 저장 상태로 유지한다.
이어서, 다음의 리드 또는 라이트 동작에 대비하여 비트라인 이퀄라이제이션 신호(BLEQ)가 하이레벨이 되어 비트라인(BL, /BL)을 프리차지 전압(VBLP)으로 프리차지하기도 하고 비트라인(BL, /BL)을 쇼트(short) 시켜 이퀄라이제이션을 수행하기도 하며, 이때, 센스앰프 제어신호(RTO, /S)도 프리차지 전압(VBLP)로 프리차지한다.
이와 같이, 종래 비트라인 센스앰프는 로우 어드레스 스트로우브 신호(/RAS)가 인에이블될 때 워드라인이 연결되고, 비트라인 센스앰프가 인에이블 되었다가 로우 어드레스 스트로우브 신호(/RAS)가 디스에이블 되면, 워드라인이 차단되고 비트라인 센스앰프가 디스에이블된다.
그러나, 반도체 메모리 장치가 고집적화될수록 고속으로 비트라인 센스앰프를 구동하기 위해 더 많은 전력을 소모하게 되는 문제점이 발생하였다.
또한, 긴 로우 어드레스 스트로우브 신호(/RAS) 사이클에서 비트라인(BL, /BL)의 레벨을 증폭하여 벌어져 있는 시간이 길어지게 되어 셀 트랜지스터의 누설 전류가 많아지는 문제점이 발생하였다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 워드라인을 매우 짧은 시간동안 구동하여 전류 소모를 줄이고 동작시 번인 전압을 낮출 수 있고 전류 구동 능력을 증가시킬 수 있는 비트라인 센스앰프를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 비트라인 센스앰프는,
센스앰프 제어신호에 의해 비트라인에 실린 데이터를 센싱하는 크로스 커플드 연결된 제1, 제2 엔모스 트랜지스터 및 제1, 제2 피모스 트랜지스터로 구성된 비트라인 센스앰프와,
상기 비트라인 센스앰프 양측단에 연결되어 제1, 제2 비트라인 분리신호에 의해 비트라인과 센스앰프를 차단 또는 연결하는 제3, 제4 엔모스형 트랜지스터로 구성된 제1 라인 연결부 및 제5, 제6 엔모스형 트랜지스터로 구성된 제2 라인 연결부와,
상기 제1, 제2 라인 연결부의 일측단부에 각각 연결되어 제1, 제2 비트라인 이퀄라이제이션 신호에 의해 상기 비트라인을 이퀄라이제이션하는 제7, 제8 엔모스형 트랜지스터와,
상기 제7, 제8 엔모스형 트랜지스터의 일측단부에 연결되어 상기 제1, 제2 비트라인 이퀄라이제이션 신호에 의해 프리차지전압으로 비트라인을 프리차지하는 제9, 제10 엔모스형 트랜지스터로 구성된 제1 프리차지부 및 제11, 제12 엔모스형 트랜지스터로 구성된 제2 프리차지부와,
칼럼 제어신호에 의해 상기 비트라인 센스앰프에 의해 센싱된 데이터를 입출력 라인에 선택적으로 전송하는 제13, 제14 엔모스형 트랜지스터로 구성된 제3 라인 연결부를 포함하여 구성된 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3 은 본 발명에 따른 비트라인 센스앰프의 회로도로써, 이에 도시된 바와 같이, 센스앰프 제어신호(RTO, /S)에 의해 비트라인(BL, /BL)에 실린 데이터를 센싱하는 크로스 커플드 연결된 제1, 제2 엔모스 트랜지스터(NM101, NM102) 및 제1, 제2 피모스 트랜지스터(PM101, PM102)로 구성된 센스앰프(10)와, 상기 센스앰프(10) 양측단부에 연결되어 비트라인 분리신호(BISH, BISL)에 의해 비트라인(BL, /BL)과 센스앰프(10)를 차단 또는 연결하는 제3, 제4 엔모스형 트랜지스터(NM103, NM104)로 구성된 제1 라인 연결부(20) 및 제5, 제6 엔모스형 트랜지스터(NM105, NM106)로 구성된 제2 라인 연결부(30)와, 상기 제1, 제2 라인 연결부(20, 30)의 일측단부에 각각 연결되어 비트라인 이퀄라이제이션 신호(BLEQH, BLEQL)에 의해 상기 비트라인(BL, /BL)을 이퀄라이제이션하는 제7, 제8 엔모스형 트랜지스터(NM107, NM108)와, 상기 제7, 제8 엔모스형 트랜지스터(NM107, NM108)의 일측단부에 연결되어 상기 비트라인 이퀄라이제이션 신호(BLEQH, BLEQL)에 의해 프리차지전압(VBLP)으로 비트라인(BL, /BL)을 프리차지하는 제9, 제10 엔모스형 트랜지스터(NM109, NM110)로 구성된 제1 프리차지부(40) 및 제11, 제12 엔모스형 트랜지스터(NM111, NM112)로 구성된 제2 프리차지부(50)와, 칼럼 제어신호(YI)에 의해 상기 센스앰프(10)에 의해 센싱된 데이터를 입출력 라인(IO, /IO)에 선택적으로 전송하는 제13, 제14 엔모스형 트랜지스터(NM113, NM114)로 구성된 제3 라인 연결부(60)를 포함하여 구성된다.
이와 같이 구성된 본 발명의 비트라인 센스앰프의 동작을 설명하면 다음과 같다.
먼저, 대기상태(standby)에서 워드라인(WL)의 전압은 접지전압이고 비트라인 이퀄라이제이션 신호(BLEQH, BLEQL)가 하이레벨이므로, 비트라인(BL, /BL)은 동일한 전압(VBLP)으로 프리차지 되어 있으며, 센스앰프 제어신호(RTO, /S)도 모두 프리차지전압(VBLP)로 프리차지 되어있다.
이어서, 비트라인 이퀄라이제이션 신호(BLEQL)가 로우 레벨이되어 비트라인(BL, /BL)이 프리차지 전압(VBLP)을 유지한 채 외부와는 단절된 플로우팅(bloating) 상태가 된다.
한편, 로우 디코더가 외부에서 입력된 로우 어드레스를 디코딩하여 워드라인 한 개를 선택하고 그 전압을 상승시킨다. 따라서, 선택된 워드라인에 연결된 셀의 전하가 해당 비트라인(BL)에 실리며 비트라인의 전압을 셀의 데이터에 따라 상승 또는 하강시키게 된다.
이때, 센스앰프 제어신호(RTO, /S)에 의해 비트라인 센스앰프(10)가 활성화되고 비트라인(BL, /BL)의 전압차를 증폭한다. 비트라인(BL, /BL)의 전압차가 어느 정도 벌어지면, 센스앰프 제어신호(RTO, /S)에 의해 비트라인 센스앰프(10)를 디스에이블 시켜 센싱 동작을 완료한다.
여기서, 워드라인을 도 2(f)에 도시된 바와 같이 짧은 시간동안 인에이블시켜, 센스앰프(10)에 데이터를 전달한 후, 로우 어드레스 스트로우브 신호(/RAS)가 인에이블 상태에 있더라도, 워드라인(WL)을 디스에이블시킨다.
이때, 비트라인(BL, /BL)을 센스앰프(10)와 분리시키기 위해 비트라인 분리신호(BISL)를 디스에이블시켜 제2 라인 연결부(30)를 턴오프 시킨다.
이어서, 비트라인 이퀄라이제이션 신호(BLEQL)를 인에이블시켜 비트라인(BL, /BL)을 프리차지한다.
한편, 센스앰프(10)는 센스앰프 제어신호(/S)에 의해 제어되기 때문에 로우 어드레스 스트로우브 신호(/RAS)가 인에이블되어 있는 동안에는 데이터를 유지하고 있다.
센싱 동작이 어느 정도 안정된 후 칼럼 디코더에 의해 디코딩된 칼럼 어드레스에 대응하는 데이터 버스의 제3 라인 연결부(60)를 턴온 시켜 센싱된 데이터를 데이터 버스에 실어서 외부에서 읽어낼 수 있도록 한다.
외부의 데이터를 써넣을 경우에는 데이터 버스의 전압이 어드레스에 의해 선택된 센스앰프를 강제적으로 반전시켜 원하는 데이터를 셀에 라이트 한다.
이와 같이 리드 또는 라이트 동작이 완료되면, 워드라인의 전압을 하강시켜 메모리 셀의 데이터를 저장 상태로 유지한다.
이어서, 다음의 리드 또는 라이트 동작에 대비하여 비트라인 이퀄라이제이션 신호(BLEQL)가 하이레벨이 되어 비트라인(BL, /BL)을 프리차지 전압(VBLP)으로 프리차지하기도 하고 비트라인(BL, /BL)을 쇼트(short) 시켜 이퀄라이제이션을 수행 하기도 하며, 이때, 센스앰프 제어신호(RTO, /S)도 프리차지 전압(VBLP)로 프리차지한다.
여기서, 워드라인(WL)이 디스에이블되는 DRAM 의 동작 조건은,
먼저, 메모리 셀 트랜지스터가 프리차지 상태에 게이트는 접지전압(GND)에, 드레인은 전원전압(VCC)에, 소오스는 프리차지전압(1/2VCC)에, 벌크는 백바이어스 전압(VBB)을 유지하게 되는데, 이때 게이트와 소오스의 전압차(VGS)는 프리차지 전압(1/2VCC)을 유지하는 조건과,
메모리 셀의 트랜지스터는 센스앰프가 인에이블된 상태에서, 게이트는 접지전압(GND)에, 드레인은 전원전압(VCC)에, 소오스는 접지전압(GND)에, 벌크는 백바이어스 전압(VBB)을 유지하게 되어 게이트와 소오스의 전압차(VGS)는 없게되며(0V), 드레인과 소오스의 전압차(VDS)는 전원전압(VCC)을 유지하는 조건이 있다.
비트라인(BL, /BL)의 전압은 워드라인(WL)이 인에이블 되어 있는 동안에는 하이 또는 로우 레벨로 벌어지게 되고, 나머지 로우 어드레스 스트로우브 신호(/RAS)가 인에이블되어 있는 동안에는 프리차지 전압(VBLP)으로 프리차지된다.
그런데, 상기 워드라인(WL)이 디스에이블되는 DRAM 의 두가지 동작 조건을 비교해 보면 워드라인이 디스에이블된 셀은 대부분의 DRAM 동작에서는 전자의 조건에 있고, 후자의 조건에 있는 경우는 매우 짧은 시간동안에 불과하다.
특정 로우 라인을 예를들어 64msec 동안 인에이블시킨다고 가정하면, 도 2(f)에 도시된 바와 같이, 워드라인(WL)이 인에이블되어 있는 구간, 기껏해야 수십 nano sec 정도에만 상기 후자의 동작 조건에 있게 되고, 나머지 구간에서는 비트라인이 프리차지되어 있는 전자의 동작 조건에 있게 된다.
따라서, 전자의 동작 조건에 기준으로 셀의 트랜지스터의 문턱전압을 결정할 수 있고, 이렇게 하면 종래 기술에 비해서 약 0.4V 정도 셀의 트랜지스터의 문턱전압을 낮출 수 있기 때문에 전류 소모를 줄이며, 동작시에 게이트 옥사이드(gate oxide)에 걸리는 전압을 낮출 수 있으므로 번인 전압을 낮출 수 있기 때문에 게이트 옥사이드의 두께를 낮출 수 있으므로 트랜지스터의 전류 구동능력을 증가시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 워드라인이 인에이블되는 구간을 매우 짧게 할 수 있도록 구성하여 전류 소모를 줄이고, 셀 트랜지스터의 문턱전압을 낮출 수 잇으며, 따라서 번인 전압을 낮출 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 센스앰프 제어신호에 의해 비트라인에 실린 데이터를 센싱하는 크로스 커플드 센스앰프와,
    상기 센스앰프 양측단부에 연결되어 제1, 제2 비트라인 분리신호에 의해 비트라인과 센스앰프를 차단 또는 연결하는 제1 라인 연결부 및 제2 라인 연결부와,
    상기 제1, 제2 라인 연결부의 일측단부에 각각 연결되어 제1, 제2 비트라인 이퀄라이제이션 신호에 의해 상기 비트라인을 이퀄라이제이션하는 제1, 제2 엔모스형 트랜지스터와,
    상기 제1, 제2 엔모스형 트랜지스터의 일측단부에 연결되어 상기 제1, 제2 비트라인 이퀄라이제이션 신호에 의해 프리차지전압으로 비트라인을 프리차지하는 제1 프리차지부 및 제2 프리차지부와,
    칼럼 제어신호에 의해 상기 비트라인 센스앰프에 의해 센싱된 데이터를 입출력 라인에 선택적으로 전송하는 제3 라인 연결부를 포함하되,
    상기 센스앰프가 동작하는 동안에 상기 워드 라인이 디스에이블 되고,
    상기 워드 라인이 디스에이블될 때 상기 제2 비트라인 분리신호는 디스에이블 되고, 상기 제2 비트 라인 이퀄라이제이션 신호는 인에이블 되는 것을 특징으로 하는 비트 라인 센스앰프.
  2. 상기 제 1 항의 비트라인 센스앰프에 있어서,
    워드라인이 로우 어드레스 스트로우부 신호가 인에이블 상태일 때 디스에이블 되는 것을 특징으로 하는 비트라인 센스앰프.
  3. 센스앰프 제어신호에 의해 비트라인에 실린 데이터를 센싱하는 크로스 커플드 센스앰프와, 상기 센스앰프 양측단부에 연결되어 제1, 제2 비트라인 분리신호에 의해 비트라인과 센스앰프를 차단 또는 연결하는 제1 라인 연결부 및 제2 라인 연결부와, 상기 제1, 제2 라인 연결부의 일측단부에 각각 연결되어 제1, 제2 비트라인 이퀄라이제이션 신호에 의해 상기 비트라인을 이퀄라이제이션하는 제1, 제2 엔모스형 트랜지스터와, 상기 제1, 제2 엔모스형 트랜지스터의 일측단부에 연결되어 상기 제1, 제2 비트라인 이퀄라이제이션 신호에 의해 프리차지전압으로 비트라인을 프리차지하는 제1 프리차지부 및 제2 프리차지부와, 칼럼 제어신호에 의해 상기 비트라인 센스앰프에 의해 센싱된 데이터를 입출력 라인에 선택적으로 전송하는 제3 라인 연결부를 포함하여 구성된 비트라인 센스앰프에 있어서,
    로우 어드레스 스트로우브 신호가 인에이블될 때, 제2 비트라인 이퀄라이제이션 신호와 제1 비트라인 분리신호가 디스에이블되고,
    워드라인이 디스에이블될 때, 제2 비트라인 이퀄라이제이션 신호는 인에이블되고, 제2 비트라인 분리신호는 디스에이블되고,
    로우 어드레스 스트로우브 신호가 디스에이블될 때, 제1, 제2 비트라인 분리신호가 인에이블되는 것을 특징으로 하는 비트라인 센스앰프.
  4. 상기 제 3 항의 비트라인 센스앰프에 있어서,
    워드라인이 로우 어드레스 스트로우부 신호가 인에이블 상태일 때 디스에이블 되는 것을 특징으로 하는 비트라인 센스앰프.
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