KR100431305B1 - 반도체 메모리 장치에서 제1 메모리 블록과 제2 메모리블록에 의해 공유되는 비트라인 센스앰프 회로 - Google Patents

반도체 메모리 장치에서 제1 메모리 블록과 제2 메모리블록에 의해 공유되는 비트라인 센스앰프 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에서 제1 메모리 블록과 제2 메모리 블록에 의해 공유되는 비트라인 센스앰프 회로에 관한 것으로서, 제1 노드와 제2 노드 사이의 전압차를 센싱해서 증폭하는 증폭부와, 상기 제1 메모리 블록의 비트라인과 해당 비트바라인이 각각 상기 제1 노드와 상기 제2 노드에 선택적으로 연결되도록 하는 제1 연결부와, 상기 제2 메모리 블록의 비트라인과 해당 비트바라인이 각각 상기 제1 노드와 상기 제2 노드에 선택적으로 연결되도록 하는 제2 연결부와, 웨이퍼 번인 모드에서 상기 제1 노드에 제1 비트라인 프리챠지 전압을 인가하고, 상기 제2 노드에 제2 비트라인 프리챠지 전압을 인가하는 비트라인 프리챠지부를 포함하는 것을 특징으로 한다. 이와 같은 본 발명의 구성에 의하면, 패키지 전에 웨이퍼 상태에서 충분한 번인을 할 수 있으므로 초기에 발생할 수 있는 불량을 걸러낼 수 있다. 따라서 패키지 수율을 향상시킬 수 있으므로 후공정의 비용을 줄일 수 있으며, 보다 신뢰성 있는 제품으로 웨이퍼 비즈니스를 할 수 있게 된다. 또한 후공정 이후 패키지 번인 테스트를 하는데 소요되는 시간을 줄일 수 있다.

Description

반도체 메모리 장치에서 제1 메모리 블록과 제2 메모리 블록에 의해 공유되는 비트라인 센스앰프 회로{A BITLINE SENSE AMPLIFIER WHICH IS SHARED BY FIRST MEMORY BLOCK AND SECOND MEMORY BLOCK IN A SEMICONDUCTOR MEMORY DEVICE}
본 발명은 센스앰프에 관한 것으로서, 특히 반도체 메모리 장치에서 제1 메모리 블록과 제2 메모리 블록에 의해 공유되는 비트라인 센스앰프 회로에 관한 것이다.
메모리 셀에 전하의 형태로 저장되어 있는 데이터를 센싱해서 증폭하는 센스 앰프(sense amplifier)는 도 1에 도시되어 있는 바와 같이 전체 반도체 칩 면적을 작게 하기 위하여 상위 메모리 블록(102)과 하위 메모리 블록(104)이 중간에 위치한 비트라인 센스앰프부(106)를 공유하는 구조를 가지고 있다. 센스앰프부(108)는 상위 메모리 블록(102)에 의해서만 소유되거나, 또는 상위 메모리 블록(102) 보다 위에 위치한 메모리 블록(도시되지 않음)과 상위 메모리 블록(102)에 의해 공유될 수 있다.
도 2는 도 1에서의 비트라인 센스앰프부(106)의 회로도이다. 도 1을 함께 참조하면서 도 2에 도시된 회로의 동작을 설명한다. 도 2의 회로에서 상위 메모리 블록(102)과 하위 메모리 블록(104) 중 어느 쪽이 센스앰프(106)를 사용할 지에 대한 결정은 제어신호(BISH, BISL)에 의해 이루어진다. 상위 메모리 블록(102)이 선택될 경우에는 NMOS 트랜지스터(Q22, Q23)를 턴온시키기 위해 제어신호(BISH)는 하이 레벨로, 상위 메모리 블록(102)을 등화시켜주는 NMOS 트랜지스터(Q21)를 턴오프시키기 위해 신호(BLEQ_H)는 로우 레벨로 된다. 이 때 상위 메모리 블록(102)의 비트라인(BL_H)과 비트바라인(BLB_H)은 각각 노드(SA)와 노드(SAB)에 연결되므로 상위 메모리 블록(102)의 데이터는 증폭부(202)에 전달되어 센싱된다. 이 때 신호(BISL)는 로우 레벨로 제어되어 NMOS 트랜지스터(Q26, Q27)가 턴오프되므로 하위 메모리 블록(104)은 증폭부(202)로부터 차단되고, 다음에 하위 메모리 블록(104)이 선택될 때를 대비하여 신호(BLEQ_L)를 하이 레벨로 제어하여 NMOS 트랜지스터(Q28)를 턴온시켜서 하위 메모리 블록(104)의 비트라인(BL_L)과 비트바라인(BLB_L)을 등화시킨다. 하위 메모리 블록(104)이 선택되는 경우에는 신호(BISH)가 로우 레벨로, 신호(BLEQ_H)가 하이 레벨로, 신호(BISL)가 하이 레벨로, 신호(BLEQ_H)가 로우 레벨로 제어되고, 이로써 NMOS 트랜지스터(Q26, Q27)를 통하여 하위 메모리 블록(104)의 데이터가 증폭부(202)에 전달되어 센싱된다.
NMOS 트랜지스터(Q24, Q25)로 구성된 비트라인 프리챠지 회로(204)는 증폭부(202)가 인에이블 상태가 아닐 때, 오동작을 방지하기 위해서 노드(SA, SAB)를 비트라인 프리챠지 전압(VBLP)으로 프리챠지시켜 준다. 증폭부(202)가 디스에이블 상태일 때는 비트라인 프리챠지 제어신호(BLP)가 하이로 되어 NMOS 트랜지스터(Q24, Q25)가 턴온되어 비트라인 프리챠지 전압(VBLP)이 노드(SA, SAB)에 전달되어 프리챠지 상태를 만들어준다.
일반적으로 반도체 장치의 불량 발생 확률은 초기 1000 시간 이내에 발생하는 비율이 가장 높고, 그 이후에는 반도체 장치의 수명이 다할 때까지 거의 일정한 것으로 알려져 있다. 반도체 생산에 있어서 번인(Burn-In) 공정은 일반적인 사용환경보다 가혹한 조건(예를 들어 온도 125℃, 사용전압보다 높은 전압) 하에서 수명 가속 시험(accelerated life test)을 통하여 일반적인 환경 하에서 보다 좀 더 빠르게 장치의 초기 불량을 검출해 낼 수 있도록 함으로써 출하 후에 발생할 수 있는 잠재 불량을 검출하기 위해 수행된다.
하지만 웨이퍼 비즈니스(wafer business)를 할 때는 패키지 상태에서의 번인 과정을 거치지 못함으로 그 제품에 대한 신뢰성이 떨어지게 된다. 따라서 웨이퍼상태에서 번인 과정을 거쳐서 불량이 발생한 다이(die)를 선별하여 패키지를 하게 되면 제품에 대한 신뢰성을 높일 수 있을 뿐만 아니라 패키지의 수율을 보다 높일 수 있게 되어 후공정에 드는 비용도 절약할 수 있다. 이러한 이유로 웨이퍼 번인 모드(wafer burn-in mode)가 필요하게 된다.
인접한 셀들간에 서로 상반되는 전압을 가해서 그 상호작용에 의해서 셀에 스트레스를 인가하므로써 웨이퍼 번인 모드를 수행할 수 있다. 이를 위해서는 모든 워드라인을 온시켜 놓고 모든 메모리 블록이 모든 비트라인 센스앰프부에 연결될 수 있도록 한 상태에서 비트라인을 통해 인접한 셀들간에 서로 다른 전압을 인가할 수 있어야 한다. 그러나 도 2에 도시된 센스앰프 회로(106)에서는 비트라인과 해당 비트바라인이 동시에 같은 전압을 가질 수밖에 없는 구조이므로, 상기와 같은 모드의 웨이퍼 번인을 수행할 수 없다.
도 3은 도 2의 센스앰프에 의해 상위 메모리 블록(102)에 인가되는 셀 스트레스(cell stress)의 일 예를 도시한 레이아웃도로서, 센스앰프부(106)와 센스앰프부(108)에 연결되어 있는 비트라인 프리챠지 전압(VBLP0, VBLP1)이 예를 들어 모두 접지 전압(VSS)인 경우이다. 웨이퍼 번인 모드에서 모든 워드라인(WL0, …, WL7)이 모두 턴온되어 있어 비트라인(BL)과 비트바라인(/BL)에 가해지는 전원 전압(VSS)이 모든 셀에 그대로 전달되고 있다. 이 때 항상 같은 전압이 비트라인 프리챠지 전압(VBLP)을 통하여 인가되기 때문에 서로 다른 전압을 인접한 셀에 인가할 수 없다.
한편 도 4는 도 2의 센스앰프에 의해 상위 메모리 블록(102)에 인가되는 셀스트레스의 다른 예를 도시한 레이아웃도로서, 센스앰프부(106)에 연결되어 있는 비트라인 프리챠지 전압(VBLP1)은 접지 전압(VSS)이고, 센스앰프부(108)에 연결되어 있는 비트라인 프리챠지 전압(VBLP0)은 전원 전압(VSS)이다. 서로 다른 비트라인 프리챠지 전압을 사용하는 비트라인 상호간에는 VBLP0, VBLP1의 전압차만큼 스트레스를 줄 수 있으나, 같은 비트라인 프리챠지 전압에 연결되어 있는 비트라인(BL)과 해당 비트바라인(/BL) 상호간에는 서로 동일한 비트라인 프리챠지 전압을 줄 수밖에 없으므로 스트레스를 줄 수 없다. 본 명세서에서 "해당 비트바라인"이란 어느 하나의 비트라인에 대해 인접한 2개의 비트바라인 중에서 같은 센스앰프에 연결되는 비트바라인을 가리키는 것으로 사용된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 제안된 것으로서, 상기와 같은 웨이퍼 번인 모드를 수행할 수 있는 비트라인 센스앰프부를 제공하는 것을 목적으로 한다.
도 1은 종래의 센스앰프 공유 구조를 도시한 블록도.
도 2는 도 1의 공유 센스앰프의 회로도.
도 3은 도 2의 센스앰프에 의해 상위 메모리 블록에 인가되는 셀 스트레스(cell stress)의 일 예를 도시한 레이아웃도.
도 4는 도 2의 센스앰프에 의해 상위 메모리 블록에 인가되는 셀 스트레스의 다른 예를 도시한 레이아웃도.
도 5는 본 발명의 일 실시예에 의한 비트라인 센스앰프의 회로도.
도 6은 도 5의 센스앰프에 의한 셀 스트레스의 일 예를 도시한 레이아웃도.
도 7은 도 5에 도시된 회로에 대한 제어신호 파형도.
이러한 목적을 이루기 위한 본 발명은 반도체 메모리 장치에서 제1 메모리 블록과 제2 메모리 블록에 의해 공유되는 비트라인 센스앰프 회로에 있어서, 제1 노드와 제2 노드 사이의 전압차를 센싱해서 증폭하는 증폭부와, 상기 제1 메모리 블록의 비트라인과 해당 비트바라인이 각각 상기 제1 노드와 상기 제2 노드에 선택적으로 연결되도록 하는 제1 연결부와, 상기 제2 메모리 블록의 비트라인과 해당 비트바라인이 각각 상기 제1 노드와 상기 제2 노드에 선택적으로 연결되도록 하는제2 연결부와, 웨이퍼 번인 모드에서 상기 제1 노드에 제1 비트라인 프리챠지 전압을 인가하고, 상기 제2 노드에 제2 비트라인 프리챠지 전압을 인가하는 비트라인 프리챠지부를 포함하는 것을 특징으로 한다.
이와 같은 본 발명의 구성에 의하면, 패키지 전에 웨이퍼 상태에서 충분한 번인을 할 수 있으므로 초기에 발생할 수 있는 불량을 걸러낼 수 있다. 따라서 패키지 수율을 향상시킬 수 있으므로 후공정의 비용을 줄일 수 있으며, 보다 신뢰성 있는 제품으로 웨이퍼 비즈니스를 할 수 있게 된다. 또한 후공정 이후 패키지 번인 테스트를 하는데 소요되는 시간을 줄일 수 있다.
상기 비트라인 프리챠지부는 게이트에 비트라인 프리챠지 제어신호가 인가되고 채널의 일단이 상기 제1 노드에 연결되고 채널의 타단에 제1 비트라인 프리챠지 전압이 인가되는 제1 NMOS 트랜지스터와, 게이트에 웨이퍼 번인 제어신호가 인가되고 채널의 일단이 상기 제1 NMOS 트랜지스터의 채널의 타단에 연결되고 채널의 타단에 제2 비트라인 프리챠지 전압이 인가되는 제2 NMOS 트랜지스터와, 게이트에 비트라인 프리챠지 제어신호가 인가되고 채널의 일단이 상기 제2 노드에 연결되고, 채널의 타단이 상기 제2 NMOS 트랜지스터의 채널의 타단에 연결되는 제3 NMOS 트랜지스터를 포함하여 구성될 수 있다.
웨이퍼 번인 모드에서 상기 제1 비트라인 프리챠지 전압은 전원 전압이고, 상기 제2 비트라인 프리챠지 전압은 접지 전압이다. 그리고 정상 모드에서 상기 제1 비트라인 프리챠지 전압과 상기 제2 비트라인 프리챠지 전압은 동일하다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다.
도 5는 본 발명의 일 실시예에 의한 비트라인 센스앰프의 회로도이다. 도 5에 도시되어 있는 바와 같이 비트라인 센스앰프 회로(500)는 증폭부(502)와 연결부(504, 506)와 비트라인 프리챠지부(508)를 구비하고 있다.
먼저 증폭부(502)는 주로 차동 증폭기로 구성되며 노드(SA)와 노드(SAB) 사이의 전압차를 센싱해서 증폭한다. 연결부(504)는 신호(BISH)의 제어에 따라 상위 메모리 블록의 비트라인(BL_H)과 해당 비트바라인(BLB_H)이 각각 노드(SA)와 노드(SAB)에 선택적으로 연결되도록 하고, 연결부(506)는 신호(BISL)의 제어에 따라 하위 메모리 블록의 비트라인(BL_L)과 해당 비트바라인(BLB_L)이 각각 노드(SA)와 노드(SAB)에 선택적으로 연결되도록 한다. 그리고 비트라인 프리챠지부(508)는 웨이퍼 번인 모드에서 노드(SA)에 제1 비트라인 프리챠지 전압(VBLP0)을 인가하고, 노드(SAB)에 제2 비트라인 프리챠지 전압(VBLP1)을 인가한다.
비트라인 프리챠지부(508)는 도 5에 도시되어 있는 바와 같이 3개의 NMOS 트랜지스터(Q54, Q55, Q59)에 의해 구성될 수 있다. 도 2에 도시된 비트라인 프리챠지부(204)와 비교할 때 NMOS 트랜지스터(Q59)가 더 포함되며, NMOS 트랜지스터(Q54, Q55)의 일단에 다른 비트라인 프리챠지 전압이 인가되는 점에서 구별된다. 신호(SAEQ)는 NMOS 트랜지스터(Q59)를 제어하는 신호이다. 먼저 NMOS 트랜지스터(Q54)에서 게이트에는 비트라인 프리챠지 제어신호(BLP)가 인가되고, 채널의 일단은 노드(SA)에 연결되고, 채널의 타단에는 제1 비트라인 프리챠지전압(VBLP0)이 인가된다. NMOS 트랜지스터(Q55)에서 게이트에는 비트라인 프리챠지 제어신호(BLP)가 인가되고, 채널의 일단은 노드(SAB)에 연결되고, 채널의 타단에는 제2 비트라인 프리챠지 전압(VBLP1)이 인가된다. 마지막으로 NMOS 트랜지스터(Q59)에서 게이트에는 웨이퍼 번인 제어신호(SAEQ)가 인가되고, 채널의 일단이 NMOS 트랜지스터(Q54)의 채널의 타단에 연결되고, 채널의 타단에 NMOS 트랜지스터(Q55)의 채널의 타단에 연결된다.
도 6은 도 5의 센스앰프(500)에 의한 셀 스트레스의 일 예를 도시한 레이아웃도로서, 전압(VBLP0)으로 전원 전압(VDD)이 사용되고 전압(VBLP1)으로 접지 전압(VSS)이 사용되는 경우이다. 도5를 함께 참조하면서 설명한다. 정상 모드에서는 신호(SAEQ)를 하이 레벨로 하여 센스앰프 회로(500)로 입력되는 비트라인 프리챠지 전압(VBLP0, VBLP1)을 등화시킨다. 이 때 비트라인 프리챠지 전압(VBLP0, VBLP1)이 인가되는 라인이 매우 길어져서 외부에서는 같은 레벨의 전압이 주어져도 실제 NMOS 트랜지스터(Q54, Q55)에 인가되는 전압이 다를 수 있는 문제를 해결하여 노드(SA)와 노드(SAB) 사이에 약간의 전압차도 발생하지 않는다. 즉, 신호(SAEQ)가 하이 레벨로 되어 NMOS 트랜지스터(Q59)가 턴온되어 있는 상태에서는 도 2의 회로와 동일하게 동작한다.
한편 웨이퍼 번인 모드에서는 신호(SAEQ)를 로우 레벨로 만들어 NMOS 트랜지스터(Q59)를 턴오프시킴으로써 전압(VBLP0)과 전압(VBLP1)이 분리된다. 웨이퍼 번인 모드에서 비트라인 프리챠지 제어신호(BLP), 신호(BISH, BISL)가 하이 레벨로 될 때 NMOS 트랜지스터(Q54)를 통해 전압(VBLP0)의 전원 전압(VDD)이 노드(SA)로전달되고, 이는 다시 상위 메모리 블록의 비트라인(BL_H)과 하위 메모리 블록의 비트라인(BL_L)으로 전달되어 해당 셀에 전달된다. 그리고 NMOS 트랜지스터(Q55)를 통해 전압(VBLP1)의 접지 전압(VSS)이 노드(SAB)로 전달되고, 이는 다시 상위 메모리 블록의 비트바라인(BLB_H)과 하위 메모리 블록의 비트바라인(BLB_L)으로 전달되어 해당 셀에 전달된다. 이와 같은 방법으로 도 6에 도시된 바와 같이 인접한 셀에 원하는 전압만큼의 스트레스를 원하는 시간만큼 인가할 수 있게 된다.
도 7은 도 5에 도시된 회로에 대한 제어신호 파형도로서, 웨이퍼 번인 모드에서의 신호 파형도이다. 도 5 및 도 6을 함께 참조하면서 설명한다. 도 7에 도시된 바와 같이 먼저 모든 워드라인(WL)을 턴온시킨다(S1). 다음에는 신호(BISH, BISL)를 하이 레벨로 보내 NMOS 트랜지스터(Q52, Q53, Q56, Q57)를 턴온시키고, 신호(BLEQ_H, BLEQ_L, SAEQ)를 로우 레벨로 보내 NMOS 트랜지스터(Q1, Q8, Q9)를 턴오프시킨다(S2). 다음에는 모든 신호(BLP)를 하이 레벨로 보내어 NMOS 트랜지스터(Q54, Q55)를 턴온시킨다(S3). 다음에는 T2 구간에서와 같이 전압(VBLP0, VBLP1)으로서 원하는 전압을 인가한다(S4). 원하는 전압 레벨까지 올라갈 때까지 기다린다. 다음에는 T3 구간에서와 같이 셀에 스트레스를 주고자 하는 시간 동안 지속적으로 상기 전압들을 인가한다(S5). 단계(S1, S2, S3)는 동시에 진행해도 된다. 이 때 각 장치별로 모든 신호들을 원하는 레벨까지 올리는데는 내부 구조, 온도, 전압, 공정에 따라 각각 상이할 것이므로 설계시 그 시간을 고려한다. 단계(S4)의 경우도 이와 같다.
여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.
이와 같은 본 발명의 구성에 의하면, 패키지 전에 웨이퍼 상태에서 충분한 번인을 할 수 있으므로 초기에 발생할 수 있는 불량을 걸러낼 수 있다. 따라서 패키지 수율을 향상시킬 수 있으므로 후공정의 비용을 줄일 수 있으며, 보다 신뢰성 있는 제품으로 웨이퍼 비즈니스를 할 수 있게 된다. 또한 후공정 이후 패키지 번인 테스트를 하는데 소요되는 시간을 줄일 수 있다.

Claims (4)

  1. 반도체 메모리 장치에서 제1 메모리 블록과 제2 메모리 블록에 의해 공유되는 비트라인 센스앰프 회로에 있어서,
    제1 노드와 제2 노드 사이의 전압차를 센싱해서 증폭하는 증폭부와,
    상기 제1 메모리 블록의 비트라인과 해당 비트바라인이 각각 상기 제1 노드와 상기 제2 노드에 선택적으로 연결되도록 하는 제1 연결부와,
    상기 제2 메모리 블록의 비트라인과 해당 비트바라인이 각각 상기 제1 노드와 상기 제2 노드에 선택적으로 연결되도록 하는 제2 연결부와,
    웨이퍼 번인 모드에서 상기 제1 노드에 제1 비트라인 프리챠지 전압을 인가하고, 상기 제2 노드에 제2 비트라인 프리챠지 전압을 인가하는 비트라인 프리챠지부를
    포함하는 것을 특징으로 하는 비트라인 센스앰프 회로.
  2. 제 1 항에 있어서,
    상기 비트라인 프리챠지부는
    게이트에 비트라인 프리챠지 제어신호가 인가되고 채널의 일단이 상기 제1 노드에 연결되고 채널의 타단에 제1 비트라인 프리챠지 전압이 인가되는 제1 NMOS 트랜지스터와,
    게이트에 웨이퍼 번인 제어신호가 인가되고 채널의 일단이 상기 제1 NMOS 트랜지스터의 채널의 타단에 연결되고 채널의 타단에 제2 비트라인 프리챠지 전압이 인가되는 제2 NMOS 트랜지스터와,
    게이트에 비트라인 프리챠지 제어신호가 인가되고 채널의 일단이 상기 제2 노드에 연결되고, 채널의 타단이 상기 제2 NMOS 트랜지스터의 채널의 타단에 연결되는 제3 NMOS 트랜지스터를
    포함하는 것을 특징으로 하는 비트라인 센스앰프 회로.
  3. 제 1 항에 있어서,
    상기 웨이퍼 번인 모드에서 상기 제1 비트라인 프리챠지 전압은 전원 전압이고, 상기 제2 비트라인 프리챠지 전압은 접지 전압인 것을 특징으로 하는 비트라인 센스앰프 회로.
  4. 제 1 항에 있어서,
    정상 모드에서 상기 제1 비트라인 프리챠지 전압과 상기 제2 비트라인 프리챠지 전압은 동일한 것을 특징으로 하는 비트라인 센스앰프 회로.
KR10-2002-0041229A 2002-07-15 2002-07-15 반도체 메모리 장치에서 제1 메모리 블록과 제2 메모리블록에 의해 공유되는 비트라인 센스앰프 회로 KR100431305B1 (ko)

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