KR20070036575A - 공유 비트라인 감지증폭기 구조를 가진 반도체 메모리 소자및 그 구동방법 - Google Patents

공유 비트라인 감지증폭기 구조를 가진 반도체 메모리 소자및 그 구동방법 Download PDF

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KR20070036575A
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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 공유 비트라인 감지증폭기 구조를 가진 반도체 메모리 소자 및 그 구동방법에 관한 것이다. 본 발명은 선택되지 않은 비트라인 쌍의 플로팅을 방지할 수 있는 공유 비트라인 감지증폭기 구조를 가진 반도체 메모리 소자 및 그 구동방법을 제공하는데 그 목적이 있다. 또한, 본 발명은 상기의 목적을 달성하면서 칩 면적의 증가를 최소화할 수 있는 공유 비트라인 감지증폭기 구조를 가진 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명은 공유 비트라인 감지증폭기 구조를 가지는 반도체 메모리 소자를 구현함에 있어서, 비트라인 프리차지부를 비트라인 분리부 바깥 쪽(셀 어레이 쪽)에 배치하였다. 따라서, 상부 및 하부 셀 어레이 모두에 대해 비트라인 프리차지부가 필요하므로 하나의 비트라인 감지증폭기에 대해 2개의 비트라인 프리차지부가 필요하다. 이 경우, 선택되지 않은 셀 어레이의 비트라인 쌍이 플로팅되는 것을 방지할 수 있다. 한편, 본 발명은 비트라인 프리차지부를 양단에 배치하는데 따르는 칩 면적 증가를 최소화하기 위하여 비트라인 프리차지 전압(VBLP)을 공급하는 메탈라인을 한쪽의 비트라인 프리차지부에만 두고, 비트라인 프리차지 전압(VBLP)을 공급하는 메탈라인이 존재하지 않는 다른 한쪽의 비트라인 프리차지부에는 상기 메탈라인으로부터 더미 비트라인과 활성 영역을 거쳐 공급하는 레이아웃을 제안한다.
공유, 비트라인 감지증폭기, 비트라인 이퀄라이즈 신호, 비트라인 프리차지 전압, 활성 영역, 더미 비트라인

Description

공유 비트라인 감지증폭기 구조를 가진 반도체 메모리 소자 및 그 구동방법{SEMICONDUCTOR MEMORY DEVICE HAVING SHARED BIT LINE SENSE AMPLIFIER SCHEME AND DRIVING METHOD THEREOF}
도 1은 공유 비트라인 감지증폭기 구조를 가진 DRAM 코어의 일부 구성을 나타낸 회로도.
도 2는 도 1의 레이아웃을 나타낸 도면.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 공유 비트라인 감지증폭기 어레이의 주변 구조를 나타낸 도면.
도 4는 도 3의 레이아웃을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
110: 상부 비트라인 이퀄라이즈/프리차지부
160: 하부 비트라인 이퀄라이즈/프리차지부
BLEQH: 상부 비트라인 이퀄라이즈 신호
BLEQL: 하부 비트라인 이퀄라이즈 신호
본 발명은 반도체 설계 기술에 관한 것으로, 특히 공유 비트라인 감지증폭기 구조를 가진 반도체 메모리 소자 및 그 구동방법에 관한 것이다.
DRAM으로 대표되는 대부분의 반도체 메모리 소자는 비트라인에 실린 미약한 데이터 신호를 감지하기 위하여 비트라인 감지증폭기를 사용하고 있다. 한편, 반도체 메모리 소자에서 메모리 셀이 모여 있는 코어 영역은 메모리 셀 어레이와 비트라인 감지증폭기 어레이가 컬럼 방향으로 반복적으로 배치되는 구조를 가진다. 즉, 하나의 비트라인 감지증폭기 어레이를 중심으로 그 상/하부에는 항상 메모리 셀 어레이가 존재하게 되고, 이에 비트라인 감지증폭기의 효율을 극대화하고 칩 면적을 줄이기 위하여 하나의 비트라인 감지증폭기가 그 상/하부의 메모리 셀 어레이에 공동으로 사용되는 공유 비트라인 감지증폭기 구조가 일반화되어 있다.
도 1은 공유 비트라인 감지증폭기 구조를 가진 DRAM 코어의 일부 구성을 나타낸 회로도이다.
도 1을 참조하면, 도시된 DRAM은 그 상부에 배치된 셀 어레이 0과 그 하부에 배치된 셀 어레이 1 중 연결된 블럭의 비트라인 쌍에 실린 데이터를 증폭하기 위한 비트라인 감지증폭기(30)와, 상부 비트라인 분리신호(BISH)에 응답하여 비트라인 감지증폭기(30)와 셀 어레이 0의 비트라인 쌍(BLU, BLbU)을 선택적으로 분리하기 위한 상부 비트라인 분리부(20)와, 하부 비트라인 분리신호(BISL)에 응답하여 비트 라인 감지증폭기(30)와 셀 어레이 1의 비트라인 쌍(BLD, BLbD)을 선택적으로 분리하기 위한 하부 비트라인 분리부(50)와, 비트라인 이퀄라이즈 신호(BLEQ)에 응답하여 셀 어레이 0의 비트라인 쌍(BLU, BLbU)을 이퀄라이즈 및 프리차지하기 위한 상부 비트라인 이퀄라이즈/프리차지부(10)와, 비트라인 이퀄라이즈 신호(BLEQ)에 응답하여 셀 어레이 1의 비트라인 쌍(BLD, BLbD)을 이퀄라이즈하기 위한 하부 비트라인 이퀄라이즈부(60)를 구비한다.
한편, 비트라인의 감지증폭 동작과는 직접적으로 관련된 회로는 아니지만, 컬럼 선택신호(CY)에 응답하여 연결된 비트라인 쌍(BL, BLb)과 세그먼트 데이터 버스 쌍(SIO, SIOb)을 선택적으로 연결하기 위한 컬럼 선택부(40)가 비트라인 감지증폭기(30)와 함께 상부 비트라인 분리부(20) 및 하부 비트라인 분리부(50) 사이에 배치된다.
여기서, 비트라인 감지증폭기(30)는 여러 가지 형태로 구현되고 있지만, 통상 풀업 전원라인(RTO 라인)과 비트라인 쌍(BL, BLb) 사이에 연결된 2개의 PMOS 트랜지스터와 풀다운 전원라인(Sb 라인)과 비트라인 쌍(BL, BLb) 사이에 연결된 2개의 NMOS 트랜지스터로 구성된다.
또한, 컬럼 선택부(40)는 컬럼 선택신호(CY)를 게이트 입력으로 하여 비트라인 쌍(BL, BLb)과 세그먼트 데이터 버스 쌍(SIO, SIOb)을 선택적으로 연결하기 위한 두 개의 NMOS 트랜지스터로 구성된다.
그리고, 상부 비트라인 분리부(20)는 상부 비트라인 분리신호(BISH)를 게이트 입력으로 하여 상부 비트라인 쌍(BLU, BLbU)과 비트라인 감지증폭기(30)를 연결 /분리하기 위한 NMOS 트랜지스터(m1, m2)로 구성된다.
또한, 하부 비트라인 분리부(50)는 하부 비트라인 분리신호(BISL)를 게이트 입력으로 하여 하부 비트라인 쌍(BLD, BLbD)과 비트라인 감지증폭기(30)를 연결/분리하기 위한 NMOS 트랜지스터(m5, m6)를 구비한다.
또한, 상부 비트라인 이퀄라이즈/프리차지부(10)는 비트라인 이퀄라이즈 신호(BLEQ)를 게이트 입력으로 하여 비트라인 쌍(BL, BLb)을 비트라인 프리차지 전압(VBLP, 통상 Vdd/2 레벨임)으로 프리차지하기 위한 NMOS 트랜지스터(m3, m4)와, 비트라인 이퀄라이즈 신호(BLEQ)를 게이트 입력으로 하여 상부 비트라인 쌍(BLU, BLbU)을 이퀄라이즈하기 위한 NMOS 트랜지스터(m0)가 구비된다.
그리고, 하부 비트라인 이퀄라이즈부(60)는 비트라인 이퀄라이즈 신호(BLEQ)를 게이트 입력으로 하여 하부 비트라인 쌍(BLD, BLbD)을 이퀄라이즈하기 위한 NMOS 트랜지스터(m7)가 구비된다.
프리차지 상태에서 비트라인 이퀄라이즈 신호(BLEQ), 하부 비트라인 분리신호(BISL), 상부 비트라인 분리신호(BISH)는 모두 논리레벨 하이 상태이므로, NMOS 트랜지스터 m0~m7은 모두 턴온된 상태를 유지하고 있다.
한편, 액티브 커맨드가 인가되어 셀 어레이 0이 선택되면, 상부 비트라인 분리신호(BISH)는 논리레벨 하이 상태를 유지하여 NMOS 트랜지스터 m1, m2는 턴온 상태를 유지하게 되고, 하부 비트라인 분리신호(BISL)는 논리레벨 로우로 비활성화되어 NMOS 트랜지스터 m5, m6이 턴오프 된다. 이때, 비트라인 이퀄라이즈 신호(BLEQ)는 논리레벨 로우로 비활성화되어 NMOS 트랜지스터 m0, m3, m4, m7이 턴오프된다.
다시 도 1의 구성을 살펴보면, 비트라인 쌍(BL, BLb)을 VBLP로 프리차지하기 위한 NMOS 트랜지스터(m3, m4)는 비트라인 감지증폭기(30)와 함께 상부 비트라인 분리부(20)과 하부 비트라인 분리부(50) 사이에 존재하고, 즉 하나의 프리차지부를 상부 및 하부 셀 어레이에서 공유하는 형태가 되고, 상부 비트라인 쌍(BLU, BLbU) 및 비트라인 쌍(BLD, BLbD) 각각을 이퀄라이즈하기 위한 NMOS 트랜지스터 m0 및 m7은 상부 비트라인 분리부(20) 및 하부 비트라인 분리부(50) 바깥쪽(셀 어레이 쪽)에 배치된다.
따라서, 상기와 같이 액티브 커맨드가 인가되어 셀 어레이 0이 선택되는 경우, 하부 비트라인 분리부(50)의 NMOS 트랜지스터(m5, m6)가 턴오프되기 때문에, 셀 어레이 1의 비트라인 쌍(BLD, BLbD)이 플로팅 상태가 되어 VBLP 레벨을 유지하지 못하게 되고, 이는 다음 프리차지 동작에서 시간적인 손실을 가져와 동작 마진을 떨어뜨리는 요인이 된다.
도 2는 도 1의 레이아웃을 나타낸 도면이다.
도 2에는 도 1의 비트라인 감지증폭기(30) 위쪽 부분의 레이아웃이 도시되어 있는데, 비트라인 프리차지 전압(VBLP)은 VBLP 메탈라인을 통해 비트라인 감지증폭기 어레이까지 공급되며, VBLP 메탈 콘택과 VBLP 비트라인 콘택을 거쳐 NMOS 트랜지스터 m3, m4의 접합으로 공급되어 셀 어레이 0 및 셀 어레이 1의 비트라인 쌍의 프리차지를 수행하도록 되어 있다.
한편, 셀 어레이 내의 셀 캐패시터의 스토리지 노드에 대한 상대전압으로 사용되는 셀 플레이트 전압(VCP)을 공급하게 되는데, VCP 콘택을 셀 어레이 내에 위 치시키기 어렵기 때문에 통상 비트라인 감지증폭기 어레이 영역에 VCP 콘택을 두고 셀 플레이트 전압(VCP)을 공급하게 된다. 종래에는 이러한 VCP 콘택을 양방향 모두 가지고 있어 칩 면적 증가 요인이 되고 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 선택되지 않은 비트라인 쌍의 플로팅을 방지할 수 있는 공유 비트라인 감지증폭기 구조를 가진 반도체 메모리 소자 및 그 구동방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 상기의 목적을 달성하면서 칩 면적의 증가를 최소화할 수 있는 공유 비트라인 감지증폭기 구조를 가진 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 연결된 비트라인 쌍에 실린 데이터를 증폭하기 위한 비트라인 감지증폭수단; 상부 비트라인 분리신호에 응답하여 상기 비트라인 감지증폭수단과 상부 셀 어레이의 비트라인 쌍을 선택적으로 분리하기 위한 상부 비트라인 분리수단; 하부 비트라인 분리신호에 응답하여 상기 비트라인 감지증폭수단과 하부 셀 어레이의 비트라인 쌍을 선택적으로 분리하기 위한 하부 비트라인 분리수단; 상기 상부 비트라인 분리수단과 상 기 상부 셀 어레이 사이에 제공되며, 상부 비트라인 이퀄라이즈 신호에 응답하여 상기 상부 셀 어레이의 비트라인 쌍을 비트라인 프리차지 전압으로 프리차지하기 위한 상부 비트라인 이퀄라이즈/프리차지수단; 및 상기 하부 비트라인 분리수단과 상기 하부 셀 어레이 사이에 제공되며, 하부 비트라인 이퀄라이즈 신호에 응답하여 상기 하부 셀 어레이의 비트라인 쌍을 상기 비트라인 프리차지 전압으로 프리차지하기 위한 하부 비트라인 이퀄라이즈/프리차지수단을 구비하는 반도체 메모리 소자가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 연결된 비트라인 쌍에 실린 데이터를 증폭하는 단계; 상부 비트라인 분리신호에 응답하여 비트라인 감지증폭기와 상부 셀 어레이의 비트라인 쌍을 선택적으로 분리하는 단계; 하부 비트라인 분리신호에 응답하여 상기 비트라인 감지증폭기와 하부 셀 어레이의 비트라인 쌍을 선택적으로 분리하는 단계; 상기 비트라인 감지증폭기와 분리된 상기 상부 셀 어레이의 비트라인 쌍을 상부 비트라인 이퀄라이즈 신호에 응답하여 비트라인 프리차지 전압으로 프리차지하는 단계; 및 상기 비트라인 감지증폭기와 분리된 상기 하부 셀 어레이의 비트라인 쌍을 하부 비트라인 이퀄라이즈 신호에 응답하여 비트라인 프리차지 전압으로 프리차지하는 단계를 포함하는 반도체 메모리 소자의 구동방법이 제공된다.
본 발명은 공유 비트라인 감지증폭기 구조를 가지는 반도체 메모리 소자를 구현함에 있어서, 비트라인 프리차지부를 비트라인 분리부 바깥 쪽(셀 어레이 쪽)에 배치하였다. 따라서, 상부 및 하부 셀 어레이 모두에 대해 비트라인 프리차지부가 필요하므로 하나의 비트라인 감지증폭기에 대해 2개의 비트라인 프리차지부가 필요하다. 이 경우, 선택되지 않은 셀 어레이의 비트라인 쌍이 플로팅되는 것을 방지할 수 있다. 한편, 본 발명은 비트라인 프리차지부를 양단에 배치하는데 따르는 칩 면적 증가를 최소화하기 위하여 비트라인 프리차지 전압(VBLP)을 공급하는 메탈라인을 한쪽의 비트라인 프리차지부에만 두고, 비트라인 프리차지 전압(VBLP)을 공급하는 메탈라인이 존재하지 않는 다른 한쪽의 비트라인 프리차지부에는 상기 메탈라인으로부터 더미 비트라인과 활성 영역을 거쳐 공급하는 레이아웃을 제안한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 공유 비트라인 감지증폭기 어레이의 주변 구조를 나타낸 도면이다.
도 3을 참조하면, 본 실시예에 따른 반도체 메모리 소자는, 그 상부에 배치된 셀 어레이 0과 그 하부에 배치된 셀 어레이 1 중 연결된 비트라인 쌍에 실린 데이터를 증폭하기 위한 비트라인 감지증폭부(130)와, 상부 비트라인 분리신호(BISH)에 응답하여 비트라인 감지증폭부(130)와 셀 어레이 0의 비트라인 쌍(BLU, BLbU)을 선택적으로 분리하기 위한 상부 비트라인 분리부(120)와, 하부 비트라인 분리신호(BISL)에 응답하여 비트라인 감지증폭부(130)와 셀 어레이 1의 비트라인 쌍(BLD, BLbD)을 선택적으로 분리하기 위한 하부 비트라인 분리부(150)와, 상부 비트라인 분리부(120)와 셀 어레이 0 사이에 제공되며, 상부 비트라인 이퀄라이즈 신호 (BLEQH)에 응답하여 셀 어레이 0의 비트라인 쌍(BLU, BLbU)을 비트라인 프리차지 전압(VBLP)으로 프리차지하기 위한 상부 비트라인 이퀄라이즈/프리차지부(110)와, 하부 비트라인 분리부(150)와 셀 어레이 1 사이에 제공되며, 하부 비트라인 이퀄라이즈 신호(BLEQL)에 응답하여 셀 어레이 1의 비트라인 쌍(BLD, BLbD)을 비트라인 프리차지 전압(VBLP)으로 프리차지하기 위한 하부 비트라인 이퀄라이즈/프리차지부(160)를 구비한다.
한편, 비트라인의 감지증폭 동작과는 직접적으로 관련된 회로는 아니지만, 컬럼 선택신호(CY)에 응답하여 연결된 비트라인 쌍(BL, BLb)과 세그먼트 데이터 버스 쌍(SIO, SIOb)을 선택적으로 연결하기 위한 컬럼 선택부(140)가 비트라인 감지증폭기(130)와 함께 상부 비트라인 분리부(120) 및 하부 비트라인 분리부(150) 사이에 배치된다.
여기서, 비트라인 감지증폭기(130)는 여러 가지 형태로 구현되고 있지만, 풀업 전원라인(RTO 라인)과 비트라인 쌍(BL, BLb) 사이에 연결된 2개의 PMOS 트랜지스터와 풀다운 전원라인(Sb 라인)과 비트라인 쌍(BL, BLb) 사이에 연결된 2개의 NMOS 트랜지스터로 구현한다.
또한, 컬럼 선택부(140)는 컬럼 선택신호(CY)를 게이트 입력으로 하여 비트라인 쌍(BL, BLb)과 세그먼트 데이터 버스 쌍(SIO, SIOb)을 선택적으로 연결하기 위한 두 개의 NMOS 트랜지스터로 구성된다.
그리고, 상부 비트라인 분리부(120)는 상부 비트라인 분리신호(BISH)를 게이트 입력으로 하여 상부 비트라인 쌍(BLU, BLbU)과 비트라인 감지증폭기(130)를 연 결/분리하기 위한 NMOS 트랜지스터(m11, m12)로 구성된다.
또한, 하부 비트라인 분리부(150)는 하부 비트라인 분리신호(BISL)를 게이트 입력으로 하여 하부 비트라인 쌍(BLD, BLbD)과 비트라인 감지증폭기(130)를 연결/분리하기 위한 NMOS 트랜지스터(m13, m14)를 구비한다.
또한, 상부 비트라인 이퀄라이즈/프리차지부(110)는 상부 비트라인 이퀄라이즈 신호(BLEQH)를 게이트 입력으로 하여 상부 비트라인 쌍(BLU, BLbU)을 비트라인 프리차지 전압(VBLP, 통상 Vdd/2 레벨임)으로 프리차지하기 위한 NMOS 트랜지스터(m9, m10)와, 상부 비트라인 이퀄라이즈 신호(BLEQH)를 게이트 입력으로 하여 상부 비트라인 쌍(BLU, BLbU)을 이퀄라이즈하기 위한 NMOS 트랜지스터(m8)가 구비된다.
그리고, 하부 비트라인 이퀄라이즈/프리차지부(160)는 하부 비트라인 이퀄라이즈 신호(BLEQL)를 게이트 입력으로 하여 하부 비트라인 쌍(BLD, BLbD)을 비트라인 프리차지 전압(VBLP)으로 프리차지하기 위한 NMOS 트랜지스터(m16, m17)와, 하부 비트라인 이퀄라이즈 신호(BLEQL)를 게이트 입력으로 하여 하부 비트라인 쌍(BLD, BLbD)을 이퀄라이즈하기 위한 NMOS 트랜지스터(m15)가 구비된다.
원래 비트라인 이퀄라이즈 신호(BLEQ)는 블럭 어드레스 신호로 로우 관련 제어신호를 생성하는 X-홀 영역에서 생성하는데, 액티브 커맨드 인가시 선택되는 셀 어레이에 대한 정보를 가지는 블럭 선택신호를 이용하여 생성한다. 따라서, 하부 블럭 선택신호와 상부 블럭 선택신호를 이용하여 상부 비트라인 이퀄라이즈 신호(BLEQH)와 하부 비트라인 이퀄라이즈 신호(BLEQL)를 생성할 수 있다.
프리차지 상태에서 상부 비트라인 이퀄라이즈 신호(BLEQH), 하부 비트라인 이퀄라이즈 신호(BLEQL), 하부 비트라인 분리신호(BISL), 상부 비트라인 분리신호(BISH)는 모두 논리레벨 하이 상태이므로, NMOS 트랜지스터 m8~m17은 모두 턴온된 상태를 유지하고 있다. 즉, 상부 비트라인 쌍(BLU, BLbU)과 하부 비트라인 쌍(BLD, BLbD)이 모두 비트라인 프리차지 전압(VBLP)으로 프리차지되고 있다.
한편, 액티브 커맨드가 인가되어 셀 어레이 0이 선택되면, 상부 비트라인 분리신호(BISH)는 논리레벨 하이 상태를 유지하여 NMOS 트랜지스터 m11, m12는 턴온 상태를 유지하게 되고, 하부 비트라인 분리신호(BISL)는 논리레벨 로우로 비활성화되어 NMOS 트랜지스터 m13, m14가 턴오프 된다. 이때, 상부 비트라인 이퀄라이즈 신호(BLEQH)는 논리레벨 로우로 비활성화되어 NMOS 트랜지스터 m8, m9, m10이 턴오프되고, 하부 비트라인 이퀄라이즈 신호(BLEQL)는 논리레벨 하이 상태를 유지하여 NMOS 트랜지스터 m15, m16, m17이 턴오프 상태를 유지한다.
즉, 액티브 커맨드가 인가되어 셀 어레이 0이 선택되면, 비트라인 감지증폭기(30)의 상부 비트라인 쌍(BLU, BLbU)에 대한 감지 동작이 수행되고, 비트라인 감지증폭기(30)와 하부 비트라인 쌍(BLD, BLbD)은 분리된다.
그런데, 이처럼 비트라인 감지증폭기(30)와 하부 비트라인 쌍(BLD, BLbD)이 분리되는 경우에도 하부 비트라인 이퀄라이즈 신호(BLEQL)에 제어받는 하부 비트라인 이퀄라이즈/프리차지부(160)가 인에이블 되어 있기 때문에 하부 비트라인 쌍(BLD, BLbD)은 플로팅되지 않고 계속하여 VBLP 레벨을 유지할 수 있다.
이와 반대로, 셀 어레이 1이 선택되는 경우에도 선택되지 않은 셀 어레이 0의 비트라인 쌍(BLU, BLbU)은 플로팅되지 않고 계속하여 VBLP 레벨을 유지하게 된 다.
도 4는 도 3의 레이아웃을 나타낸 도면이다.
도 4를 참조하면, 우선 상부 비트라인 이퀄라이즈 신호(BLEQL)를 인가받는 NMOS 트랜지스터 m8, m9, m10의 게이트를 T자 형태로 배치하여 공유하도록 하였으며, 하부 비트라인 이퀄라이즈 신호(BLEQL)를 인가받는 NMOS 트랜지스터 m15, m16, m17의 게이트 역시 T자 형태로 배치하여 공유하도록 하였다. 이처럼 3개의 NMOS 트랜지스터의 게이트를 공유시킴으로써 트랜지스터의 수 증가에 따른 면적 증가를 최소화할 수 있다.
한편, 상부 비트라인 이퀄라이즈/프리차지부(110) 및 하부 비트라인 이퀄라이즈/프리차지부(160)에 각각 비트라인 프리차지 전압(VBLP)을 공급함에 있어서, 별도의 메탈라인을 두지 않고, 더미 비트라인과 활성 영역을 이용하여 공급하는 방식을 채택하였다.
도 4를 참조하면, 먼저 셀 플레이트 전압(VCP) 콘택을 비트라인 감지증폭기 어레이 영역의 상부에만 배치하였다. 또한, VCP 콘택이 존재하지 않는 비트라인 감지증폭기 어레이 영역의 하부에는 비트라인 프리차지 전압(VBLP)을 공급하기 위한 VBLP 메탈라인을 배치하고, VBLP 비트라인 콘택을 통해 하부 비트라인 이퀄라이즈/프리차지부(160)의 NMOS 트랜지스터 m16, m17의 접합으로 VBLP를 인가할 수 있도록 하였다. 한편, 비트라인 감지증폭기 어레이 영역의 상부에는 비트라인 프리차지 전압(VBLP)을 공급하기 위한 VBLP 메탈라인을 별도로 배치하지 않았으며, 하부의 VBLP 메탈라인으로부터 비트라인 감지증폭기 어레이 영역의 일측 가장자리에 위치 하는 더미 비트라인(비트라인 감지증폭기 보호용)과, 더미 비트라인의 반대쪽 끝부분에 위치한 VBLP 비트라인 콘택과 연결된 활성 영역을 통해 상부 비트라인 이퀄라이즈/프리차지부(110)의 NMOS 트랜지스터 m9, m10의 접합으로 VBLP를 인가할 수 있도록 하였다. 그리고, 비트라인 감지증폭기 어레이의 끝부분의 비트라인 쌍의 모양을 같은 형태로 가져가기 위하여 VBLP 비트라인 콘택을 한쪽에만 위치하도록 하였다.
상기와 같은 레이아웃에 따라 상기 도 3의 회로를 구현하면, 종래기술(도 1 참조)에 비해 트랜지스터의 수가 증가함에도 불구하고, 회로 면적의 증가를 억제할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 트랜지스터는 입력 신호 및 출력 신호의 활성화 레벨에 따라 그 종류가 다르게 구현되어야 할 것이다.
또한, 전술한 실시예에서 예시된 레이아웃은 상하 방향 또는 좌우 방향을 바꾸는 경우에도 같은 효과를 기대할 수 있다.
전술한 본 발명은 칩의 면적 증가를 최소화하면서 선택되지 않은 비트라인 쌍이 플로팅되는 것을 방지할 수 있으며, 이로 인하여 다음 프리차지시까지 그 비트라인 쌍이 안정된 프리차지 레벨을 유지할 수 있어 동작 마진을 확보할 수 있다.

Claims (11)

  1. 연결된 비트라인 쌍에 실린 데이터를 증폭하기 위한 비트라인 감지증폭수단;
    상부 비트라인 분리신호에 응답하여 상기 비트라인 감지증폭수단과 상부 셀 어레이의 비트라인 쌍을 선택적으로 분리하기 위한 상부 비트라인 분리수단;
    하부 비트라인 분리신호에 응답하여 상기 비트라인 감지증폭수단과 하부 셀 어레이의 비트라인 쌍을 선택적으로 분리하기 위한 하부 비트라인 분리수단;
    상기 상부 비트라인 분리수단과 상기 상부 셀 어레이 사이에 제공되며, 상부 비트라인 이퀄라이즈 신호에 응답하여 상기 상부 셀 어레이의 비트라인 쌍을 비트라인 프리차지 전압으로 프리차지하기 위한 상부 비트라인 이퀄라이즈/프리차지수단; 및
    상기 하부 비트라인 분리수단과 상기 하부 셀 어레이 사이에 제공되며, 하부 비트라인 이퀄라이즈 신호에 응답하여 상기 하부 셀 어레이의 비트라인 쌍을 상기 비트라인 프리차지 전압으로 프리차지하기 위한 하부 비트라인 이퀄라이즈/프리차지수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    컬럼 선택신호에 응답하여 연결된 비트라인 쌍과 세그먼트 데이터 버스 쌍을 선택적으로 연결하기 위한 컬럼 선택수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 상부 비트라인 이퀄라이즈/프리차지수단은,
    상기 상부 비트라인 이퀄라이즈 신호를 게이트 입력으로 하며, 상기 상부 셀 어레이의 비트라인 쌍과 비트라인 프리차지 전압단 사이에 각각 접속된 제1 및 제2 NMOS 트랜지스터와,
    상기 상부 비트라인 이퀄라이즈 신호를 게이트 입력으로 하며, 상기 상부 셀 어레이의 비트라인 쌍 사이에 접속된 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 하부 비트라인 이퀄라이즈/프리차지수단은,
    상기 하부 비트라인 이퀄라이즈 신호를 게이트 입력으로 하며, 상기 하부 셀 어레이의 비트라인 쌍과 상기 비트라인 프리차지 전압단 사이에 각각 접속된 제4 및 제5 NMOS 트랜지스터와,
    상기 하부 비트라인 이퀄라이즈 신호를 게이트 입력으로 하며, 상기 하부 셀 어레이의 비트라인 쌍 사이에 접속된 제6 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 상부 비트라인 분리수단은,
    상기 상부 비트라인 분리신호를 게이트 입력으로 하여 상기 상부 셀 어레이의 비트라인 쌍과 상기 비트라인 감지증폭수단을 연결/분리하기 위한 제7 및 제8 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 하부 비트라인 분리수단은,
    상기 하부 비트라인 분리신호를 게이트 입력으로 하여 상기 하부 셀 어레이의 비트라인 쌍과 상기 비트라인 감지증폭수단을 연결/분리하기 위한 제9 및 제10 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제4항에 있어서,
    상기 제1 및 제2 NMOS 트랜지스터의 게이트와 제3 NMOS 트랜지스터의 게이트 는 레이아웃 상으로 T자 형태로 공유되는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제4항에 있어서,
    상기 제4 및 제5 NMOS 트랜지스터의 게이트와 제6 NMOS 트랜지스터의 게이트는 레이아웃 상으로 T자 형태로 공유되는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제4항에 있어서,
    상기 비트라인 이퀄라이즈 전압은 비트라인 프리차지 전압 공급용 메탈라인과 그와 연결된 제1 비트라인 콘택을 통해 상기 제4 및 제5 NMOS 트랜지스터의 공통 접합으로 인가되는 것을 특징으로 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 비트라인 이퀄라이즈 전압은 상기 비트라인 프리차지 전압 공급용 메탈라인과 연결된 콘택을 통해 연결된 더미 비트라인과, 상기 더미 비트라인의 반대쪽 끝부분에 위치한 제2 비트라인 콘택과 연결된 활성 영역을 통해 상기 제1 및 제2 NMOS 트랜지스터의 공통 접합으로 인가되는 것을 특징으로 반도체 메모리 소자.
  11. 연결된 비트라인 쌍에 실린 데이터를 증폭하는 단계;
    상부 비트라인 분리신호에 응답하여 비트라인 감지증폭기와 상부 셀 어레이의 비트라인 쌍을 선택적으로 분리하는 단계;
    하부 비트라인 분리신호에 응답하여 상기 비트라인 감지증폭기와 하부 셀 어레이의 비트라인 쌍을 선택적으로 분리하는 단계;
    상기 비트라인 감지증폭기와 분리된 상기 상부 셀 어레이의 비트라인 쌍을 상부 비트라인 이퀄라이즈 신호에 응답하여 비트라인 프리차지 전압으로 프리차지하는 단계; 및
    상기 비트라인 감지증폭기와 분리된 상기 하부 셀 어레이의 비트라인 쌍을 하부 비트라인 이퀄라이즈 신호에 응답하여 비트라인 프리차지 전압으로 프리차지하는 단계
    를 포함하는 반도체 메모리 소자의 구동방법.
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* Cited by examiner, † Cited by third party
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