JP2011165311A - エッジ・ダミーメモリセル・ブロックを除去した半導体メモリ装置 - Google Patents

エッジ・ダミーメモリセル・ブロックを除去した半導体メモリ装置 Download PDF

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Abstract

【課題】エッジ・ダミーメモリセル・ブロックを除去したオープン・ビットライン構造の半導体メモリ装置を提供する。
【解決手段】メモリセル配列を含むメモリセル・ブロックと、一つ以上の第１センスアンプを具備し、それぞれの第１センスアンプは、第１ビットライン、第１相補ビットライン及び第１サイズの第１トランジスタを有する第１増幅回路を具備するエッジ・センスアンプ・ブロックと、一つ以上の第２センスアンプを具備し、それぞれの第２センスアンプは、第２ビットライン、第２相補ビットライン、及び前記第１サイズと互いに異なる第２サイズの第２トランジスタを有する第２増幅回路を具備するセントラル・センスアンプ・ブロックと、エッジ・センスアンプ・ブロックと電気的に連結され、少なくとも１つのキャパシタを含むキャパシタ・ブロックと、を具備する。
【選択図】 図１

Description

本発明は、半導体メモリ装置に係り、特にエッジ・ダミーメモリセル・ブロックを除去した半導体メモリ装置に関する。
一般的に、半導体メモリ装置は、メモリセルの構造によって、二つ以上のタイプに分類され、また、ビットライン・センスアンプ（ＢＬＳＡ）の構造によって、二つ以上のタイプに分類することができる。例えば、半導体装置は、メモリセルの構造によって、８Ｆ２や６Ｆ２などに分類が可能であり、また半導体装置は、ビットライン・センスアンプの構造によって、オープン（open）ＢＬＳＡとフォールデッド（folded）ＢＬＳＡとに分類することができる。
半導体装置の集積化を向上させるために、チップサイズを縮小させることが必要である。例えば、メモリセルの構造によれば、６Ｆ２タイプの集積度が、８Ｆ２に比べてさらに高く、ＢＬＳＡの構造によれば、フォールデッドＢＬＳＡの集積度が、オープンＢＬＳＡに比べてさらに高い。しかし、６Ｆ２タイプのメモリセルの構造が採用される場合には、フォールデッドＢＬＳＡは適用されず、オープンＢＬＳＡだけが適用可能である。しかし、オープンＢＬＳＡが適用される場合、オープンＢＬＳＡの構造上、メモリ装置内にダミーセル・ブロックをさらに備えねばならないが、このようなダミーセル・ブロックは、半導体装置の集積度を低下させるという問題が生じる。
特開平０５−４１０８１号公報 特開平１０−５５６７３号公報 特開２００４−６２９９７号公報
本発明の技術的課題は、ダミーセル・ブロックによる集積度低下の問題を改善できる半導体メモリ装置を提供することにある。
本発明の一実施形態によるオープン・ビットライン（open bit-line）・メモリ構造を有する半導体メモリ装置は、メモリセル配列を含むメモリセル・ブロック；一つ以上の第１センスアンプを具備し、それぞれの第１センスアンプは、第１ビットライン、第１相補ビットライン、及び第１サイズの第１トランジスタを有する第１増幅回路を具備するエッジ・センスアンプ・ブロック；一つ以上の第２センスアンプを具備し、それぞれの第２センスアンプは、第２ビットライン、第２相補ビットライン、及び前記第１サイズと互いに異なる第２サイズの第２トランジスタを有する第２増幅回路を具備するセントラル・センスアンプ・ブロック；前記エッジ・センスアンプ・ブロックと電気的に連結され、少なくとも１つのキャパシタを含むキャパシタ・ブロック；を具備することを特徴とする。
一方、本発明の他の実施形態によるオープン・ビットライン・メモリ構造を有する半導体メモリ装置は、エッジ・メモリセル・ブロックの第１メモリセル配列と連結される第１センスアンプを具備し、前記第１センスアンプは、第１電源信号と連結された第１均等化回路を含むエッジ・センスアンプ・ブロック；前記エッジ・メモリセル・ブロックの第２メモリセル配列と連結される第２センスアンプを具備し、前記第２センスアンプは、第２電源信号と連結された第２均等化回路を含むセントラル・センスアンプ・ブロック；前記第１電源信号及び第２電源信号を発し、前記第１電源信号と前記第２電源信号とをそれぞれ互いに異なる経路を介して、前記第１均等化回路及び前記第２均等化回路に提供する電源発生装置；を具備することを特徴とする。
一方、本発明のさらに他の実施形態による半導体メモリ装置は、アレイ・ブロックを具備し、前記アレイ・ブロックは、多数個のメモリセル・ブロック、多数個のセンスアンプ・ブロック及び一つ以上のキャパシタ・ブロックを含み、前記多数個のメモリセル・ブロックは、前記アレイ・ブロックのエッジに位置するエッジ・メモリセル・ブロックと、前記アレイ・ブロックの内部に位置する一つ以上のセントラル・メモリセル・ブロックと、を含み、前記多数個のセンスアンプ・ブロックは、前記キャパシタ・ブロックと前記エッジ・メモリセル・ブロックとの間に位置するエッジ・センスアンプ・ブロックと、前記エッジ・メモリセル・ブロックとセントラル・メモリ・ブロックとの間に位置するセントラル・センスアンプ・ブロックと、を含むことを特徴とする。
一方、本発明のさらに他の実施形態によるオープン・ビットライン・メモリ構造を有する半導体メモリ装置は、アレイ・ブロックのエッジに配され、第１ビットラインと第２ビットラインとの間に連結される第１センスアンプを含む第１センスアンプ・ブロック；前記アレイ・ブロックの内側に配され、第３ビットラインと第４ビットラインとの間に連結される第２センスアンプを含む第２センスアンプ・ブロック；前記第１ビットライン及び第２ビットラインのうち少なくとも１本のビットラインに連結されるキャパシタを含むキャパシタ・ブロック；前記第１センスアンプ・ブロックと前記第２センスアンプ・ブロックとの間に配され、前記第１ビットライン及び第２ビットラインのうち少なくとも１本のビットラインと、前記第３ビットライン及び第４ビットラインのうち少なくとも１本のビットラインとを電気的に連結させるバランス・スイッチ・ブロック；を具備することを特徴とする。
一方、本発明の実施形態による半導体メモリ装置を製造する方法は、キャパシタ・ブロック、エッジ・センスアンプ・ブロック、エッジ・メモリセル・ブロック、セントラル・センスアンプ・ブロック及びセントラル・メモリセル・ブロックを含む回路ブロックを提供する段階と、前記基板のエッジに、前記キャパシタ・ブロックを配する段階と、前記基板の内側に、前記セントラル・センスアンプ・ブロック及びセントラル・メモリセル・ブロックを配する段階と、前記エッジ・センスアンプ・ブロック及びエッジ・メモリセル・ブロックを、前記キャパシタ・ブロックと前記セントラル・センスアンプ・ブロックとの間に配する段階と、を含み、前記エッジ・センスアンプ・ブロックは、第１サイズを有する第１トランジスタを含む第１増幅回路を具備し、前記セントラル・センスアンプ・ブロックは、前記エッジ・センスアンプ・ブロックと実質的に同じレイアウト構造を有し、前記第１サイズと互いに異なる第２サイズを有する第２トランジスタを含む第２増幅回路を具備し、前記第２増幅回路内の前記第２トランジスタの位置は、前記第１増幅回路内の前記第１トランジスタの位置に対応することを特徴とする。
本発明の実施形態による半導体メモリ装置のブロック図。 図１の半導体メモリ装置の一具現例を示した回路図。 図２のキャパシタ・ブロックを具現する一例を示す半導体配置設計（layout）の平面図。 キャパシタ・ブロックを具現する一例を示す半導体配置設計（layout）の断面図。 図１の半導体メモリ装置の一具現例をさらに詳細に示した回路図。 図１の半導体メモリ装置の一具現例をさらに詳細に示した回路図。 第１センスアンプ内の増幅回路と第２センスアンプ内の増幅回路とのトランジスタのサイズを異ならせた回路図。 第１センスアンプ内の増幅回路と第２センスアンプ内の増幅回路とのトランジスタのサイズを異ならせたことによる特性を示すグラフ。 センスアンプ・ブロック内のカラム選択回路のトランジスタ・サイズを異ならせた詳細回路図。 本発明の他の実施形態による半導体メモリ装置を示す回路図。 図７の半導体メモリ装置にスイッチ手段が備わる一例を示すブロック図。 図８の第１プリチャージ電圧発生器の一例を示す回路図。 図８の第２プリチャージ電圧発生器の一例を示す回路図。 図８の半導体メモリ装置の第１プリチャージ電圧発生部の他の具現例を示す図。 均等化回路に連結される第２キャパシタ・ブロックを具備する半導体メモリ装置の一具現例を示す回路図。 図１０Ａの第２キャパシタ・ブロックによる効果を示すグラフ。 第２キャパシタ・ブロックを具現するための半導体配置設計の一例を示す図。 図１１Ａの第２キャパシタ・ブロックを具現するレイアウトの断面図。 第１プリチャージ電圧発生部及び第２プリチャージ電圧発生部並びに第２キャパシタ・ブロックを含む半導体メモリ装置を示す回路図。 本発明の他の実施形態による半導体メモリ装置のブロック図。 図１３の半導体メモリ装置に備わる１つのメモリアレイを示すブロック図。 図１４の半導体メモリ装置を具現する一例を示す回路図。 バランス・スイッチ・ブロックの具体的な具現例を示す回路図。 バランス・スイッチ・ブロックの具体的な具現例を示す回路図。 バランス・スイッチ・ブロックの具体的な具現例を示す回路図。 制御信号の波形を示す波形図。 ビットラインの電圧レベルを示す波形図。
本発明、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付した図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同一参照符号は、同一部材を示す。
図１は、本発明の実施形態による半導体メモリ装置のブロック図である。
図１を参照すれば、本発明の実施形態による半導体メモリ装置１０は、複数個のメモリセル・ブロック１１０，１２０，１３０と、複数個のセンスアンプ・ブロック２１０，２２０，２３０とを具備する。複数個のメモリセル・ブロック１１０，１２０，１３０と複数個のセンスアンプ・ブロック２１０，２２０，２３０とは、互いに交互に配される。エッジに配されるセンスアンプ・ブロック（エッジ・センスアンプ・ブロック２１０，２３０）と、内部に配されるセンスアンプ・ブロック（セントラル・センスアンプ・ブロック２２０）とは、互いに異なる構造を有することができる。セントラル・センスアンプ・ブロック２２０は、エッジ以外の領域に配されると定義される。また、エッジ・センスアンプ・ブロック２１０，２３０に隣接してキャパシタ・ブロック３１０，３２０が配される。
図１には、半導体メモリ装置１０に備わる１つのアレイ・ブロックだけ例示されているが、図１に図示されているように、１つのアレイ・ブロックは、複数個のメモリセル・ブロック１１０，１２０，１３０、複数個のセンスアンプ・ブロック２１０，２２０，２３０、及びキャパシタ・ブロック３１０，３２０を具備できる。図１には図示されていないが、半導体メモリ装置１０は、多数個のアレイ・ブロックを具備できる。また、半導体メモリ装置１０で、ダミーセル・ブロック（図示せず）が除去される場合、ビットラインＢＬと相補ビットラインＢＬＢとの間に、キャパシタンスの不均衡が発生しうるが、キャパシタ・ブロック３１０，３２０は、かようなキャパシタンス不均衡を補償するために、半導体メモリ装置１０内に配される。
図２は、図１の半導体メモリ装置の一具現例を示した回路図である。
図２を参照すれば、それぞれのセンスアンプ・ブロック２１０，２２０，２３０は、多数のセンスアンプ（ＳＡ）を含むことができ、それぞれのキャパシタ・ブロック３１０，３２０は、多数のキャパシタを含むことができる。キャパシタは、ビットラインＢＬと相補ビットラインＢＬＢとの間のキャパシタンス不均衡を防止するために配され、バランスキャパシタ（balance capacitor）ということができる。また、それぞれのメモリセル・ブロック１１０，１２０，１３０は、多数のメモリセル配列を含む。
多数のセンスアンプそれぞれは、キャパシタ及び／またはメモリセル配列に連結される。例えば、一部のセンスアンプは、両方向でメモリセル（memory cell）と連結されうる。または、一部のセンスアンプは、一方向でメモリセルと連結され、他の一方向でキャパシタと連結される。アレイ・ブロック内に多数個のセンスアンプ・ブロックが配され、センスアンプ・ブロックのうちエッジ・センスアンプ・ブロック（例えば、左側エッジ及び右側エッジにそれぞれ配される２つのセンスアンプ・ブロック、２１０，２３０に備わるセンスアンプは、キャパシタと連結される。
キャパシタ・ブロック３１０，３２０と連結されたセンスアンプ・ブロック２１０，２３０のセンスアンプは、キャパシタ・ブロック３１０，３２０と連結されていないセンスアンプ・ブロック２２０のセンスアンプと半導体配置設計（layout）上、サイズが異なりうる。例えば、キャパシタ・ブロック３１０，３２０と連結されたセンスアンプ・ブロック２１０，２３０に備わるセンスアンプのサイズが、キャパシタ・ブロック３１０，３２０と連結されていないセンスアンプ・ブロック２２０に備わるセンスアンプのサイズよりさらに大きくなる。図１及び図２では、いずれか１つのアレイ・ブロックで、キャパシタ・ブロック３１０，３２０と連結されていないセンスアンプ・ブロックが一つだけが図示されているが、実際、キャパシタ・ブロック３１０，３２０と連結されていない２つ以上のセンスアンプ・ブロックが、１つのアレイ・ブロックに備えてもよい。
図３Ａ及び図３Ｂは、図２のキャパシタ・ブロックを具現する一例を示す半導体配置設計の平面図及び断面図である。図３Ａ及び図３Ｂでは、説明の便宜上、図２に図示されたいずれか１つのキャパシタ・ブロックだけ図示されている。
図３Ａを参照すれば、キャパシタ・ブロック３１０は、多数個のランディング・パッド（ＬＰ：landing pad）３１１を配し、その上に、多数のダミー（dummy）ストレージポリ（ＳＰ：storage poly-silicon）３１２ａ，３１２ｂ及びストレージポリ（ＳＰ）３１３を配することによって具現されうる。また、ビットライン（ＢＬ０，ＢＬ１）３１４Ａ，３１４ｂがダミーＳＰ右側に位置しうる。例えば、キャパシタ・ブロック３１０に備わるキャパシタ３１５は、ダミーＳＰ間に位置しうる。
図３Ｂを参照すれば、ダミーＳＰ ３１２ａ，３１２ｂ及びＳＰ ３１３の下に、ランディング・パッド（ＬＰ）３１６ａ，３１６ｂ，３１６ｃが位置する。ダミーＳＰ ３１２ａ，３１２ｂ間に位置したＳＰ ３１３は、ランディング・パッド３１６ｂ上に位置し、ベリード・コンタクト（ＢＣ：buried contact）３１７は、ランディング・パッド３１６ｂの下に位置する。ベリード・コンタクト（ＢＣ）３１７は、セルフアラインド・コンタクト（ＳＡＣ：self aligned contact）３１８上に位置し、そのセルフアラインド・コンタクトの他方には、ダイレクト・コンタクト（ＤＣ：direct contact）３１９が、セルフアラインド・コンタクト３１８上に位置する。ビットライン（ＢＬ０）３１４Ａは、ダイレクト・コンタクト（ＤＣ）３１９と連結されてダイレクト・コンタクト３１９上に位置する。本発明の一実施形態によれば、アレイ・ブロックのエッジに位置するダミーセルが除去され、ビットライン３１４Ａと連結されたＳＰ ３１３は、ダミーセルの構造によって形成されるキャパシタ容量を代替する均等（balance）の役割を行う。
図４Ａ及び図４Ｂは、図１の半導体メモリ装置の一具現例をさらに詳細に示した回路及びレイアウトを示す図である。
図４Ａを参照すれば、キャパシタ・ブロック３１０の脇に位置したエッジ・センスアンプ・ブロック（第１センスアンプ・ブロック）２１０は、多数のセンスアンプ２１０＿１，２１０＿ｍを具備する。いずれか１つのメモリセル・ブロック、例えば、第１メモリセル・ブロック（ＭＢ１）１１０は、多数のメモリセル配列１１０＿１，１１０＿１，…，１１０＿ｎ−１，１１０＿ｎを具備する。セントラル・センスアンプ・ブロック（第２センスアンプ・ブロック）２２０は、多数のセンスアンプ２２０＿１，…，２２０＿ｍを具備する。第１センスアンプ・ブロック２１０それぞれのセンスアンプ、例えば、ｍ番目のセンスアンプ（ＳＡｍ）２１０＿ｍは、ビットライン２１４ａと、相補ビットライン２１４ｂとを含み、また、ｍ番目のセンスアンプ２１０＿ｍは、ビットライン２１４ａと相補ビットライン２１４ｂとの間に連結されるＰＭＯＳ増幅回路（ＰＭＯＳ ＳＡ）２１１ａ、カラム（column）選択回路２１２、ＮＭＯＳ増幅回路（ＮＭＯＳ ＳＡ）２１１ｂ及び均等化（equalizing）回路２１３を具備する。
一方、相補ビットライン２１４ｂは、均等化のためのキャパシタ３１０＿ｍと連結される。ビットライン２１４ａは、第１メモリセル・ブロック１１０のいずれか１つのメモリ配列、例えば、（ｎ−１）番目のメモリ配列１１０＿ｎ−１と連結される。メモリ配列１１０＿ｎ−１は、多数のメモリセルを含む。一方、第２センスアンプ・ブロック２２０それぞれのセンスアンプ、例えば、ｍ番目のセンスアンプ（ＳＢｍ）２２０＿ｍは、ビットライン２２４ａと相補ビットライン２２４ｂとを含み、また、ｍ番目のセンスアンプ２２０＿ｍは、ビットライン２２４ａと相補ビットライン２２４ｂとの間に連結されるＰＭＯＳ増幅回路（ＰＭＯＳ ＳＡ）２２１ａ、カラム選択回路２２２、ＮＭＯＳ増幅回路（ＮＭＯＳ ＳＡ）２２１ｂ及び均等化回路２２３を具備する。
一方、相補ビットライン２２４ｂは、第１メモリセル・ブロックのいずれか１つのメモリセル配列、例えば、ｎ番目のメモリセル配列１１０＿ｎと連結される。ビットライン２２４ａ、他のメモリセル・ブロック（例えば、第１メモリセル・ブロックの右側に位置するメモリセル・ブロック；図示せず）のメモリセル配列と連結される。第１センスアンプ・ブロック２１０と第２センスアンプ・ブロック２２０とは、第１メモリセル・ブロック１１０を基準に対称構造である。図４Ａのように、ビットライン２１４ａと相補ビットライン２１４ｂとが、センスアンプ・ブロック２１０＿ｍのＰＭＯＳ増幅回路及びＮＭＯＳ増幅回路を基準に両方向に位置する場合、通常、オープン・ビットライン・センスアンプ・メモリ構造という。
ビットライン２１４ａと相補ビットライン２１４ｂとの均等化時、並びにプリチャージ（pre-charge）時に、ビットライン２１４ａと相補ビットライン２１４ｂとの電圧がＶＢＬ電圧（例えば、メモリセル配列電圧の１／２）になるのに必要な時間（ｔＲＰ）は、キャパシタンスが不均衡である場合と均衡である場合とで差が発生しうる。例えば、エッジのダミーセル・ブロックが除去された場合（不均衡である場合）には、エッジのダミーセル・ブロックが存在する場合（均衡である場合）より、ｔＲＰがさらに遅延され、モリ動作の特性上の損失（loss）が発生しうる。エッジ・ダミーセル・ブロックの除去に係わる、ビットライン２１４ａと相補ビットライン２１４ｂとの不均衡（imbalance）を防止するために、第１センスアンプ・ブロック２１０に備わるセンスアンプ２１０＿ｍの相補ビットライン２１４ｂを、キャパシタブロック３１０のキャパシタ３１０＿ｍと連結する。
一方、ほとんどの半導体工程では、工程上の偏差が生じる。すなわち、キャパシタを具現するにあたり、キャパシタのキャパシタンスが、ビットラインに形成されるキャパシタンスと均等ではない場合が発生しうる。均等ではない場合、均等な場合に比べて、プリチャージ時に、ｔＲＰ特性の損失が発生しうる。これに対する改善として、第１センスアンプ・ブロック２１０に備わるセンスアンプ２１０＿ｍに備わる多数のトランジスタのうち少なくとも１つのトランジスタのサイズを、第２センスアンプ・ブロック２２０に備わるセンスアンプ２２０＿ｍのトランジスタ・サイズと異なるように具現できる。
図４Ａには、その一例として、第１センスアンプ・ブロック２１０のセンスアンプ２１０＿ｍに備わる均等化回路（equalizing circuit）２１３のトランジスタ・サイズを、第２センスアンプ・ブロック２２０に備わるセンスアンプ２２０＿ｎの均等化回路（equalizing circuit）２２３のトランジスタ・サイズと異なるように具現した例が図示されている。望ましくは、第１センスアンプ・ブロック２１０の均等化回路２１３に備わるトランジスタのサイズを、第２センスアンプ・ブロック２２０の均等化回路２２３に備わるトランジスタのサイズよりさらに大きく具現できる。トランジスタ・サイズをさらに大きくすることにより、第１センスアンプ・ブロック２１０の均等化回路２１３の駆動能力を向上させる。または、第１センスアンプ・ブロック２１０の均等化回路２１３に備わるトランジスタのスレショルド電圧のレベルが、第２センスアンプ・ブロック２２０の均等化回路２２３に備わるトランジスタのスレショルド電圧のレベルより小さい値を有するようにする。
図４Ｂは、第１センスアンプ・ブロック２１０の均等化回路２１３に備わるトランジスタ（ａ）を具現する一例と、第２センスアンプ・ブロック２２０の均等化回路２２３に備わるトランジスタ（ｂ）を具現するレイアウトの一例を示している。前述のように、均等化回路２１３のトランジスタ（ａ）のサイズが、均等化回路２２３のトランジスタ（ｂ）のサイズより大きく具現でき、図４Ｂには、その一例として、均等化回路２１３のトランジスタ（ａ）が、均等化回路２２３のトランジスタ（ｂ）の２倍のサイズを有する一例が図示されている。第１センスアンプ・ブロック２１０と、第２センスアンプ・ブロック２２０とに備わる各種トランジスタのサイズを異なるように具現する場合、図４Ｂに図示されたレイアウトと同一、または類似した方式を利用してサイズを設定できる。
図５Ａ及び図５Ｂは、第１センスアンプ内の増幅回路と第２センスアンプ内の増幅回路とのトランジスタのサイズを異ならせた回路図、及びこれによる特性を示すグラフの一例である。図５Ａでは、説明の便宜上、第１センスアンプ・ブロック２１０に備わる第ｍセンスアンプ２１０＿ｍ、及び第２センスアンプ・ブロック２２０に備わる第ｍセンスアンプ２２０＿ｍのみ図示されている。
図５Ａの回路図で、ビットライン２１４ａと相補ビットライン２１４ｂは、チャージ・シェアリング（charge sharing）動作によって、その電圧レベルが互いに同一になる。しかし、ビットライン２１４ａと相補ビットライン２１４ｂとのキャパシタンスに不均衡があり、所定のｔＲＰによって、プリチャージがなされる場合、ビットライン２１４ａと相補ビットライン２１４ｂとのチャージ・シェアリングによる電圧レベルと、ＶＢＬレベルとの偏差（deviation）は、均衡化された場合の偏差よりさらに大きくなる。この場合、次のアクティブ命令（active command）によるビットラインとセルノードとのチャージ・シェアリング時、ビットラインと相補ビットラインとの電圧差（ｄｅｌ ＶＢＬ）は、偏差が小さいか、あるいは発生しない均衡化された場合より小さくなる。すなわち、第１センスアンプ・ブロック２１０と第２センスアンプ・ブロック２２０のｄｅｌ ＶＢＬとに差が発生しうる。第１センスアンプ・ブロック２１０のｄｅｌ ＶＢＬが小さくなれば、第１センスアンプ・ブロック２１０のセンスアンプ２１０＿ｍのＰＭＯＳ増幅回路２１１ａとＮＭＯＳ増幅回路２１１ｂとの感知増幅能が低下しうる。
これを補償するために、第１センスアンプ・ブロック２１０に備わるセンスアンプ２１０＿ｍのＰＭＯＳ増幅回路２１１ａと、ＮＭＯＳ増幅回路２１１ｂとのサイズを、第２センスアンプ・ブロック２２０に備わるセンスアンプ２２０＿ｍのＰＭＯＳ増幅回路２２１ａと、ＮＭＯＳ増幅回路２２１ｂとのサイズより大きくする。例えば、第１センスアンプ・ブロック２１０のＰＭＯＳ増幅回路２１１ａに備わるトランジスタのサイズを、第２センスアンプ・ブロック２２０のＰＭＯＳ増幅回路２２１ａに備わるトランジスタのサイズより大きくする。また、第１センスアンプ・ブロック２１０のＮＭＯＳ増幅回路２１１ｂに備わるトランジスタのサイズを、第２センスアンプ・ブロック２２０のＮＭＯＳ増幅回路２２１ｂに備わるトランジスタのサイズより大きくする。
一方、ＰＭＯＳ増幅回路２１１ａ及びＮＭＯＳ増幅回路２１１ｂそれぞれは、半導体工程時、トランジスタのスレショルド電圧Ｖｔｈの差（variation）が発生しうる。このようなスレショルド電圧Ｖｔｈの差は、増幅回路の感知能力の低下をもたらすことがある。すなわち、スレショルド電圧Ｖｔｈ差が減れば、感知増幅能は上昇する。従って、スレショルド電圧Ｖｔｈの差を減らすための方法が必要である。例えば、感知増幅器のトランジスタ・サイズを拡大させる方法を介して、スレショルド電圧Ｖｔｈ偏差を減らすことによって、感知増幅能を増大させ、不均衡による偏差及びそれによるｄｅｌ ＶＢＬ損失（loss）による感知増幅能低下を補償できる。
図５Ｂの（ａ）は、増幅回路のサイズによって、不一致（Ｍ／Ｍ：miss match）減少、及びそれによるｄｅｌ ＶＢＬゲインの変化を示すグラフである。感知増幅器内のトランジスタのゲート幅が、グラフ上の横軸上にＲｅｆ、Ｗ２Ｘ、Ｗ３Ｘ、Ｗ４Ｘのように、基準サイズ対比で１倍、２倍、３倍、４倍と増加することによって、ｄｅｌ ＶＢＬゲインが縦軸の０、１６、２３、２７のように増加するところを示している。図５Ｂの（ｂ）は、図５Ａ上の第１センスアンプ・ブロック２１０のセンスアンプ２１０＿ｍで、第１保存容量装置（balance capacitor）３１０＿ｍと連結された相補ビットライン２１４ｂの総キャパシタ容量Ｃｂａｌと、メモリセル・ブロック１１０のメモリセル配列１１０＿ｎ−１に連結されたビットライン２１４ａの総キャパシタ容量Ｃｂｌとの比率によって、ｄｅｌ ＶＢＬ損失を示すグラフである。図５Ａのセンスアンプ２１０＿ｍの増幅回路２１１ａ，２１１ｂのトランジスタのゲートサイズを２倍（Ｗ２Ｘ）とする場合のゲインが、１６ｍＶでるとき、アルファ（α）だけの、ビットライン２１４ａと相補ビットライン２１４ｂとの不一致（miss match）に係わるｄｅｌ ＶＢＬのマージン（margin）を確保することができることを示している。
図６は、センスアンプ・ブロック内のカラム選択回路のトランジスタのサイズを異ならせた詳細回路図の一例である。図６でも、説明の便宜上、第１センスアンプ・ブロック２１０に備わる第ｍセンスアンプ２１０＿ｍ、及び第２センスアンプ・ブロック２２０に備わる第ｍセンスアンプ２２０＿ｍのみ図示されている。
第１センスアンプ・ブロック２１０のセンスアンプ２１０＿ｍは、均等化回路２１３及びＰＭＯＳ増幅回路２１１ａ，ＮＭＯＳ増幅回路２１１ｂだけではなく、カラム選択回路２１２をさらに含むことができる。第１センスアンプ・ブロック２１０に備わるセンスアンプ２１０＿ｍの駆動能力を向上させるために、センスアンプ２１０＿ｍに備わるカラム選択回路２１２内のトランジスタのサイズを、第２センスアンプ・ブロック２２０に備わるセンスアンプ２２０＿ｍのカラム選択回路２２２内のトランジスタのサイズより拡大させることができる。これにより、第１センスアンプ・ブロック２１０の感知増幅能が向上する。
図７は、本発明の他の実施形態による半導体メモリ装置を示す回路図である。
もしビットライン２１４ａと相補ビットライン２１４ｂとのキャパシタンスの不均衡があれば、不均衡が発生した第１センスアンプ・ブロック２１０を、所定回数にかけてアクセスする場合、プリチャージ電圧のレベルに影響を及ぼしうる。これにより、その後第２センスアンプ・ブロック２２０をアクセスするとき、第２センスアンプ・ブロック２２０に対して、ｔＲＰ特性の損失が発生しうる。従って、これを防止するために、図７のように、第１センスアンプ・ブロック２１０に提供されるプリチャージ電圧（例えば、第１プリチャージ電圧ＶＢＬ１）と、第２センスアンプ・ブロック２２０に提供されるプリチャージ電圧（例えば、第２プリチャージ電圧ＶＢＬ２）とが互いに分離される。このために、前記第１プリチャージ電圧ＶＢＬ１を発生させるプリチャージ電圧発生部（第１プリチャージ電圧発生部）４１０と、第２プリチャージ電圧ＶＢＬ２を発生させるプリチャージ電圧発生部（第２プリチャージ電圧発生部）４２０とが半導体メモリ装置１０内にそれぞれ備わるようにする。
半導体メモリ装置１０内に備わる多数のアレイ・ブロックそれぞれは、各アレイ・ブロックごとに、２つの第１センスアンプ・ブロック２１０，２３０が存在する。これにより、２＊（アレイ・ブロックの個数）に該当する第１プリチャージ電圧ＶＢＬ１が発生する。もし同じプリチャージ電圧発生部で発生した第１プリチャージ電圧ＶＢＬ１が、あらゆるアレイ・ブロックに共通に提供される場合、半導体メモリ装置１０内に、１つの第１プリチャージ電圧発生部４１０のみ備わりうる。一方、少なくとも２つのアレイ・ブロックが、互いに異なる経路を介して、第１プリチャージ電圧ＶＢＬ１を提供されたり、またはいずれか１つのアレイ・ブロックに備わる２つの第１センスアンプ・ブロック２１０，２３０が、互いに異なる経路を介して、第１プリチャージ電圧ＶＢＬ１を提供される場合には、半導体メモリ装置１０内に、多数個の第１プリチャージ電圧発生部４１０が備わりうる。
図７に図示されているように、第１プリチャージ電圧発生部４１０は、第１プリチャージ電圧ＶＢＬ１を発生させ、これを半導体メモリ装置１０内に備わるセンスアンプ・ブロックのうち、第１センスアンプ・ブロック２１０，２３０に提供する。また、第２プリチャージ電圧発生部４２０は、第２プリチャージ電圧ＶＢＬ２を発生させ、これを半導体装置１０内に備わるセンスアンプ・ブロックのうち、第２センスアンプ・ブロック２２０，２４０に提供する。図７に図示されたキャパシタ・ブロック（第１キャパシタ・ブロック）３１０，３２０は、アレイ・ブロック内のエッジに位置する第１センスアンプ・ブロック２１０，２３０にそれぞれ連結される。すなわち、第１センスアンプ・ブロック２１０，２３０と第２センスアンプ・ブロック２２０，２４０は、互いに異なる経路を介して、それぞれ第１プリチャージ電圧ＶＢＬ１及び第２プリチャージ電圧ＶＢＬ２を受信し、第１プリチャージ電圧ＶＢＬ１と第２プリチャージ電圧ＶＢＬ２とは、互いに異なる電圧レベルを有するか、あるいは互いに同じレベルを有することができる。
図８は、図７の半導体メモリ装置にスイッチ手段が備わる一例を示すブロック図である。
図８に図示されているように、第１プリチャージ電圧発生部４１０と、第２プリチャージ電圧発生部４２０とを電気的に連結するためのスイッチ手段４３０が、半導体メモリ装置１０にさらに備わりうる。例えば、第１プリチャージ電圧発生部４１０で発生する第１プリチャージ電圧ＶＢＬ１の伝達経路と、第２プリチャージ電圧発生部４２０で発生する第２プリチャージ電圧ＶＢＬ２の伝達経路とは、スイッチ手段４３０によって電気的に連結されうる。スイッチ手段４３０は、所定のスイッチ制御信号によって、オン／オフが制御され、スイッチ制御信号は、プリチャージ命令（precharge ＣＭＤ）に同期された信号でありうる。
これにより、プリチャージ命令に応答して、所定の時間の間、スイッチ手段４３０をオフにしたり、プリチャージ区間に該当する時間の間、スイッチ手段４３０をオフにできる。これは、プリチャージ遂行時、第１プリチャージ電圧ＶＢＬ１と第２プリチャージ電圧ＶＢＬ２とが互いに影響を及ぼすことを防止し、プリチャージ動作が終了した後には、スイッチ手段４３０をオンにすることによって、第１プリチャージ電圧ＶＢＬ１と第２プリチャージ電圧ＶＢＬ２とを互いに連結させ、第１プリチャージ電圧発生部４１０をディセーブルさせることによって、不要な電流の消費を防止する。
図９Ａ及び図９Ｂは、図８の第１プリチャージ電圧発生器及び第２プリチャージ電圧発生器の一例を示す回路図である。図９Ａ及び図９Ｂに図示されているように、第１プリチャージ電圧発生部４１０及び第２プリチャージ電圧発生部４２０は、それぞれレファレンス部、比較部及びドライバ部を具備できる。図９Ａでは、第１プリチャージ電圧発生部４１０がレファレンス部４１１、比較部４１２及びドライバ部４１３を具備する一例が図示されており、また図９Ｂでは、第２プリチャージ電圧発生部４２０がレファレンス部４２１、比較部４２２及びドライバ部４２３を具備する一例が図示されている。また、第１プリチャージ電圧発生部４１０のイネーブルを制御するための一つ以上のスイッチ４１５，４１６が、第１プリチャージ電圧発生部４１０にさらに備わりうる。また、第２プリチャージ電圧発生部４２０のイネーブルを制御するための一つ以上のスイッチ４２５が第２プリチャージ電圧発生部４２０にさらに備わりうる。
第１プリチャージ電圧発生部４１０の比較部４１２の応答時間（response time）を向上させようとする場合、第１プリチャージ電圧発生部４１０のサイズを、第２プリチャージ電圧発生部４２０のサイズより大きくできる。例えば、第１プリチャージ電圧発生部４１０に備わる比較器４１２のサイズを、第２プリチャージ電圧発生部４２０に備わる比較器４２２のサイズより大きくする。または、第１プリチャージ電圧発生部４１０に備わる比較器４１２のタイプを、第２プリチャージ電圧発生部４２０に備わる比較器４２２のタイプと互いに異なるようにすることができる。図９Ａ及び図９Ｂでは、比較器４１２，４２２がいずれも差動ソース増幅器（differential source amplifier）形態に具現されたところを例示している。比較器のタイプとして、ラッチ状の比較器（図示せず）は、差動ソース増幅器タイプに比べて、応答時間を短縮させることができ、これにより、第１プリチャージ電圧発生部４１０に備わる比較器４１２をラッチ状の比較器で具現できる。
一方、第１プリチャージ電圧発生部４１０の駆動能力を向上させるために、前述のように、一つ以上のスイッチ４１５，４１６が、第１プリチャージ電圧発生部４１０にさらに備わりうる。例えば、電源電圧によってスイッチングされるスイッチ４１６以外に、他のスイッチ４１５が、第１プリチャージ電圧発生部４１０にさらに備わりうる。スイッチ４１５は、第１センスアンプ・ブロック２１０，２３０が活性化されるときにオンになるようにし、第１センスアンプ・ブロック２１０，２３０が非活性化のときは、電流消費を防止するために、オフになることが望ましい。このために、スイッチ４１５は、プリチャージ情報（pre-charge info）またはブロック情報（block info）に応答して、スイッチングされる。すなわち、プリチャージ情報によって、所定のプリチャージ区間の間、スイッチ４１５がオンになるようにし、またはブロック情報によって、第１センスアンプ・ブロック２１０，２３０がプリチャージされる場合にオンになる。
図９Ｃは、図８の半導体メモリ装置１０で、第１プリチャージ電圧発生部の他の具現例を示す図である。図９Ａ及び図９Ｂに図示されているように、第１プリチャージ電圧発生部４１０は、ドライバ部４１３を具備でき、またドライバ部４１３は、図９Ｃに示さているように、第１センスアンプ・ブロック２１０，２３０それぞれに対応して分離・配置されうる。または、ドライバ部４１３は、第１センスアンプ・ブロック２１０，２３０それぞれに備わるセンスアンプそれぞれに対応して分離・配置されうる。図９Ｃでは、ドライバ部４１３がセンスアンプそれぞれに対応して分離・配置される例が図示されている。
一方、前述のように、第１プリチャージ電圧発生部４１０は、第１センスアンプ・ブロック２１０，２３０それぞれに対応して分離・配置されうる。この場合、図９Ａに図示された比較器４１２及びドライバ部４１３が、第１センスアンプ・ブロック２１０，２３０それぞれに対応して分離・配置されうる。または、比較器４１２が、第１センスアンプ・ブロック２１０，２３０それぞれに対応して分離・配置され、ドライバ部４１３は、センスアンプそれぞれに対応して分離・配置されうる。また、図９Ａ及び図９Ｂに図示されたレファレンス部４１１，４２１は、同じレファレンス部であって、第１プリチャージ電圧発生部４１０及び第２プリチャージ電圧発生部４２０によって共有されうる。図示されていないが、前記のように、第１プリチャージ電圧発生部４１０に備わるレファレンス部４１１、比較部４１２及びドライバ部４１３は、半導体メモリ装置１０内で多様な形態に配置が可能である。
図１０Ａは、均等化回路に連結される第２キャパシタ・ブロックを具備する半導体メモリ装置の一具現例を示す回路図である。
アレイ・ブロックのエッジに位置する第１センスアンプ・ブロック２１０に、第１プリチャージ電圧ＶＢＬ１が提供され、アレイ・ブロックの内側に位置する第２センスアンプ・ブロック２２０に、第２プリチャージ電圧ＶＢＬ２が提供される場合、第１プリチャージ電圧ＶＢＬ１に電気的に連結されるキャパシタンス成分は、第２プリチャージ電圧ＶＢＬ２に比べて相対的に小さい。例えば、図１０Ａには、１つだけの第２センスアンプ・ブロック２２０だけ図示されているが、実際、アレイ・ブロック内には、多数個の第２センスアンプ・ブロック（図示せず）が備わり、第２プリチャージ電圧ＶＢＬ２は、多数個の第２センスアンプ・ブロックに提供される。これにより、第１プリチャージ電圧ＶＢＬ１及び第２プリチャージ電圧ＶＢＬ２をそれぞれ受信する第１均等化回路２１３と第２均等化回路２２３との間にキャパシタンス不均衡が生じ、これに対する補償が必要である。
この補償のための一具現例として、第１センスアンプ・ブロック２１０に連結される第２キャパシタ・ブロック３３０が半導体メモリ装置１０にさらに備わりうる。第２キャパシタ・ブロック３３０は、一つ以上のキャパシタ３３０＿１，…，３３０＿ｍを含み、キャパシタ３３０＿１，…，３３０＿ｍは、第１センスアンプ・ブロック２１０に備わる第１センスアンプ３１０＿１，…，３１０＿ｍと同じ個数が備わり、それぞれのキャパシタ（例えば、第ｍ保存容量装置３３０＿ｍ）は。それぞれの第１センスアンプ（例えば、第ｍセンスアンプ３１０＿ｍ）の均等化回路２１３に連結されうる。
図１０Ｂは、図１０Ａの第２キャパシタ・ブロックによる効果を示すグラフである。
横軸は、ｄｅｌ ＶＢＬの損失を示し、縦軸は、第２キャパシタと連結された相補ビットラインの総キャパシタ容量Ｃｂａｌと、第２キャパシタと連結されていないビットラインの総キャパシタ容量Ｃｂｌとの比率を示す。本グラフで、第２キャパシタを使用したとき、Ｖ字形の角度が緩慢になることにより、相補ビットラインの総キャパシタ容量Ｃｂａｌとビットラインの総キャパシタ容量Ｃｂｌとが不均衡になる場合のプリチャージ時に発生するｄｅｌ ＶＢＬの損失を低減させることができる。
図１１Ａは、第２キャパシタ・ブロックを具現するための半導体配置設計の一例を示す図である。
図１１ＡのＣ地点側からＤ地点側に、第１プリチャージ電圧ＶＢＬ１を伝達するライン３２７と第２キャパシタ３３０＿ａとが位置する。第２キャパシタ３３０＿ａは、多数のＳＰ３２１Ａ，３２１ｂ，３２１ｃを含む。また、多数の第１キャパシタと多数の第２キャパシタとがＣ−Ｄ方向の垂直方向に互いに交互に配されうる。例えば、ａ−１番目の第２キャパシタ３３０＿ａ−１と、ａ番目の第２キャパシタ３３０＿ａとの間に、ａ番目の第１キャパシタ３１０＿ａが配されうる。またａ番目の第１キャパシタ３１０＿ａと、ａ＋１番目の第１キャパシタ３１０＿ａ＋１との間に、ａ番目の第２キャパシタ３３０＿ａが配されうる。すなわち、第１キャパシタ３１０＿ａ，３１０＿ａ＋１，…の間に、第２キャパシタ３３０＿ａ−１，３３０＿ａ、…を交互に配することによって、半導体配置設計上、第２キャパシタ３３０＿ａ−１，３３０＿ａ、…を配しても、面積拡大が発生しないようにできる。
図１１Ｂは、図１１Ａの第２キャパシタ・ブロックを具現するレイアウトの断面図である。
第１プリチャージ電圧ＶＢＬ１を伝達するライン３２７下に、ダイレクト・コンタクト（ＤＣ）３２４が位置し、ダイレクト・コンタクト３２４の下に、セルフアラインド・コンタクト（ＳＡＣ）３２５が位置する。セルフアラインド・コンタクト（ＳＡＣ）３２５上に、ベリード・コンタクト（ＢＣ）３２４が位置し、ベリード・コンタクト３２４上に、ランディング・パッド（ＬＤ）３２３が配される。また、ランディング・パッド３２３上に、多数のストレージポリ（ＳＰ）３２１ａ，３２１ｂ，３２１ｃが配される。多数のＳＰ ３２１ａ，３２１ｂ，３２１ｃによって、第２キャパシタ３３０＿ａが具現される。
図１２は、第１プリチャージ電圧発生部及び第２プリチャージ電圧発生部、並びに第２キャパシタ・ブロックを含む半導体メモリ装置を示す回路図である。
図１２に図示されているように、半導体メモリ装置１０は、アレイ・ブロックのエッジに位置する第１メモリセル・ブロック１１０，１３０と、アレイ・ブロックの内側に位置する第２メモリセル・ブロック１２０＿１，１２０＿２とを具備し、またアレイ・ブロックのエッジに位置する第１センスアンプ・ブロック２１０，２３０と、アレイ・ブロックの内側に位置する第２センスアンプ・ブロック２２０＿１，２２０＿２とを具備する。
また、第１センスアンプ・ブロック２１０，２３０それぞれには、ビットラインと相補ビットラインとのキャパシタンス均衡のために、第１キャパシタ・ブロック３１０，３２０がそれぞれ連結され、また、第１センスアンプ・ブロック２１０，２３０に備わる均等化回路（図示せず）と、第２センスアンプ・ブロック２２０＿１，２２０＿２に備わる均等化回路（図示せず）とのキャパシタンス均衡のために、第２キャパシタ・ブロック３３０，３４０が、第１センスアンプ・ブロック２１０，２３０それぞれに連結されうる。
一方、第１センスアンプ・ブロック２１０，２３０に、第１プリチャージ電圧ＶＢＬ１を提供するための第１プリチャージ電圧発生部４１０と、第２センスアンプ・ブロック２２０＿１，２２０＿２に、第２プリチャージ電圧ＶＢＬ２を提供するための第２プリチャージ電圧発生部４２０と、第１プリチャージ電圧ＶＢＬ１と第２プリチャージ電圧ＶＢＬ２とを電気的に連結するためのスイッチ部４３０とが、半導体メモリ装置１０内にさらに備わりうる。
第２キャパシタ・ブロック３３０，３４０に備わるデカップリング・キャパシタ（Ｄ−ｃａｐ：decoupling capacitor）ということができる多数のキャパシタは、第１センスアンプ・ブロック２１０，２３０に備わるセンスアンプにそれぞれ連結される。具体的には、第２キャパシタ・ブロック３３０，３４０の多数のキャパシタは、第１センスアンプ・ブロック２１０，２３０に備わる均等化回路（図示せず）に連結される。また、第１プリチャージ電圧発生部４１０で発生する第１プリチャージ電圧ＶＢＬ１は、第１センスアンプ・ブロック２１０，２３０及び第２キャパシタ・ブロック３３０，３４０に提供される。
スイッチ部４３０は、プリチャージ・コマンド情報（Pre-charge ＣＭＤ info）に応答してスイッチングが制御され、例えば、プリチャージ・コマンドに同期して所定時間ターンオフされ、プリチャージ動作が終了した後、ターンオンされる。これにより、第２キャパシタ・ブロック３３０，３４０は、プリチャージ・コマンド情報（Pre-charge ＣＭＤ info）に応答して第１プリチャージ電圧発生部４１０と連結され、プリチャージ動作後、スイッチ部４３０がターンオンされることによって、第２プリチャージ電圧発生部４２０に連結される。
図１３は、本発明の他の実施形態による半導体メモリ装置のブロック図である。図１３に図示されているように、本発明の他の実施形態による半導体メモリ装置２０は、多数のアレイ・ブロックを具備する。また、それぞれのアレイ・ブロックは、一つ以上のメモリセル・ブロック及び一つ以上のセンスアンプ・ブロックを具備する。メモリセル・ブロックは、多数個のメモリセルを具備し、また、センスアンプ・ブロックは、多数個のセンスアンプを具備できる。アレイ・ブロック内でエッジに配されるメモリセル・ブロックを第１メモリセル・ブロック（エッジ・メモリセル・ブロック）といい、また、内側に配されるメモリセル・ブロックを第２メモリセル・ブロック（セントラル・メモリセル・ブロック）という。また、アレイ・ブロック内でエッジに配されるセンスアンプ・ブロックを第１センスアンプ・ブロック（エッジ・センスアンプ・ブロック）といい、また、内側に配されるセンスアンプ・ブロックを第２センスアンプ・ブロック（セントラル・センスアンプ・ブロック）という。
また、半導体メモリ装置２０は、オープンＢＬＳＡ構造を有し、これにより、アレイ・ブロック内に備わるセンスアンプ・ブロックのうち、エッジに配される第１センスアンプ・ブロックの一方側のダミーセル（dummy cell）は除去される。ダミーセルが除去される場合、ビットラインＢＬと相補ビットラインＢＬＢとの間に、キャパシタンスの不均衡が発生しうるが、かようなキャパシタンス不均衡を補償するために、半導体メモリ装置２０内にキャパシタ・ブロックが配される。
例えば、第１センスアンプ・ブロックに備わる第１センスアンプは、ビットラインと相補ビットラインとの間に連結され、ビットラインは、第１メモリセル・ブロックのメモリセルに連結され、相補ビットラインは、キャパシタ・ブロック内のキャパシタに連結されうる。このとき、相補ビットラインに連結されるキャパシタのキャパシタンス値は、メモリセルに起因してビットラインに印加されるキャパシタンスの量と同じであることが望ましい。しかし、半導体工程上、このキャパシタのキャパシタンス値を、ビットラインに印加されるキャパシタンスの量と正確に一致させることは容易ではない。これにより、ビットラインと相補ビットラインとの間に、キャパシタンス不均衡が発生すれば、プリチャージ動作の性能低下を引き起こすことがある。
本実施形態によれば、かようなプリチャージ動作の性能低下を改善するために、バランス・スイッチ・ブロックがアレイ・ブロック内に備わる。バランス・スイッチ・ブロックは、第１ビットライン及び第１相補ビットラインのうちいずれか一本と、第２ビットライン及び第２相補ビットラインのうちいずれか一本とを電気的に連結させる。望ましくは、ビットラインに対するプリチャージ動作の開始後の一定時間後に、第１ビットライン及び第１相補ビットラインのうちいずれか一本と、第２ビットライン及び第２相補ビットラインのうちいずれか一本とを電気的に連結させる。第１ビットライン及び第１相補ビットラインがエッジに位置する第１センスアンプに連結される場合、プリチャージ動作時、第１ビットライン及び第１相補ビットラインは、キャパシタンス不均衡によって、正確にプリチャージ電圧に達しないことがある。
一方、第２ビットライン及び第２相補ビットラインが内側に位置する第２センスアンプに連結される場合、プリチャージ動作時、第２ビットライン及び第２相補ビットラインは、プリチャージ電圧と同一であるか、あるいはほぼ類似するように達しうる。バランス・スイッチ・ブロックを具備することによって、第２ビットライン及び第２相補ビットラインの電圧レベルが、第１ビットライン及び第１相補ビットラインの電圧に影響を与えることによって、第１ビットライン及び第１相補ビットラインの電圧が、プリチャージ電圧に近接するようにする。
一方、図１３に図示されているように、アレイ・ブロック内には、両側エッジに位置する２つの第１センスアンプ・ブロックが備わりうる。また、メモリアレイ内には、両側エッジに位置する２つの第１メモリセル・ブロックが備わりうる。この場合、バランス・スイッチ・ブロックは、２つの第１センスアンプ・ブロックそれぞれに対応して配されうる。
図１３に図示された半導体メモリ装置２０のさらに具体的な構成について、図１４を参照しつつ説明すれば、次の通りである。図１４は、図１３の半導体メモリ装置２０に備わる１つのアレイ・ブロックを示すブロック図である。
図１４に図示されているように、半導体メモリ装置２０のアレイ・ブロックのエッジには、第１センスアンプ・ブロック６００が配され、第１センスアンプ・ブロック６００は、一つ以上の第１センスアンプ（図示せず）を具備する。いずれか１つの第１センスアンプは、ビットラインＢＬ２と相補ビットラインＢＬＢ２との電圧差をセンシングし、他の第１センスアンプは、ビットラインＢＬ４と相補ビットラインＢＬＢ４との電圧差をセンシングする。前記ビットラインＢＬ２，ＢＬ４は、第１メモリセル・ブロック５００に備わるメモリセルに連結され、相補ビットラインＢＬＢ２，ＢＬＢ４は、キャパシタ・ブロック８００に備わるキャパシタに連結される。
また、アレイ・ブロックの内側には、第２センスアンプ・ブロック７００が配され、第２センスアンプ・ブロック７００は、一つ以上の第２センスアンプ（図示せず）を具備する。第２センスアンプは、所定のビットラインと相補ビットラインとの間に連結されうる。例えば、第２センスアンプに連結されるビットラインＢＬ１は、第１メモリセル・ブロック５００に備わるメモリセルに連結され、相補ビットラインＢＬＢ１は、アレイ・ブロック内側に位置する第２メモリセル・ブロック（図示せず）に備わるメモリセルに連結されうる。
第１メモリセル・ブロック５００に備わるメモリセルに起因してビットラインＢＬ２に印加されるキャパシタンス値は、キャパシタ・ブロック８００に備わるキャパシタのキャパシタンス値と同一でなければならないが、半導体工程上で発生しうる誤差によって、ビットラインＢＬ２に印加されるキャパシタンス値と、相補ビットラインＢＬＢ２に印加されるキャパシタンス値とに差が発生しうる。一方、ビットラインＢＬ１と相補ビットラインＢＬＢ１は、それぞれ同じ工程によって形成される第１メモリセル・ブロックのセルと、第２メモリセル・ブロックのセルとにそれぞれ連結されるので、ビットラインＢＬ１と相補ビットラインＢＬＢ１とに印加されるキャパシタンス値は、互いに同一であるか、あるいは類似している。
バランス・スイッチ・ブロック９００は、多数のバランス・スイッチ（図示せず）を具備できる。それぞれのバランス・スイッチは、第１センスアンプに連結されるビットライン及び相補ビットラインのうちいずれか一本と、第２センスアンプに連結されるビットライン及び相補ビットラインのうちいずれか一本とを、互いに電気的に連結させる。例えば、バランス・スイッチは、所定の制御信号（例えば、バランス制御信号）に応答してターンオンされることによって、第１センスアンプに連結される第２ビットラインＢＬ２を、第２センスアンプに連結される第１ビットラインＢＬ１と電気的に連結させる。
半導体メモリ装置２０のプリチャージ動作時、アレイ・ブロック内のビットラインは、同時にプリチャージ電圧でプリチャージされる。第１センスアンプに連結される第２ビットラインＢＬ２及び第２相補ビットラインＢＬＢ２それぞれに印加されるキャパシタンス値に誤差が生じうるので、かようなキャパシタンス不均衡は、プレチャージ・タイムに影響を与え、またプリチャージ動作による第１センスアンプに連結されるビットラインと相補ビットラインとの電圧レベルと、プリチャージ電圧との間に誤差が生じることになる。これにより、プリチャージ動作が行われて一定時間後には、第２ビットラインＢＬ２と第２相補ビットラインＢＬＢ２との電圧レベルと、プリチャージ電圧との誤差は、相対的に大きく、一方、第１ビットラインＢＬ１と第１相補ビットラインＢＬＢ１との電圧レベルと、プリチャージ電圧との誤差は相対的に小さい。
一定時間後に、バランス・スイッチ・ブロック９００のスイッチをターンオンさせることによって、第２ビットラインＢＬ２と第１ビットラインＢＬ１とが電気的に連結され、第１ビットラインＢＬ１に印加された電圧が、第２ビットラインＢＬ２の電圧レベルに影響を与える。これにより、第２ビットラインＢＬ２の電圧レベルが、プリチャージ電圧に近接し、第２ビットラインＢＬ２に電気的に連結される第２相補ビットラインＢＬＢ２の電圧レベルもまた、プリチャージ電圧に近接される。
図１５は、図１４の半導体メモリ装置を具現する一例を示す回路図である。図１４及び図１５を参照しつつ、本発明の一実施形態による半導体メモリ装置２０の動作について説明すれば、次の通りである。
第１メモリセル・ブロック５００は、多数のメモリセル５１０，５２０，…を具備し、この多数のメモリセル５１０，５２０，…に対するデータ書き込み／読み取り動作のために、多数個の第１センスアンプ６１０，６２０，…が、第１センスアンプ・ブロック６００に備わる。第１センスアンプ６１０，６２０，…それぞれは、ビットラインと相補ビットラインとの電圧差をセンシングする増幅回路６１１，６２１，…と、ビットラインと相補ビットラインとをプリチャージさせるためのプリチャージ回路６１２，６２２，…とを含むことができる。
図１５に図示されているように、いずれか１つのセンスアンプ６１０は、第２ビットラインＢＬ２と第２相補ビットラインＢＬＢ２との間に連結され、増幅回路６１１とプリチャージ回路６１２とを含む。プリチャージ回路６１２は、一つ以上のトランジスタを具備し、プリチャージ制御信号ＰＥＱＩＪＢ１に応答して、プリチャージ電圧ＶＢＬを、第２ビットラインＢＬ２と第２相補ビットラインＢＬＢ２とに提供し、これにより、第２ビットラインＢＬ２と第２相補ビットラインＢＬＢ２とを、プリチャージ電圧ＶＢＬでプリチャージさせる。
また、多数個の第１センスアンプ６１０，６２０，…それぞれは、キャパシタ・ブロック８００に備わる多数個のキャパシタ８１０，８２０，…にそれぞれ連結される。具体的には、それぞれの第１センスアンプに連結されるビットラインと相補ビットラインとのうちいずれか１本のビットラインがキャパシタ・ブロック８００のキャパシタに連結される。例えば、第１センスアンプ６１０に連結される第２相補ビットラインＢＬＢ２の一端には、キャパシタ８１０が連結される。第１センスアンプ６１０は、第２ビットラインＢＬ２と第２相補ビットラインＢＬＢ２との電圧差をセンシングし、メモリセル５１０に保存されたデータを読み取る。
一方、前述のように、バランス・スイッチ・ブロック９００は、多数個のバランス・スイッチ９１０，９２０，…を具備し、多数個のバランス・スイッチ９１０，９２０，…それぞれは、多数個の第１センスアンプ６１０，６２０，…それぞれに対応して配される。例えば、いずれか１つのバランス・スイッチ９１０が第１センスアンプ６１０に対応して配される。多数個のバランス・スイッチ９１０，９２０，…それぞれは、ＭＯＳトランジスタとして具現され、また、バランス制御信号ＰＥＱＩＪＢ２に応答してスイッチングされる。例えば、バランス・スイッチ９１０は、バランス制御信号ＰＥＱＩＪＢ２に応答してスイッチングされ、第１ビットラインＢＬ１と第２ビットラインＢＬ２とを電気的に連結させる。
すなわち、第１センスアンプ６１０は、第２ビットラインＢＬ２と第２相補ビットラインＢＬＢ２との電圧差をセンシングし、第１センスアンプ６１０に隣接する第２センスアンプ（図示せず）は、第１ビットラインＢＬ１と第１相補ビットラインＢＬＢ１との電圧差をセンシングし、バランス・スイッチ９１０は、第１センスアンプ６１０に連結されるいずれか１本のビットラインと、第２センスアンプ（図示せず）に連結されるいずれか１本のビットラインとを連結させる。これにより、ビットラインに対するプリチャージ動作時、第１ビットラインＢＬ１及び第１相補ビットラインＢＬＢ１に印加された電圧によって、第２ビットラインＢＬ２及び第２相補ビットラインＢＬＢ２のビットラインの電圧が変動される。
アレイ・ブロック内のビットラインは、プリチャージ制御信号ＰＥＱＩＪＢ１に応答してプリチャージされる。これにより、プリチャージ動作による第１センスアンプ６１０，６２０，…に連結されるビットラインの電圧レベルを、プリチャージ電圧ＶＢＬに近づけるために、バランス・スイッチ・ブロック９００を制御するためのバランス制御信号ＰＥＱＩＪＢ２は、プリチャージ制御信号ＰＥＱＩＪＢ１に同期することが望ましい。例えば、プリチャージ動作が行われた後で一定時間が経過すれば、第１センスアンプ６１０，６２０，…に連結されるビットラインの電圧レベルと、プリチャージ電圧ＶＢＬとに誤差が存在する一方、第２センスアンプ（図示せず）に連結されるビットラインの電圧レベルとプリチャージ電圧ＶＢＬとは、同一であるか、あるいは相対的に小さい誤差だけ生じる。
前記の通り、一定時間が経過した後、第２センスアンプ（図示せず）に連結されるビットラインの電圧レベルが安定化された後、第１センスアンプ６１０，６２０，…それぞれに連結されるビットラインと、第２センスアンプ（図示せず）それぞれに連結されるビットラインとを互いに連結させる。このために、バランス・スイッチ５１０を制御するためのバランス制御信号ＰＥＱＩＪＢ２は、プリチャージ制御信号ＰＥＱＩＪＢ１に比べて、一定時間遅延された位相を有することが望ましい。
一方、前記の図１４及び図１５では、バランス・スイッチ・ブロック９００が第１センスアンプ・ブロック６００と互いに区分される構成であると説明されている。しかし、本発明はこれに限定されるものではなく、第１センスアンプ・ブロック６００が、バランス・スイッチを具備しても差し支えない。すなわち、アレイ・ブロックのエッジに位置する第１センスアンプ・ブロック６００に備わる第１センスアンプ６１０は、増幅回路６１１及びプリチャージ部６１２以外に、バランス・スイッチ９１０を具備できる。第１センスアンプ６１０に備わるバランス・スイッチ９１０は、第１センスアンプ６１０に隣接した第２センスアンプ（図示せず）に連結されるいずれか１本のビットラインに電気的に連結されうる。
図１６Ａ、図１６Ｂ及び図１６Ｃは、バランス・スイッチ・ブロック９００の具体的な具現例を示す回路図である。図１６Ａに図示されているように、第１センスアンプ・ブロックは、多数個の第１センスアンプ６１０，６２０，６３０、…を具備し、第２センスアンプ・ブロックは、多数個の第２センスアンプ７１０，７２０，７３０，…を具備する。また、第１センスアンプ６１０，６２０，６３０、…及び第２センスアンプ７１０，７２０，７３０，…それぞれに対応して、多数個のバランス・スイッチ９１０，９２０，９３０，…が、バランス・スイッチ・ブロック９００内に備わる。
第１センスアンプ６１０は、第２ビットラインＢＬ２と第２相補ビットラインＢＬＢ２との間に連結され、他の第１センスアンプ６２０は、第４ビットラインＢＬ４と第４相補ビットラインＢＬＢ４との間に連結され、さらに他の第１センスアンプ６２０は、第６ビットラインＢＬ６と第６相補ビットラインＢＬＢ６との間に連結される。また、第２センスアンプ７１０は、第１ビットラインＢＬ１と第１相補ビットラインＢＬＢ１との間に連結され、他の第２センスアンプ７２０は、第３ビットラインＢＬ３と第３相補ビットラインＢＬＢ３との間に連結され、さらに他の第２センスアンプ７２０は、第５ビットラインＢＬ５と第５相補ビットラインＢＬＢ５との間に連結される。
第１センスアンプ６１０，６２０，６３０、…に連結されるビットライン対ＢＬ２−ＢＬＢ２，ＢＬ４−ＢＬＢ４，ＢＬ６−ＢＬＢ６のプリチャージ後の一定時間後の電圧レベルは、プリチャージ電圧ＶＢＬと誤差が生じうる。バランス制御信号ＰＥＱＩＪＢ２が活性化されれば、第１ビットラインＢＬ１と第２ビットラインＢＬ２とが電気的に連結される。また、第３ビットラインＢＬ３と第４ビットラインＢＬ４とが電気的に連結され、第５ビットラインＢＬ５と第６ビットラインＢＬ６とが電気的に連結される。
第１ビットラインＢＬ１、第３ビットラインＢＬ３及び第５ビットラインＢＬ５の電圧レベルは、第１センスアンプ６１０，６２０，６３０、…に連結されるビットライン対ＢＬ２−ＢＬＢ２，ＢＬ４−ＢＬＢ４，ＢＬ６−ＢＬＢ６に影響を与え、これにより、ビットライン対ＢＬ２−ＢＬＢ２，ＢＬ４−ＢＬＢ４，ＢＬ６−ＢＬＢ６の電圧レベルは、プリチャージ電圧ＶＢＬのレベルに近接する。これにより、エッジに位置する第１センスアンプ・ブロック６００に連結されるビットラインのプリチャージ動作の時間を短縮でき、また、プリチャージ動作によるビットラインの電圧レベルを、プリチャージ電圧ＶＢＬに近接されることにより、メモリ動作性能を向上させることができる。
図１６Ｂは、アレイ・ブロックの両側に第１センスアンプ・ブロックが配される場合を示している。アレイ・ブロック内には、左側のエッジに位置する第１センスアンプ６１０Ａと、右側のエッジに位置する第１センスアンプ６１０Ｂとが備わりうる。図示されているように、一方側の第１センスアンプ６１０Ａは、第２ビットラインＢＬ２と第２相補ビットラインＢＬＢ２との間に連結され、他方側の第１センスアンプ６１０Ｂは、第ｎビットラインＢＬｎと第ｎ相補ビットラインＢＬＢｎとの間に連結される。第２ビットラインＢＬ２は、メモリセル（ＭＣ）に連結され、第２相補ビットラインＢＬＢ２は、キャパシタ８１０Ａに連結される。また、第ｎビットラインＢＬｎは、メモリセルＭＣに連結され、第ｎ相補ビットラインＢＬＢｎは、キャパシタ８１０Ｂに連結される。
エッジに位置する第１センスアンプ６１０Ａ，６１０Ｂに連結されるビットラインのプリチャージ動作性能向上のために、バランス・スイッチのまた、アレイ・ブロックの両側のエッジに位置する第１センスアンプ６１０Ａ，６１０Ｂに対応して配されうる。例えば、一方側の第１センスアンプ６１０Ａに対応して、バランス・スイッチ９１０Ａが配され、また、他方側の第１センスアンプ６１０Ｂに対応して、バランス・スイッチ９１０Ｂが配されうる。バランス・スイッチ９１０Ａ，９１０Ｂは、バランス制御信号ＰＥＱＩＪＢ２によって共通に制御されうる。バランス・スイッチ９１０Ａがターンオンされる場合、第１ビットラインＢＬ１及び第１相補ビットラインＢＬＢ１の電圧レベルが、第２ビットラインＢＬ２及び第２相補ビットラインＢＬＢ２の電圧レベルに影響を与え、また、バランス・スイッチ９１０Ｂがターンオンされる場合、第ｎ−１ビットラインＢＬ（ｎ−１）及び第ｎ−１相補ビットラインＢＬＢ（ｎ−１）の電圧レベルが、第ｎビットラインＢＬｎ及び第ｎ相補ビットラインＢＬＢｎの電圧レベルに影響を与える。
図１６Ｃは、バランス・スイッチとビットラインとに係わる各種連結例を示す回路図である。図１６Ｃの（ａ）に図示されているように、エッジに位置する第１センスアンプ６１０に連結される第２ビットラインＢＬ２と、第２相補ビットラインＢＬＢ２とのうちいずれか１本のビットラインは、これに隣接した他のビットライン対（例えば、第１ビットライン対ＢＬ１，ＢＬＢ１）とのうちいずれか一本に連結されうる。また、連結のために、２つ以上のバランス・スイッチ９１１，９１２が配され、バランス・スイッチ９１１，９１２は、ビットライン間に並列するように連結されうる。また、例えば、図１６Ｃには、第２ビットラインＢＬ２と第１ビットラインＢＬ１との間に、２つのバランス・スイッチ９１１，９１２が配されるところが例示されているが、スイッチの個数は、それ以上でもよい。
一方、図１６Ｃの（ｂ）に図示されているように、第２相補ビットラインＢＬＢ２が、第１ビットライン対ＢＬ１，ＢＬＢ１のうちいずれか一本に連結されてもよい。例えば、図１６Ｃの（ｂ）には、第２相補ビットラインＢＬＢ２が第１ビットラインＢＬ１に連結される例が図示されている。図１６Ｃの（ｂ）には、一つだけのバランス・スイッチ９１０が図示されているが、（ａ）に図示されているように、２つ以上のスイッチが配されてもよい。また、バランス・スイッチ９１０は、第２相補ビットラインＢＬＢ２と第１相補ビットラインＢＬＢ１との間に連結されてもよい。また、具体的には図示されていないが、図１６Ｃの（ａ）と（ｂ）とに図示された実施形態を結合してバランス・スイッチを配してもよい。例えば、第１ビットラインＢＬ１と第２ビットラインＢＬ２との間にバランス・スイッチを配すると同時に、第１相補ビットラインＢＬＢ１と第２相補ビットラインＢＬＢ２との間にバランス・スイッチをさらに配することができる。
図１７Ａ及び図１７Ｂは、制御信号の波形及びビットラインの電圧レベルを示す波形図である。図１７Ａ及び図１７Ｂに図示されているように、アレイ・ブロック内のビットラインをプリチャージさせるためのプリチャージ制御信号ＰＥＱＩＪＢ１と、バランス・スイッチをターンオンさせるためのバランス制御信号ＰＥＱＩＪＢ２は、一定の位相差を有することができる。第２センスアンプに連結されるビットラインが、安定してプリチャージ電圧レベルに達した後、バランス制御信号ＰＥＱＩＪＢ２が活性化されることが望ましいので、プリチャージ制御信号ＰＥＱＩＪＢ１が活性化された後の一定時間後に、バランス制御信号ＰＥＱＩＪＢ２が活性化されうる。プリチャージ動作区間は、一般的に、数十ｎｓ時間に該当し、図１７Ａでは、プリチャージ制御信号ＰＥＱＩＪＢ１が活性化された後の１．３ｎｓ後に、バランス制御信号ＰＥＱＩＪＢ２が活性化される例が図示されている。
図１７Ｂは、第１センスアンプに連結される第２ビットラインＢＬ２及び第２相補ビットラインＢＬＢ２の電圧レベル変化を示している。バランス・スイッチが備わっていない場合、プリチャージ動作後の一定時間後には、第２ビットラインＢＬ２及び第２相補ビットラインＢＬＢ２の電圧レベルと、プリチャージ電圧ＶＢＬとの間に誤差が生じることになり、これにより、プリチャージ動作にかかる時間が延長してしまう。一方、バランス・スイッチが備わる場合、バランス制御信号ＰＥＱＩＪＢ２が活性化されることによって、第１ビットラインＢＬ１及び第１相補ビットラインＢＬＢ１の電圧が、第２ビットラインＢＬ２及び第２相補ビットラインＢＬＢ２に影響を与えることになり、さらに短時間に、第２ビットラインＢＬ２及び第２相補ビットラインＢＬＢ２の電圧レベルがプリチャージ電圧ＶＢＬに近接する。
以上、図面と明細書とで最適の実施形態が開示された。ここで特定の用語が使われたが、それらは、単に本発明について説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者であるならば、それらから多様な変形及び均等な他実施形態が可能であるという点を理解することが可能であろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。
１０ 半導体メモリ装置
１１０，１２０，１３０ メモリセル・ブロック
２１０，２２０，２３０ センスアンプ・ブロック
３１０，３２０ キャパシタ・ブロック

Claims (32)

  1. オープン・ビットライン・メモリ構造を有する半導体メモリ装置において、
    メモリセル配列を含むメモリセル・ブロックと、
    一つ以上の第１センスアンプを具備し、それぞれの第１センスアンプは、第１ビットライン、第１相補ビットライン及び第１サイズの第１トランジスタを有する第１増幅回路を具備するエッジ・センスアンプ・ブロックと、
    一つ以上の第２センスアンプを具備し、それぞれの第２センスアンプは、第２ビットライン、第２相補ビットライン、及び前記第１サイズと互いに異なる第２サイズの第２トランジスタを有する第２増幅回路を具備するセントラル・センスアンプ・ブロックと、
    前記エッジ・センスアンプ・ブロックと電気的に連結され、少なくとも１つのキャパシタを含むキャパシタ・ブロックと、を具備することを特徴とする半導体メモリ装置。
  2. 前記第１増幅回路及び第２増幅回路それぞれは、ＭＯＳ感知増幅器、均等化回路及びカラム選択回路を具備することを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記第１トランジスタは、前記第１増幅回路のＭＯＳ感知増幅器に含まれ、前記第２トランジスタは、前記第２増幅回路のＭＯＳ感知増幅器に含まれ、前記第１サイズは、前記第２サイズより大きいことを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記第１トランジスタは、前記第１増幅回路の均等化回路に含まれ、前記第２トランジスタは、前記第２増幅回路の均等化回路に含まれ、前記第１サイズは、前記第２サイズより大きいことを特徴とする請求項２に記載の半導体メモリ装置。
  5. 前記第１トランジスタは、前記第１増幅回路のカラム選択回路に含まれ、前記第２トランジスタは、前記第２増幅回路のカラム選択回路に含まれ、前記第１サイズは、前記第２サイズより大きいことを特徴とする請求項２に記載の半導体メモリ装置。
  6. 前記第１ビットラインは、前記エッジ・センスアンプ・ブロックに隣接する第１メモリセル・ブロック内のメモリセル配列に連結され、前記第１相補ビットラインは、前記キャパシタ・ブロックに備わる第１キャパシタに連結され、
    前記第２ビットラインは、前記第１メモリセル・ブロック内の第２メモリ配列に連結され、前記第２相補ビットラインは、前記セントラル・センスアンプ・ブロックに隣接する第２メモリセル・ブロックに備わる第３メモリ配列に連結されることを特徴とする請求項１に記載の半導体メモリ装置。
  7. オープン・ビットライン・メモリ構造を有する半導体メモリ装置において、
    エッジ・メモリセル・ブロックの第１メモリセル配列と連結される第１センスアンプを具備し、前記第１センスアンプは、第１電源信号と連結された第１均等化回路を含むエッジ・センスアンプ・ブロックと、
    前記エッジ・メモリセル・ブロックの第２メモリセル配列と連結される第２センスアンプを具備し、前記第２センスアンプは、第２電源信号と連結された第２均等化回路を含むセントラル・センスアンプ・ブロックと、
    前記第１電源信号及び第２電源信号を発し、前記第１電源信号と前記第２電源信号とをそれぞれ互いに異なる経路を介して、前記第１均等化回路及び前記第２均等化回路に提供する電源発生装置と、を具備することを特徴とする半導体メモリ装置。
  8. 前記エッジ・センスアンプ・ブロックと電気的に連結され、第１キャパシタを含む第１キャパシタ・ブロックをさらに具備し、
    前記第１センスアンプは、前記第１メモリセル配列と連結される第１ビットライン、及び前記第１キャパシタと連結される第１相補ビットラインを含むことを特徴とする請求項７に記載の半導体メモリ装置。
  9. 前記第１均等化回路に連結される第２キャパシタを含む第２キャパシタ・ブロックをさらに具備することを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記第２キャパシタは、半導体配置設計上、前記第１キャパシタが配されるレベルの下位置のレベルに配されることを特徴とする請求項９に記載の半導体メモリ装置。
  11. 前記第２キャパシタは、前記第１電源信号と連結されることを特徴とする請求項９に記載の半導体メモリ装置。
  12. 前記電源発生装置は、前記第１電源信号を駆動するためのドライバ部を含み、
    前記ドライバ部は、前記第１センスアンプに対応して配されることを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記電源発生装置は、前記第１電源信号を発生させるための第１電源発生装置と、前記第２電源信号を発生させるための第２電源発生装置と、を具備することを特徴とする請求項７に記載の半導体メモリ装置。
  14. 前記第１電源発生装置と前記第２電源発生装置との間に連結されるスイッチ部をさらに具備することを特徴とする請求項１３に記載の半導体メモリ装置。
  15. 前記スイッチ部は、プリチャージ命令に応答して制御されることを特徴とする請求項１４に記載の半導体メモリ装置。
  16. 前記第１電源発生装置及び第２電源発生装置それぞれは、レファレンス部、比較器及びドライバ部を具備することを特徴とする請求項１３に記載の半導体メモリ装置。
  17. 前記第１電源発生装置は、プリチャージ命令によって動作するスイッチング部さらに具備することを特徴とする請求項１６に記載の半導体メモリ装置。
  18. アレイ・ブロックを具備する半導体メモリ装置において、
    前記アレイ・ブロックは、多数個のメモリセル・ブロック、多数個のセンスアンプ・ブロック及び一つ以上のキャパシタ・ブロックを含み、
    前記多数個のメモリセル・ブロックは、前記アレイ・ブロックのエッジに位置するエッジ・メモリセル・ブロックと、前記アレイ・ブロックの内部に位置する一つ以上のセントラル・メモリセル・ブロックと、を含み、
    前記多数個のセンスアンプ・ブロックは、前記キャパシタ・ブロックと前記エッジ・メモリセル・ブロックとの間に位置するエッジ・センスアンプ・ブロックと、前記エッジ・メモリセル・ブロックとセントラル・メモリセル・ブロックとの間に位置するセントラル・センスアンプ・ブロックと、を含むことを特徴とする半導体メモリ装置。
  19. 前記セントラル・メモリセル・ブロックと第２キャパシタ・ブロックとの間に位置する他のエッジ・センスアンプ・ブロックをさらに具備することを特徴とする請求項１８に記載の半導体メモリ装置。
  20. 前記エッジ・センスアンプ・ブロックは、第１センスアンプを具備し、前記第１キャパシタ・ブロックは、第１キャパシタを具備し、
    前記第１センスアンプは、前記エッジ・メモリセル・ブロックに備わる第１メモリセル配列に連結される第１ビットラインと、前記第１キャパシタに連結される第１相補ビットラインと、を具備することを特徴とする請求項１８に記載の半導体メモリ装置。
  21. 前記セントラル・センスアンプ・ブロックは、第２センスアンプを具備し、
    前記第１センスアンプは、第１サイズを有する第１トランジスタを含む第１増幅回路をさらに具備し、前記第２センスアンプは、前記第１サイズと互いに異なる第２サイズを有する第２トランジスタを含む第２増幅回路を具備することを特徴とする請求項２０に記載の半導体メモリ装置。
  22. 前記セントラル・センスアンプ・ブロックは、第２センスアンプを具備し、
    前記第１センスアンプは、第１サイズを有する第１トランジスタを含む第１均等化回路をさらに具備し、前記第２センスアンプは、前記第１サイズと互いに異なる第２サイズを有する第２トランジスタを含む第２均等化回路を具備することを特徴とする請求項２０に記載の半導体メモリ装置。
  23. 前記セントラル・センスアンプ・ブロックは、第２センスアンプを具備し、
    前記第１センスアンプは、第１サイズを有する第１トランジスタを含む第１カラム選択回路をさらに具備し、前記第２センスアンプは、前記第１サイズと互いに異なる第２サイズを有する第２トランジスタを含む第２カラム選択回路を具備することを特徴とする請求項２０に記載の半導体メモリ装置。
  24. 第１均等化電圧を発生させ、第１電圧経路を介して、前記第１均等化電圧を前記エッジ・センスアンプ・ブロックに提供する第１電圧発生部と、
    第２均等化電圧を発生させ、第１電圧経路と独立した第２電圧経路を介して、前記第２均等化電圧を前記セントラル・センスアンプ・ブロックに提供する第２電圧発生部と、をさらに具備することを特徴とする請求項２０に記載の半導体メモリ装置。
  25. 前記第１電圧経路と前記第２電圧経路との間に連結されるスイッチ部をさらに具備し、
    前記スイッチ部は、前記半導体メモリ装置に提供されるプリチャージ命令に同期し、一定時間オンになることを特徴とする請求項２４に記載の半導体メモリ装置。
  26. 前記第１センスアンプは、第１サイズを有する第１トランジスタを含む第１均等化回路をさらに具備し、
    前記第１均等化回路に連結され、前記第１均等化回路に印加されるキャパシタンス成分の量を調節するためのキャパシタ・ブロックをさらに具備することを特徴とする請求項２４に記載の半導体メモリ装置。
  27. オープン・ビットライン・メモリ構造を有する半導体メモリ装置において、
    アレイ・ブロックのエッジに配され、第１ビットラインと第２ビットラインとの間に連結される第１センスアンプを含む第１センスアンプ・ブロックと、
    前記アレイ・ブロックの内側に配され、第３ビットラインと第４ビットラインとの間に連結される第２センスアンプを含む第２センスアンプ・ブロックと、
    前記第１ビットライン及び第２ビットラインのうち少なくとも１本のビットラインに連結されるキャパシタを含むキャパシタ・ブロックと、
    前記第１センスアンプ・ブロックと前記第２センスアンプ・ブロックとの間に配され、前記第１ビットライン及び第２ビットラインのうち少なくとも１本のビットラインと、前記第３ビットライン及び第４ビットラインのうち少なくとも１本のビットラインとを電気的に連結させるバランス・スイッチ・ブロックと、を具備することを特徴とする半導体メモリ装置。
  28. 前記バランス・スイッチ・ブロックは、
    第１制御信号に応答し、前記第２ビットラインと前記第３ビットラインとを電気的に連結させるバランス・スイッチを具備することを特徴とする請求項２７に記載の半導体メモリ装置。
  29. 前記第１センスアンプは、
    前記第１ビットラインと第２ビットラインとの間に連結される増幅回路と、
    前記第１ビットラインと第２ビットラインとの間に連結され、第２制御信号に応答して前記第１ビットライン及び第２ビットラインをプリチャージさせるプリチャージ部と、をさらに具備することを特徴とする請求項２８に記載の半導体メモリ装置。
  30. 前記第１制御信号は、前記第２制御信号に比べて一定時間遅延された位相を有することを特徴とする請求項２９に記載の半導体メモリ装置。
  31. 前記バランス・スイッチ・ブロックは、ＭＯＳトランジスタによって具現される一つ以上のバランス・スイッチを具備することを特徴とする請求項２７に記載の半導体メモリ装置。
  32. 基板上に半導体メモリ装置を製造する方法において、
    キャパシタ・ブロック、エッジ・センスアンプ・ブロック、エッジ・メモリセル・ブロック、セントラル・センスアンプ・ブロック及びセントラル・メモリセル・ブロックを含む回路ブロックを提供する段階と、
    前記基板のエッジに、前記キャパシタ・ブロックを配する段階と、
    前記基板の内側に、前記セントラル・センスアンプ・ブロック及びセントラル・メモリセル・ブロックを配する段階と、
    前記エッジ・センスアンプ・ブロック及びエッジ・メモリセル・ブロックを、前記キャパシタ・ブロックと前記セントラル・センスアンプ・ブロックとの間に配する段階と、を含み、
    前記エッジ・センスアンプ・ブロックは、第１サイズを有する第１トランジスタを含む第１増幅回路を具備し、
    前記セントラル・センスアンプ・ブロックは、前記エッジ・センスアンプ・ブロックと実質的に同じレイアウト構造を有し、前記第１サイズと互いに異なる第２サイズを有する第２トランジスタを含む第２増幅回路を具備し、
    前記第２増幅回路内の前記第２トランジスタの位置は、前記第１増幅回路内の前記第１トランジスタの位置に対応することを特徴とする半導体メモリ装置の製造方法。
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