KR102507170B1 - 센스 앰프 및 이를 포함하는 반도체 장치의 입/출력 회로 - Google Patents

센스 앰프 및 이를 포함하는 반도체 장치의 입/출력 회로 Download PDF

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Abstract

본 기술은 제 1 신호 라인 쌍 중에서 어느 하나와 접지단 사이에 연결된 제 1 스위치; 상기 제 1 신호 라인 쌍 중에서 다른 하나와 상기 접지단 사이에 연결된 제 2 스위치; 상기 제 1 신호 라인 쌍 중에서 어느 하나의 레벨에 따라 상기 제 1 스위치를 턴 온 시키도록 구성된 제 3 스위치; 및 상기 제 1 신호 라인 쌍 중에서 다른 하나의 레벨에 따라 상기 제 2 스위치를 턴 온 시키도록 구성된 제 4 스위치를 포함할 수 있다.

Description

센스 앰프 및 이를 포함하는 반도체 장치의 입/출력 회로{SENSE AMPLIFIER AND INPUT/OUTPUT CIRCUIT OF SEMICONDUCTOR APPARATUS INCLUDING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 센스 앰프 및 이를 포함하는 반도체 장치의 입/출력 회로에 관한 것이다.
반도체 장치는 입/출력 라인들과 연결된 센스 앰프 및 입/출력 회로를 포함할 수 있다.
입/출력 라인을 통해 전송되는 데이터는 센스 앰프를 통해 감지 및 증폭되는데, 입/출력 라인(예를 들어, LIO와 LIOB)의 전압 차 즉, Delta V가 정해진 레벨 이상일 경우 다음 단으로 전송해야 한다.
따라서 입/출력 라인의 전압 차를 원하는 레벨로 빠르게 만들 수록 반도체 장치의 동작 속도를 높일 수 있으며, 이를 위해서는 센스 앰프의 역할이 중요하다.
본 발명의 실시예는 안정적이고 빠른 데이터 전송이 가능하도록 한 센스 앰프 및 이를 포함하는 반도체 장치의 입/출력 회로를 제공한다.
본 발명의 실시예는 제 1 신호 라인 쌍 중에서 어느 하나와 접지단 사이에 연결된 제 1 스위치; 상기 제 1 신호 라인 쌍 중에서 다른 하나와 상기 접지단 사이에 연결된 제 2 스위치; 상기 제 1 신호 라인 쌍 중에서 어느 하나의 레벨에 따라 상기 제 1 스위치를 턴 온 시키도록 구성된 제 3 스위치; 및 상기 제 1 신호 라인 쌍 중에서 다른 하나의 레벨에 따라 상기 제 2 스위치를 턴 온 시키도록 구성된 제 4 스위치를 포함할 수 있다.
본 발명의 실시예는 비트 라인 쌍의 전압 차를 감지하도록 구성된 제 1 센스 앰프; 제 1 스위칭 제어 신호에 따라 상기 비트 라인 쌍과 세그먼트 라인 쌍을 연결하도록 구성된 제 1 스위칭부; 및 상기 제 1 스위칭 제어 신호에 의해 상기 비트 라인 쌍과 상기 세그먼트 라인 쌍이 연결됨과 동시에 상기 세그먼트 라인 쌍의 전압 차 증폭을 수행하도록 구성된 제 2 센스 앰프를 포함할 수 있다.
본 기술은 안정적이고 빠른 데이터 전송이 가능하며, 그에 따라 반도체 장치의 비 동기 특성들을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 입/출력 회로(100)의 구성을 나타낸 도면,
도 2는 도 1의 제 2 센스 앰프(400)의 구성을 나타낸 도면,
도 3a 및 도 3b는 도 2의 제 2 센스 앰프(400)의 동작을 설명하기 위한 도면이고,
도 4는 본 발명의 실시예에 따른 반도체 장치의 입/출력 회로(100)의 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치의 입/출력 회로(100)는 제 1 내지 제 3 센스 앰프(200, 400, 600), 제 1 및 제 2 프리차지 회로(300, 500), 제 1 스위칭부(201, 202) 및 제 2 스위칭부(301, 302)를 포함할 수 있다.
제 1 센스 앰프(200)는 비트 라인 쌍(BL/BLB) 즉, 비트 라인(BL)과 비트 바 라인(BLB) 사이에 연결될 수 있다.
제 1 센스 앰프(200)는 비트 라인 쌍(BL/BLB)의 전압 차를 감지 및 증폭할 수 있다.
제 1 스위칭부(201, 202)는 제 1 스위칭 제어 신호(YI) 즉, 컬럼 선택 신호에 따라 비트 라인 쌍(BL/BLB)과 세그먼트 라인 쌍(SIO/SIOB)을 연결시킬 수 있다.
제 1 스위칭부(201, 202)는 제 1 스위치(201) 및 제 2 스위치(202)를 포함할 수 있다.
제 1 스위치(201)는 소오스에 비트 라인(BL)이 연결되고, 드레인에 세그먼트 라인(SIO)이 연결되며, 게이트에 제 1 스위칭 제어 신호(YI)를 입력 받을 수 있다.
제 2 스위치(202)는 소오스에 비트 바 라인(BLB)이 연결되고, 드레인에 세그먼트 바 라인(SIOB)이 연결되며, 게이트에 제 1 스위칭 제어 신호(YI)를 입력 받을 수 있다.
제 1 프리차지 회로(300)는 세그먼트 라인 쌍(SIO/SIOB) 사이에 연결될 수 있다.
제 1 프리차지 회로(300)는 세그먼트 라인 프라차지 신호(SIOPCG)에 따라 세그먼트 라인(SIO)과 세그먼트 바 라인(SIOB)을 정해진 레벨로 프리차지시킬 수 있다.
제 2 센스 앰프(400)는 제 1 신호 라인 쌍 예를 들어, 세그먼트 라인 쌍(SIO/SIOB) 즉, 세그먼트 라인(SIO)과 세그먼트 바 라인(SIOB) 사이에 연결될 수 있다.
제 2 센스 앰프(400)는 제 1 스위칭 제어 신호(YI)에 따라 비트 라인 쌍(BL/BLB)과 세그먼트 라인 쌍(SIO/SIOB)이 연결됨과 동시에 세그먼트 라인 쌍(SIO/SIOB)의 전압 차 증폭을 수행할 수 있다.
제 2 센스 앰프(400)는 세그먼트 라인 프리차지 신호(SIOPCG)에 따라 세그먼트 라인 쌍(SIO/SIOB)의 전압 차 증폭과 관련된 내부의 제어 노드를 설정 레벨로 프리차지시킬 수 있으며, 이는 도 2를 참조하여 설명하기로 한다.
제 2 스위칭부(301, 302)는 제 2 스위칭 제어 신호(IOSW)에 따라 세그먼트 라인 쌍(SIO/SIOB)과 제 2 신호 라인 쌍 예를 들어, 로컬 라인 쌍(LIO/LIOB)을 연결시킬 수 있다.
제 2 스위칭부(301, 302)는 제 1 스위치(301) 및 제 2 스위치(302)를 포함할 수 있다.
제 1 스위치(301)는 소오스에 세그먼트 라인(SIO)이 연결되고, 드레인에 로컬 라인(LIO)이 연결되며, 게이트에 제 2 스위칭 제어 신호(IOSW)를 입력 받을 수 있다.
제 2 스위치(302)는 소오스에 세그먼트 바 라인(SIOB)이 연결되고, 드레인에 로컬 바 라인(LIOB)이 연결되며, 게이트에 제 2 스위칭 제어 신호(IOSW)를 입력 받을 수 있다.
제 2 프리차지 회로(500)는 로컬 라인 프리차지 신호(LIOPCG)에 따라 로컬 라인(LIO)과 로컬 바 라인(LIOB)를 정해진 레벨로 프리차지시킬 수 있다.
제 3 센스 앰프(600)는 로컬 라인 쌍(LIO/LIOB) 즉, 로컬 라인(LIO)과 로컬 바 라인(LIOB) 사이에 연결될 수 있다.
제 3 센스 앰프(600)는 스트로브 신호(IOSTBP)에 따라 로컬 라인 쌍(LIO/LIOB)의 전압 차를 감지할 수 있다.
도 2에 도시된 바와 같이, 제 2 센스 앰프(400)는 제 1 스위칭 제어 신호(YI)에 따라 비트 라인 쌍(BL/BLB)과 세그먼트 라인 쌍(SIO/SIOB)이 연결됨과 동시에 세그먼트 라인 쌍(SIO/SIOB)의 전압 차를 감지 및 증폭하여 로컬 라인 쌍(LIO/LIOB)에 전달할 수 있다.
제 2 센스 앰프(400)는 드라이버(410), 제어부(420) 및 드라이버 프리차지부(430)를 포함할 수 있다.
드라이버(410)는 제어 신호들(N3, N4)에 따라 로컬 라인 쌍(LIO/LIOB) 중에서 어느 하나를 제 1 전원단 레벨 예를 들어, 접지단 레벨(VSS)로 구동할 수 있다.
드라이버(410)는 세그먼트 라인(SIO)과 세그먼트 바 라인(SIOB) 사이에 연결된 제 1 스위치(411) 및 제 2 스위치(412)를 포함할 수 있다.
제 1 스위치(411) 및 제 2 스위치(412)는 NMOS 트랜지스터로 구성될 수 있다.
제 1 스위치(411)는 소오스가 세그먼트 라인(SIO)과 제 2 스위칭부(301, 302)의 제 1 스위치(301) 사이의 제 1 노드(N1)와 연결되고, 드레인이 접지단(VSS)과 연결될 수 있다.
제 2 스위치(412)는 소오스가 세그먼트 바 라인(SIOB)과 제 2 스위칭부(301, 302)의 제 2 스위치(302) 사이의 제 2 노드(N2)와 연결되고, 드레인이 접지단(VSS)과 연결될 수 있다.
제어부(420)는 세그먼트 라인 쌍(SIO/SIOB)의 전압 레벨에 따라 제어 신호들(N3, N4)을 생성할 수 있다.
제어부(420)는 제 3 스위치(421) 및 제 4 스위치(422)를 포함할 수 있다.
제 3 스위치(421)는 게이트가 세그먼트 라인(SIO)과 연결되고, 소오스가 전원단(VDD)과 연결되며, 드레인이 제 1 스위치(411)의 게이트와 연결될 수 있다.
제 4 스위치(422)는 게이트가 세그먼트 바 라인(SIOB)과 연결되고, 소오스가 전원단(VDD)과 연결되며, 드레인이 제 2 스위치(412)의 게이트와 연결될 수 있다.
드라이버 프리차지부(430)는 세그먼트 라인 프리차지 신호(SIOPCG)에 따라 제어 신호들(N3, N4)을 접지단 레벨(VSS)로 프리차지시킬 수 있다.
드라이버 프리차지부(430)는 제 1 스위치(411)제 2 스위치(412)제 5 및 제 6 스위치(431, 432)를 포함할 수 있다.
제 5 스위치(431)는 소오스가 접지단(VSS)과 연결되고, 드레인이 제 1 제어 노드(N3)를 통해 제 1 스위치(411)의 게이트와 연결되며, 게이트에 세그먼트 라인 프리차지 신호(SIOPCG)를 입력 받을 수 있다.
제 6 스위치(432)는 소오스가 접지단(VSS)과 연결되고, 드레인이 제 2 제어 노드(N4)를 통해 제 2 스위치(412)의 게이트와 연결되며, 게이트에 세그먼트 라인 프리차지 신호(SIOPCG)를 입력 받을 수 있다.
도 3a 및 도 3b를 참조하여, 제 2 센스 앰프(400)의 동작을 설명하면 다음과 같다.
먼저, 도 3a와 같이, 세그먼트 라인(SIO)이 하이 레벨이고, 세그먼트 바 라인(SIOB)이 로우 레벨이라 가정한다.
이때 제 1 및 제 2 스위치(411, 412)의 게이트는 제 5 및 제 6 스위치(431, 432)에 의해 접지단(VSS) 레벨로 프리차지되어 있는 상태이다.
세그먼트 라인(SIO)이 하이 레벨이므로 제 3 스위치(421)는 턴 오프 되고, 세그먼트 바 라인(SIOB)이 로우 레벨이므로 제 4 스위치(422)가 턴 온 될 수 있다.
제 3 스위치(421)가 턴 오프 되므로 제 1 스위치(411)의 게이트는 프리차지 레벨 즉, 로우 레벨로 유지되므로 제 1 스위치(411)는 턴 오프 상태를 유지할 수 있다.
한편, 제 4 스위치(422)는 턴 온 되므로 제 2 스위치(412)의 게이트에 전원단(VDD) 레벨이 인가되어 제 2 스위치(412)가 턴 온 될 수 있다.
이때 로컬 라인(LIO)과 로컬 바 라인(LIOB)은 제 2 프리차지 회로(500)에 의해 하이 레벨로 프리차지된 상태이다.
제 2 스위칭 제어 신호(IOSW)가 하이 레벨로 활성화되면, 로컬 바 라인(LIOB)에서 제 2 스위칭부(301, 302)의 제 2 스위치(302)를 경유하여 접지단(VSS)으로 전류가 흐르게 되고, 그에 따라 로컬 바 라인(LIOB)은 로우 레벨로 천이될 수 있다.
다음으로, 도 3b와 같이, 세그먼트 라인(SIO)이 로우 레벨이고, 세그먼트 바 라인(SIOB)이 하이 레벨이라 가정한다.
이때 제 1 및 제 2 스위치(411, 412)의 게이트는 제 5 및 제 6 스위치(431, 432)에 의해 접지단(VSS) 레벨로 프리차지되어 있는 상태이다.
세그먼트 라인(SIO)이 로우 레벨이므로 제 3 스위치(421)는 턴 온 되고, 세그먼트 바 라인(SIOB)이 하이 레벨이므로 제 4 스위치(422)가 턴 오프 될 수 있다.
제 3 스위치(421)가 턴 온 되므로 제 1 스위치(411)의 게이트에 전원단(VDD) 레벨이 인가되어 제 1 스위치(411)는 턴 온 될 수 있다.
한편, 제 4 스위치(422)는 턴 오프 되므로 제 2 스위치(412)의 게이트에는 프리차지 레벨 즉, 로우 레벨로 유지되어 제 2 스위치(412)는 턴 오프 상태를 유지할 수 있다.
이때 로컬 라인(LIO)과 로컬 바 라인(LIOB)은 제 2 프리차지 회로(500)에 의해 하이 레벨로 프리차지된 상태이다.
제 2 스위칭 제어 신호(IOSW)가 하이 레벨로 활성화되면, 로컬 라인(LIO)에서 제 2 스위칭부(301, 302)의 제 1 스위치(301)를 경유하여 접지단(VSS)으로 전류가 흐르게 되고, 그에 따라 로컬 라인(LIO)은 로우 레벨로 천이될 수 있다.
도 4를 참조하여, 본 발명이 실시예에 따른 입/출력 회로(100)의 동작을 설명하면 다음과 같다.
세그먼트 라인 프리차지 신호(SIOPCG)와 로컬 라인 프리차지 신호(LIOPCG)가 하이 레벨인 구간 동안 세그먼트 라인 쌍(SIO/SIOB) 및 로컬 라인 쌍(LIO/LIOB)은 하이 레벨로 프리차지되어 있다.
이때 도 3a와 같이, 세그먼트 라인 프리차지 신호(SIOPCG)에 의해 제 2 센스 앰프(400)의 제 1 및 제 2 스위치(411, 412)의 게이트는 제 5 및 제 6 스위치(431, 432)에 의해 접지단(VSS) 레벨로 프리차지된 상태이다.
세그먼트 라인 프리차지 신호(SIOPCG)가 로우 레벨로 되고, 정해진 시간 이후 제 1 스위칭 제어 신호(YI) 및 제 2 스위칭 제어 신호(IOSW)가 활성화될 수 있다.
제 1 스위칭 제어 신호(YI)가 활성화되어 비트 라인 쌍(BL/BLB)과 세그먼트 라인 쌍(SIO/SIOB)이 연결됨과 동시에 제 2 센스 앰프(400)에 의해 세그먼트 라인 쌍(SIO/SIOB)의 전압 차가 감지 및 증폭되며, 제 2 스위칭 제어 신호(IOSW)가 활성화된 상태이므로 증폭된 세그먼트 라인 쌍(SIO/SIOB)의 전압 차가 로컬 라인 쌍(LIO/LIOB)에 전달될 수 있다.
즉, 세그먼트 라인 쌍(SIO/SIOB)과 로컬 라인 쌍(LIO/LIOB)의 전압 차가 동시에 증가함을 알 수 있다.
기 설정 시간 이후에 스트로브 신호(IOSTBP)가 활성화될 수 있다.
이때 기 설정 시간은 로컬 라인 쌍(LIO/LIOB)의 전압 차가 목표 값 이상으로 상승하여 제 3 센스 앰프(600)의 안정적인 동작을 확보하기 위한 시간일 수 있다.
스트로브 신호(IOSTBP)가 활성화됨에 따라 제 3 센스 앰프(600)가 로컬 라인 쌍(LIO/LIOB)의 전압 차를 감지할 수 있다.
본 발명의 실시예는 제 2 센스 앰프(400)가 별도의 제어 신호 없이, 제 1 스위칭 제어 신호(YI)이 활성화와 동시에 동작하므로 원하는 로컬 라인 쌍(LIO/LIOB)의 전압 차를 빠르게 확보하여 스트로브 신호(IOSTBP)가 활성화되는 시간을 앞당길 수 있다.
스트로브 신호(IOSTBP)가 활성화되는 시간을 앞당길 수 있으므로 본 발명의 실시예에 따른 입/출력 회로(100)는 데이터 입/출력 동작을 빠르게 수행할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 제 1 신호 라인 쌍 중에서 어느 하나와 제 1 전원단 사이에 연결된 제 1 스위치;
    상기 제 1 신호 라인 쌍 중에서 다른 하나와 상기 제 1 전원단 사이에 연결된 제 2 스위치;
    상기 제 1 신호 라인 쌍 중에서 어느 하나의 레벨에 따라 턴 온 되어 제 2 전원단을 상기 제 1 스위치에 연결함으로써 상기 제 1 스위치를 턴 온 시키도록 구성된 제 3 스위치; 및
    상기 제 1 신호 라인 쌍 중에서 다른 하나의 레벨에 따라 턴 온 되어 상기 제 2 전원단을 상기 제 2 스위치에 연결함으로써 상기 제 2 스위치를 턴 온 시키도록 구성된 제 4 스위치를 포함하며,
    상기 제 3 스위치 및 상기 제 4 스위치는 상기 제 2 전원단과 직접 연결되는 센스 앰프.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 신호 라인 쌍은 비트 라인 쌍과 연결되는 세그먼트 라인 쌍인 센스 앰프.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 스위치는
    소오스가 상기 제 1 신호 라인 쌍 중에서 어느 하나와 연결되고, 드레인이 상기 제 1 전원단과 연결되는 센스 앰프.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제 2 스위치는
    소오스가 상기 제 1 신호 라인 쌍 중에서 다른 하나와 연결되고, 드레인이 상기 제 1 전원단과 연결되는 센스 앰프.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제 3 스위치는
    게이트가 상기 제 1 신호 라인 쌍 중에서 어느 하나와 연결되고, 소오스가 제 2 전원단과 연결되며, 드레인이 상기 제 1 스위치의 게이트와 연결되는 센스 앰프.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제 4 스위치는
    게이트가 상기 제 1 신호 라인 쌍 중에서 다른 하나와 연결되고, 소오스가 제 2 전원단과 연결되며, 드레인이 상기 제 2 스위치의 게이트와 연결되는 센스 앰프.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    프리차지 신호에 따라 상기 제 1 스위치 및 상기 제 2 스위치의 게이트를 정해진 레벨로 프리차지시키기 위한 제 5 스위치 및 제 6 스위치를 더 포함하는 센스 앰프.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 센스 앰프는
    상기 세그먼트 라인 쌍과 로컬 라인 쌍을 연결하기 위한 스위칭부와 상기 세그먼트 라인 쌍 사이에 연결되는 센스 앰프.
  9. 비트 라인 쌍의 전압 차를 감지하도록 구성된 제 1 센스 앰프;
    제 1 스위칭 제어 신호에 따라 상기 비트 라인 쌍과 세그먼트 라인 쌍을 연결하도록 구성된 제 1 스위칭부; 및
    상기 제 1 스위칭 제어 신호에 의해 상기 비트 라인 쌍과 상기 세그먼트 라인 쌍이 연결됨과 동시에 상기 세그먼트 라인 쌍의 전압 차 증폭을 수행하도록 구성된 제 2 센스 앰프를 포함하며,
    상기 제 2 센스 앰프는
    소오스가 상기 세그먼트 라인 쌍 중에서 세그먼트 라인과 연결되고, 드레인이 접지단과 연결되는 제 1 스위치,
    소오스가 상기 세그먼트 라인 쌍 중에서 세그먼트 바 라인과 연결되고, 드레인이 상기 접지단과 연결되는 제 2 스위치,
    게이트가 상기 세그먼트 라인과 연결되고, 소오스가 전원단과 연결되며, 드레인이 상기 제 1 스위치의 게이트와 연결되는 제 3 스위치, 및
    게이트가 상기 세그먼트 바 라인과 연결되고, 소오스가 전원단과 연결되며, 드레인이 상기 제 2 스위치의 게이트와 연결되는 제 4 스위치를 포함하는 반도체 장치의 입/출력 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    세그먼트 프리차지 신호에 따라 상기 세그먼트 라인 쌍을 정해진 레벨로 프리차지 시키도록 구성된 프리차지 회로를 더 포함하는 반도체 장치의 입/출력 회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제 2 센스 앰프는
    상기 세그먼트 프리차지 신호에 따라 상기 세그먼트 라인 쌍의 전압 차 증폭과 관련된 제어 노드를 정해진 레벨로 프리차지 시키도록 구성되는 반도체 장치의 입/출력 회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    제 2 스위칭 제어 신호에 따라 상기 세그먼트 라인 쌍과 로컬 라인 쌍을 연결하도록 구성된 제 2 스위칭부를 더 포함하는 반도체 장치의 입/출력 회로.
  13. 삭제
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    세그먼트 프리차지 신호에 따라 상기 제 1 스위치 및 상기 제 2 스위치의 게이트를 정해진 레벨로 프리차지시키기 위한 제 5 스위치 및 제 6 스위치를 더 포함하는 반도체 장치의 입/출력 회로.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110103123A1 (en) * 2009-10-30 2011-05-05 Elpida Memory, Inc. Semiconductor device
US20140063979A1 (en) 2012-08-28 2014-03-06 SK Hynix Inc. Semiconductor device and data output circuit therefor

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4943944A (en) * 1987-11-25 1990-07-24 Kabushiki Kaisha Toshiba Semiconductor memory using dynamic ram cells
KR950009234B1 (ko) * 1992-02-19 1995-08-18 삼성전자주식회사 반도체 메모리장치의 비트라인 분리클럭 발생장치
JP3569310B2 (ja) * 1993-10-14 2004-09-22 株式会社ルネサステクノロジ 半導体記憶装置
US5539701A (en) * 1994-08-05 1996-07-23 Nippon Steel Corporation Sense circuit for semiconductor memory devices
KR0140175B1 (ko) * 1994-11-12 1998-07-15 김광호 반도체 메모리 장치의 센스앰프 회로
KR0177776B1 (ko) * 1995-08-23 1999-04-15 김광호 고집적 반도체 메모리 장치의 데이타 센싱회로
JP4255082B2 (ja) * 2005-06-27 2009-04-15 富士通マイクロエレクトロニクス株式会社 電圧供給回路および半導体メモリ
KR100720644B1 (ko) * 2005-11-17 2007-05-21 삼성전자주식회사 메모리 장치 및 메모리 그 동작 방법
KR100752669B1 (ko) * 2006-08-22 2007-08-29 삼성전자주식회사 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 비트라인 센스 앰프
US20080074914A1 (en) * 2006-09-21 2008-03-27 Memocom Corp. Memory devices with sense amplifiers
KR100818103B1 (ko) * 2006-12-15 2008-04-01 주식회사 하이닉스반도체 전압 제어 회로와 전압 제어 방법 및 전압 제어 회로를포함하는 반도체 메모리 장치
KR100871673B1 (ko) * 2006-12-22 2008-12-05 삼성전자주식회사 반도체 메모리 장치의 센스 앰프 회로 및 그 동작 방법
KR101036926B1 (ko) * 2009-12-30 2011-05-25 주식회사 하이닉스반도체 반도체 메모리 장치
TW201142869A (en) * 2010-02-09 2011-12-01 Samsung Electronics Co Ltd Memory device from which dummy edge memory block is removed
US8325549B2 (en) * 2010-02-26 2012-12-04 International Business Machines Corporation Global bit select circuit interface with simplified write bit line precharging
KR101143471B1 (ko) * 2010-07-02 2012-05-11 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
KR101198252B1 (ko) * 2010-08-31 2012-11-07 에스케이하이닉스 주식회사 반도체 메모리 장치
KR101783873B1 (ko) * 2010-10-12 2017-10-11 삼성전자주식회사 데이터 감지를 위한 반도체 메모리 장치
US8873314B2 (en) * 2010-11-05 2014-10-28 Micron Technology, Inc. Circuits and methods for providing data to and from arrays of memory cells
KR101175249B1 (ko) * 2011-04-27 2012-08-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작방법
KR20120121709A (ko) * 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작방법
JP2014010845A (ja) * 2012-06-27 2014-01-20 Ps4 Luxco S A R L 半導体装置
KR20140064027A (ko) * 2012-11-19 2014-05-28 에스케이하이닉스 주식회사 센스 앰프 회로 및 이를 포함하는 반도체 장치
KR102043265B1 (ko) 2012-12-11 2019-11-12 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
KR102034614B1 (ko) * 2012-12-26 2019-10-22 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102070977B1 (ko) * 2013-08-01 2020-01-29 삼성전자주식회사 감지 증폭기 및 그것을 포함하는 메모리 장치
KR102161737B1 (ko) * 2013-12-02 2020-10-05 삼성전자주식회사 반도체 메모리 장치의 비트라인 센싱 방법
US9349418B2 (en) * 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
KR102280332B1 (ko) * 2015-01-26 2021-07-22 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110103123A1 (en) * 2009-10-30 2011-05-05 Elpida Memory, Inc. Semiconductor device
US20140063979A1 (en) 2012-08-28 2014-03-06 SK Hynix Inc. Semiconductor device and data output circuit therefor

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