KR20090015660A - 반도체 메모리 장치의 로컬 입출력 센스 앰프 - Google Patents

반도체 메모리 장치의 로컬 입출력 센스 앰프 Download PDF

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KR20090015660A
KR20090015660A KR1020070080178A KR20070080178A KR20090015660A KR 20090015660 A KR20090015660 A KR 20090015660A KR 1020070080178 A KR1020070080178 A KR 1020070080178A KR 20070080178 A KR20070080178 A KR 20070080178A KR 20090015660 A KR20090015660 A KR 20090015660A
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Abstract

본 발명은 반도체 메모리 장치의 로컬 입출력 센스앰프를 공개한다. 본 발명은 로컬 입출력 라인과 반전 로컬 입출력 라인을 구비하는 로컬 입출력 라인쌍, 글로벌 입출력 라인과 반전 글로벌 입출력 라인을 구비하는 글로벌 입출력 라인 쌍, 게이트에 상기 로컬 입출력 라인이 연결되는 제1 트랜지스터, 게이트에 상기 반전 로컬 입출력 라인이 연결되며, 상기 제1 트랜지스터와 문턱 전압 레벨이 같은 제2 트랜지스터, 상기 제1 트랜지스터의 제1단에 제1단이 연결되며, 제2단에 상기 반전 글로벌 입출력 라인이 연결되고, 게이트에 제1 제어신호가 인가되며 상기 제1 트랜지스터 보다 낮은 문턱 전압 레벨을 가진 제3 트랜지스터 및 상기 제2 트랜지스터의 제2단에 제1단이 연결되며, 제2단에 상기 글로벌 입출력 라인이 연결되고, 게이트에 제1 제어신호가 인가되며 상기 제2 트랜지스터 보다 낮은 문턱 전압 레벨을 가진 제4 트랜지스터를 구비하는 것을 특징으로 한다.
따라서, 본 발명의 반도체 메모리 장치는 로컬 입출력 센스앰프를 구성하는 MOS 트랜지스터 중 글로벌 입출력 라인 쌍과 연결되고, 로컬 센스 인에이블 신호에 의하여 게이팅 되는 MOS 트랜지스터를 문턱전압이 낮은 트랜지스터를 사용하고, 이 트랜지스터를 고전압으로 게이팅 하므로 로컬 입출력 센스앰프의 센싱 능력을 향상시킬 수 있다.

Description

반도체 메모리 장치의 로컬 입출력 센스 앰프{Local input and output sense amplifier of semiconductor Memory Device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 센싱 능력을 향상시킨 로컬 입출력 센스앰프에 관한 것이다.
반도체 메모리 장치는 컨트롤러를 통하여 어드레스와 명령을 입력하여 메모리 셀에 있는 데이터를 읽을 수 있고, 컨트롤러를 통하여 어드레스와 명령과 데이터를 입력하여 데이터를 메모리 셀에 저장할 수 있는 장치이다. 반도체 메모리 장치에서 메모리 셀에 저장되어 있는 데이터를 읽기 위해서는 작은 신호를 입력받아 전압 또는 전류 레벨을 결정하여 출력 핀으로 전달하기 위하여 다수의 센스앰프를 사용하고 있으며, 이러한 센스앰프들 중 로컬 입출력 센스앰프의 주요 기능은 비트라인 센스앰프에 의해 형성된 전압차이를 입출력 센스앰프에 전달하는 하는데 있으며, 형성된 전압차이를 빠르게 전류차이로 만들어 센싱 속도(Sensing speed)를 증가시키는 기능한다.
도1은 종래의 반도체 메모리 장치의 데이터 출력 경로의 개략적인 블록도로서 메모리 셀(2), 비트라인 센스앰프(3), 로컬 입출력 센스앰프(1), 글로벌 입출력 라인 프리차지부(5), 입출력 센스앰프(6), 출력 버퍼(7)로 구성되어 있다.
도1의 종래의 반도체 메모리 장치의 데이터 출력 경로의 동작을 설명하면 다음과 같다.
어드레스가 인가되어 워드라인을 인에이블 시키면 비트라인 센스앰프(3)는 메모리 셀(2)에 저장되어 있던 전하(Charge)에 해당하는 전압을 증폭한다.
어드레스가 인가되어 컬럼 선택라인(CSL)이 인에이블 되고 비트라인 센스앰프(3)는 비트라인 쌍(BL, BLB)에 실린 데이터를 증폭하여 로컬 입출력 라인 쌍(LIO, LIOB)으로 출력한다.
로컬 입출력 센스앰프(1)는 로컬 입출력 라인 쌍(LIO, LIOB)에 실린 데이터를 인가받아 증폭하여 글로벌 입출력 라인 쌍(GIO, GIOB)에 출력하면 글로벌 입출력 라인 프리차지부(5)는 입출력 센스앰프 인에이블 신호(IOSA_EN)가 인가되기 전에 로컬 입출력 센스앰프(1)의 양 출력단을 전원전압(VCC) 레벨로 미리 충전하여 놓았다가 글로벌 입출력 라인 프리차지 신호(GIO_pre)가 로우 레벨로 인가되면 로컬 입출력 센스앰프(1)의 양 출력을 방전시킨다.
입출력 센스앰프(6)는 글로벌 입출력 라인 쌍(GIO, GIOB)을 통하여 로컬 입출력 센스앰프(1)의 출력을 인가받아 전류 레벨을 증폭하여 출력하고, 출력 버퍼(7)는 전원전압(VCC) 레벨 및 접지 전압(VSS) 레벨의 입출력 센스앰프(6)의 출력 신호를 인가받아 소정 시간 지연하여 버퍼 된 리드 데이터를 데이터 입출력 핀(미도시)으로 출력한다.
도2는 종래의 반도체 메모리 장치의 로컬 입출력 센스앰프 회로를 나타내는 도면으로서 복수개의 NMOS 트랜지스터(N1~N7)로 구성되어 있다.
도1을 참고하여 도2의 반도체 메모리 장치의 로컬 입출력 센스앰프 회로를 설명하면 다음과 같다.
도2의 로컬 입출력 센스앰프 회로는 증폭회로(12)와 쓰기동작 제어회로(13)로 나눠질 수 있으며, 증폭회로(12) 및 두 개의 NMOS 트랜지스터들(32, 33)로 구성되는 쓰기동작 제어회로(13)는 각각 로컬 입출력 라인쌍(LIO, LIOB) 및 글로벌 입출력 라인쌍(GIO, GIOB)에 연결되어 있다.
증폭회로(12)는 복수개의 NMOS 트랜지스터(N1~N5)로 구성되어 있으며, NMOS 트랜지스터(N1)의 소스(Source)에는 접지 전압(VSS)이 인가된다.
증폭회로(12)는 반도체 메모리 장치의 읽기 동작 시 증폭회로를 활성화시키는 로컬 센스앰프 인에이블 신호(PLSAE)에 응답하여 활성화 된다. 즉, 로컬 센스앰프 인에이블 신호(PLSAE)가 하이 레벨(High level)로 활성화 되는 경우, NMOS 트랜지스터들(21, 24, 25)이 턴-온 된다. 이 때, 메모리 셀(2)로부터 로컬 입출력 라인(LIO)에 전송되는 데이터의 논리 상태가 하이 레벨이고 메모리 셀(2)로부터 반전 로컬 입출력 라인(LIOB)에 전송되는 데이터의 논리 상태가 로우 레벨(Low level)이라고 가정하면, NMOS 트랜지스터(23)가 턴-온 되어 반전 글로벌 입출력 라인(GIOB)의 전위가 로우 레벨로 증폭된다. 따라서, 반전 글로벌 입출력 라인(GIOB) 및 글로벌 입출력 라인(GIO)의 전위들은 소정의 전위차만큼 증폭된다.
쓰기동작 제어회로(13)는 반도체 메모리 장치의 쓰기동작 시 로컬 센스앰프 쓰기 인에이블 신호(PLSAE_W)에 응답하여 활성화 된다. 즉, 쓰기동작 제어회로(13) 의 NMOS 트랜지스터들(32, 33)은, 하이 레벨로 활성화되는 로컬 센스앰프 쓰기 인에이블 신호(PLSAE_W)에 응답하여 외부로부터 글로벌 입출력 라인 쌍(GIO, GIOB)에 전송되는 데이터를 로컬 입출력 라인 쌍(LIO, LIOB)으로 전달하는 스위치 회로의 역할을 수행한다.
즉, 반도체 메모리 장치의 외부로부터 글로벌 입출력 라인(GIO)에 하이 레벨의 데이터가 입력되고 반전 글로벌 입출력 라인(GIOB)에 로우 레벨의 데이터가 입력된다고 하면, 글로벌 입출력 라인(GIO)의 하이 레벨 데이터가 로컬 입출력 라인(LIO)으로 전달되고, 반전 글로벌 입출력 라인(GIOB)의 로우 레벨의 데이터가 반전 로컬 입출력 라인(LIOB)으로 전달된다.
로컬 입출력 라인 쌍(LIO. LIOB)으로 인가된 데이터는 비트라인(B/L)을 통하여 메모리 셀(2)로 입력된다.
상기 로컬 입출력 센스앰프 회로(11)의 동작에 있어서, 반도체 메모리 장치의 읽기동작 시에는 로컬 센스앰프 인에이블 신호(PLSAE)가 인에이블 되고, 로컬 센스앰프 쓰기 인에이블 신호(PLSAE_W)는 디세이블 되고, 반도체 메모리 장치의 쓰기동작 시에는 이와 반대로 로컬 센스앰프 인에이블 신호(PLSAE)가 디세이블 되고, 로컬 센스앰프 쓰기 인에이블 신호(PLSAE_W)는 인에이블 된다.
상기 종래의 로컬 입출력 센스앰프 회로는 반도체 메모리 장치의 쓰기동작 시 로컬 센스앰프 인에이블 신호에 응답하여 NMOS 트랜지스터들이 턴-오프 되어 쓰기동작 시 유입되는 전류 패스를 막아주는 역할을 한다. 하지만 NMOS 트랜지스터들은 로컬 입출력 센스앰프 회로의 읽기동작 시에는 턴-온 되어 글로벌 입출력 라인 쌍과 연결해주는 역할을 하는데 있어서, 트랜지스터의 ON 저항 성분이 존재하게 되고, 이로 인하여 NMOS 트랜지스터들의 드레인 전압의 감소를 가져온다. 이는 NMOS 트랜지스터들을 리니어 모드(Linear mode)에 동작시키게 되며, 입력 전압 차이를 전류차이로 생성하는데 지연 시간이 길어지게 된다. 이 지연 시간은 NMOS 트랜지스터들이 리니어 모드로 동작하기 쉬운 로컬 입출력 라인 쌍의 전압 레벨이 높을 때 더욱더 길어지며, 이러한 지연 시간은 로컬 입출력 센스앰프의 센싱(Sensing) 능력 저하로 나타난다.
본 발명의 목적은 로컬 입출력 센스앰프의 센싱 능력을 향상시킨 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 로컬 입출력 센스앰프는 로컬 입출력 라인과 반전 로컬 입출력 라인을 구비하는 로컬 입출력 라인쌍, 글로벌 입출력 라인과 반전 글로벌 입출력 라인을 구비하는 글로벌 입출력 라인 쌍, 게이트에 상기 로컬 입출력 라인이 연결되는 제1 트랜지스터, 게이트에 상 기 반전 로컬 입출력 라인이 연결되며, 상기 제1 트랜지스터와 문턱 전압 레벨이 같은 제2 트랜지스터, 상기 제1 트랜지스터의 제1단에 제1단이 연결되며, 제2단에 상기 반전 글로벌 입출력 라인이 연결되고, 게이트에 제1 제어신호가 인가되며 상기 제1 트랜지스터 보다 낮은 문턱 전압 레벨을 가진 제3 트랜지스터 및 상기 제2 트랜지스터의 제1단에 제1단이 연결되며, 제2단에 상기 글로벌 입출력 라인이 연결되고, 게이트에 제1 제어신호가 인가되며 상기 제2 트랜지스터 보다 낮은 문턱 전압 레벨을 가진 제4 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 로컬 입출력 센스앰프는 상기 제1 트랜지스터의 제2단과 상기 제2 트랜지스터의 제2단에 제1단이 연결되며, 제2단에 접지 전압이 연결되고, 게이트에 상기 제1 제어신호가 인가되는 제5 트랜지스터를 추가로 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 로컬 입출력 센스앰프의 상기 제3 및 제4 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 로컬 입출력 센스앰프의 상기 제3 및 제4 트랜지스터는 인버터를 통과한 상기 제1 제어신호가 게이트에 인가되는 PMOS 트랜지스터인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 로컬 입출력 센스앰프는 로컬 입출력 라인과 반전 로컬 입출력 라인을 구비하는 로컬 입출력 라인쌍, 글로벌 입출력 라인과 반전 글로벌 입출력 라인을 구비하는 글로벌 입출력 라인 쌍, 게이트에 상기 로컬 입출력 라인이 연결되는 제1 트랜지스터, 게이트에 상 기 반전 로컬 입출력 라인이 연결되며, 상기 제1 트랜지스터와 문턱 전압 레벨이 같은 제2 트랜지스터, 상기 제1 트랜지스터의 제1단에 제1단이 연결되며, 제2단에 상기 반전 글로벌 입출력 라인이 연결되고, 전원 전압보다 높은 고전압인 제1 제어신호가 게이트에 인가되는 제3 트랜지스터 및 상기 제2 트랜지스터의 제2단에 제1단이 연결되며, 제2단에 상기 글로벌 입출력 라인이 연결되고, 전원 전압보다 높은 고전압인 제1 제어신호가 게이트에 인가되는 제4 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 로컬 입출력 센스앰프는 상기 제1 트랜지스터의 제2단과 상기 제2 트랜지스터의 제2단에 제1단이 연결되며, 제2단에 접지 전압이 연결되고, 게이트에 상기 제1 제어신호가 인가되는 제5 트랜지스터를 추가로 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 로컬 입출력 센스앰프의 상기 제3 및 제4 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 한다.
따라서, 본 발명의 반도체 메모리 장치는 로컬 입출력 센스앰프를 구성하는 MOS 트랜지스터 중 글로벌 입출력 라인 쌍과 연결되고, 로컬 센스 인에이블 신호에 의하여 게이팅 되는 MOS 트랜지스터를 문턱전압이 낮은 트랜지스터를 사용하고, 이 트랜지스터를 고전압으로 게이팅 하므로 로컬 입출력 센스앰프의 센싱 능력을 향상시킬 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도3은 본 발명의 제1 실시 예에 따른 반도체 메모리 장치의 로컬 입출력 센스앰프 회로를 나타내는 도면으로서, 증폭회로(112), 쓰기동작 제어회로(113)로 구성되어있다.
도2를 참고하여 도3의 반도체 메모리 장치의 로컬 입출력 센스앰프 회로를 설명하면 다음과 같다.
도3의 로컬 입출력 센스앰프 회로는 증폭회로(112)와 쓰기동작 제어회로(113)로 나눠질 수 있으며, 증폭회로(112) 및 두 개의 NMOS 트랜지스터들(32, 33)로 구성되는 쓰기동작 제어회로(113)는 각각 로컬 입출력 라인쌍(LIO, LIOB) 및 글로벌 입출력 라인쌍(GIO, GIOB)에 연결되어 있다.
이때, 도2와 동일한 구성 및 동작을 수행하는 증폭회로(112) 및 쓰기동작 제어회로(113)의 구성요소를 도2와 동일한 번호를 부여하고 이에 대한 설명은 생략하도록 한다.
반도체 메모리 장치의 읽기 동작의 경우, NMOS 트랜지스터들(21, 23, 25)이 턴-온 되어 형성되는 전류 패스에 의하여 반전 글로벌 입출력 라인(GIOB)을 로우 레벨로 만들고, 반대로 글로벌 입출력 라인(GIO)은 하이 레벨이 된다.
또한, 반도체 메모리 장치의 쓰기 동작의 경우, NMOS 트랜지스터들(32,33)이 턴-온 되어 글로벌 입출력 라인 쌍(GIO, GIOB)의 데이터가 로컬 입출력 라인 쌍(LIO, LIOB)으로 전달되어 비트라인 쌍(BL, BLB)을 통하여 메모리 셀(2)에 입력 된다. 이때, NMOS 트랜지스터들(24, 25)은 턴-오프 되어 쓰기 동작 시 유입되는 전류 패스를 막아주는 역할을 한다.
반도체 메모리 장치의 쓰기 동작의 경우에서 NMOS 트랜지스터들(24, 25)은 전류 패스를 막아주는 역할을 하지만 로컬 입출력 센스앰프의 센싱 기능을 저하시키는 주요한 원인이 된다. NMOS 트랜지스터들(24, 25)이 턴-온 되었을 때의 ON 저항 성분은 NMOS 트랜지스터들(22, 23)의 Vds(Drain-to-Source)를 감소시켜 Gm(이득)이 작은 리니어 모드의 동작을 야기시키고, 입력 전압차에 의해 전류차를 형성하는데 DELAY가 생기게 되는 것이다.
트랜지스터의 리니어 모드 동작과 포화상태 모드 동작의 전류와 이득을 수식적으로 나타내면 다음과 같다.
리니어(Linear) 모드 동작 시:
Figure 112007057901351-PAT00001
Figure 112007057901351-PAT00002
포화상태(Saturation) 모드 동작 시:
Figure 112007057901351-PAT00003
Figure 112007057901351-PAT00004
id : 드레인 전류 gm : 증폭이득
W: 채널 폭 Vgs : 게이트-소스 간 전압
L: 채널 길이 Vth : 트랜지스터 문턱전압
수식에서 나타낸 바와 같이 포화상태(Saturation)에서 동작하면 Vgs에 의해 전류를 만들지만, 리니어 모드 동작 시에는 Vds에 의해 전류를 형성하게 되어 로컬 입출력 라인 쌍(LIO, LIOB)의 전압이 NMOS 트랜지스터(22, 23)의 게이트에 인가 시에 센싱 능력이 떨어지게 된다.
다음과 같은 수식에서 ON저항은,
Figure 112007057901351-PAT00005
이며,
Vt가 낮을 경우 감소하므로, 상기와 같은 문제를 극복하기 위하여, NMOS 트랜지스터들(24, 25)을 문턱전압이 낮은 트랜지스터를 사용하여 NMOS 트랜지스터들(24, 25)의 ON저항을 감소시킨다.
또한, ON저항의 수식에서처럼 Vgs를 확보하여 ON 저항을 감소할 수 있다. 따라서, NMOS 트랜지스터들(24, 25)을 고전압(VPP)으로 게이팅 함으로 저항을 감소시킬 수 있다.
여기서, 고전압(VPP)은 반도체 메모리 장치 내부의 회로에서 발생되는 전압으로 전원전압에 NMOS 트랜지스터의 문턱전압을 더한 전압보다 큰 전압이다.
따라서, NMOS 트랜지스터들(24, 25)을 NMOS 트랜지스터들(22, 23)보다 낮은 문턱 전압을 가진 NMOS 트랜지스터로 하고, NMOS 트랜지스터들(24, 25)을 고전압(VPP)로 게이팅 한다.
도4는 트랜지스터의 동작영역을 나타내는 그래프이다.
도3의 설명을 참고하여 도4의 트랜지스터의 동작영역 그래프를 설명하면 다음과 같다.
그래프에서 나타낸 바와 같이 드레인 전류가 드레인과 소스 간에 걸리는 전압에 비례하는 구간을 리니어 구간(A)이라 하고, 드레인 전류가 드레인과 소스 간에 걸리는 전압에 대하여 비교적 일정한 구간을 포화 구간(B)이라 한다.
리니어 구간(A) : (Vgs-Vth) > Vds, 포화 구간(B) : (Vgs-Vth) =< Vds 이고,리니어 구간(A)에서 로컬 입출력 라인 쌍(LIO, LIOB)의 전류차이가 DELTA_i=100uA 라고 하면, 포화 구간에서의 로컬 입출력 라인 쌍(LIO, LIOB)의 전류차이는 DELTA_i=190uA 가 되어 리니어 구간(A)보다 포화 구간(B)에서의 전류가 더 많이 흐른다.
따라서, 리니어 구간(A)에서는 Vds에 따라 전류가 리니어하게 증가하고 포화구간(B)에서는 Vds에 따라 전류의 증가가 거의 없으며, Vgs 값에 의해 전류가 결정된다. 결국 Vgs가 일정할 경우, 포화 구간(B)에서의 동작 시에 로컬 입출력 라인 쌍(LIO, LIOB)의 전류차이 DELTA_i가 크므로 포화 구간(B)에서 동작 할 때 유리하게 된다.
도5는 본 발명의 제2 실시 예에 따른 반도체 메모리 장치의 로컬 센스 앰프회로를 나타내는 도면으로서, 복수개의 NMOS 트랜지스터(N1~N3,N6,N7), 두개의 PMOS 트랜지스터(P4, P5)로 구성되어 있다.
이때, 도2와 동일한 구성 및 동작을 수행하는 증폭회로(212) 및 쓰기동작 제어회로(113)의 구성요소를 도2와 동일한 번호를 부여하고 이에 대한 설명은 생략하 도록 한다.
증폭회로(212)의 NMOS 트랜지스터(21)와 PMOS 트랜지스터들(224, 225)은 로컬 센스 인에이블 신호(PLASE)에 응답하여 턴-온 되는데, PMOS 트랜지스터들(224, 225)은 인버터(226)를 거친 로컬 센스 인에이블 신호(PLASE)에 응답하여 턴-온 된다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 반도체 메모리 장치의 데이터 출력 경로의 개략적인 블록도이다.
도 2는 종래의 반도체 메모리 장치의 로컬 입출력 센스앰프 회로를 나타내는 도면이다.
도 3은 본 발명의 제1 실시 예에 따른 반도체 메모리 장치의 로컬 입출력 센스앰프 회로를 나타내는 도면이다.
도 4는 트랜지스터의 동작영역을 나타내는 그래프이다.
도 5는 본 발명의 제2 실시 예에 따른 반도체 메모리 장치의 로컬 입출력 센스앰프 회로를 나타내는 도면이다.

Claims (7)

  1. 로컬 입출력 라인과 반전 로컬 입출력 라인을 구비하는 로컬 입출력 라인쌍;
    글로벌 입출력 라인과 반전 글로벌 입출력 라인을 구비하는 글로벌 입출력 라인 쌍;
    게이트에 상기 로컬 입출력 라인이 연결되는 제1 트랜지스터;
    게이트에 상기 반전 로컬 입출력 라인이 연결되며, 상기 제1 트랜지스터와 문턱 전압 레벨이 같은 제2 트랜지스터;
    상기 제1 트랜지스터의 제1단에 제1단이 연결되며, 제2단에 상기 반전 글로벌 입출력 라인이 연결되고, 게이트에 제1 제어신호가 인가되며 상기 제1 트랜지스터 보다 낮은 문턱 전압 레벨을 가진 제3 트랜지스터; 및
    상기 제2 트랜지스터의 제1단에 제1단이 연결되며, 제2단에 상기 글로벌 입출력 라인이 연결되고, 게이트에 제1 제어신호가 인가되며 상기 제2 트랜지스터 보다 낮은 문턱 전압 레벨을 가진 제4 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 로컬 입출력 센스앰프.
  2. 제1항에 있어서, 상기 반도체 메모리 장치의 로컬 입출력 센스앰프는
    상기 제1 트랜지스터의 제2단과 상기 제2 트랜지스터의 제2단에 제1단이 연결되며, 제2단에 접지 전압이 연결되고, 게이트에 상기 제1 제어신호가 인가되는 제5 트랜지스터를 추가로 구비하는 것을 특징으로 하는 반도체 메모리 장치의 로컬 입출력 센스앰프.
  3. 제1항에 있어서, 상기 제3 및 제4 트랜지스터는
    NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 로컬 입출력 센스앰프.
  4. 제1항에 있어서, 상기 제3 및 제4 트랜지스터는
    인버터를 통과한 상기 제1 제어신호가 게이트에 인가되는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 로컬 입출력 센스앰프.
  5. 로컬 입출력 라인과 반전 로컬 입출력 라인을 구비하는 로컬 입출력 라인쌍;
    글로벌 입출력 라인과 반전 글로벌 입출력 라인을 구비하는 글로벌 입출력 라인 쌍;
    게이트에 상기 로컬 입출력 라인이 연결되는 제1 트랜지스터;
    게이트에 상기 반전 로컬 입출력 라인이 연결되며, 상기 제1 트랜지스터와 문턱 전압 레벨이 같은 제2 트랜지스터;
    상기 제1 트랜지스터의 제1단에 제1단이 연결되며, 제2단에 상기 반전 글로벌 입출력 라인이 연결되고, 전원 전압보다 높은 고전압인 제1 제어신호가 게이트에 인가되는 제3 트랜지스터; 및
    상기 제2 트랜지스터의 제2단에 제1단이 연결되며, 제2단에 상기 글로벌 입 출력 라인이 연결되고, 전원 전압보다 높은 고전압인 제1 제어신호가 게이트에 인가되는 제4 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 로컬 입출력 센스앰프.
  6. 제5항에 있어서, 상기 반도체 메모리 장치의 로컬 입출력 센스앰프는
    상기 제1 트랜지스터의 제2단과 상기 제2 트랜지스터의 제2단에 제1단이 연결되며, 제2단에 접지 전압이 연결되고, 게이트에 상기 제1 제어신호가 인가되는 제5 트랜지스터를 추가로 구비하는 것을 특징으로 하는 반도체 메모리 장치의 로컬 입출력 센스앰프.
  7. 제5항에 있어서, 상기 제3 및 제4 트랜지스터는
    NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 로컬 입출력 센스앰프.
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* Cited by examiner, † Cited by third party
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