KR101198252B1 - 반도체 메모리 장치 - Google Patents

Abstract

차동 데이터 버스 사이의 데이터 전달시 발생하는 딜레이를 줄일 수 있는 반도체 메모리 장치가 제공된다. 본 발명의 일 측면에 따르면, 제1 차동 버스 라인쌍을 예정된 전압 레벨로 프리차지하기 위한 프리차지부; 상기 제1 차동 버스 라인쌍에 실린 신호를 드레인 바이어스 전압에 따른 MOS 트랜지스터의 오믹 영역 증폭 특성을 이용하여 증폭하여 제2 차동 버스 라인쌍으로 전달하기 위한 증폭부; 및 상기 드레인 바이어스 전압을 생성하기 위한 드레인 바이어스 전압 생성부를 구비하는 반도체 메모리 장치가 제공된다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 컬럼 경로 제어에 관한 것이다.

반도체 메모리 장치를 구성하는 선폭 및 셀 사이즈의 지속적인 스케일링 다운이 진행됨에 따라 전원전압의 저전압화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다.

도 1은 일반적인 DRAM의 컬럼(리드) 경로를 나타낸 블럭 다이어그램이다.

도 1을 참조하면, DRAM의 리드 경로에는 메모리 셀(C)에 연결되어 데이터에 대응하는 전하를 유기하기 위한 비트라인쌍(BL, BLb), 비트라인쌍(BL, BLb)에 유기된 전하를 감지 및 증폭하여 컬럼선택신호(Yi)가 활성화되는 동안 세그먼트 데이터 버스쌍(SIO, SIOb)에 전달하기 위한 비트라인 감지증폭기(BLSA), 세그먼트 데이터 버스쌍(SIO, SIOb)에 실린 데이터를 로컬 데이터 버스쌍(LIO, LIOb)으로 전달하기 위한 버스 스위칭블럭(SW), 로컬 데이터 버스쌍(LIO, LIOb)에 실린 데이터를 감지 및 증폭하여 글로벌 데이터 버스(GIO)로 전달하기 위한 메인 감지증폭기(IOSA)가 포함된다.

로우(row) 어드레스에 의해서 선택된 워드라인(WL)이 활성화되면 그 워드라인에 연결된 다수개의 메모리 셀(C)의 캐패시터에 저장된 전하가 전하공유에 의해 비트라인쌍(BL, BLb)에 유기되고, 비트라인 감지증폭기(BLSA)는 유기된 전하에 의해 발생한 비트라인쌍(BL, BLb) 간의 미세 전압차를 감지 및 증폭하게 된다.

한편, 비트라인 감지증폭기(BLSA)에 의해 증폭된 데이터는 컬럼선택신호(Yi)에 제어 받는 트랜지스터에 의해 세그먼트 데이터 버스쌍(SIO, SIOb)으로 전달되며, 버스 스위칭블럭(SW)이 세그먼트 데이터 버스쌍(SIO, SIOb)에 실린 데이터를 로컬 데이터 버스쌍(LIO, LIOb)으로 전달하고, 메인 감지증폭기(IOSA)가 이를 감지 및 증폭하여 글로벌 데이터 버스(GIO)로 전달하게 된다.

도 2는 종래기술에 따른 버스 스위칭블럭(SW)의 회로 구성도이다.

도 2를 참조하면, 종래기술에 따른 버스 스위칭블럭(SW)은 비트라인 이퀄라이즈 신호(BLEQ)에 응답하여 세그먼트 데이터 버스쌍(SIO, SIOb)을 예정된 기준 전위로 프리차지하기 위한 프리차지부(20), 버스 스위칭 신호(IOSW)에 응답하여 세그먼트 데이터 버스쌍(SIO, SIOb)과 로컬 데이터 버스쌍(LIO, LIOb)을 선택적으로 연결하기 위한 스위칭부(22)로 구성된다.

프리차지부(20)는 소오스/드레인이 세그먼트 데이터 버스(SIO)와 비트라인 프리차지 전압단(VBLP)에 접속되며 비트라인 이퀄라이즈 신호(BLEQ)를 게이트 입력으로 하는 NMOS 트랜지스터(T1), 소오스/드레인이 세그먼트 데이터 버스(SIOb)와 비트라인 프리차지 전압단(VBLP)에 접속되며 비트라인 이퀄라이즈 신호(BLEQ)를 게이트 입력으로 하는 NMOS 트랜지스터(T2), 소오스/드레인이 세그먼트 데이터 버스쌍(SIO, SIOb)에 접속되며 비트라인 이퀄라이즈 신호(BLEQ)를 게이트 입력으로 하는 NMOS 트랜지스터(T3)로 구성된다.

또한, 스위칭부(22)는 소오스/드레인이 세그먼트 데이터 버스쌍(SIO, SIOb)과 로컬 데이터 버스쌍(LIO, LIOb) 사이에 접속되며 버스 스위칭 신호(IOSW)를 게이트 입력으로 하는 두 NMOS 트랜지스터(T4 및 T5)로 구성된다.

비트라인 이퀄라이즈 신호(BLEQ)가 논리레벨 하이인 구간 동안 프리차지부(20)는 세그먼트 데이터 버스쌍(SIO, SIOb)을 비트라인 프리차지 전압(VBLP) 레벨로 등화시켜 프리차지한다. 이후, 리드 커맨드를 수행함에 따라 비트라인 이퀄라이즈 신호(BLEQ)는 논리레벨 로우로 비활성화되고 데이터가 세그먼트 데이터 버스쌍(SIO, SIOb)에 실리면 되면 세그먼트 데이터 버스쌍(SIO, SIOb)의 데이터가 스위칭부(22)를 통해 로컬 데이터 버스쌍(LIO, LIOb)으로 전달된다.

이때, 세그먼트 데이터 버스쌍(SIO, SIOb)이 프리차지 상태에서 데이터가 실리는 것은 컬럼선택신호(Yi)를 게이트 입력으로 하는 NMOS 트랜지스터(도시되지 않음)가 턴온되면서 세그먼트 데이터 버스쌍(SIO, SIOb)에 전하를 유기하는 것에 따른 것이다. 그런데, 컬럼선택신호(Yi)가 논리레벨 하이로 펄싱하는 짧은 구간 동안 세그먼트 데이터 버스쌍(SIO, SIOb)에 유기된 전하량이 그다지 많지 않기 때문에 프리차지 레벨에서 세그먼트 데이터 버스쌍(SIO, SIOb)을 하이/로우 레벨로 디벨롭시켜주는 능력이 크지 않다.

따라서, 버스 스위칭 신호(IOSW)가 논리레벨 하이로 활성화되는 구간 동안 스위칭부(22)의 NMOS 트랜지스터(T4 및 T5)가 세그먼트 데이터 버스쌍(SIO, SIOb)의 데이터를 로컬 데이터 버스쌍(LIO, LIOb)로 밀어 주는데 적지 않은 딜레이가 발생한다. 이러한 딜레이는 DRAM의 동작 속도를 크게 저하시키는 요인이 된다.

본 발명은 차동 데이터 버스 사이의 데이터 전달시 발생하는 딜레이를 줄일 수 있는 반도체 메모리 장치를 제공하고자 한다.

또한, 본 발명은 세그먼트 데이터 버스로부터 로컬 데이터 버스로의 데이터 전달시 발생하는 딜레이를 줄일 수 있는 반도체 메모리 장치를 제공하고자 한다.

본 발명의 일 측면에 따르면, 제1 차동 버스 라인쌍을 예정된 전압 레벨로 프리차지하기 위한 프리차지부; 상기 제1 차동 버스 라인쌍에 실린 신호를 드레인 바이어스 전압에 따른 MOS 트랜지스터의 오믹 영역 증폭 특성을 이용하여 증폭하여 제2 차동 버스 라인쌍으로 전달하기 위한 증폭부; 및 상기 드레인 바이어스 전압을 생성하기 위한 드레인 바이어스 전압 생성부를 구비하는 반도체 메모리 장치가 제공된다.

본 발명의 다른 측면에 따르면, 제1 정/부 버스 라인을 예정된 전압 레벨로 프리차지하기 위한 프리차지부; 게이트 및 소오스가 상기 제1 정 버스 라인 및 제2 정 버스 라인에 공통으로 접속되고 드레인 바이어스 전압을 드레인 입력으로 하는 제1 NMOS 트랜지스터; 게이트 및 소오스가 상기 제1 부 버스 라인 및 제2 부 버스 라인에 공통으로 접속되고 상기 드레인 바이어스 전압을 드레인 입력으로 하는 제2 NMOS 트랜지스터; 및 상기 드레인 바이어스 전압을 생성하기 위한 드레인 바이어스 전압 생성부를 구비하는 반도체 메모리 장치가 제공된다.

여기서, 상기 제1 정/부 버스 라인은 세그먼트 데이터 버스이고, 상기 제2 정/부 버스 라인은 로컬 데이터 버스일 수 있다.

차동 데이터 버스 사이의 데이터 전달시 발생하는 딜레이를 줄여 반도체 메모리 장치의 동작 속도를 개선할 수 있다.

도 1은 일반적인 DRAM의 컬럼(리드) 경로를 나타낸 블럭 다이어그램이다.
도 2는 종래기술에 따른 버스 스위칭블럭(SW)의 회로 구성도이다.
도 3은 본 발명의 일 실시예에 따른 버스 스위칭블럭(SW)의 회로 구성도이다.
도 4는 본 발명의 일 실시예에 따른 로컬 데이터 버스쌍(LIO, LIOb)의 전위 변화를 시뮬레이션한 결과를 나타내는 특성도이다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 도면을 참조하여 본 발명의 실시예를 살펴보기로 한다.

도 3은 본 발명의 일 실시예에 따른 버스 스위칭블럭(SW)의 회로 구성도이다.

도 3을 참조하면, 본 실시예에 따른 버스 스위칭블럭(SW)은 비트라인 이퀄라이즈 신호(BLEQ)에 응답하여 세그먼트 데이터 버스쌍(SIO, SIOb)을 예정된 기준 전위로 프리차지하기 위한 프리차지부(30), 세그먼트 데이터 버스쌍(SIO, SIOb)에 실린 데이터를 드레인 바이어스 전압(Vb)에 따른 MOS 트랜지스터의 오믹 영역 증폭 특성을 이용하여 증폭하여 로컬 데이터 버스쌍(LIO, LIOb)으로 전달하기 위한 증폭부(32), 드레인 바이어스 전압(Vb)을 생성하기 위한 드레인 바이어스 전압 생성부(34)를 구비한다.

프리차지부(30)는 소오스/드레인이 세그먼트 데이터 버스(SIO)와 비트라인 프리차지 전압단(VBLP)에 접속되며 비트라인 이퀄라이즈 신호(BLEQ)를 게이트 입력으로 하는 NMOS 트랜지스터(T11), 소오스/드레인이 세그먼트 데이터 버스(SIOb)와 비트라인 프리차지 전압단(VBLP)에 접속되며 비트라인 이퀄라이즈 신호(BLEQ)를 게이트 입력으로 하는 NMOS 트랜지스터(T12), 소오스/드레인이 세그먼트 데이터 버스쌍(SIO, SIOb)에 접속되며 비트라인 이퀄라이즈 신호(BLEQ)를 게이트 입력으로 하는 NMOS 트랜지스터(T13)로 구성된다.

또한, 증폭부(32)는 소오스와 게이트가 세그먼트 데이터 버스(SIO) 및 로컬 데이터 버스(LIO)에 공통으로 접속되고 드레인으로 드레인 바이어스 전압(Vb)을 인가받는 NMOS 트랜지스터(T14), 소오스와 게이트가 세그먼트 데이터 버스(SIOb) 및 로컬 데이터 버스(LIOb)에 공통으로 접속되고 드레인으로 드레인 바이어스 전압(Vb)을 인가받는 NMOS 트랜지스터(T15)를 구비한다.

여기서, 증폭부(32)의 두 NMOS 트랜지스터(T14 및 T15)의 바디는 각각의 세그먼트 데이터 버스(SIO 및 SIOb)에 접속되어, 세그먼트 데이터 버스(SIO 및 SIOb)의 전위에 따라 바디 바이어스 값이 결정된다. 그러나, 반드시 바디 바이어스를 세그먼트 데이터 버스(SIO 및 SIOb)에 연결하지 않아도 동작상 큰 문제는 없으며, 경우에 따라 바디 바이어스 자체를 별도로 인가하지 않을 수 있다.

한편, 드레인 바이어스 전압 생성부(34)로부터 출력되는 드레인 바이어스 전압(Vb)의 레벨은 코어전압(VCORE)보다 200mV 정도 높은 레벨로 타겟팅하는 것이 바람직하다.

비트라인 이퀄라이즈 신호(BLEQ)가 논리레벨 하이인 구간 동안 프리차지부(30)는 세그먼트 데이터 버스쌍(SIO, SIOb)을 비트라인 프리차지 전압(VBLP) 레벨로 등화시켜 프리차지한다. 이후, 리드 커맨드를 수행함에 따라 비트라인 이퀄라이즈 신호(BLEQ)는 논리레벨 로우로 비활성화되고 데이터가 세그먼트 데이터 버스쌍(SIO, SIOb)에 실리면 되면 세그먼트 데이터 버스쌍(SIO, SIOb)의 데이터가 증폭부(32)에서 증폭되어 로컬 데이터 버스쌍(LIO, LIOb)으로 전달된다.

세그먼트 데이터 버스쌍(SIO, SIOb)이 비트라인 프리차지 전압(VBLP) 레벨로 프리차지된 상태에서는 세그먼트 데이터 버스쌍(SIO, SIOb)의 전위가 같기 때문에 증폭부(32)에서 증폭 동작이 수행되지 않는다. 그러나, 컬럼선택신호(Yi)를 게이트 입력으로 하는 NMOS 트랜지스터(도시되지 않음)가 턴온되면서 세그먼트 데이터 버스쌍(SIO, SIOb)에 전하가 유기되면 세그먼트 데이터 버스쌍(SIO, SIOb)이 하이/로우 레벨을 향해 디벨롭 되게 된다.

이처럼 세그먼트 데이터 버스쌍(SIO, SIOb)이 하이/로우 레벨로 디벨롭 되면 증폭부(32)의 두 NMOS 트랜지스터(T14 및 T15)가 각각 증폭 동작을 수행하여 로컬 데이터 버스쌍(LIO, LIOb)으로 증폭된 데이터를 전달하게 된다. 이때, 증폭부(32)의 두 NMOS 트랜지스터(T14 및 T15)의 드레인에는 드레인 바이어스 전압(Vb)이 인가되고 있다. MOS 트랜지스터는 게이트-소오스 전압(Vgs)이 일정한 값을 가진다고 할때 드레인-소오스 전압(Vds)을 높여주면 드레인 전류(Id)가 급격히 상승하는 커브를 보이다가 일정 레벨에 이르면 더 이상 전류값이 상승하지 않고 포화 상태가 되는 특성을 가진다. 드레인-소오스 전압(Vds)을 높여주면 드레인 전류(Id)가 급격히 상승하는 영역을 오믹 영역이라 하고, 드레인-소오스 전압(Vds)이 일정 레벨 이상이 되어 전류값이 포화되는 영역을 포화 영역이라 한다.

본 실시예에서는 이러한 MOS 트랜지스터의 오믹 영역 증폭 특성을 이용하여 로컬 데이터 버스쌍(LIO, LIOb)에 충분한 전류를 공급한다.

도 4는 본 발명의 일 실시예에 따른 로컬 데이터 버스쌍(LIO, LIOb)의 전위 변화를 시뮬레이션한 결과를 나타내는 특성도이다.

도 4에서 R1은 종래기술(도 2 참조)에 따른 로컬 데이터 버스쌍(LIO, LIOb)의 전위를 나타내고, R2는 본 발명의 일 실시예(도 3 참조)에 따른 로컬 데이터 버스쌍(LIO, LIOb)의 전위를 나타낸 것이다.

도 4를 참조하면, 코어전압(VCORE) 레벨이 1.4V이고 비트라인 프리차지 전압(VBLP) 레벨이 0.7V인 경우, 드레인 바이어스 전압을 1.6V로 설정한 경우, 논리레벨 로우쪽에서는 종래기술과 본 발명의 일 실시예 사이에 별 차이가 없지만, 논리레벨 하이쪽에서는 본 발명의 일 실시예(R2)가 종래기술(R1)에 비해 R2-R1 만큼에 대응하는 뚜렷한 구동력 개선 효과를 나타내고 있음을 쉽게 확인할 수 있다.

드레인 바이어스 전압(Vb)의 레벨이 높아지면 로컬 데이터 버스쌍(LIO, LIOb)에 대한 더 큰 전류 구동력을 확보할 수 있으며, 이에 따라 세그먼트 데이터 버스쌍(SIO, SIOb)으로부터 로컬 데이터 버스쌍(LIO, LIOb)으로의 데이터 전달시 발생하는 딜레이를 크게 줄일 수 있다.

본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서는 DRAM의 컬럼 경로를 일례로 들어 설명하였으나, 본 발명의 기술적 원리는 계층적인 데이터 버스 구조를 가진 다른 메모리에도 적용 가능하다.

또한, 전술한 실시예에서는 세그먼트 데이터 버스와 로컬 데이터 버스 사이의 데이터 전달의 경우를 일례로 들어 설명하였으나, 본 발명은 로딩이 작은 버스 라인에서 로딩이 큰 버스 라인으로 데이터를 전달하는 어떠한 경우에도 적용 가능하다.

30: 프리차지부
32: 증폭부
34: 드레인 바이어스 전압 생성부

Claims (8)

1. 제1 차동 버스 라인쌍을 예정된 전압 레벨로 프리차지하기 위한 프리차지부;
   상기 제1 차동 버스 라인쌍에 실린 신호를 드레인 바이어스 전압에 따른 MOS 트랜지스터의 오믹 영역 증폭 특성을 이용하여 증폭하여 제2 차동 버스 라인쌍으로 전달하기 위한 증폭부; 및
   상기 드레인 바이어스 전압을 생성하기 위한 드레인 바이어스 전압 생성부
   를 구비하는 반도체 메모리 장치.
   
2. 제1 정/부 버스 라인을 예정된 전압 레벨로 프리차지하기 위한 프리차지부;
   게이트 및 소오스가 상기 제1 정 버스 라인 및 제2 정 버스 라인에 공통으로 접속되고 드레인 바이어스 전압을 드레인 입력으로 하는 제1 NMOS 트랜지스터;
   게이트 및 소오스가 상기 제1 부 버스 라인 및 제2 부 버스 라인에 공통으로 접속되고 상기 드레인 바이어스 전압을 드레인 입력으로 하는 제2 NMOS 트랜지스터; 및
   상기 드레인 바이어스 전압을 생성하기 위한 드레인 바이어스 전압 생성부
   를 구비하는 반도체 메모리 장치.
   
3. 제2항에 있어서,
   상기 제1 정/부 버스 라인은 세그먼트 데이터 버스이고, 상기 제2 정/부 버스 라인은 로컬 데이터 버스인 반도체 메모리 장치.
   
4. 제2항 또는 제3항에 있어서,
   상기 제1 NMOS 트랜지스터는 상기 제1 정 버스 라인의 전위를 바디 바이어스 전압으로 인가받는 반도체 메모리 장치.
   
5. 제4항에 있어서,
   상기 제2 NMOS 트랜지스터는 상기 제1 부 버스 라인의 전위를 바디 바이어스 전압으로 인가받는 반도체 메모리 장치.
   
6. 제3항에 있어서,
   제1 정/부 버스 라인은 비트라인 프리차지 전압 레벨로 프리차지하는 반도체 메모리 장치.
   
7. 제6항에 있어서,
   상기 비트라인 프리차지 전압 레벨은 코어전압/2 레벨인 반도체 메모리 장치.
   
8. 제7항에 있어서,
   상기 드레인 바이어스 전압은 상기 코어전압보다 높은 레벨인 반도체 메모리 장치.
   

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