JPH06150656A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06150656A JPH06150656A JP4300016A JP30001692A JPH06150656A JP H06150656 A JPH06150656 A JP H06150656A JP 4300016 A JP4300016 A JP 4300016A JP 30001692 A JP30001692 A JP 30001692A JP H06150656 A JPH06150656 A JP H06150656A
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- transistor
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Abstract
(57)【要約】
【構成】 ＤＲＡＭ等の半導体記憶装置のビット線プリ
チャージ回路のｎチャネルトランジスタ２〜４のゲート
を電源電圧より高い電圧ＶＰＰで制御する。 【効果】 低電圧でも高速な動作を可能とする。
チャージ回路のｎチャネルトランジスタ２〜４のゲート
を電源電圧より高い電圧ＶＰＰで制御する。 【効果】 低電圧でも高速な動作を可能とする。
Description
【０００１】
【産業上の利用分野】近年、バッテリーを使って動く電
気製品などにおいて、低消費電力のために電源電圧を低
くして動作させることができる半導体記憶装置が要求さ
れている。
気製品などにおいて、低消費電力のために電源電圧を低
くして動作させることができる半導体記憶装置が要求さ
れている。
【０００２】本発明は、ＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）などの半導体記憶装置で、ビット線
のプリチャージ用のトランジスタの制御信号を、電源電
圧より高く昇圧して印加し、特に低電圧で高速な動作が
可能とした半導体記憶装置に関する。
ムアクセスメモリ）などの半導体記憶装置で、ビット線
のプリチャージ用のトランジスタの制御信号を、電源電
圧より高く昇圧して印加し、特に低電圧で高速な動作が
可能とした半導体記憶装置に関する。
【０００３】また、本発明は、ＤＲＡＭ（ダイナミック
ランダムアクセスメモリ）などの半導体記憶装置で、プ
リチャージ用のトランジスタとして、ｐチャネルトラン
ジスタとｎチャネルトランジスタを並列に使用すること
により、特に低電圧で高速な動作が可能とした半導体記
憶装置に関する。
ランダムアクセスメモリ）などの半導体記憶装置で、プ
リチャージ用のトランジスタとして、ｐチャネルトラン
ジスタとｎチャネルトランジスタを並列に使用すること
により、特に低電圧で高速な動作が可能とした半導体記
憶装置に関する。
【０００４】
【従来の技術】従来この種の半導体記憶装置のプリチャ
ージ回路としては、図５、図６に示すｎチャネルＭＯＳ
トランジスタを用いるものが一般的である。
ージ回路としては、図５、図６に示すｎチャネルＭＯＳ
トランジスタを用いるものが一般的である。
【０００５】図５はＤＲＡＭにおけるビット線をプリチ
ャージする回路の一部を示す図であり、この図におい
て、８、９はビット線対であり、該ビット線対には、デ
ータ記憶部（メモリセル）１と、これら記憶部から読み
出された微小信号を増幅するためのセンスアンプ７が接
続されている。また、それぞれのビット線は、ｎチャネ
ルトランジスタ３、４を介してビット線をプリチャージ
するための電位（通常は電源電圧ＶＣＣの１／２の電位
（以降ＨＶＣＣと呼ぶ））５に接続されており、該トラ
ンジスタのゲートはビット線をプリチャージするための
制御信号（以降ＢＥＱ１と呼ぶ）６に接続されている。
また、該ビット線対はｎチャネルトランジスタ２を介し
て接続されており、プリチャージ時に同電位にイコライ
ズされる。
ャージする回路の一部を示す図であり、この図におい
て、８、９はビット線対であり、該ビット線対には、デ
ータ記憶部（メモリセル）１と、これら記憶部から読み
出された微小信号を増幅するためのセンスアンプ７が接
続されている。また、それぞれのビット線は、ｎチャネ
ルトランジスタ３、４を介してビット線をプリチャージ
するための電位（通常は電源電圧ＶＣＣの１／２の電位
（以降ＨＶＣＣと呼ぶ））５に接続されており、該トラ
ンジスタのゲートはビット線をプリチャージするための
制御信号（以降ＢＥＱ１と呼ぶ）６に接続されている。
また、該ビット線対はｎチャネルトランジスタ２を介し
て接続されており、プリチャージ時に同電位にイコライ
ズされる。
【０００６】以上の回路で、ＢＥＱ１に高レベルＶＣＣ
が印加されると、トランジスタ２〜４がオンしてビット
線対８と９がＨＶＣＣにプリチャージされる。データの
読み出しは、上記ビット線のプリチャージが行われた
後、ＢＥＱ１に低レベルが印加されてトランジスタ２〜
４がオフとなり、その後センスアンプ７が動作して読み
出しが行われる。以上は、１つのビット線対に関連する
回路を中心に説明したものであるが、図示しない他のビ
ット線対についても同様である。
が印加されると、トランジスタ２〜４がオンしてビット
線対８と９がＨＶＣＣにプリチャージされる。データの
読み出しは、上記ビット線のプリチャージが行われた
後、ＢＥＱ１に低レベルが印加されてトランジスタ２〜
４がオフとなり、その後センスアンプ７が動作して読み
出しが行われる。以上は、１つのビット線対に関連する
回路を中心に説明したものであるが、図示しない他のビ
ット線対についても同様である。
【０００７】図６（ａ）はビット線プリチャージの制御
信号ＢＥＱ１であり、時間ｔ１で低レベル０Ｖから高レ
ベルＶＣＣに変化し、トランジスタ２〜４がオンし、ビ
ット線対レベル（ｂ）はＨＶＣＣへプリチャージされ
る。（時間ｔ１以前はデータの読み出し状態を表してお
り、ｂ−１はビット線８の信号、また、ｂ−２はビット
線９の信号を表しており、ビット線８には高レベルが、
また、ビット線９には低レベルが読み出されている）。
信号ＢＥＱ１であり、時間ｔ１で低レベル０Ｖから高レ
ベルＶＣＣに変化し、トランジスタ２〜４がオンし、ビ
ット線対レベル（ｂ）はＨＶＣＣへプリチャージされ
る。（時間ｔ１以前はデータの読み出し状態を表してお
り、ｂ−１はビット線８の信号、また、ｂ−２はビット
線９の信号を表しており、ビット線８には高レベルが、
また、ビット線９には低レベルが読み出されている）。
【０００８】
【発明が解決しようとする課題】この時、トランジスタ
４のドレインソースは、それぞれＨＶＣＣ−０Ｖに接続
されており、また、ゲートーソース間には電位ＶＣＣが
加えられている。従って、 ＶGS−ＶDS＝ＶＣＣ−ＨＶＣＣ≧ＶTN ＶGS：トランジスタのゲートーソース間電圧 ＶDS：トランジスタのドレイン−ソース間電圧 ＶTN：ｎチャネルトランジスタのスレショルド電圧 となり、トランジスタ４は飽和領域で動作し、ドレイン
−ソース間のインピーダンスは充分に低くなる。
４のドレインソースは、それぞれＨＶＣＣ−０Ｖに接続
されており、また、ゲートーソース間には電位ＶＣＣが
加えられている。従って、 ＶGS−ＶDS＝ＶＣＣ−ＨＶＣＣ≧ＶTN ＶGS：トランジスタのゲートーソース間電圧 ＶDS：トランジスタのドレイン−ソース間電圧 ＶTN：ｎチャネルトランジスタのスレショルド電圧 となり、トランジスタ４は飽和領域で動作し、ドレイン
−ソース間のインピーダンスは充分に低くなる。
【０００９】一方、トランジスタ３のドレイン−ソース
は、それぞれＶＣＣ−ＨＶＣＣに接続されることにな
り、また、ゲートーソース間電圧はＨＶＣＣとなり、 ＶGS−ＶDS＝ＨＶＣＣ−ＨＶＣＣ＜ＶTN となり、トランジスタ３は線形領域の動作となり、ドレ
イン−ソース間のインピーダンスはトランジスタ４のイ
ンピーダンスに比べ高くなる。このため、図６（ｂ）の
ように、ビット線信号ｂ−２は高速にプリチャージされ
るが、ビット線信号ｂ−１は低速となり、プリチャージ
時間（ｔ２−ｔ１）が長くなるという問題点がある。こ
の問題は、電源電圧が低電圧になり、回路の速度が遅く
なるに従っていっそう深刻となってきている。
は、それぞれＶＣＣ−ＨＶＣＣに接続されることにな
り、また、ゲートーソース間電圧はＨＶＣＣとなり、 ＶGS−ＶDS＝ＨＶＣＣ−ＨＶＣＣ＜ＶTN となり、トランジスタ３は線形領域の動作となり、ドレ
イン−ソース間のインピーダンスはトランジスタ４のイ
ンピーダンスに比べ高くなる。このため、図６（ｂ）の
ように、ビット線信号ｂ−２は高速にプリチャージされ
るが、ビット線信号ｂ−１は低速となり、プリチャージ
時間（ｔ２−ｔ１）が長くなるという問題点がある。こ
の問題は、電源電圧が低電圧になり、回路の速度が遅く
なるに従っていっそう深刻となってきている。
【００１０】そこで本発明は、低い動作電圧でも高速に
動作を行うことができる半導体記憶装置を提供すること
を目的とする。
動作を行うことができる半導体記憶装置を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】本発明による半導体記憶
装置は上記目的達成のため、複数のメモリセルが接続さ
れたビット線をプリチャージするためのプリチャージ回
路を備えた半導体記憶装置において、前記プリチャージ
回路を構成するｎチャネルトランジスタの制御電圧を、
電源電圧より高い電圧に昇圧して印加し、ｎチャネルト
ランジスタを導通させて前記プリチャージを行うことを
特徴とする半導体記憶装置である。
装置は上記目的達成のため、複数のメモリセルが接続さ
れたビット線をプリチャージするためのプリチャージ回
路を備えた半導体記憶装置において、前記プリチャージ
回路を構成するｎチャネルトランジスタの制御電圧を、
電源電圧より高い電圧に昇圧して印加し、ｎチャネルト
ランジスタを導通させて前記プリチャージを行うことを
特徴とする半導体記憶装置である。
【００１２】また、本発明による半導体記憶装置は上記
目的達成のため、複数メモリセルが接続されたビット線
をプリチャージするためのプリチャージ回路を備えた半
導体記憶装置において、前記プリチャージ回路が、ｐチ
ャネルトランジスタとｎチャネルトランジスタとの並列
回路により構成され、制御信号に応答してそれらを同時
に導通させて前記プリチャージを行うことを特徴とする
半導体記憶装置である。
目的達成のため、複数メモリセルが接続されたビット線
をプリチャージするためのプリチャージ回路を備えた半
導体記憶装置において、前記プリチャージ回路が、ｐチ
ャネルトランジスタとｎチャネルトランジスタとの並列
回路により構成され、制御信号に応答してそれらを同時
に導通させて前記プリチャージを行うことを特徴とする
半導体記憶装置である。
【００１３】
【作用】本発明では、ビット線対を所定の電圧にプリチ
ャージするプリチャージトランジスタがｎチャネルトラ
ンジスタにより構成され、制御信号に応答して該ｎチャ
ネルトランジスタのゲートに電源電圧ＶＣＣより高い電
圧が印加され導通されるように構成されている。したが
って、プリチャージ以前の状態が低レベルにあったビッ
ト線のみでなく、高レベルにあったビット線についても
高速にプリチャージを行うことができる。
ャージするプリチャージトランジスタがｎチャネルトラ
ンジスタにより構成され、制御信号に応答して該ｎチャ
ネルトランジスタのゲートに電源電圧ＶＣＣより高い電
圧が印加され導通されるように構成されている。したが
って、プリチャージ以前の状態が低レベルにあったビッ
ト線のみでなく、高レベルにあったビット線についても
高速にプリチャージを行うことができる。
【００１４】また、本発明では、ビット線対を所定の電
圧にプリチャージするプリチャージトランジスタがｐチ
ャネルトランジスタとｎチャネルトランジスタとの並列
回路により構成され、制御信号に応答して該ｐチャネル
トランジスタとｎチャネルトランジスタが同時に導通さ
れるように構成されている。したがって、ビット線対の
うち、プリチャージ以前の状態が高レベルにあったビッ
ト線はｐチャネルトランジスタにより、また、低レベル
にあったビット線はｎチャネルトランジスタによってプ
リチャージされることによって、双方とも高速にプリチ
ャージを行うことができる。
圧にプリチャージするプリチャージトランジスタがｐチ
ャネルトランジスタとｎチャネルトランジスタとの並列
回路により構成され、制御信号に応答して該ｐチャネル
トランジスタとｎチャネルトランジスタが同時に導通さ
れるように構成されている。したがって、ビット線対の
うち、プリチャージ以前の状態が高レベルにあったビッ
ト線はｐチャネルトランジスタにより、また、低レベル
にあったビット線はｎチャネルトランジスタによってプ
リチャージされることによって、双方とも高速にプリチ
ャージを行うことができる。
【００１５】
【実施例】以下、本発明を図面に基づいて説明する。
【００１６】図１は本発明に係る半導体記憶装置の原理
を説明する図である。図１はＤＲＡＭにおけるビット線
対をプリチャージする回路の一部を示す図であり、図
５、図６に示す従来例と同一構成部分には同一番号を付
して説明を省略する。図１において、それぞれのビット
線対８、９は、ｎチャネルトランジスタ３、４からなる
プリチャージ回路を介してプリチャージ電位（ＨＶＣ
Ｃ）５に接続されており、ｎチャネルトランジスタ３、
４のゲートには、プリチャージ制御信号昇圧回路１６を
介してＢＥＱ１が印加されている。また、それぞれのビ
ット線対間はｎチャネルトランジスタ２で接続されてい
て、ＢＥＱ１によってプリチャージ時同電圧にイコライ
ズされるようになっている。プリチャージ制御信号昇圧
回路１６は、１対のｐチャネルトランジスタ１０、１
１、１対ののｎチャネルトランジスタ１２、１３及びイ
ンバータ１５からなり、それぞれのｐチャネルトランジ
スタのソースは、電源電圧ＶＣＣよりｎチャネルトラン
ジスタ３、４のスレッショルド電圧ＶTNだけ高い電圧よ
りなる電源ＶＰＰ１４に、また、ドレインはそれぞれ相
対するｐチャネルトランジスタのゲートに接続されてい
る。また、上記ｎチャネルトランジスタ１２のドレイン
は、上記ｐチャネルトランジスタ１０のドレインおよび
１１のゲートに、ソースは０Ｖ（以下ＧＮＤと呼ぶ）に
接続され、上記ｎチャネルトランジスタ１３のドレイン
は、上記ｐチャネルトランジスタ１１のドレインおよび
１０のゲートに、ソースはＧＮＤに接続されている。ま
た、プリチャージ制御信号ＢＥＱ１は、ｎチャネルトラ
ンジスタ１２のゲートおよび上記インバータ１５を介し
てｎチャネルトランジスタ１３のゲートに接続されてい
て、ＢＥＱ１に印加された高レベル（ＶＣＣ）をＶＰＰ
まで昇圧するようになっており、昇圧された高レベルは
上記ｐチャネルトランジスタ１１のドレインより出力さ
れ、上記プリチャージ回路のｎチャネルトランジスタ
３、４とｎチャネルトランジスタ２のゲートに接続され
ている。
を説明する図である。図１はＤＲＡＭにおけるビット線
対をプリチャージする回路の一部を示す図であり、図
５、図６に示す従来例と同一構成部分には同一番号を付
して説明を省略する。図１において、それぞれのビット
線対８、９は、ｎチャネルトランジスタ３、４からなる
プリチャージ回路を介してプリチャージ電位（ＨＶＣ
Ｃ）５に接続されており、ｎチャネルトランジスタ３、
４のゲートには、プリチャージ制御信号昇圧回路１６を
介してＢＥＱ１が印加されている。また、それぞれのビ
ット線対間はｎチャネルトランジスタ２で接続されてい
て、ＢＥＱ１によってプリチャージ時同電圧にイコライ
ズされるようになっている。プリチャージ制御信号昇圧
回路１６は、１対のｐチャネルトランジスタ１０、１
１、１対ののｎチャネルトランジスタ１２、１３及びイ
ンバータ１５からなり、それぞれのｐチャネルトランジ
スタのソースは、電源電圧ＶＣＣよりｎチャネルトラン
ジスタ３、４のスレッショルド電圧ＶTNだけ高い電圧よ
りなる電源ＶＰＰ１４に、また、ドレインはそれぞれ相
対するｐチャネルトランジスタのゲートに接続されてい
る。また、上記ｎチャネルトランジスタ１２のドレイン
は、上記ｐチャネルトランジスタ１０のドレインおよび
１１のゲートに、ソースは０Ｖ（以下ＧＮＤと呼ぶ）に
接続され、上記ｎチャネルトランジスタ１３のドレイン
は、上記ｐチャネルトランジスタ１１のドレインおよび
１０のゲートに、ソースはＧＮＤに接続されている。ま
た、プリチャージ制御信号ＢＥＱ１は、ｎチャネルトラ
ンジスタ１２のゲートおよび上記インバータ１５を介し
てｎチャネルトランジスタ１３のゲートに接続されてい
て、ＢＥＱ１に印加された高レベル（ＶＣＣ）をＶＰＰ
まで昇圧するようになっており、昇圧された高レベルは
上記ｐチャネルトランジスタ１１のドレインより出力さ
れ、上記プリチャージ回路のｎチャネルトランジスタ
３、４とｎチャネルトランジスタ２のゲートに接続され
ている。
【００１７】以上の構成において、プリチャージ時ＢＥ
Ｑ１に高レベル（ＶＣＣレベル）を印加する。このとき
ｎチャネルトランジスタ１２がオンし、ｐチャネルトラ
ンジスタ１１のゲートはＧＮＤレベル（０Ｖ）となり、
ｐチャネルトランジスタ１１はオンする。一方、ｎチャ
ネルトランジスタ１３はオフし、したがってｐチャネル
トランジスタ１０のゲートはＶＰＰレベルとなりオフす
る。したがって、ｎチャネルトランジスタ１１は安定し
てオンし、プリチャージトランジスタ３、４のゲートに
はＶＰＰレベルが供給される。
Ｑ１に高レベル（ＶＣＣレベル）を印加する。このとき
ｎチャネルトランジスタ１２がオンし、ｐチャネルトラ
ンジスタ１１のゲートはＧＮＤレベル（０Ｖ）となり、
ｐチャネルトランジスタ１１はオンする。一方、ｎチャ
ネルトランジスタ１３はオフし、したがってｐチャネル
トランジスタ１０のゲートはＶＰＰレベルとなりオフす
る。したがって、ｎチャネルトランジスタ１１は安定し
てオンし、プリチャージトランジスタ３、４のゲートに
はＶＰＰレベルが供給される。
【００１８】したがって、プリチャージ時、高レベルが
読み出されていたビット線に対してもプリチャージトラ
ンジスタは常にソース−ドレイン間電圧よりもトランジ
スタのスレッショルド電圧だけ高い電圧でゲートが駆動
され、電源電圧に依存せず高速にビット線をプリチャー
ジすることが可能となる。
読み出されていたビット線に対してもプリチャージトラ
ンジスタは常にソース−ドレイン間電圧よりもトランジ
スタのスレッショルド電圧だけ高い電圧でゲートが駆動
され、電源電圧に依存せず高速にビット線をプリチャー
ジすることが可能となる。
【００１９】図２は上記構成のビット線プリチャージ回
路のタイミング図であり、図中（ｂ）はビット線プリチ
ャージ制御信号ＢＥＱ１、また、（ａ）はＢＥＱ１の昇
圧信号を表している。ＢＥＱ１は時間ｔ１で低レベル
（０Ｖ）から高レベル（ＶＣＣ）に変化するように信号
が印加され、このとき昇圧信号は低レベル（０Ｖ）から
高レベル（ＶＰＰ）に変化する。また、（ｃ）はビット
線対のレベルであり、時間ｔ１以前は読み出し出し状態
を表している。ｂ−１はビット線８のレベルを、ｂ−２
はビット線９のレベルを表しており、ビット線８には高
レベルが、また、ビット線９には低レベルが読み出され
ている。
路のタイミング図であり、図中（ｂ）はビット線プリチ
ャージ制御信号ＢＥＱ１、また、（ａ）はＢＥＱ１の昇
圧信号を表している。ＢＥＱ１は時間ｔ１で低レベル
（０Ｖ）から高レベル（ＶＣＣ）に変化するように信号
が印加され、このとき昇圧信号は低レベル（０Ｖ）から
高レベル（ＶＰＰ）に変化する。また、（ｃ）はビット
線対のレベルであり、時間ｔ１以前は読み出し出し状態
を表している。ｂ−１はビット線８のレベルを、ｂ−２
はビット線９のレベルを表しており、ビット線８には高
レベルが、また、ビット線９には低レベルが読み出され
ている。
【００２０】低レベルが読み出されていたビット線９は
ｎチャネルトランジスタ４によってＨＶＣＣに接続され
るが、このとき、ドレイン−ソース間にはＨＶＣＣ、ゲ
ート−ソース間にはＶＣＣ＋ＶTN の電圧が印加されて
いる。従って、 ＶGS−ＶDS＝ＶＣＣ＋ＶTN−ＨＶＣＣ≧ＶTN となり、トランジスタ４は飽和領域で動作する。
ｎチャネルトランジスタ４によってＨＶＣＣに接続され
るが、このとき、ドレイン−ソース間にはＨＶＣＣ、ゲ
ート−ソース間にはＶＣＣ＋ＶTN の電圧が印加されて
いる。従って、 ＶGS−ＶDS＝ＶＣＣ＋ＶTN−ＨＶＣＣ≧ＶTN となり、トランジスタ４は飽和領域で動作する。
【００２１】また、高レベルが読み出されていたビット
線８はｎチャネルトランジスタ３によりＨＶＣＣに接続
され、このとき、ドレイン−ソース間電圧はＨＶＣＣ、
また、ゲート−ソース間にはＶＣＣ−ＨＶＣＣ＋ＶTN
が印加されて、 ＶGS−ＶDS＝ＶＣＣ−ＨＶＣＣ＋ＶTN−ＨＶＣＣ ＝ＶTN（≧ ＶTN） となり、トランジスタ３は飽和領域で動作する。
線８はｎチャネルトランジスタ３によりＨＶＣＣに接続
され、このとき、ドレイン−ソース間電圧はＨＶＣＣ、
また、ゲート−ソース間にはＶＣＣ−ＨＶＣＣ＋ＶTN
が印加されて、 ＶGS−ＶDS＝ＶＣＣ−ＨＶＣＣ＋ＶTN−ＨＶＣＣ ＝ＶTN（≧ ＶTN） となり、トランジスタ３は飽和領域で動作する。
【００２２】従って、トランジスタ３のオン時のインピ
ーダンスは充分小さくなり、ビット線８、９はいづれも
高速にプリチャージされ、しかも、電源電圧ＶＣＣに依
存せず安定して動作させることが可能となる。
ーダンスは充分小さくなり、ビット線８、９はいづれも
高速にプリチャージされ、しかも、電源電圧ＶＣＣに依
存せず安定して動作させることが可能となる。
【００２３】以上説明したように、本実施例では、高速
にビット線プリチャージを行うことが可能で、低電圧で
動作が要求されるシステムでも回路の安定動作に大きく
寄与させることができる。
にビット線プリチャージを行うことが可能で、低電圧で
動作が要求されるシステムでも回路の安定動作に大きく
寄与させることができる。
【００２４】図３は本発明に係る他の半導体記憶装置の
原理を説明する図である。図３はＤＲＡＭにおけるビッ
ト線対をプリチャージする回路の一部を示す図であり、
図５、図６に示す従来例と同一構成部分には同一番号を
付して説明を省略する。図３において、それぞれのビッ
ト線対８、９は、ｎチャネルトランジスタ３、４とｐチ
ャネルトランジスタ１７、１８との並列回路からなるプ
リチャージ回路を介してプリチャージ電位（ＨＶＣＣ）
５に接続されており、ｎチャネルトランジスタ３、４の
ゲートにはプリチャージ制御信号ＢＥＱ１が印加され、
ｐチャネルトランジスタ１７、１８のゲートにはプリチ
ャージ制御信号ＢＥＱ２が印加されている。また、それ
ぞれのビット線対間はｎチャネルトランジスタ２で接続
されていて、ＢＥＱ１によってプリチャージ時同電位に
イコライズされるようになっている。
原理を説明する図である。図３はＤＲＡＭにおけるビッ
ト線対をプリチャージする回路の一部を示す図であり、
図５、図６に示す従来例と同一構成部分には同一番号を
付して説明を省略する。図３において、それぞれのビッ
ト線対８、９は、ｎチャネルトランジスタ３、４とｐチ
ャネルトランジスタ１７、１８との並列回路からなるプ
リチャージ回路を介してプリチャージ電位（ＨＶＣＣ）
５に接続されており、ｎチャネルトランジスタ３、４の
ゲートにはプリチャージ制御信号ＢＥＱ１が印加され、
ｐチャネルトランジスタ１７、１８のゲートにはプリチ
ャージ制御信号ＢＥＱ２が印加されている。また、それ
ぞれのビット線対間はｎチャネルトランジスタ２で接続
されていて、ＢＥＱ１によってプリチャージ時同電位に
イコライズされるようになっている。
【００２５】以上の構成において、プリチャージ時ＢＥ
Ｑ１に高レベルを、また、ＢＥＱ２に低レベルを印加す
る。このときｎチャネルトランジスタ３、４およびｐチ
ャネルトランジスタ１７、１８がオンし、低レベルが読
み出されていたビット線はｎチャネルトランジスタ３ま
たは４で、また、高レベルが読み出されていたビット線
はｐチャネルトランジスタ１７または１８でプリチャー
ジされ、従ってトランジスタのスレッショルド電圧や電
源電圧に依存せず高速にビット線をプリチャージするこ
とが可能となる。
Ｑ１に高レベルを、また、ＢＥＱ２に低レベルを印加す
る。このときｎチャネルトランジスタ３、４およびｐチ
ャネルトランジスタ１７、１８がオンし、低レベルが読
み出されていたビット線はｎチャネルトランジスタ３ま
たは４で、また、高レベルが読み出されていたビット線
はｐチャネルトランジスタ１７または１８でプリチャー
ジされ、従ってトランジスタのスレッショルド電圧や電
源電圧に依存せず高速にビット線をプリチャージするこ
とが可能となる。
【００２６】図４は上記構成のビット線プリチャージ回
路のタイミング図であり、図中（ａ）はビット線プリチ
ャージ制御信号ＢＥＱ２、また、（ｂ）はビット線プリ
チャージ制御信号ＢＥＱ１を表しており、ＢＥＱ１は時
間ｔ１で低レベルから高レベルに、ＢＥＱ２は高レベル
から低レベルに変化するように信号が印加される。ま
た、（ｃ）はビット線対のレベルであり、時間ｔ1 以前
は読み出し状態を表している。ｂ−１はビット線８のレ
ベルを、ｂ−２はビット線９のレベルを表しており、ビ
ット線８には高レベルが、また、ビット線９には低レベ
ルが読み出されている。
路のタイミング図であり、図中（ａ）はビット線プリチ
ャージ制御信号ＢＥＱ２、また、（ｂ）はビット線プリ
チャージ制御信号ＢＥＱ１を表しており、ＢＥＱ１は時
間ｔ１で低レベルから高レベルに、ＢＥＱ２は高レベル
から低レベルに変化するように信号が印加される。ま
た、（ｃ）はビット線対のレベルであり、時間ｔ1 以前
は読み出し状態を表している。ｂ−１はビット線８のレ
ベルを、ｂ−２はビット線９のレベルを表しており、ビ
ット線８には高レベルが、また、ビット線９には低レベ
ルが読み出されている。
【００２７】低レベルが読み出されていたビット線９は
ｎチャネルトランジスタ４によってＨＶＣＣに接続され
るが、このとき、ドレイン−ソース間にはＨＶＣＣ、ゲ
ートーソース間にはＶＣＣの電圧が印加されている。従
って、 ＶGS−ＶDS＝ＶＣＣ−ＨＶＣＣ≧ＶTN となり、トランジスタ４は飽和領域で動作する。
ｎチャネルトランジスタ４によってＨＶＣＣに接続され
るが、このとき、ドレイン−ソース間にはＨＶＣＣ、ゲ
ートーソース間にはＶＣＣの電圧が印加されている。従
って、 ＶGS−ＶDS＝ＶＣＣ−ＨＶＣＣ≧ＶTN となり、トランジスタ４は飽和領域で動作する。
【００２８】また、高レベルが読み出されていたビット
線８はｐチャネルトランジスタ１７によりＨＶＣＣに接
続され、このとき、ドレイン−ソース間電圧は−ＨＶＣ
Ｃ、また、ゲート−ソース間には−ＶＣＣが印加され
て、 ＶGS−ＶDS＝−ＶＣＣ−（−ＨＶＣＣ）≦ＶTP ＶTP：Ｐチャネルトランジスタのスレッショルド電圧 となり、トランジスタ１７は飽和領域で動作する。
線８はｐチャネルトランジスタ１７によりＨＶＣＣに接
続され、このとき、ドレイン−ソース間電圧は−ＨＶＣ
Ｃ、また、ゲート−ソース間には−ＶＣＣが印加され
て、 ＶGS−ＶDS＝−ＶＣＣ−（−ＨＶＣＣ）≦ＶTP ＶTP：Ｐチャネルトランジスタのスレッショルド電圧 となり、トランジスタ１７は飽和領域で動作する。
【００２９】従って、トランジスタ１７のオン時のイン
ピーダンスは充分小さくなり、ビット線８、９はいづれ
も高速にプリチャージされ、しかも、電源電圧ＶＣＣに
依存せず安定して動作させることが可能となる。
ピーダンスは充分小さくなり、ビット線８、９はいづれ
も高速にプリチャージされ、しかも、電源電圧ＶＣＣに
依存せず安定して動作させることが可能となる。
【００３０】以上説明したように、本実施例では、高速
にビット線プリチャージを行うことが可能で、低電圧で
動作が要求されるシステムでも回路の安定動作に大きく
寄与させることができる。
にビット線プリチャージを行うことが可能で、低電圧で
動作が要求されるシステムでも回路の安定動作に大きく
寄与させることができる。
【００３１】
【発明の効果】本発明によれば、低電位が読み出されて
いるビット線に接続されたｎチャネルトランジスタも、
高電位が読み出されているビット線に接続されているｎ
チャネルトランジスタも飽和領域で動作するため、高速
にビット線プリチャージを行うことが可能で、特に低電
圧動作が要求されるシステムにおいても、回路の安定動
作をはかることができる。
いるビット線に接続されたｎチャネルトランジスタも、
高電位が読み出されているビット線に接続されているｎ
チャネルトランジスタも飽和領域で動作するため、高速
にビット線プリチャージを行うことが可能で、特に低電
圧動作が要求されるシステムにおいても、回路の安定動
作をはかることができる。
【００３２】また、本発明によれば、高電位が読み出さ
れているビット線はｐチャネルトランジスタで、また、
低電圧が読み出されいるビット線はｎチャネルトランジ
スタでビット線のプリチャージが行われ、高速な動作を
行うことが可能で、特に低電圧動作が要求されるシステ
ムにおいても、回路の安定動作をはかることができる。
れているビット線はｐチャネルトランジスタで、また、
低電圧が読み出されいるビット線はｎチャネルトランジ
スタでビット線のプリチャージが行われ、高速な動作を
行うことが可能で、特に低電圧動作が要求されるシステ
ムにおいても、回路の安定動作をはかることができる。
【図１】本発明に係る半導体記憶装置の一実施例の回路
構成図である。
構成図である。
【図２】同実施例の動作説明に供するタイミング図であ
る。
る。
【図３】本発明に係る半導体記憶装置の他の実施例の回
路構成図である。
路構成図である。
【図４】同実施例の動作説明に供するタイミング図であ
る。
る。
【図５】従来の半導体記憶装置の回路構成図である。
【図６】同装置の動作説明に供するタイミング図であ
る。
る。
１ データ記憶部 ２〜４ ｎチャネルトランジスタ ５ ビット線プリチャージ電源 ６ ビット線プリチャージ制御信号 ７ ヤンスマンプ ８、９ ビット線 １６ プリチャージ制御信号昇圧回路 １７、１８ ｐチャネルトランジスタ １９ ビット線プリチャージ制御信号
Claims (2)
- 【請求項１】 複数のメモリセルが選択的に接続される
ビット線の対と、これらのビット線をプリチャージする
ためのプリチャージ回路を備えた半導体記憶装置におい
て、 前記プリチャージ回路を構成するｎチャネルトランジス
タの制御電圧を、電源電圧より高い電圧に昇圧して印加
し、前記ｎチャネルトランジスタを導通させて前記プリ
チャージを行うことを特徴とする半導体記憶装置。 - 【請求項２】 複数のメモリセルが選択的に接続される
ビット線の対と、これらのビット線をプリチャージする
ためのプリチャージ回路を備えた半導体記憶装置におい
て、 前記プリチャージ回路が、ｐチャネルトランジスタとｎ
チャネルトランジスタとの並列回路により構成され、制
御信号に応答して前記ｐチャネルトランジスタとｎチャ
ネルトランジスタを同時に導通させて前記プリチャージ
を行うことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4300016A JPH06150656A (ja) | 1992-11-10 | 1992-11-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4300016A JPH06150656A (ja) | 1992-11-10 | 1992-11-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06150656A true JPH06150656A (ja) | 1994-05-31 |
Family
ID=17879701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4300016A Pending JPH06150656A (ja) | 1992-11-10 | 1992-11-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06150656A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08212783A (ja) * | 1994-11-12 | 1996-08-20 | Samsung Electron Co Ltd | 半導体メモリ装置のビット線感知回路 |
| US6418073B1 (en) | 1999-05-14 | 2002-07-09 | Nec Corporation | Semiconductor memory device |
| JP2004164843A (ja) * | 1997-03-11 | 2004-06-10 | Toshiba Corp | 半導体記憶装置 |
-
1992
- 1992-11-10 JP JP4300016A patent/JPH06150656A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08212783A (ja) * | 1994-11-12 | 1996-08-20 | Samsung Electron Co Ltd | 半導体メモリ装置のビット線感知回路 |
| JP2004164843A (ja) * | 1997-03-11 | 2004-06-10 | Toshiba Corp | 半導体記憶装置 |
| US6418073B1 (en) | 1999-05-14 | 2002-07-09 | Nec Corporation | Semiconductor memory device |
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