KR0136713B1

KR0136713B1 - 반도체 메모리 장치

Info

Publication number: KR0136713B1
Application number: KR1019940005585A
Authority: KR
Inventors: 아키히로 이와세; 데루오 세키; 신지 나가이; 다다시 오자와
Original assignee: 세키자와 다다시; 후지쓰 가부시키가이샤; 하니 도시유키; 후지쓰 브리 엘 에스 아이 가부시키가이샤
Priority date: 1993-06-10
Filing date: 1994-03-21
Publication date: 1998-04-29
Also published as: EP0628966A3; KR950001773A; JP3181759B2; EP0628966A2; US5475639A; JPH06349276A

Abstract

본 발명은 고 전압 전원 및 저 전압 전원의 전압에 따라 동작하는 반도체 메모리 장치에 관한 것이다. 메모리 셀 어레이에 다수의 메모리 셀이 형성된다. 다수의 비트 라인쌍은 메모리 셀에서 판독된 데이타 신호를 전송하기 위해 메모리 셀에 접속된다. 입력 단자쌍이 있는 감지 증폭기는 데이타 신호를 출력한다. 레벨 시프터는 다수의 비트 라인쌍에 선택적으로 접속되어 선택된 비트 라인쌍의 데이타 신호의 레벨을 감지 증폭기의 동작점 부근의 레벨로 시프트시켜 그 결과의 데이타 신호를 감지 증폭기에 공급한다. 레벨 시프터는 데이타 신호를 수신하기 위한 제1트랜지스터와 이 제1트랜지스터와 저 전압 전원 사이에 접속된 다수의 제2트랜지스터를 포함한다. 제1트랜지스터는 데이타 신호가 공급되는 제1단자와 제2단자 및 데이타 신호를 감지 증폭기에 전송하기 위해 제어 신호를 수신하는 제어 전극을 구비한다. 제2트랜지스터는 제1트랜지스터의 제2단자와 저 전압 전원 사이에 접속된다. 제1트랜지스터의 제2단자의 출력은 감지 증폭기의 입력 단자에 입력된다.

Description

반도체 메모리 장치

제1도는 종래 정적 RAM(SRAM)의 메모리 셀 어레이 및 레벨 시프터를 예시하는 회로도.

제2도는 본 발명의 한 실시예를 따른 SRAM을 도시하는 블록도.

제3도는 제2도의 SRAM의 메모리 셀 어레이 및 레벨 시프터를 도시하는 회로도.

제4도는 제2도의 SRAM의 어드레스 과도 검출용 회로를 도시하는 회로도.

제5A도 및 5B도는 제4도의 어드레스 과도 검출기의 동작을 예시하는 파형도.

제6도는 제2도의 SRAM으로부터 데이타를 판독하기 위한 동작을 예시하는 시간 흐름도.

제7도는 종래 레벨 시프터의 동작과 제3도의 레벨 시프터의 동작을 비교하기 위한 예시적인 도면.

* 도면의 주요 부분에 대한 부호의 설명

C : 메모리 셀 25 : 감지 증폭기/기록 회로

BL,: 비트 라인 50 : 레벨 스프터

VDD : 고 전압 전원 LD,: 데이타 라인

V_ss: 저 전압 전원

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 공통 비트 라인(공통 데이타 라인쌍)을 공유하는 비트 라인 및 데이타 라인이 일정한 전압 레벨로 사전 충전되는 SRAM에 관한 것이다.

일반적인 SRAM에서, 메모리 셀로부터 판독된 데이타는 비트 라인쌍 및 공통데이타 라인쌍을 경유하여 감지 증폭기에 전송된 후 증폭된다. 감지 증폭기는 메모리 셀로부터 판독된 데이타의 전압 레벨이 전원의 중간 전압 레벨에 있을 때 가장 효과적으로 동작한다. 이를 용이하게 하기 위해, 종래의 SRAM은 메모리 셀에서 판독된 데이터의 전압 레벨을 중간 레벨로 시프트시키는 회로를 포함한다. 감지 증폭기에 적합한 레벨 시프터는 일본국 미심사 특허 공개제 Hei 1-192078호에 개시되어 있다. 이 레벨 시프터는 제1도에 예시된다.

제1도에 도시된 메모리 셀 어레이(101)는 다수의 워드 라인(WLO)쌍 및 다수의 비트 라인쌍을 구비한다. 제1도에는 단지 하나의 비트 라인 쌍(BLO,)이 도시된다. 메모리 셀(CO)은 각 워드 라인과 관련 비트 라인 쌍 사이에 접속된다. 이 셀(CO)은 셀 트랜지스터(T41, T42) 및 게이트 트랜지스터(T43, T44)와 이들의 부하로써 저항(R11, R12)을 포함한다. 저항(R11)과 트랜지스터(T41)는 직렬 접속되고, 저항(R12)과 트랜지스터(T42)는 직렬 접속되는데, 전자의 직렬 회로는 전원(V_DD)과 접지부(V_SS) 사이에서 후자의 직렬회로와 병렬 접속된다. 임의의 한 워드 라인 및 관련 비트 라인쌍이 선택되면, 이 선택된 워드 라인 및 비트 라인 쌍에 접속된 셀이 선택되어 이 셀의 데이타는 비트 라인 쌍에서 판독된다.

각 비트 라인 쌍(BLO,)에는 비트 라인 쌍을 사전 충전하기 위한 비트 이퀄라이저(102)가 접속된다. 이퀄라이저(102)는 PMOS 트랜지스터(T45, T46, T47)를 이용한다.

공통 데이타 라인 쌍(LDD,)은 칼럼 스위치(103, 104)를 경유하여 비트 라인 쌍(BLO,)에 각각 접속된다. 스위치(103)는 PMOS 트랜지스터(T48) 및 NMOS 트랜지스터(T49)를 포함하고, 스위치(104)는 PMOS 트랜지스터(T50) 및 NMOS 트랜지스터(T51)를 포함한다. 인버터(105)에 의해 반전된 칼럼 선택 신호(CD)의 반전 신호는 트랜지스터(T48, T50)의 게이트들에 입력되고, 칼럼 선택 신호(CD)는 트랜지스터(T49, T51)의 게이트에 입력된다. 칼럼 선택 신호(CD)가 하이 레벨로 되면, 스위치(103, 104)가 턴 온되어 비트 라인 쌍(BLO,)은 공통 데이타 라인쌍(LDO,)과 각각 통신할 수 있다.

공통 이퀄라이저(106)는 공통 데이타 라인을 사전 충전하도록 공통 데이타 라인 쌍(LDO,)에 접속된다. 이퀄라이저(106)는 PMOS 트랜지스터(T52, T53, T54)를 포함한다.

감지 증폭기(108)는 레벨 시프터(107)를 경유하여 공통 데이타 라인 쌍(LDO,)에 접속된다. 레벨 시프터(107)는 NMOS 트랜지스터(T55-T59) 및 PMOS 트랜지스터(T60, T61)를 포함한다. 트랜지스터(T55, T56)의 각 드래인은 전원(V_DD)에 접속되고, 각각의 게이트는 공통 데이타 라인(LDO,)에 각각 접속된다. 트랜지스터(T55, T56)의 소스는 트랜지스터(T57, T58)의 드레인에 접속된다. 트랜지스터(T57, T58)의 게이트들은 트랜지스터(T57)의 드레인에 접속됨으로써 전류 미러 회로를 구성한다. 트랜지스터(T60, T61)의 소스는 전원(V_DD)에 접속된다. 트랜지스터(T60, T61)의 드레인들은 트랜지스터(T57, T58)의 드레인들에 각각 접속되고, 게이트들은 트랜지스터(T57, T58)의 드레인들에 각각 접속된다. 트랜지스터(T57, T58)의 소스들은 트랜지스터(T59)를 경유하여 접지부(V_SS)에 접속된다. 트랜지스터(T59)는 공통 데이타 라인(LDO,)이 선택되면 작동된다.

감지 증폭기(108)는 신호 라인(LSO)를 경유하여 트랜지스터들(T55, T57)간의 노드(Nl)와 신호 라인()을 경유하여 트랜지스터들(T56, T58)간의 노드(N2)에 접속된다. 감지 증폭기(108)는 신호 라인들(LSO,)간의 차동 전압을 증폭하여 이 증폭된 데이타를 출력하는 차동 증폭기로 구성된다.

이와같이 구성된 SRAM에서, 작동 신호(ø0)는 데이타가 독출되기 전에 로레벨로 설정된다. 따라서, 각 트랜지스터(T45-T47)는 턴 온되고 비트 라인쌍(BLO,)은 전원(V_DD)에 의해 사전 충전된다. 또한, 각 트랜지스터(T52-T54)는 턴 온되고 데이타 라인 쌍(LDO,)은 전원(V_DD)에 의해 사전 충전 된다.

작동 신호(ø0)가 어드레스 신호의 변화에 응답하여 하이 레벨로 되면, 트랜지스터(T45-T47, T52-T54)는 턴 오프되어 비트 라인(BLO,) 및 데이타라인(LDO,)의 사전 충전이 완료된다.

칼럼 선택 신호(CD)가 하이 레벨이면, 칼럼 스위치(103, 104)는 턴 온되어 비트 라인 쌍(BLO,)을 데이타라인 쌍(LDO,)에 접속시킨다. 이에 따라, 해당 워드와 함께 워드 라인(WLO) 및 비트 라인이 선택될 수 있다. 여기서, 셀(CO)의 데이타가 1인 경우, 트랜지스터(T41)는 턴 오프되고 트랜지스터(T42)는 턴 온된다. 이에 따라, 비트 라인(BLO) 상에서 하이 레벨 신호가 판독되고 비트 라인() 상에서 로 레벨 신호가 판독된다. 이러한 신호들은 데이타 라인 쌍(LDO,)을 경유하여 레벨시프터(107)에 전송된다. 그 결과, 트렌지스터(T55)의 컨덕턴스가 작아지는 반면 트랜지스터(T56)의 컨덕턴스는 커진다. 따라서, 제7도에 도시된 바와 같이, 신호 라인(LSO)의 전압 레벨은 V_DD/2보다 조금 높게 되고 신호 라인()의 전압 레벨은 V_DD/2 보다 조금 낮아진다. 이와같은 레벨의 신호 라인(LSO,)은 감지 증폭기(108)에 의해 증폭되고 판독 데이타(DR)가 출력된다.

SRAM의 레벨 시프터(107)는 데이타 라인 쌍(LDO,)을 통해 이동하는 신호의 전압 레벨을 시프트하여 그 결과의 신호를 감지 증폭기(108)에 출력한다. 이에 따라, 셀(CO)로부터 데이타를 정확하게 판독하기 위하여 비트 라인 쌍(BLO,) 및 데이타 라인 쌍(LDO,)을 사전 충전시킬 필요가 있다.

최근에 SRAM의 판독 속도가 향상됨에 따라, 비트 라인 쌍(BLO,) 및 데이타 라인 쌍(LDO,)에 대한 사전충전 시간은 단축되고 있다. 사전충전 시간을 줄이기 위해서는, 사전충전 소자(이퀄라이저(102)의 트랜지스터(T45-T47) 및 이퀄라이저(106)의 트랜지스터(T52-T54)의 전류값을 증가시키거나, 데이타 전송 소자(레벨 시프터(107)의 트랜지스터(T55, T56)의 전류값을 증가시킬 필요가 있다. 이에 따라, 이와 같은 소자들이 반도체 기판 상에서 차지하는 영역이 증가될 것이 요구된다.

그러나, 최근의 고집적 SRAM에서는, 사전충전 소자 또는 데이타 전송 소자를 형성하기에 이용가능한 영역에 제한이 따르게 된다. 따라서, 관련된 레벨 시프터의 노드쌍과 비트 라인의 쌍을 동일 전압레벨로 완전하게 사전 충전시켜야 하는 노력이 여전히 요구된다. 또한, 이와같이 사전충전의 수행에는 시간이 걸린다. 더 넓은 사전충전 영역에는 더 긴 시간이 걸리고, 이에 따라 또한 판독 속도의 향상에 문제점이 생기게 된다.

본 발명의 목적은 상기와 같은 문제점을 해결하고, 반도체 메모리 장치의 집적 레벨을 절충하지 않고도 판독 속도를 개선시키는 반도체 메모리 장치를 제공하는데 있다.

이와 같은 목적을 달성하기 위하여, 본 발명은 고전압 전원 및 저전압 전원의 전압들을 근거로 동작 가능한 반도체 메모리 장치를 제공하는데, 메모리 셀 어레이에 형성된 다수의 메모리 셀과, 이 메모리셀로부터 판독된 데이타를 전송하기 위해 상기 메모리 셀에 접속된 다수의 비트 라인 쌍과, 각 비트 라인 쌍의 데이타 신호를 수신하기 위한 다수의 입력 단자를 구비하여 그 데이타 신호를 증폭하기 위한 감지 증폭기와, 다수의 비트 라인 쌍이 선택적으로 접속되고, 선택된 비트 라인 쌍의 데이타 신호의 레벨을 감지 증폭기의 동작범위 근처의 레벨로 시프트시키는 레벨 시프터를 포함한다. 레벨 시프터는 결과의 데이타 신호를 감지 증폭기에 공급하고, 데이타 신호를 수신하기 위한 제1트랜지스터를 포함하는데, 이 제1트랜지스터의 제1단자에는 데이타 신호가 공급되고 제2단자 및 제어 전극은 데이타 신호를 감지 증폭기에 전송하기 위한 제어 신호를 수신하며 제2단자의 출력은 감지 증폭기의 입력단자에 대한 입력이며, 상기 레벨 시프터는 제1트랜지스터의 제2단자와 저전압 전원 사이에 접속된 다수의 제 2트랜지스터를 포함한다.

본 발명에 따른 새로운 특징들은 첨부된 청구범위에 잘 나타나 있다.

본 발명의 목적 및 장점들은 첨부 도면을 참조로 하여 바람직한 다음 실시예를 통해 잘 이해될 것이다.

본 발명의 바람직한 실시예에 따른 SRAM은 제2도 내지 7도를 통해 잘 설명될 것이다.

제2도에 도시된 바와 같이, SRAM(20)은 메모리 셀 어레이(1), 어드레스 버퍼(21), 로우 디코더(22), 칼럼 디코더(23) 및 어드레스 과도 디코더(24)를 포함한다. SRAM(20)은 또한 감지 증폭기/기록회로(25), 출력 버퍼(26), 입력 버퍼(270, 기록 버퍼(28), 칩 선택 버퍼(29) 및 바이어스 전압 발생기(30)를 포함한다. 감지 증폭기/기록 회로(25)는 제3도에 도시된 감지 증폭기(25A)와 기록 회로(25B)를 구비한다.

상기한 각 회로의 구성 및 작용은 이하 차례로 설명된다.

어드레스 버퍼(21)는 n비트(n : 자연수)로 구성된 어드레스 신호(AD)를 제어기(도시되지 않음)로부터 수신한다. 버퍼(21)는 수신된 어드레스 신호(AD)를 디코더(22, 23)에 공급한다. SRAM(20)은 고 전압 전원(V_DD)의 전력과 저 전압 전원인 접지부(V_SS)의 전력을 공급받아 이 전력을 기초로 하여 작용한다.

로우 디코더(22)는 어드레스 신호(AD)를 선택 신호로 디코딩하여 메모리 셀 어레이(1)의 일정한 워드 라인을 선택한다. 마찬가지로, 칼럼 디코더(23)는 어드레스 신호(AD)를 선택 신호로 디코딩하여 메모리 셀 어레이(1)의 일정한 비트 라인 쌍을 선택한다. 따라서, 메모리 셀 어레이(1)중 선택된 워드 라인 및 선택된 비트 라인쌍에 접속된 메모리 셀이 선택될 것이다.

감지 증폭기/기록 회로(25)는 메모리 셀 어레이(1)에 접속되고, 출력버퍼(26) 및 입력 버퍼(27)는 상기 회로(25)에 접속된다.

입력 버퍼(27)는 다수의 비트(이 실시예에서는 n비트)로 구성된 데이타(DIN)를 제어기(도시되지 않음)로부터 수신한다. 입력 버퍼(27)는 데이타(DIN)를 감지 증폭기/기록 회로(25)에 출력한다. 기록 버퍼(28)는 기록 인에이블 신호()를 수신하여 감지 증폭기/기록 회로(25)에 출력한다. 칩 선택 버퍼(29)는 제어 신호()를 수신하여 감지 증폭기/기록 회로(25)에 출력한다.

기록 인에이블 신호() 및 제어 신호() 둘다 로 레벨에 있으면 감지 증폭기/기록 회로(25)는 데이타(DIN)를 메모리 셀 어레이(1)내 선택된 메모리 셀에 기록한다. 기록 인에이블 신호()가 하이 레벨에 있고 제어 신호()가 로 레벨에 있으면, 감지 증폭기/기록 회로(25)는 메모리 셀 어레이의 선택된 메모리 셀로부터 데이타를 판독하여 이 판독된 데이타(DOUT)를 출력 버퍼(26)를 통해 출력한다. 전압 발생기(30)는 외부에서 공급되는 소스 전압(VDD)을 근거로 하는 접지 포텐셜(V_SS)보다 낮은 바이어스 전압을 발생한다. 전압 발생기(30)는 이 바이어스 전압을 SRAM(20)에 포함되는 NMOS 트랜지스터의 후면 게이트에 공급한다.

어드레스 과도 검출기(24)는 제4도에서 상세히 예시된다. 이 검출기(24)는 어드레스 신호(AD)를 형성하는 각 비트 신호(AD1-ADn)의 변경을 각각 검출하는 n 비트 과도 검출부(31)와 출력 회로부(32)를 포함한다. 검출기(24)는 각 비트 신호(ADl-ADn)의 변경에 따라 작동 신호(ø1, ø2)를 출력한다.

특히, 출력 회로부(32)는 전원(V_DD)에 직렬 접속된 저항(R3) 및 인버터(48, 49)를 포함한다. 인버터(48)는 작동 신호(ø1)을 출력하고, 인버터(49)는 이 작동 신호(ø1)를 반전시킨 작동 신호(ø2)를 출력한다.

검출기(24)의 각 비트 과도 검출부(31)는 다수의 인버터(33-43)와 한 쌍의 NAND 게이트(44, 45) 및 한 쌍의 NMOS 트랜지스터(46, 47)를 포함한다. 트랜지스터(46, 47)는 저항(R3)에 병렬접속된다. 인버터(33)의 출력은 인버터(34, 39)에 입력된다. 인버터(34)의 출력은 NAND 게이트(44)의 제1입력 단자에 직접 입력되고, 또한 인버터(35, 36, 37)를 경유하여 NAND 게이트(44)의 제2입력 단자에 입력된다. 인버터(39)의 출력은 NAND 게이트(45)의 제1입력 단자에 직접 입력되고, 또한 인버터(40, 41, 42)를 경유하여 NAND 게이트(45)의 제2입력 단자에 입력된다. NAND 게이트(44, 45)의 출력들은 트랜지스터(46, 47)의 게이트에 각각 입력된다. 각 인버터(33)는 비트 신호(AD1-ADn)를 각각 수신한다.

어떠한 비트 신호(AD1-ADn, ADi(i=1 내지 n)도 변경되지 않는다면, 인버터(38, 43)의 출력 신호(APi,)는 제5A도 및 5B도에 명백히 도시된 바와 같이 로 레벨로 된다. 그 결과, 트랜지스터(46, 47)는 턴 오프되어 로 레벨의 작동 신호(ø1) 및 하이 레벨의 작동 신호(ø2)가 출력될 수 있다.

임의의 비트 신호(AD1-ADn)의 레벨이 하이 레벨에서 로 레벨로 변경되거나 그 반대의 경우, 관련된 비트 과도 검출부(31)의 인버터(43)의 출력 신호()는 제5A도에 도시된 바와 같이 일정 시구간 동안 하이 레벨로 된다. 그 결과, 관련된 트랜지스터(46)는 턴 온되어 항 레벨의 작동 신호(ø1) 및 그 레벨의 작동 신호(ø2)가 출력된다.

이하 메모리 셀 어레이(1)의 세부에 대해 설명한다. 제3도에 도시된 메모리 셀 어레이(1)는 수평으로 실행되는 다수의 워드 라인(WL) 및 수직으로 실행되는 다수의 비트 라인을 구비한다. 제3도에는 단지 한 쌍의 비트라인(BL,)만 도시된다. 이 비트 라인쌍(BL,)은 소스가 전원(V_DD)에 접속된 PMOS트랜지스터(T39, T40)의 드레인에 각각 접속된다. 트랜지스터(T39, T40)의 게이트는 접지부(V_SS)에 접속된다.

메모리 셀(C)은 각 비트 라인 쌍사이에서 각 워드 라인에 접속된다. 각 셀(C)은 한 쌍의 셀 트랜지스터(T1, T2)와 한 쌍의 게이트 트랜지스터(T3) 및 이들의 부하로써 큰 값의 저항(R1, R2)을 포함한다. 저항(R1)과 트랜지스터(T1)는 직렬 접속되고, 저항(R2)과 트랜지스터(T2)는 직렬 접속되는데, 전자의 직렬회로는 전원(V_DD)과 접지부(V_SS) 사이에서 후자의 직결 회로에 병렬 접속된다. 셀 트랜지스터(T1)의 게이트는 또다른 셀 트랜지스터(T2)의 드레인에 접속되고, 셀 트랜지스터(T2)의 게이트는 또 다른 셀 트랜지스터(T1)의 드레인에 접속된다. 워드 라인 및 비트 라인쌍이 어드레스 신호에 따라 선택되면, 이 선택된 워드라인 및 비트 라인쌍에 접속된 메모리 셀이 선택된다.

각 비트 라인쌍(BL, BL)에는 PMOS 트랜지스터(T5, T6, T7)를 포함하는 비트 이퀄라이저(2)가 접속된다. 트랜지스터(T5)의 소스 및 드레인은 관련 비트 라인쌍의 각 비트 라인에 접속되고 게이트는 작동신호(ø1)를 공급받는다. 트랜지스터(T6, T7)의 소스들은 전원(V_DD)에 접속되고, 드레인들은 트랜지스터(T5)의 소스 및 드레인에 각각 접속된다. 작동 신호(ø1)는 트랜지스터(T6, T7)의 게이트에 입력된다.

작동 신호(ø1)가 로 레벨에 있거나 비트 라인쌍이 선택되지 않으면, 트랜지스터(T5-T7)가 턴 온되어 비트 라인쌍이 전원(V_DD)에 의해 사전충전된다.

또한, 공통 데이타 라인쌍(LD,)은 각각 전송 게이트로 구성된 칼럼 스위치(3, 4)를 경유하여 각 비트 라인쌍(BL,)에 각각 접속된다. 스위치(3)는 PMOS 트랜지스터(T8)와 NMOS 트랜지스터(T9)를 이용하고, 스위치(4)는 PMOS 트랜지스터(Tl0)와 NMOS 트랜지스터(T11)를 이용한다. 칼럼 선택 신호(CD)가 인버터(5)에 의해 반전된 신호는 트랜지스터(T8, Tl0)의 게이트에 입력되고 칼럼 선택 신호(CD)는 트랜지스터(T9, T11)의 게이트에 입력된다.

칼럼 선택 신호가 하이 레벨로 되면, 스위치(3, 4)는 턴 온되어 비트 라인쌍(BL,)을 공통 데이타 라인쌍(LD,)에 각각 접속시킨다.

공통 이퀄라이저(6)는 공통 데이타 라인쌍(LD,)에 접속뒨다. 이퀄라이저(6)는 PMOS 트랜지스터(T12-T14)를 포함한다. PMOS 트랜지스터(T12)의 소스 및 드레인은 데이타 라인쌍(LD,)에 각각 접속되고 게이트는 작동 신호(ø1)를 공급받는다. PMOS 트랜지스터(T13, T14)의 게이트에 입력된다.

작동 신호(ø1)가 로 레벨에 있거나 데이타 라인쌍이 선택되지 않으면, 트랜지스터(T12-T14)는 턴온되어 데이타 라인쌍이 전원(V_DD)에 의해 사전충전되도록 한다.

감지 증폭기(25A)는 레벨 시프터(50)를 경유하여 데이타 라인쌍(LD,)에 접속된다. 레벨 시프터(50)는 PMOS 트랜지스터(T23-T28) 및 NMOS 트랜지스터(T29-T32)를 포함한다.

트랜지스터(T23, T24)의 소스는 둘다 데이타 라인(LD)에 접속되고, 트랜지스터(T25, T26)의 소스는 둘다 데이타 라인()에 접속된다. 트랜지스터(T23, T24)의 드레인은 둘 다 트랜지스터(T27)의 소스에 접속되고, 트랜지스터(T25, T26)의 드레인은 둘 다 트랜지스터(T28)의 소스에 접속된다. 작동 신호(ø1)는 트랜지스터(T23, T25)의 게이트에 입력된다. 트랜지스터(T24, T26)의 게이트들은 트랜지스터(T28, T27)의 소스들에 각각 접속된다. 작동 신호(ø2)는 트랜지스터(T27, T28)의 게이트에 입력된다.

트랜지스터(T29)의 드레인은 트랜지스터(T27)의 드레인에 접속되고, 트랜지스터(T31, T32)의 드레인은 트랜지스터(T28)의 드레인에 접속된다. 트랜지스터(T29, T30, T31, T32)의 소스는 모두 접지부(V_SS)에 접속된다. 트랜지스터(T29)의 게이트는 자체의 드레인에 접속되고, 트랜지스터(T31)의 게이트는 자체의 드레인에 접속된다. 작동 신호(ø2)는 트랜지스터(T30, T32)의 게이트에 입력된다. 데이타의 판독시, 트랜지스터(T29, T31)는 임계 값(VthN)에 따라 노드(N3, N4)의 포텐셜 레벨들이 전원(V_DD)의 전압의 절반 레벨로 설정되도록 작용한다. 데이타 라인(LD)에 접속된 트랜지스터(T24, T27, T29)는 감지 증폭기(25A)에 대한 직접 전류로를 형성한다. 마찬가지로, 데이타 라인(LD)에 접속된 트랜지스터(T26, T28, T31)는 감지 증폭기(25A)에 대한 직접 전류로를 형성한다.

이하 제3도를 참조로 하여 감지 증폭기(25A)에 대하여 설명한다.

감지 증폭기(25A)는 신호 라인(LS,)을 경유하여 노드(N3, N4)에 접속된다. 감지 증폭기(25A) 내 PMOS 트랜지스터(T33, T34)의 소스는 전원(V_DD)에 접속되고 게이트는 트랜지스터(T33)의 드레인에 접속되어 전류 미러 회로를 구성한다. 트랜지스터(T33, T34)의 드레인들은 소스가 함께 접속된 NMOS 트랜지스터(T35, T36)의 드레인들에 각각 접속된다.

트랜지스터(T35, T36)의 게이트들은 신호 라인(LS,)에 각각 접속되고, 소스들은 NMOS 트랜지스터(T37)를 경유하여 접지부(V_SS)에 접속된다. 작동신호(ø1)는 트랜지스터(T37)의 게이트에 입력된다.

인버터(5l)는 트랜지스터(T34, T36)간의 노드(N5)에 접속되어 판독 데이타(DR)를 출력한다. PMOS 트랜지스터(T38)는 노드(N5)와 전원(V_DD) 사이에 접속되어 자체의 게이트에 작동 신호(ø1)를 입력한다. 작동 신호(ø1)가 로 레벨에 있거나 데이타가 독출되지 않으면, 트랜지스터(T38)는 턴 온되어 감지 증폭기(25A)의 출력에 관계 없이 판독 데이타(DR)를 로 레벨로 설정한다. 작동 신호(ø1)가 하이 레벨에 있거나 데이타가 독출되면, 트랜지스터(T38)는 턴 오프되어 감지 증폭기(25A)의 출력이 판독 데이타(DR)로써 출력되도록 한다.

이와같이 구성된 SRAM(20)의 일반적인 동작은 이하 제6도를 참조로 하여 설명된다.

어드레스 신호가 변경되지 않는 동안 작동 신호(ø1)는 로레벨을 유지한다. 따라서, 각 PMOS 트랜지스터(T5-T7)는 턴 온되어 비트 라인쌍(BL,)이 전원(V_DD)에 의해 사전충전되도록 한다. 작동 신호(ø1)가 로 레벨로 되면, 트랜지스터(T23, T24)는 턴 온되고 노드(N3, N4)의 포텐셜은 전원(V_DD)의 포텐셜과 일치한다. 여기서, 작동 신호(ø1)가 인버터(49)의 작용에 의해 하이 레벨로 되므로, 트랜지스터(T27, T28)는 턴 오프되고 트랜지스터(T30, T32)는 턴 온된다.

어드레스 신호(AD)가 변경되면, 작동 신호(ø1)는 하이 레벨로 되고 트랜지스터(T5-T7, T12-T14)는 턴 오프되어 비트 라인쌍(BL,) 및 공통 데이타 라인쌍(LD,)의 사전충전이 종료된다. 작동 신호(ø1)의 레벨이 하이이면 트랜지스터(T23, T24)는 오프된다. 여기서, 작동 신호(ø1)의 레벨은 인버터(49)의 작용에 의해 로 레벨로 되므로, 트랜지스터(T27, T28)는 턴 온되고 트랜지스터(T30, T32)는 턴오프된다.

칼럼 선택 신호(CD)가 하이 레벨로 되면, 칼럼 스위치(3, 4)는 턴 온되어 비트 라인쌍(BL,)과 데이타 라인쌍(LD,)사이에 접속을 이룬다. 다음에, 임의의 워드 라인(WL)이 선택되면, 이 워드 라인(WL)에 접속된 메모리 셀(C)의 게이트 트랜지스터(T3, T4)는 턴 온되어 메모리 셀(C)로부터 데이타를 독출한다.

여기서, 메모리 셀(C)의 데이타가 1이면, 셀 트랜지스터(Tl)는 턴 오프되고 셀 트랜지스터(T2)는 턴 온되어 비트 라인()은 하이 레벨로 비트 라인(BL)은 로 레벨로 설정된다. 따라서, 트랜지스터(T39)의 전류가 메모리 셀(C)에는 흐르지 않지만 전적으로 레벨 시프터(50)에 공급된다. 트랜지스터(T40)로부터의 전류는 게이트 트랜지스터(T4)를 경유하여 셀 트랜지스터(T2)에 흐르는 전류와 레벨시프터(50)에 흐르는 전류로 분리된다.

따라서, 제7도에 도시된 바와 같이 워드 라인(WL)에 레벨이 변경되고 전류가 I1I2로 된 직후에, 트랜지스터(T24, T26)를 통해 흐르는 각 전류의 양과 신호 라인(LS,)상에 흐르는 전류(I1, I2)의 양의 변동이 나타난다. 그 결과, 노드(N3)의 포텐셜 레벨은 V_DD/2 보다 조금 높아지고, 노드(N4)의 포텐셜레벨은 V_DD/2 보다 조금 낮아진다. 노드(N3, N4)의 전압은 감지 증폭기에 공급된다. 노드(N3, N4)의 포텐셜 레벨이 감지 증폭기(25A)에 의해 증폭된 후 이 감지 증폭기(25A)로부터 판독 데이타(DR)가 출력된다.

이 실시예에 따르면, 상기한 바와 같이, 레벨 시프터(50)의 트랜지스터(T24, T27, T29)는 데이타 라인(LD)에 직렬 접속되고 트랜지스터(T26, T28, T31)는 데이타 라인()에 직렬 접속되어 DC 전류로가 형성된다. 두 DC 전류로를 통해 흐르는 전류는 감지 증폭기(25A)에 공급된다. 감지 증폭기(25A)의 증폭 작용은 비트 라인(BL,)의 전압 레벨에 상관없이, 두 DC 전류로를 경유하여 감지 증폭기(25A)에 공급되는 전류량의 차이에 따라 수행된다. 그러나, 종래 기술에 따르면, 비트 라인(BLO,)의 전압 레벨이 선택된 메모리 셀의 데이타에 따라 설정되면, 레벨 시프터(107)가 작동하고 노드(N1, N3)의 포텐셜 레벨은 비트 라인(BLO, BLO)의 전압 레벨에 의해 결정된다. 종래의 감지 증폭기(108)는 노드(Nl, N2)의 포텐셜 레벨에 따라 증폭 작용을 수행한다.

따라서, 본 발명에 따르면, 비트 라인쌍(BL,) 및 데이타 라인쌍(LD,)의 사전충전 시간이 단축되거나 이와같은 비트 라인 및 데이타 라인의 사전충전이 수행되지 않더라도 감지 증폭기(25A)에는 두 DC 전류로를 통해 전류가 공급된다. 이에 따라, 감지 증폭기(25A)의 증폭 동작이 빠르게 수행됨으로써 데이타의 판독 속도가 향상된다.

동일한 이유로 인해, 일단 판독된 임의의 데이타가 임의의 비트 라인(BL,) 쌍 또는 데이타 라인(LD,)쌍 상에나 레벨 시프터(50) 내 노드(N3, N4)에 남아 있더라도, 현재의 데이타 판독 동작이 수행되기 전에 이전 데이타는 DC 전류로를 통해 흐른 전류에 의해 신속히 소거될 것이다. 이와 같이 하여 현재 데이타 판독 속도가 증가될 수 있다.

본 실시예에서 각 NMOS 트랜지스터(T29, T31)의 게이트 및 드레인은 함께 접속되어 있으므로 레벨시프터(50)의 출력 레벨은 임계값(VthN)에 따라 전원(V_DD)의 포텐셜 레벨의 거의 절반으로 설정될 수 있다. 따라서, 감지 증폭기(25A)의 증폭 동작을 수행하는 속도가 또한 향상될 수 있다.

본 명세서에서는 본 발명의 단지 한 실시예에 대해서만 설명하고 있지만, 당업자라면 본 발명의 사상 또는 범주를 이탈함이 없이 다양한 실시예가 가능함을 잘 알 수 있을 것이다. 특히, 다음 변경을 이용할 수도 있음을 이해할 것이다.

예컨대, 이 실시예에서 비트 라인(BL,)에 전류를 공급하기 위해 트랜지스터(T39, T40)가 구비되지만, 데이타 판독 시간에만 턴 온되는 전도성 소자가 대신 구비될 수도 있다.

그러므로, 본 예시 및 실시예는 단지 예시적인 것으로 한정하는 것은 아니고, 본 발명은 본 명세서에서 주어진 설명에 제한되지 않으며, 첨부한 청구범위의 범주내에서 변경될 수도 있다.

Claims

고 전압 전원의 전압과 저 전압 전원의 전압에 따라 동작가능한 반도체 메모리 장치에 있어서, 메모리 셀 어레이에 형성된 다수의 메모리 셀과, 상기 메모리 셀에 접속되어 상기 메모리 셀로부터 판독된 데이타 신호를 통신하기 위한 비트 라인쌍과, 상기 비트 라인쌍에 결합되어, 상기 데이타 신호를 수신하여 증폭하기 위한 입력 단자쌍을 구비한 감지 증폭기와, 다수의 상기 비트 라인쌍이 선택적으로 접속되어 있고, 선택적으로 접속된 비트 라인쌍의 상기 데이타 신호의 레벨을 상기 감지 증폭기의 동작점부근의 레벨로 시프트시켜 그 결과의 데이타 신호를 상기 감지증폭기에 공급하며, 제1단자에 상기 데이타 신호가 공급되고 제2단자와 제어 전극이 상기 데이타 신호를 상기 감지 증폭기 및 상기 제2단자의 입력 단자에 전송하기 위해 제어 신호를 수신하는 제1트랜지스터와 상기 제1트랜지스터의 상기 제2단자와 상기 저 전압 전원 사이에 접속된 다수의 제2트랜지스터를 구비하는 레벨 시프터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 적어도 하나의 상기 제2트랜지스터는 게이트와 드레인이 함께 접속된 N채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 메모리 셀들은 각각 제1저항 및 제2저항과 이 제1 및 제2저항에 각각 접속된 제1셀 트랜지스터 및 제2셀 트랜지스터를 포함하는데, 상기 제1저항 및 상기 제1셀 트랜지스터는 상기 고 전압 전원과 상기 저 전압 전원 사이에서 직렬 접속되고, 상기 제2저항 및 상기 제2셀 트랜지스터는 상기 고 전압 전원과 상기 저 전압 전원 사이에서 직렬 접속되며, 상기 제1셀 트랜지스터의 게이트는 상기 제2셀 트랜지스터의 드레인에 접속되고 상기 제1셀 트랜지스터의 드레인은 상기 제 2 셀 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
제3항에 있어서, 각각의 상기 비트 라인쌍을 사전충전시키기 위해 다수의 상기 비트 라인쌍의 각각에 접속되는 이퀄라이저와, 상기 비트 라인과 상기 저 전압 전원 사이에 접속되고, 상기 저 전압 전원에 접속된 노드를 구비하며, 상기 이퀄라이저와 공동 작동하여 상기 노드를 사전 충전시키는 다수의 제3트랜지스터를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제4항에 있어서, 다수의 상기 비트 라인쌍이 공통으로 제공되며 상기 제1트랜지스터의 상기 제1단자에 접속된 데이타 라인쌍과, 상기 데이타 라인쌍에 접속되어 상기 데이타 라인쌍을 사전충전시키기 위한 이퀄라이저를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 비트 라인쌍은 상기 고 전압 전원에 응답하여 상기 비트 라인쌍에 레벨 시프터 포텐셜 설정 전류를 공급하기 위한 적어도 두 트랜지스터에 추가로 접속되는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 제1트랜지스터에는 각각의 상기 비트 라인쌍이 제공되는데, 상기 비트 라인쌍 중 하나가 제공되는 상기 제1트랜지스터의 제어 전극은 상기 비트 라인쌍 중 다른 하나가 제공되는 상기 제1트랜지스터의 제2단자에 결합되고, 상기 비트 라인쌍 중 다른 하나가 제공되는 상기 제1트랜지스터의 제어 전극은 상기 비트 라인쌍 중 하나가 제공되는 상기 제1트랜지스터의 제어 단자에 결합되는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 다수의 제2트랜지스터는 서로 병렬 접속된 다수의 트랜지스터쌍을 포함하는데, 각각의 상기 트랜지스터 쌍은 자체에 결합된 제4트랜지스터에 의해 방전되며 자체에 접속된 노드를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 적어도 하나의 상기 제2트랜지스터는 상기 레벨 시프터가 작동되지 않으면 상기 제2트랜지스터에 대한 전류 공급을 중단하도록 제어 신호를 수신하는 게이트를 구비한 N 채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.