JPH0821236B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0821236B2
JPH0821236B2 JP1405887A JP1405887A JPH0821236B2 JP H0821236 B2 JPH0821236 B2 JP H0821236B2 JP 1405887 A JP1405887 A JP 1405887A JP 1405887 A JP1405887 A JP 1405887A JP H0821236 B2 JPH0821236 B2 JP H0821236B2
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    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

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  • Microelectronics & Electronic Packaging (AREA)
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Description

【発明の詳細な説明】 この発明は、半導体記憶装置に関し、例えばメモリセ
ルが結合されるデータ線をプリチャージする方式のスタ
ティック型RAM（ランダム・アクセス・メモリ）に利用
して有効な技術に関するものである。
〔従来の技術〕
MOSスタティック型RAMにおけるメモリセルは、例えば
ゲート・ドレインが交差結合された一対の駆動MOSFETと
その負荷素子とからなるスタティック型フリップフロッ
プ回路と一対の伝送ゲートMOSFETとから構成される。メ
モリアレイは、マトリックス配置される複数のメモリセ
ルとともに複数対の相補データ線を含み、それぞれの相
補データ線には、それと対応されるべきメモリセルの入
出力端子が結合される。
ところで、ディジタル集積回路にスタティック型RAM
を内蔵させることが行われている。このようなRAMの動
作の高速化等のため、言い換えるならば、センスアンプ
の最も感度が高い動作点でメモリセルの読み出し信号を
増幅させるため、例えば第４図に示すように、メモリセ
ルが結合される一方の相補データ線D0にプリチャージMO
SFETQ5を介して電源電圧Vccを供給し、他方の相補デー
タ線D0にプリチャージMOSFETQ6を介して回路の接地電位
を供給し、その後両相補データ線をスイッチMOSFETQ9に
よって短絡することによって、約Vcc/2のプリチャージ
動作を行うことが提案されている（例えば、特願昭60−
58403号公報参照）。
〔発明が解決しようとする問題点〕
しかしながら、上記のようなプリチャージ方式にあっ
ては、第５図にその動作を示すように、相補データ線D
0,０を電源電圧Vccと回路の接地電位にするという第
１段階のプリチャージ動作と、相補データ線D0,０を
短絡するという第２段階のプリチャージ動作とが必要に
なる。このとき、上記相補データ線D0,０にレベル差
が残っている段階でワード線を選択状態にすると、メモ
リセルへの不所望な誤書き込みが行われる虞れがあるた
め、上記第１及び第２段階のプリチャージ動作が終了後
にワード線の選択動作を行う必要がある。これによっ
て、ワード線の選択タイミングが遅くなり、その分確実
に動作が遅くなってしまう。
この発明の目的は、読み出し動作の高速化を実現した
半導体記憶装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
〔問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
プリチャージ期間において、メモリセルが結合されるデ
ータ線を電源電圧側にプリチャージし、カラムスイッチ
を介して上記データ線に結合される共通データ線を回路
の接地電位側にプリチャージしておくことにより、メモ
リセルの選択動作に伴いカラムスイッチを介してデータ
線と共通データ線が結合されることによって、データ線
及び共通データ線の電位を中間電位に設定できる。
〔作用〕
上記した手段によれば、１回のプリチャージ動作のみ
によってメモリセルの選択動作とともにデータ線及び共
通データ線の電位がその容量比に従った中間レベルに設
定でき、最も高い感度の動作点でセンスアンプが読み出
し信号の増幅を行うこととなり、動作の高速化が図られ
る。
〔実施例〕
第１図には、この発明をディジタル集積回路に内蔵さ
れるスタティック型RAMに適用した場合の一実施例の回
路図が示されている。特に制限されないが、同図のRAM
は、公知のCMOS集積回路技術によって１個のシリコン単
結晶のような半導体基板上に形成される。
メモリセルを構成するMOSFETは、Ｎチャンネル型とさ
れ、Ｎ型半導体基板上に形成されたＰ型ウェル領域に形
成される。ＰチャンネルMOSFETは、Ｎ型半導体基板に形
成される。Ｎチャンネル型MOSFETの基本ゲートとしての
Ｐ型ウェル領域は、回路の接地端子に結合され、Ｐチャ
ンネル型MOSFETの共通の基体ゲートとしてのＮ型半導体
基板は、回路の電源端子に結合される。なお、メモリセ
ルを構成するMOSFETをウェル領域に形成する構成は、α
線等によって引き起こされるメモリセルの蓄積情報の誤
った反転を防止する上で効果的である。各MOSFETは、ポ
リシリコンからなるようなゲート電極を一種の不純物導
入マスクとするいわゆるセルフアライン技術によって製
造される。
メモリアレイＭ−ARYは、代表として例示的に示され
ているマトリックス配置された複数のメモリセルMC、ポ
リシリコン層からなるワード線W0ないしWn及び相補デー
タ線D0,０ないしD1,１から構成される。
メモリセルMCのそれぞれは、互いに同じ構成にされ、
その１つの具体的回路が代表として示されているよう
に、ゲートとドレインが互いに交差結線されかつソース
が回路の接地点に結合された記憶MOSFETQ1,Q2と、上記M
OSFETQ1,Q2のドレインと電源端子Vccとの間に設けられ
たポリ（多結晶）シリコン層からなる高抵抗R1,R2とを
含んでいる。そして、上記MOSFETQ1,Q2の共通接続点と
相補データ線D0,０との間に伝送ゲートMOSFETQ3,Q4が
設けられている。同じ行に配置されたメモリセルの伝送
ゲートMOSFETQ3,Q4等のゲートは、それぞれ例示的に示
された対応するワード線W0及びWn等に共通に接続され、
同じ列に配置されたメモリセルの入出力端子は、それぞ
れ例示的に示された対応する一対の相補データ（又はビ
ット）線D0,０及びD1,１等に接続されている。
メモリセルにおいて、MOSFETQ1,Q2及び抵抗R1,R2は、
一種のフリップフロップ回路を構成しているが、情報保
持状態における動作点は、普通の意味でのフリップフロ
ップ回路のそれと随分異なる。すなわち、上記メモリセ
ルMCにおいて、それを低消費電力にさせるため、その抵
抗R1は、MOSFETQ1がオフ状態にされているときのMOSFET
Q2のゲート電圧をそのしきい値電圧よりも若干高い電圧
に維持させることができる程度の著しく高い抵抗値にさ
れる。同様に抵抗R2も高抵抗値にされる。言い換える
と、上記抵抗R1、R2は、MOSFETQ1,Q2のドレインリーク
電流を補償できる程度の高抵抗にされる。抵抗R1、R2
は、MOSFETQ2のゲート容量（図示しない）に蓄積されて
いる情報電荷が放電させられてしまうのを防ぐ程度の電
流供給能力を持つ。
この実施例に従うと、RAMがCMOS−IC技術によって製
造されるにもかかわらず、上記のようにメモリセルMCは
ＮチャンネルMOSFETとポリシリコン抵抗素子とから構成
される。
この実施例のメモリセル及びメモリアレイは、上記ポリ
シリコン抵抗素子に代えてＰチャンネルMOSFETを用いる
場合に比べ、その大きさを小さくできる。すなわち、ポ
リシリコン抵抗を用いた場合、駆動MOSFETQ1又はQ2のゲ
ート電極と一体的に形成できるとともに、それ自体のサ
イズを小型化できる。そして、ＰチャンネルMOSFETを用
いたときのように、駆動MOSFETQ1,Q2から比較的大きな
距離を持って離さなければならないことがないので無駄
な空白部分が生じない。
同図において、ワード線W0は、Ｘアドレスデコーダを
構成するノア（NOR）ゲート回路G1で形成された出力信
号によって選択される。このことは、他のワード線Wnに
ついても同様である。上記Ｘアドレスデコーダは、相互
において類似のノアゲート回路G1,G2等により構成され
る。これらのノアゲート回路G1,G2等の入力端子には、
特に制限されないが、ラッチ回路FFに取り込まれたアド
レス信号のうち、Ｘアドレスを指示する複数ビットから
なる相補アドレス信号が所定の組合せをもって供給され
る。Ｘアドレスデコーダは、上記相補アドレス信号を解
読して１本のワード線を選択状態にさせる。
上記メモリアレイにおける一対の相補データ線D0,
０は、特に制限されないが、ＰチャンネルMOSFETQ11,Q1
2とＮチャンネルMOSFETQ15,Q16とがそれぞれ並列接続さ
れることによって構成されるCMOSスイッチを介して共通
相補データ線CD,▲▼に結合される。他の例示的に
示されている相補データ線D1,１においても、上記同
様なＰチャンネルMOSFETQ13,Q14及びＮチャンネルMOSFE
TQ17,Q18からなるCMOSスイッチを介して共通相補データ
線CD,▲▼に結合される。このことは、図示しない
他の相補データ線についても同様なCMOSスイッチを介し
て共通相補データ線CD,▲▼に結合される。
上記CMOSスイッチのうち、ＮチャンネルMOSFETQ15,Q1
6及びQ17,Q18のゲートは、それぞれカラム選択線Y0,Y1
に結合される。ＰチャンネルMOSFETQ11,Q12及びQ13,Q14
のゲートには、上記カラム選択線Y0,Y1の信号を受ける
インバータ回路N1,N2の出力信号が供給される。
上記のように、カラムスイッチとしてCMOSスイッチを
用いる構成は、高速な読み出し及び書き込み動作を可能
とする。例えば、カラム選択線Y0がハイレベルにされる
ことによって、相補データ線D0,０が選択状態にされ
る場合、読み出し動作においては、ＰチャンネルMOSFET
Q11,Q12がゲート接地、ソース入力の増幅MOSFETとして
作用し、メモリセルから相補データ線D0,０に読み出
された信号を効率よく共通相補データ線CD,▲▼に
伝えることができる。また、書き込み動作にあっては、
ＮチャンネルMOSFETQ15,Q16がゲート接地、ソース入力
の増幅MOSFETとして作用し、共通相補データ線CD,▲
▼に供給される書き込み信号を効率よく選択されたメ
モリセルが結合される相補データ線D0,０に伝えるこ
とができる。このことは、他の相補データ線D1,１等
の選択動作においても同様である。
上記カラム選択線Y0は、Ｙアドレスデコーダを構成す
るノアゲート回路G4で形成された出力信号によって選択
される。このことは、他のカラム選択線Y1についても同
様である。上記Ｙアドレスデコーダは、相互において類
似のノアゲート回路G4,G3等により構成される。これら
のノアゲート回路G4,G3等の入力端子には、特に制限さ
れないが、ラッチ回路FFに取り込まれたアドレス信号の
うち、Ｙアドレスを指示する複数ビットからなる相補ア
ドレス信号が所定の組合せをもって供給される。Ｙアド
レスデコーダは、上記相補アドレス信号を解読して１本
のカラム選択線を選択状態にさせる。例えば、カラム選
択線Y0がハイレベルにされたなら、ＮチャンネルMOSFET
Q15とQ16及び、インバータ回路N1の出力信号のロウレベ
ルによってＰチャンネルMOSFETQ11とQ12がオン状態にな
って、相補データ線D0,０が共通相補データ線CD,▲
▼に結合される。
上記ラッチ回路FFは、特に制限されないが、チップイ
ネーブル信号CEがロウレベルからハイレベルにされるタ
イミングで、アドレス信号ADDの取り込みを行う。ま
た、図示しないが、上記Ｘアドレスデコーダ及びＹアド
レスデコーダは、上記信号CEがハイレベルにされると、
その選択動作を開始する。
上記メモリアレイＭ−ARYの相補データ線D0,０及
び、D1,１には、特に制限されないが、Ｐチャンネル
型のプリチャージMOSFETQ5ないしQ8が設けられる。上記
MOSFETQ5ないしQ8のゲートには、プリチャージ信号PCが
共通に供給される。上記プリチャージMOSFETQ5ないしQ8
は、プリチャージ信号PCがロウレベルにされるプリチャ
ージ期間においてオン状態となり、相補データ線D0,
０及び、D1,１を電源電圧Vccのようなハイレベルにチ
ャージアップさせる。
上記のようにプリチャージMOSFETとしてＰチャンネル
MOSFETを用いる構成は、電源電圧の急激の低下（電源バ
ンプ）が生じても、相補データ線D0,０及びD1,１の
レベルを上記のような電源電圧の変動に追従させること
ができる。これによって、電源低下時に相補データ線の
電位が電源電圧以上に維持されることによって生じる動
作マージンの悪化等を防止する上で有益なものとなる。
上記共通相補データ線CD,▲▼には、特に制限さ
れないが、Ｎチャンネル型のプリチャージMOSFETQ9及び
Q11が設けられる。上記MOSFETQ9及びQ11のゲートには、
プリチャージ信号PCが共通に供給される。上記プリチャ
ージMOSFETQ9及びQ11は、プリチャージ信号PCがハイレ
ベルにされるプリチャージ期間においてオン状態とな
り、共通相補データ線CD,▲▼を回路の接地電位の
ようなロウレベルにする。
上記共通相補データ線CD,▲▼は、特に制限され
ないが、差動型のセンスアンプの入力端子に直接結合さ
れる。すなわち、共通相補データ線CD,▲▼は、Ｎ
チャンネル型の差動増幅MOSFETQ19,Q20のゲートにそれ
ぞれ結合される。これらの差動MOSFETQ19,Q20のドレイ
ンには電流ミラー形態にされたＰチャンネルMOSFETQ21,
Q22からなるアクティブ負荷回路が設けられる。上記差
動増幅MOSFETQ19,Q20は、その共通ソースと回路の接地
電位点との間に設けられ、タイミング信号SACによって
オン状態にされるＮチャンネル型のパワースイッチMOSF
ETQ24によって動作状態にされる。上記センスアンプの
増幅出力信号は、読み出し回路を構成するCMOSインバー
タ回路N3,N4を通して出力される。
上記センスアンプの出力端子、言い換えるならば、イ
ンバータ回路N3の入力端子と電源電圧Vccとの間には、
上記タイミング信号SACを受けるＰチャンネルMOSFETQ23
が設けられる。上記MOSFETQ23は、タイミング信号SACの
ロウレベルによってセンスアンプが非動作状態にされる
とき、オン状態になってその出力端子を電源電圧Vccに
プルアップする。これにより、上記出力端子の電圧を受
けるインバータ回路N3において、その入力電圧がフロー
ティング状態の中間レベルに維持されることにより生じ
る比較的大きな貫通電流（直流電流）の発生を防止する
ものである。したがって、上記MOSFETQ23は、プルアッ
プ（Vccレベル）又はプルダウン（回路の接地電位）用
の高抵抗素子に置き換えることができる。
また、上記共通相補データ線CD,▲▼は、次の書
き込み回路の出力端子に結合される。
書き込み回路はプッシュプル形態にされたＮチャンネ
ルMOSFFETQ25,Q26およびQ27,Q28からなり、相補的な書
き込み信号WD及びWDが交差的に上記出力MOSFETQ25、Q28
及びQ26,Q27にそれぞれ供給されることによって相補的
な書き込み信号を形成して、共通相補データ線CD,▲
▼に伝える。これにより、選択されたメモリセルに
は、上記共通相補データ線CD,▲▼、カラムスイッ
チ及び相補データ線を通して書き込み信号が供給される
ことによって書き込み動作が行われる。なお、相補的な
書き込み信号WD,▲▼は、書き込み動作以外のとき
には共にロウレベルになり、上記MOSFETQ25,Q26及びQ2
7,Q28が共にオフ状態にされる。これによって、書き込
み回路の出力はハイインピーダンス状態にされる。
タイミング発生回路TGは、チップイネーブル信号CEと
読み出し／書き込み制御信号R/Wを受けて、上記プリチ
ャージ信号PC,▲▼及びセンスアンプの動作タイミ
ング信号SAC等を形成する。
次に、第２図に示した概略タイミング図を参照して、
この実施例のRAMにおける読み出し動作の一例を説明す
る。
チップイネーブル信号CEがロウレベルのとき、タイミ
ング発生回路TGはプリチャージ信号▲▼をロウレベ
ルに、プリチャージ信号PCをハイレベルにする。上記プ
リチャージ信号PCのロウレベルによってＰチャンネルMO
SFETQ5ないしQ8等がオン状態になって相補データ線D0,
０及びD1,１等を電源電圧Vccのようなハイレベルに
プリチャージする。また、プリチャージ信号PCのハイレ
ベルによってＮチャンネルMOSFETQ9及びQ10がオン状態
になって共通相補データ線CD,▲▼を回路の接地電
位のようなロウレベルにプリチャージする。
上記チップイネーブル信号CEがロウレベルからハイレ
ベルに変化するタイミングで、ラッチ回路FFは、供給さ
れたアドレス信号ADDの取り込みを行う。これにより、
Ｘアドレスデコーダ及びＹアドレスデコーダは、ラッチ
回路FFに取り込まれたアドレス信号ADDの解読を行い、
１つのワード線Wi及び一対の相補データ線Dj,ｊに対
応したカラム選択線Yjをハイレベルの選択状態にする。
これと同時に、上記チップイネーブル信号CEのハイレベ
ルへの変化によって、プリチャージ信号▲▼がロウ
レベルからハイレベルに、プリチャージ信号PCがハイレ
ベルからロウレベルに変化して上記プリチャージMOSFET
Q5ないしQ8及びQ9,Q10はオフ状態にされる。
上記カラム選択線Yjの選択動作に伴い、共通相補デー
タ線CD,▲▼と一対の相補データ線Dj,ｊとが結合
される。これによって、相補データ線Dj,ｊと共通相
補データ線CD,▲▼の電位は、それぞれに寄生的に
付加される浮遊容量の容量比に従った等しい中間電位に
変化しようとする。このとき、ワード線Wiの選択動作も
同時に行われているので、相補データ線Dj,ｊには選
択されたメモリセルの記憶情報に従った読み出し信号が
現れる。したがって、相補データ線Dj,ｊ及び共通相
補データ線CD,▲▼の電位は、上記中間電位の変化
とメモリセルの読み出し動作による信号が重畳されてた
電圧となる。上記メモリセルの読み出し信号は、前述の
ように、カラムスイッチを構成するＰチャンネルMOSFET
の増幅作用によって、共通相補データ線CD,▲▼側
に伝えられる。
タイミング発生回路TGは、図示しない読み出し／書き
込み制御信号R/Wにより、読み出し動作が指示されたな
ら、タイミング信号SACをロウレベルからハイレベルに
変化させる。これによって、センスアンプのパワースイ
ッチMOSFETQ24がオン状態になって差動増幅MOSFETQ19,Q
20に動作電流を供給する。このようにセンスアンプが動
作状態にされたとき、その入力電圧は上記相補データ線
Dj,ｊと共通相補データ線CD,▲▼との結合によっ
て、その電位が中間電位に持ち上げられるため、最も感
度が高い動作点にバイアスされ、その中間電位に重畳さ
れた微少読み出し信号の増幅動作を行うものとなる。こ
れによって、高速読み出し動作が可能になる。すなわ
ち、この実施例では、センスアンプを最も感度が高い動
作点での増幅動作を行わせるために、前記第５図に示し
たような第２段階のプリチャージ期間（φ２）を設ける
ことなく、カラムスイッチの選択動作を利用するもので
ある。これによって、そのプリチャージに要する時間TD
の設定が不要になり、その分確実な高速動作化が図られ
るものである。
また、相補データ線D0,０及びD1,１等を電源電圧
Vcc側にプリチャージするものであるため、ワード線の
選択動作をメモリアクセスと同時に行っても誤書き込み
が生じることがない。これにより、ワード線及びデータ
線の選択動作を時間マージンを設けることなく、メモリ
アクセスと同時に行うことができる。
第３図には、上記メモリアレイＭ−ARYにおける相補
データ線における容量値DCと、共通相補データ線におけ
る容量値CDCとの容量比DC/CDCと、アクセス時間TAの関
係を示している。この特性図は、コンピュータシュミレ
ーションにより求めたものであり、最もアクセス時間TA
が短くされるのは、相補データ線の容量値DCに対して共
通相補データ線の容量値CDCを2/1に設定した場合であ
る。この理由は、共通相補データ線CD,▲▼側の容
量値を、データ線の容量値DCに対して軽くすることによ
り、上記カラムスイッチの選択動作に伴い、共通相補デ
ータ線CD,▲▼の電位を高速にセンスアンプの最も
高い感度の動作点に変化させることができるからであ
る。したがって、上記容量比になるように、１つの共通
相補データ線CD,▲▼に結合される相補データ線の
数を設定するか、共通相補データ線の寄生容量が小さい
ときには、共通相補データ線にダミー容量を付加するこ
とが望ましい。逆に、共通相補データ線の容量値が大き
いときには、共通相補データ線を分割してそれぞれにセ
ンスアンプを設けるようにするか、それとも相補データ
線に結合されるメモリセルの数を増加させればよい。こ
のように、メモリアレイＭ−ARYを構成するワード線や
データ線の数の調整によって、最も効率的な読み出し動
作が可能となるものである。
なお、書き込み動作は、大きな信号レベルを用いてメ
モリセルへの書き込み動作を行うものであるため、読み
出し動作に比べて短い時間で書き込みを行うことができ
る。したがって、RAMのアクセス時間は、読み出し動作
によって決定されるものであり、上記のプリチャージ方
式及びそのメモリアクセスの採用によって、RAMの高速
化を実現できるものである。
上記実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）プリチャージ期間において、メモリセルが結合さ
れるデータ線を電源電圧側にプリチャージし、カラムス
イッチを介して上記データ線に結合される共通データ線
を回路の接地電位側にプリチャージしておき、メモリセ
ルの選択動作に伴いカラムスイッチを介してデータ線と
共通データ線が結合されることによって１回のプリチャ
ージ動作によりデータ線及び共通データ線の電位を中間
電位に設定できる。したがって、メモリセルの選択動作
とともに最も高い感度の動作点でセンスアンプが読み出
し信号の増幅を行うこととなり、上記プリチャージに要
する時間の短縮と相俟って高速読み出し動作を実現でき
るという効果が得られる。
（２）カラムスイッチを利用して、上記データ線及び共
通データ線の電位を中間電位に設定するため、回路の簡
素化を図ることができるという効果が得られる。
（３）プリチャージ期間において、メモリセルが結合さ
れるデータ線を電源電圧側にプリチャージし、カラムス
イッチを介して上記データ線に結合される共通データ線
を回路の接地電位側にプリチャージしておくことによ
り、メモリセルの選択動作やセンスアンプの動作タイミ
ングに、格別な時間マージンを設ける必要がないからそ
のタイミング設定が簡単となり、動作マージンを大きく
できるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、スタティッ
ク型RAMとしてのメモリセルは、ＰチャンネルMOSFETと
ＮチャンネルMOSFETとを組合せて構成された完全スタテ
ィック型メモリセルを用いるものであってもよい。ま
た、共通相補データ線を分割してそれぞれにセンスアン
プを設けた場合、その出力側に第２のカラム選択回路を
設けるか、又はセンスアンプそのものを第２のカラム選
択信号によって選択的に動作状態にするものであっても
よい。また、メモリアクセスは、アドレス信号の変化を
検出して、上記プリチャージ信号を発生させるという内
部同期式により行うものであってもよい。
以上の説明では主として、本願発明者によってなされ
た発明をその背景となった技術分野であるディジタル集
積回路に内蔵されるRAMに適用した場合を例にして説明
したが、これに限定されるものではなく、本発明は、例
えば１チップマイクロコンピュータに内蔵されるRAM、
或いは外部記憶装置としての半導体記憶装置等にも同様
に利用できるものである。また、上記のようなRAMの
他、マスク型ROM（リード・オンリー・メモリ）やRPROM
（イレーザブル＆プログラマブルROM）等のような各種R
OMにおいても同様に適用できる。このようなROMにおて
いは、メモリセルは１つのデータに結合されるものであ
るため、差動型のセンスアンプを用いる場合には、基準
電圧を形成してその読み出し信号をセンスするものであ
る。この場合、基準電圧は、定電圧回路やダミーセルを
用いて形成することができものである。このような各種
ROMにおいても、データ線を電源電圧側にプリチャージ
し、共通データ線を回路の接地電位にプリチャージして
おき、メモリセルの選択動作に伴い共通データ線の直流
電位をセンスアンプの最も感度が高い動作点に設定する
ことができるから、読み出し動作の高速化が可能にな
る。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、プリチャージ期間において、メモリセル
が結合されるデータ線を電源電圧側にプリチャージし、
カラムスイッチを介して上記データ線に結合される共通
データ線を回路の接地電位側にプリチャージしておき、
メモリセルの選択動作に伴いカラムスイッチを介してデ
ータ線と共通データ線が結合されることによって１回の
プリチャージ動作のみによりデータ線及び共通データ線
の電位を中間電位に設定できる。したがって、メモリセ
ルの選択動作とともに最も高い感度の動作点でセンスア
ンプが読み出し信号の増幅を行うこととなり、上記プリ
チャージに要する時間の短縮と相俟って高速読み出し動
作を実現できる。
【図面の簡単な説明】
第１図は、この発明をスタティック型RAMに適用した場
合の一実施例を示す回路図、 第２図は、その読み出し動作の一例を説明するための概
略タイミング図、 第３図は、読み出しアクセス時間と、データ線と共通デ
ータ線との容量比との相関関係を示す特性図、 第４図は、従来技術の一例を示す回路図、 第５図は、その動作を説明するためのタイミング図であ
る。 Ｍ−ARY……メモリアレイ、FF……ラッチ回路、MC……
メモリセル、G1,G2……ノアゲート回路（Ｘアドレスデ
コーダ）、G3,G4……ノアゲート回路（Ｙアドレスデコ
ーダ）、N1〜N4……インバータ回路、TG……タイミング
発生回路、RA0……読み出し回路、WA0……書き込み回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−167197（ＪＰ，Ａ) 特開 昭62−73488（ＪＰ，Ａ) 特開 昭61−54096（ＪＰ，Ａ) 特開 昭63−69094（ＪＰ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】複数からなる相補データ線対及び複数から
    なるワード線と、 ゲートとソースが交差接続されたMOSFETを含む記憶部と
    かかる記憶部の一対の入出力ノードと一対の入出力端子
    との間に設けられたアドレス選択用の一対のMOSFETから
    なり、上記ワード線に上記一対のアドレス選択用MOSFET
    のゲートが接続され、上記一対の入出力端子が対応する
    相補データ線対に接続されてなる複数のスタティック型
    メモリセルと、 上記複数からなる相補データ線対を電源電圧レベルにプ
    リチャージさせる第１のプリチャージ回路と、 上記複数からなる相補データ線対に対して共通に設けら
    れる共通相補データ線対と、 上記共通相補データ線対を回路の接地電位にプリチャー
    ジさせる第２のプリチャージ回路と、 カラム選択線を通して供給された選択信号によりスイッ
    チ制御され、上記複数からなる相補データ線対と共通相
    補データ線対の間にそれぞれ設けられてなるカラムスイ
    ッチと、 上記共通相補データ線対に一対の入力端子が結合された
    差動型のセンスアンプとを含み、 プリチャージ期間において、上記第１と第２のプリチャ
    ージ回路により上記相補データ線対及び共通相補データ
    線対を上記電源電圧及び回路の接地電位にそれぞれ設定
    し、 メモリアクセス時に１つのワード線と１つのカラムスイ
    ッチとを同時に選択状態にし、選択された相補データ線
    対と上記共通相補データ線対とをカラムスイッチにより
    結合させることによる電荷分散により形成された実施的
    なプリチャージ電圧に、上記ワード線の選択動作によっ
    て上記スタティック型メモリセルからの読み出された信
    号を重畳させて上記差動型のセンスアンプに供給して、
    そのセンス動作を行うようにしたことを特徴とする半導
    体記憶装置。
  2. 【請求項２】上記差動型のセンスアンプは、そのゲート
    が上記共通相補データ線対に接続された差動形態の第１
    と第２のＮチャンネル型MOSFETと、かかる第１と第２の
    Ｎチャンネル型MOSFETのドレインと電源電圧との間に設
    けられ電流ミラー形態にされた第１と第２のＰチャンネ
    ル型MOSFETと、上記第１と第２のＮチャンネル型MOSFET
    の共通接続されたソースと回路の接地電位との間に設け
    られ、そのゲートに動作制御信号が供給された第３のＮ
    チャンネル型MOSFETとを含み 上記相補データ線対のそれぞれに結合される第１の容量
    の容量値と、上記共通相補データ線対のそれぞれに結合
    される第２の容量の容量値との比は、略２対１になるよ
    うに上記相補データ線対又は共通相補データ線対のいず
    れか一方にダミー容量が付加されるものであることを特
    徴とする特許請求の範囲第１項記載の半導体記憶装置。
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