JP3181759B2 - 半導体記憶装置 - Google Patents
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- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
詳しくは例えばビット線及びコモンデータ線を所望レベ
ルにプリチャージする形式のスタティックＲＡＭ（ＳＲ
ＡＭ）における読み出し動作の高速化に関する。
詳しくは例えばビット線及びコモンデータ線を所望レベ
ルにプリチャージする形式のスタティックＲＡＭ（ＳＲ
ＡＭ）における読み出し動作の高速化に関する。
【０００２】
【従来の技術】ＳＲＡＭにおいて、メモリセルからの読
み出し信号は、ビット線対及びコモンデータ線対を介し
て差動増幅型のセンスアンプによって増幅されるが、こ
のセンスアンプの動作上最も高感度となる入力信号のレ
ベルは一般的に電源電圧の概ね中間レベルになるとされ
ている。
み出し信号は、ビット線対及びコモンデータ線対を介し
て差動増幅型のセンスアンプによって増幅されるが、こ
のセンスアンプの動作上最も高感度となる入力信号のレ
ベルは一般的に電源電圧の概ね中間レベルになるとされ
ている。
【０００３】このようなセンスアンプ駆動系に好適なレ
ベルシフト回路が、特開平１−１９２０７８号公報にて
提案されている。それを図７に示す。メモリセルアレイ
１には左右方向に延びる複数のワード線ＷＬが設けられ
るとともに、上下方向に延びる相補ビット線が複数対設
けられている。なお、図では一対の相補ビット線ＢＬ，
バーＢＬのみを図示している。各ワード線間及び各ビッ
ト線対間にはメモリセルＣがそれぞれ接続されている。
各メモリセルＣは高抵抗Ｒ１，Ｒ２を負荷とする一対の
セルトランジスタＴ１，Ｔ２と、一対のゲートトランジ
スタＴ３，Ｔ４とからなる。抵抗Ｒ１とトランジスタＴ
１とが直列に接続され、高抵抗Ｒ２とトランジスタＴ２
とが直列に接続され、これらは電源電圧ＶDD及び接地電
位ＶSS間に並列に接続されている。そして、アドレス信
号に基づいてワード線及びビット線が選択されると、そ
の選択されたワード線及びビット線に接続されたメモリ
セルが選択される。
ベルシフト回路が、特開平１−１９２０７８号公報にて
提案されている。それを図７に示す。メモリセルアレイ
１には左右方向に延びる複数のワード線ＷＬが設けられ
るとともに、上下方向に延びる相補ビット線が複数対設
けられている。なお、図では一対の相補ビット線ＢＬ，
バーＢＬのみを図示している。各ワード線間及び各ビッ
ト線対間にはメモリセルＣがそれぞれ接続されている。
各メモリセルＣは高抵抗Ｒ１，Ｒ２を負荷とする一対の
セルトランジスタＴ１，Ｔ２と、一対のゲートトランジ
スタＴ３，Ｔ４とからなる。抵抗Ｒ１とトランジスタＴ
１とが直列に接続され、高抵抗Ｒ２とトランジスタＴ２
とが直列に接続され、これらは電源電圧ＶDD及び接地電
位ＶSS間に並列に接続されている。そして、アドレス信
号に基づいてワード線及びビット線が選択されると、そ
の選択されたワード線及びビット線に接続されたメモリ
セルが選択される。
【０００４】各ビット線対ＢＬ，バーＢＬにはＰＭＯＳ
トランジスタＴ５〜Ｔ７からなるビットイコライザ２が
設けられている。ＰＭＯＳトランジスタＴ５のソース及
びドレインはビット線対の各ビット線にそれぞれ接続さ
れ、ゲートには活性化信号φ０が入力されている。ＰＭ
ＯＳトランジスタＴ６，Ｔ７の各ソースは電源電圧ＶDD
に接続され、各ドレインはＰＭＯＳトランジスタＴ５の
ソース及びドレインにそれぞれ接続されている。ＰＭＯ
ＳトランジスタＴ６，Ｔ７の各ゲートには前記活性化信
号φ０が入力されている。従って、活性化信号φ０がＬ
レベル、即ち、当該ビット線対の非選択状態において各
ＰＭＯＳトランジスタＴ５〜Ｔ７がオンし、メモリセル
アレイ１内部における当該ビット線対は電源電圧ＶDDに
プリチャージされる。
トランジスタＴ５〜Ｔ７からなるビットイコライザ２が
設けられている。ＰＭＯＳトランジスタＴ５のソース及
びドレインはビット線対の各ビット線にそれぞれ接続さ
れ、ゲートには活性化信号φ０が入力されている。ＰＭ
ＯＳトランジスタＴ６，Ｔ７の各ソースは電源電圧ＶDD
に接続され、各ドレインはＰＭＯＳトランジスタＴ５の
ソース及びドレインにそれぞれ接続されている。ＰＭＯ
ＳトランジスタＴ６，Ｔ７の各ゲートには前記活性化信
号φ０が入力されている。従って、活性化信号φ０がＬ
レベル、即ち、当該ビット線対の非選択状態において各
ＰＭＯＳトランジスタＴ５〜Ｔ７がオンし、メモリセル
アレイ１内部における当該ビット線対は電源電圧ＶDDに
プリチャージされる。
【０００５】各ビット線対ＢＬ，バーＢＬにはトランス
ミッションゲートよりなるコラムスイッチ３，４を介し
てコモンデータ線対ＬＤ，バーＬＤが接続されている。
コラムスイッチ３はＰＭＯＳ及びＮＭＯＳトランジスタ
Ｔ８，Ｔ９からなり、コラムスイッチ４はＰＭＯＳ及び
ＮＭＯＳトランジスタＴ１０，Ｔ１１からなる。ＰＭＯ
ＳトランジスタＴ８，Ｔ１０にはインバータ５を介して
コラム選択信号ＣＤが入力され、ＮＭＯＳトランジスタ
Ｔ９，Ｔ１１のゲートにはコラム選択信号ＣＤが入力さ
れている。従って、コラム選択信号ＣＤがＨレベルにな
るとコラムスイッチ３，４がオンし、ビット線対ＢＬ，
バーＢＬと、コモンデータ線対ＬＤ，バーＬＤが接続さ
れる。
ミッションゲートよりなるコラムスイッチ３，４を介し
てコモンデータ線対ＬＤ，バーＬＤが接続されている。
コラムスイッチ３はＰＭＯＳ及びＮＭＯＳトランジスタ
Ｔ８，Ｔ９からなり、コラムスイッチ４はＰＭＯＳ及び
ＮＭＯＳトランジスタＴ１０，Ｔ１１からなる。ＰＭＯ
ＳトランジスタＴ８，Ｔ１０にはインバータ５を介して
コラム選択信号ＣＤが入力され、ＮＭＯＳトランジスタ
Ｔ９，Ｔ１１のゲートにはコラム選択信号ＣＤが入力さ
れている。従って、コラム選択信号ＣＤがＨレベルにな
るとコラムスイッチ３，４がオンし、ビット線対ＢＬ，
バーＢＬと、コモンデータ線対ＬＤ，バーＬＤが接続さ
れる。
【０００６】また、コモンデータ線対ＬＤ，バーＬＤに
はコモンイコライザ６が設けられている。イコライザ６
はＰＭＯＳトランジスタＴ１２〜Ｔ１４で構成されてい
る。ＰＭＯＳトランジスタＴ１２のソース及びドレイン
はコモンデータ線ＬＤ，バーＬＤにそれぞれ接続され、
ゲートには活性化信号φ０が入力されている。ＰＭＯＳ
トランジスタＴ１３，Ｔ１４の各ソースは電源電圧ＶDD
に接続され、各ドレインはＰＭＯＳトランジスタＴ１２
のソース及びドレインにそれぞれ接続されている。ＰＭ
ＯＳトランジスタＴ１３，Ｔ１４の各ゲートには前記活
性化信号φ０が入力されている。従って、活性化信号φ
０がＬレベル、即ち、当該コモンデータ線対の非選択状
態において各ＰＭＯＳトランジスタＴ１２〜Ｔ１４がオ
ンし、当該コモンデータ線対は電源電圧ＶDDにプリチャ
ージされる。
はコモンイコライザ６が設けられている。イコライザ６
はＰＭＯＳトランジスタＴ１２〜Ｔ１４で構成されてい
る。ＰＭＯＳトランジスタＴ１２のソース及びドレイン
はコモンデータ線ＬＤ，バーＬＤにそれぞれ接続され、
ゲートには活性化信号φ０が入力されている。ＰＭＯＳ
トランジスタＴ１３，Ｔ１４の各ソースは電源電圧ＶDD
に接続され、各ドレインはＰＭＯＳトランジスタＴ１２
のソース及びドレインにそれぞれ接続されている。ＰＭ
ＯＳトランジスタＴ１３，Ｔ１４の各ゲートには前記活
性化信号φ０が入力されている。従って、活性化信号φ
０がＬレベル、即ち、当該コモンデータ線対の非選択状
態において各ＰＭＯＳトランジスタＴ１２〜Ｔ１４がオ
ンし、当該コモンデータ線対は電源電圧ＶDDにプリチャ
ージされる。
【０００７】コモンデータ線対ＬＤ，バーＬＤにはレベ
ルシフト回路７を介してセンスアンプ８が接続されてい
る。レベルシフト回路７はＮＭＯＳトランジスタＴ１５
〜Ｔ１９と、ＰＭＯＳトランジスタＴ２０，Ｔ２１とで
構成されている。トランジスタＴ１５，Ｔ１６のドレイ
ンは電源電圧ＶDDに接続され、トランジスタＴ１５，Ｔ
１６の各ゲートはコモンデータ線ＬＤ，バーＬＤにそれ
ぞれ接続されている。トランジスタＴ１５，Ｔ１６の各
ソースはトランジスタＴ１７，Ｔ１８の各ドレインにそ
れぞれ接続されている。トランジスタＴ１７，Ｔ１８の
各ゲートはトランジスタＴ１７のドレインにそれぞれ接
続されてカレントミラー回路を構成している。トランジ
スタＴ２０，Ｔ２１の各ソースは電源電圧ＶDDに接続さ
れている。トランジスタＴ２０，Ｔ２１の各ドレインは
トランジスタＴ１７，Ｔ１８の各ドレインにそれぞれ接
続されるとともに、各ゲートはトランジスタＴ１８，Ｔ
１７の各ドレインにそれぞれ接続されている。トランジ
スタＴ１７，Ｔ１８の各ソースはスイッチトランジスタ
Ｔ１９を介して接地電位ＶSSに接続されている。トラン
ジスタＴ１９は、対応するコモンデータ線ＬＤ，バーＬ
Ｄの選択時において活性化される。
ルシフト回路７を介してセンスアンプ８が接続されてい
る。レベルシフト回路７はＮＭＯＳトランジスタＴ１５
〜Ｔ１９と、ＰＭＯＳトランジスタＴ２０，Ｔ２１とで
構成されている。トランジスタＴ１５，Ｔ１６のドレイ
ンは電源電圧ＶDDに接続され、トランジスタＴ１５，Ｔ
１６の各ゲートはコモンデータ線ＬＤ，バーＬＤにそれ
ぞれ接続されている。トランジスタＴ１５，Ｔ１６の各
ソースはトランジスタＴ１７，Ｔ１８の各ドレインにそ
れぞれ接続されている。トランジスタＴ１７，Ｔ１８の
各ゲートはトランジスタＴ１７のドレインにそれぞれ接
続されてカレントミラー回路を構成している。トランジ
スタＴ２０，Ｔ２１の各ソースは電源電圧ＶDDに接続さ
れている。トランジスタＴ２０，Ｔ２１の各ドレインは
トランジスタＴ１７，Ｔ１８の各ドレインにそれぞれ接
続されるとともに、各ゲートはトランジスタＴ１８，Ｔ
１７の各ドレインにそれぞれ接続されている。トランジ
スタＴ１７，Ｔ１８の各ソースはスイッチトランジスタ
Ｔ１９を介して接地電位ＶSSに接続されている。トラン
ジスタＴ１９は、対応するコモンデータ線ＬＤ，バーＬ
Ｄの選択時において活性化される。
【０００８】センスアンプ８は信号線ＬＳ０，バーＬＳ
０を介してレベルシフト回路７のノードＮ１，Ｎ２に接
続されている。センスアンプ８は差動増幅回路からな
り、信号線ＬＳ０，バーＬＳ０の出力を増幅して読み出
しデータを出力する。
０を介してレベルシフト回路７のノードＮ１，Ｎ２に接
続されている。センスアンプ８は差動増幅回路からな
り、信号線ＬＳ０，バーＬＳ０の出力を増幅して読み出
しデータを出力する。
【０００９】上記のように構成されたスタティックＲＡ
Ｍのデータ読み出し前においては、活性化信号φ０がＬ
レベルである。そのため、各ＰＭＯＳトランジスタＴ５
〜Ｔ７がオンしてビット線対ＢＬ，バーＢＬが電源電圧
ＶDDにプリチャージされる。また、各ＰＭＯＳトランジ
スタＴ１２〜Ｔ１４がオンしてコモンデータ線対ＬＤ，
バーＬＤが電源電圧ＶDDにプリチャージされる。
Ｍのデータ読み出し前においては、活性化信号φ０がＬ
レベルである。そのため、各ＰＭＯＳトランジスタＴ５
〜Ｔ７がオンしてビット線対ＢＬ，バーＢＬが電源電圧
ＶDDにプリチャージされる。また、各ＰＭＯＳトランジ
スタＴ１２〜Ｔ１４がオンしてコモンデータ線対ＬＤ，
バーＬＤが電源電圧ＶDDにプリチャージされる。
【００１０】いま、アドレス信号が変化すると、活性化
信号φ０がＨレベルとなり、トランジスタＴ５〜Ｔ７，
Ｔ１２〜Ｔ１４がオフしてビット線対ＢＬ，バーＢＬ及
びコモンデータ線対ＬＤ，バーＬＤが電源電圧ＶDDから
切り離される。
信号φ０がＨレベルとなり、トランジスタＴ５〜Ｔ７，
Ｔ１２〜Ｔ１４がオフしてビット線対ＢＬ，バーＢＬ及
びコモンデータ線対ＬＤ，バーＬＤが電源電圧ＶDDから
切り離される。
【００１１】コラム選択信号ＣＤがＨレベルになってコ
ラムスイッチ３，４がオンし、ビット線対ＢＬ，バーＢ
Ｌと、コモンデータ線対ＬＤ，バーＬＤとが接続され
る。この後、ワード線ＷＬが選択される。この時、セル
トランジスタＴ１がオフし、セルトランジスタＴ２がオ
ンしていると、ビット線対ＢＬはＨレベル、ビット線対
バーＢＬはＬレベルとなり、それらがコモンデータ線対
ＬＤ，バーＬＤを介してレベルシフト回路７に伝達され
る。これにより、トランジスタＴ１５のコンダクタンス
は小さくなり、トランジスタＴ１６のコンダクタンスは
大きくなる。その結果、図６に示すように、ノードＮ１
のレベルはＶDD／２よりも若干高くなり、ノードＮ２の
レベルはＶDD／２よりも若干低くなる。そして、ノード
Ｎ１，Ｎ２のレベルがセンスアンプ８により増幅されて
読み出しデータが出力される。
ラムスイッチ３，４がオンし、ビット線対ＢＬ，バーＢ
Ｌと、コモンデータ線対ＬＤ，バーＬＤとが接続され
る。この後、ワード線ＷＬが選択される。この時、セル
トランジスタＴ１がオフし、セルトランジスタＴ２がオ
ンしていると、ビット線対ＢＬはＨレベル、ビット線対
バーＢＬはＬレベルとなり、それらがコモンデータ線対
ＬＤ，バーＬＤを介してレベルシフト回路７に伝達され
る。これにより、トランジスタＴ１５のコンダクタンス
は小さくなり、トランジスタＴ１６のコンダクタンスは
大きくなる。その結果、図６に示すように、ノードＮ１
のレベルはＶDD／２よりも若干高くなり、ノードＮ２の
レベルはＶDD／２よりも若干低くなる。そして、ノード
Ｎ１，Ｎ２のレベルがセンスアンプ８により増幅されて
読み出しデータが出力される。
【００１２】
【発明が解決しようとする課題】上記したＳＲＡＭのレ
ベルシフト回路７は、コモンデータ線対ＬＤ，バーＬＤ
を伝達される電圧信号のレベルをシフトしてセンスアン
プ８に出力する構成である。そのため、メモリセルＣの
データを正確に読み出すためにはビット線対ＢＬ，バー
ＢＬ及びコモンデータ線対ＬＤ，バーＬＤのプリチャー
ジを確実に行うことが必要となる。
ベルシフト回路７は、コモンデータ線対ＬＤ，バーＬＤ
を伝達される電圧信号のレベルをシフトしてセンスアン
プ８に出力する構成である。そのため、メモリセルＣの
データを正確に読み出すためにはビット線対ＢＬ，バー
ＢＬ及びコモンデータ線対ＬＤ，バーＬＤのプリチャー
ジを確実に行うことが必要となる。
【００１３】近年のＳＲＡＭにおける読み出し動作の高
速化に伴い、ビット線対ＢＬ，バーＢＬ及びコモンデー
タ線対ＬＤ，バーＬＤのプリチャージ時間は短くなって
きている。プリチャージ時間を短くするためには、プリ
チャージ素子（イコライザのトランジスタＴ５〜Ｔ７，
Ｔ１２〜Ｔ１４）を大きくしたり、導通素子（レベルシ
フト回路のトランジスタＴ１５，Ｔ１６）を大きくした
りする必要がある。ところが、近年のＳＲＡＭの高集積
化に伴い、プリチャージ素子又は導通素子を大きくでき
る状況ではない。そのため、レベルシフト回路の相対す
るノードやビット線対を完全に同一レベルにすることが
困難になってきた。
速化に伴い、ビット線対ＢＬ，バーＢＬ及びコモンデー
タ線対ＬＤ，バーＬＤのプリチャージ時間は短くなって
きている。プリチャージ時間を短くするためには、プリ
チャージ素子（イコライザのトランジスタＴ５〜Ｔ７，
Ｔ１２〜Ｔ１４）を大きくしたり、導通素子（レベルシ
フト回路のトランジスタＴ１５，Ｔ１６）を大きくした
りする必要がある。ところが、近年のＳＲＡＭの高集積
化に伴い、プリチャージ素子又は導通素子を大きくでき
る状況ではない。そのため、レベルシフト回路の相対す
るノードやビット線対を完全に同一レベルにすることが
困難になってきた。
【００１４】本発明は上記問題点を解決するためになさ
れたものであって、半導体記憶装置の高集積化を阻害す
ることなく、読み出し動作の高速化を図ることができる
半導体記憶装置を提供することを目的とする。
れたものであって、半導体記憶装置の高集積化を阻害す
ることなく、読み出し動作の高速化を図ることができる
半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明は上記目的を達成
するため、メモリセルからの読み出し信号をセンスアン
プの動作点近傍のレベルにシフトさせて該センスアンプ
の入力端子に与えるレベルシフト回路を備えた半導体記
憶装置において、第１及び第２の端子と制御電極とを備
え、前記メモリセルからの読み出し信号を該第１の端子
に入力するＰチャネルトランジスタからなる一対の第１
のトランジスタと、前記第１のトランジスタの第２の端
子と接地との間に接続された複数の第２のトランジスタ
とを備えて前記レベルシフト回路を構成する。そして、
一方の前記第１のトランジスタの制御電極を、他方の前
記第１のトランジスタの第２の端子と前記第２のトラン
ジスタとが接続されたノードに接続するとともに、前記
第１のトランジスタの第２の端子の出力を前記センスア
ンプの入力端子に入力するようにした。
するため、メモリセルからの読み出し信号をセンスアン
プの動作点近傍のレベルにシフトさせて該センスアンプ
の入力端子に与えるレベルシフト回路を備えた半導体記
憶装置において、第１及び第２の端子と制御電極とを備
え、前記メモリセルからの読み出し信号を該第１の端子
に入力するＰチャネルトランジスタからなる一対の第１
のトランジスタと、前記第１のトランジスタの第２の端
子と接地との間に接続された複数の第２のトランジスタ
とを備えて前記レベルシフト回路を構成する。そして、
一方の前記第１のトランジスタの制御電極を、他方の前
記第１のトランジスタの第２の端子と前記第２のトラン
ジスタとが接続されたノードに接続するとともに、前記
第１のトランジスタの第２の端子の出力を前記センスア
ンプの入力端子に入力するようにした。
【００１６】また、前記複数の第２のトランジスタのう
ち、少なくとも１つはＮチャネルＭＯＳトランジスタか
らなり、同トランジスタのゲートはそのドレインに接続
してもよい。また、第３の発明は、メモリセルアレイ内
に形成される複数のメモリセルと、前記メモリセルに接
続され、メモリセルから読み出されたデータ信号を転送
するための複数のビット線対と、前記ビット線対のデー
タ信号を入力する一対の入力端子を備え、かつ、前記ビ
ット線対のデータ信号を増幅するためのセンスアンプ
と、前記複数のビット線対が選択的に接続され、ビット
線対のデータ信号のレベルを前記センスアンプの動作点
近傍のレベルにシフトさせて前記センスアンプの入力端
子に供給するレベルシフト回路とを備え、電源電圧及び
接地電位に基づいて動作する半導体記憶装置において、
前記レベルシフト回路は、前記各データ信号をそれぞれ
入力するＰチャネルトランジスタからなる第１のトラン
ジスタと、前記第１のトランジスタと前記接地電位との
間に接続された複数の第２のトランジスタと、前記ビッ
ト線対と前記センスアンプとの間に接続された第３のト
ランジスタと、前記第１のトランジスタは第１及び第２
の端子と制御電極とを備えることと、前記第１のトラン
ジスタの第１の端子に前記データ信号が入力されること
と、前記第３のトランジスタは制御電極を備えること
と、前記第３のトランジスタの制御電極に、前記データ
信号を前記センスアンプに転送させるための制御信号が
入力されることと、前記第２のトランジスタは前記第１
のトランジスタの第２の端子と前記接地電位との間に接
続されていることと、一方の前記第１のトランジスタの
制御電極が、他方の前記第１のトランジスタの第２の端
子と第２のトランジスタとが接続されたノードに接続さ
れていることと、前記第１のトランジスタの第２の端子
の出力が前記センスアンプの入力端子に入力されている
こととからなることを要旨とする。
ち、少なくとも１つはＮチャネルＭＯＳトランジスタか
らなり、同トランジスタのゲートはそのドレインに接続
してもよい。また、第３の発明は、メモリセルアレイ内
に形成される複数のメモリセルと、前記メモリセルに接
続され、メモリセルから読み出されたデータ信号を転送
するための複数のビット線対と、前記ビット線対のデー
タ信号を入力する一対の入力端子を備え、かつ、前記ビ
ット線対のデータ信号を増幅するためのセンスアンプ
と、前記複数のビット線対が選択的に接続され、ビット
線対のデータ信号のレベルを前記センスアンプの動作点
近傍のレベルにシフトさせて前記センスアンプの入力端
子に供給するレベルシフト回路とを備え、電源電圧及び
接地電位に基づいて動作する半導体記憶装置において、
前記レベルシフト回路は、前記各データ信号をそれぞれ
入力するＰチャネルトランジスタからなる第１のトラン
ジスタと、前記第１のトランジスタと前記接地電位との
間に接続された複数の第２のトランジスタと、前記ビッ
ト線対と前記センスアンプとの間に接続された第３のト
ランジスタと、前記第１のトランジスタは第１及び第２
の端子と制御電極とを備えることと、前記第１のトラン
ジスタの第１の端子に前記データ信号が入力されること
と、前記第３のトランジスタは制御電極を備えること
と、前記第３のトランジスタの制御電極に、前記データ
信号を前記センスアンプに転送させるための制御信号が
入力されることと、前記第２のトランジスタは前記第１
のトランジスタの第２の端子と前記接地電位との間に接
続されていることと、一方の前記第１のトランジスタの
制御電極が、他方の前記第１のトランジスタの第２の端
子と第２のトランジスタとが接続されたノードに接続さ
れていることと、前記第１のトランジスタの第２の端子
の出力が前記センスアンプの入力端子に入力されている
こととからなることを要旨とする。
【００１７】
【作用】本発明によれば、複数のトランジスタのうち、
ゲートをドレインに接続したトランジスタには十分な能
力があるため、第１のトランジスタの第２の端子はほぼ
同一レベルになる。また、メモリセルからの読み出し電
流は、第１のトランジスタの第１の端子から第２の端子
を介して複数のトランジスタを経由して接地に流れ、第
２の端子の出力がセンスアンプの入力端子に入力され
る。従って、読み出し信号の伝送経路や第１のトランジ
スタの第２の端子に前回データが残っていても、第２の
端子のレベルの変化が速くなり、センスアンプの増幅動
作の確定が速くなる。
ゲートをドレインに接続したトランジスタには十分な能
力があるため、第１のトランジスタの第２の端子はほぼ
同一レベルになる。また、メモリセルからの読み出し電
流は、第１のトランジスタの第１の端子から第２の端子
を介して複数のトランジスタを経由して接地に流れ、第
２の端子の出力がセンスアンプの入力端子に入力され
る。従って、読み出し信号の伝送経路や第１のトランジ
スタの第２の端子に前回データが残っていても、第２の
端子のレベルの変化が速くなり、センスアンプの増幅動
作の確定が速くなる。
【００１８】また、第２の発明によれば、ＮチャネルＭ
ＯＳトランジスタのしきい値電圧により、レベルシフト
回路の出力レベルはセンスアンプ動作電圧の２分の１近
傍になり、センスアンプの増幅動作の確定が一層高速化
される。
ＯＳトランジスタのしきい値電圧により、レベルシフト
回路の出力レベルはセンスアンプ動作電圧の２分の１近
傍になり、センスアンプの増幅動作の確定が一層高速化
される。
【００１９】
【実施例】以下、本発明をスタティックＲＡＭに具体化
した一実施例を図１〜図６に従って説明する。なお、説
明の便宜上、図７と同様の構成については同一の符号を
付して説明する。
した一実施例を図１〜図６に従って説明する。なお、説
明の便宜上、図７と同様の構成については同一の符号を
付して説明する。
【００２０】図１に示すように、ＳＲＡＭ２０は、メモ
リセルアレイ１、アドレスバッファ２１、ロウデコーダ
２２、コラムデコーダ２３及びアドレス変化検出回路２
４を備えている。また、スタティックＲＡＭ２０はセン
スアンプ／書き込み回路２５、出力バッファ２６、入力
バッファ２７、書き込みバッファ２８、チップ選択バッ
ファ２９、及びバイアス電圧ジェネレータ３０を備えて
いる。センスアンプ／書き込み回路２５は図２に示すセ
ンスアンプ２５Ａと、書き込み回路２５Ｂとからなる。
リセルアレイ１、アドレスバッファ２１、ロウデコーダ
２２、コラムデコーダ２３及びアドレス変化検出回路２
４を備えている。また、スタティックＲＡＭ２０はセン
スアンプ／書き込み回路２５、出力バッファ２６、入力
バッファ２７、書き込みバッファ２８、チップ選択バッ
ファ２９、及びバイアス電圧ジェネレータ３０を備えて
いる。センスアンプ／書き込み回路２５は図２に示すセ
ンスアンプ２５Ａと、書き込み回路２５Ｂとからなる。
【００２１】アドレスバッファ２１には図示しない制御
装置からｎビット（ｎは自然数）からなるアドレス信号
ＡＤが入力されている。アドレスバッファ２１は入力し
たアドレス信号ＡＤをロウデコーダ２２及びコラムデコ
ーダ２３に供給する。
装置からｎビット（ｎは自然数）からなるアドレス信号
ＡＤが入力されている。アドレスバッファ２１は入力し
たアドレス信号ＡＤをロウデコーダ２２及びコラムデコ
ーダ２３に供給する。
【００２２】ロウデコーダ２２は入力したアドレス信号
ＡＤをデコードし、メモリセルアレイ１の所定のワード
線を選択するようになっている。コラムデコーダ２３は
入力したアドレス信号をコラム選択信号にデコードし、
メモリセルアレイ１の所定のビット線を選択する。従っ
て、メモリセルアレイ１では選択されたワード線及びビ
ット線に接続されたメモリセルが選択される。
ＡＤをデコードし、メモリセルアレイ１の所定のワード
線を選択するようになっている。コラムデコーダ２３は
入力したアドレス信号をコラム選択信号にデコードし、
メモリセルアレイ１の所定のビット線を選択する。従っ
て、メモリセルアレイ１では選択されたワード線及びビ
ット線に接続されたメモリセルが選択される。
【００２３】メモリセルアレイ１にはセンスアンプ／書
き込み回路２５が接続され、センスアンプ／書き込み回
路２５には出力バッファ２６が接続されている。センス
アンプ／書き込み回路２５は入力バッファ２７に接続さ
れている。
き込み回路２５が接続され、センスアンプ／書き込み回
路２５には出力バッファ２６が接続されている。センス
アンプ／書き込み回路２５は入力バッファ２７に接続さ
れている。
【００２４】入力バッファ２７には図示しない制御装置
から複数ビット（本実施例ではｎビット）からなるデー
タ信号ＤＩＮが入力され、そのデータ信号ＤＩＮをセン
スアンプ／書き込み回路２５に出力する。書き込みバッ
ファ２８には書き込み制御信号バーＷＥが入力され、同
制御信号バーＷＥをセンスアンプ／書き込み回路２５に
出力する。チップ選択バッファ２９には制御信号バーＣ
Ｓが入力され、同制御信号バーＣＳをセンスアンプ／書
き込み回路２５に出力する。
から複数ビット（本実施例ではｎビット）からなるデー
タ信号ＤＩＮが入力され、そのデータ信号ＤＩＮをセン
スアンプ／書き込み回路２５に出力する。書き込みバッ
ファ２８には書き込み制御信号バーＷＥが入力され、同
制御信号バーＷＥをセンスアンプ／書き込み回路２５に
出力する。チップ選択バッファ２９には制御信号バーＣ
Ｓが入力され、同制御信号バーＣＳをセンスアンプ／書
き込み回路２５に出力する。
【００２５】センスアンプ／書き込み回路２５は制御信
号バーＣＳがＬレベルのときに制御信号バーＷＥがＬレ
ベルであると、メモリセルアレイ１の選択されたメモリ
セルに前記データ信号ＤＩＮを書き込む。また、センス
アンプ／書き込み回路２５は制御信号バーＣＳがＬレベ
ルのときに制御信号バーＷＥがＨレベルであると、メモ
リセルアレイ１の選択されたメモリセルからデータを読
み出し、出力バッファ２６を介して読み出しデータＤＯ
ＵＴを出力させる。
号バーＣＳがＬレベルのときに制御信号バーＷＥがＬレ
ベルであると、メモリセルアレイ１の選択されたメモリ
セルに前記データ信号ＤＩＮを書き込む。また、センス
アンプ／書き込み回路２５は制御信号バーＣＳがＬレベ
ルのときに制御信号バーＷＥがＨレベルであると、メモ
リセルアレイ１の選択されたメモリセルからデータを読
み出し、出力バッファ２６を介して読み出しデータＤＯ
ＵＴを出力させる。
【００２６】バイアス電圧ジェネレータ３０は外部から
供給される電源電圧ＶDDに基づいてグランドＧＮＤより
も低いバイアス電圧を生成して、ＳＲＡＭ２０を構成す
るＮＭＯＳトランジスタのバックゲートに供給する。
供給される電源電圧ＶDDに基づいてグランドＧＮＤより
も低いバイアス電圧を生成して、ＳＲＡＭ２０を構成す
るＮＭＯＳトランジスタのバックゲートに供給する。
【００２７】図３はアドレス変化検出回路２４の詳細を
示している。アドレス変化検出回路２４はアドレス信号
ＡＤの各ビット信号ＡＤ１〜ＡＤｎの変化をそれぞれ検
出するｎ個のビット変化検出部３１と、出力回路部３２
とで構成されている。アドレス変化検出回路２４は各ビ
ット信号ＡＤ１〜ＡＤｎの変化に基づいて活性化信号φ
１，φ２をメモリセルアレイ１に出力する。
示している。アドレス変化検出回路２４はアドレス信号
ＡＤの各ビット信号ＡＤ１〜ＡＤｎの変化をそれぞれ検
出するｎ個のビット変化検出部３１と、出力回路部３２
とで構成されている。アドレス変化検出回路２４は各ビ
ット信号ＡＤ１〜ＡＤｎの変化に基づいて活性化信号φ
１，φ２をメモリセルアレイ１に出力する。
【００２８】すなわち、出力回路部３２は抵抗Ｒ３とイ
ンバータ４８，４９を電源電圧ＶDDに直列に接続してい
る。インバータ４８は活性化信号φ１を出力し、インバ
ータ４９は活性化信号φ１を反転した活性化信号φ２を
出力する。
ンバータ４８，４９を電源電圧ＶDDに直列に接続してい
る。インバータ４８は活性化信号φ１を出力し、インバ
ータ４９は活性化信号φ１を反転した活性化信号φ２を
出力する。
【００２９】各ビット変化検出部３１はインバータ３３
〜４３、ＮＡＮＤ回路４４，４５及びＮＭＯＳトランジ
スタ４６，４７で構成されている。各ＮＭＯＳトランジ
スタ４６，４７は抵抗Ｒ３に対してインバータ４８と並
列に接続されている。インバータ３３の出力はインバー
タ３４，３９に入力されている。インバータ３４の出力
はＮＡＮＤ回路４４の一方の入力端子に入力されるとと
もに、インバータ３５，３６，３７を介してＮＡＮＤ回
路４４の他方の入力端子に入力されている。インバータ
３９の出力はＮＡＮＤ回路４５の一方の入力端子に入力
されるとともに、インバータ４０，４１，４２を介して
ＮＡＮＤ回路４５の他方の入力端子に入力されている。
ＮＡＮＤ回路４４，４５の出力は各トランジスタ４６，
４７のゲートにそれぞれ入力されている。そして、各イ
ンバータ３３には各ビット信号ＡＤ１〜ＡＤｎがそれぞ
れ入力されている。
〜４３、ＮＡＮＤ回路４４，４５及びＮＭＯＳトランジ
スタ４６，４７で構成されている。各ＮＭＯＳトランジ
スタ４６，４７は抵抗Ｒ３に対してインバータ４８と並
列に接続されている。インバータ３３の出力はインバー
タ３４，３９に入力されている。インバータ３４の出力
はＮＡＮＤ回路４４の一方の入力端子に入力されるとと
もに、インバータ３５，３６，３７を介してＮＡＮＤ回
路４４の他方の入力端子に入力されている。インバータ
３９の出力はＮＡＮＤ回路４５の一方の入力端子に入力
されるとともに、インバータ４０，４１，４２を介して
ＮＡＮＤ回路４５の他方の入力端子に入力されている。
ＮＡＮＤ回路４４，４５の出力は各トランジスタ４６，
４７のゲートにそれぞれ入力されている。そして、各イ
ンバータ３３には各ビット信号ＡＤ１〜ＡＤｎがそれぞ
れ入力されている。
【００３０】従って、ビット信号ＡＤ１〜ＡＤｎのどの
ビット信号ＡＤｉ（ｉは１〜ｎ）もそのレベルが変化し
ないと、各インバータ３８，４３の出力信号バーＡＰｉ
はＬレベルとなる。その結果、各ＮＭＯＳトランジスタ
４６，４７はオフし、Ｌレベルの活性化信号φ１が出力
されるとともに、Ｈレベルの活性化信号φ２が出力され
る。
ビット信号ＡＤｉ（ｉは１〜ｎ）もそのレベルが変化し
ないと、各インバータ３８，４３の出力信号バーＡＰｉ
はＬレベルとなる。その結果、各ＮＭＯＳトランジスタ
４６，４７はオフし、Ｌレベルの活性化信号φ１が出力
されるとともに、Ｈレベルの活性化信号φ２が出力され
る。
【００３１】一方、ビット信号ＡＤ１〜ＡＤｎの任意の
ビット信号ＡＤｉ（ｉは１〜ｎ）がＨレベルからＬレベ
ルに変化すると、図４（ａ）に示すように、いずれかの
インバータ４３の出力信号バーＡＰｉが所定期間Ｈレベ
ルとなる。その結果、対応するＮＭＯＳトランジスタ４
７がオンし、Ｈレベルの活性化信号φ１が出力されると
ともに、Ｌレベルの活性化信号φ２が出力される。
ビット信号ＡＤｉ（ｉは１〜ｎ）がＨレベルからＬレベ
ルに変化すると、図４（ａ）に示すように、いずれかの
インバータ４３の出力信号バーＡＰｉが所定期間Ｈレベ
ルとなる。その結果、対応するＮＭＯＳトランジスタ４
７がオンし、Ｈレベルの活性化信号φ１が出力されると
ともに、Ｌレベルの活性化信号φ２が出力される。
【００３２】また、ビット信号ＡＤ１〜ＡＤｎの任意の
ビット信号ＡＤｉ（ｉは１〜ｎ）がＬレベルからＨレベ
ルに変化すると、図４（ｂ）に示すように、いずれかの
インバータ３８の出力信号ＡＰｉが所定期間Ｈレベルと
なる。その結果、対応するＮＭＯＳトランジスタ４６が
オンし、Ｈレベルの活性化信号φ１が出力されるととも
に、Ｌレベルの活性化信号φ２が出力される。
ビット信号ＡＤｉ（ｉは１〜ｎ）がＬレベルからＨレベ
ルに変化すると、図４（ｂ）に示すように、いずれかの
インバータ３８の出力信号ＡＰｉが所定期間Ｈレベルと
なる。その結果、対応するＮＭＯＳトランジスタ４６が
オンし、Ｈレベルの活性化信号φ１が出力されるととも
に、Ｌレベルの活性化信号φ２が出力される。
【００３３】メモリセルアレイ１には左右方向に延びる
複数のワード線ＷＬが設けられるとともに、上下方向に
延びる相補ビット線が複数対設けられている。なお、図
２では一対の相補ビット線ＢＬ，バーＢＬのみを図示し
ている。ビット線ＢＬ，バーＢＬはＰＭＯＳトランジス
タＴ３９，Ｔ４０のドレインにそれぞれ接続され、各ト
ランジスタＴ３９，Ｔ４０のソースは電源電圧ＶDDにそ
れぞれ接続されている。各トランジスタＴ３９，Ｔ４０
のゲートは接地電位ＶSSに接続されている。
複数のワード線ＷＬが設けられるとともに、上下方向に
延びる相補ビット線が複数対設けられている。なお、図
２では一対の相補ビット線ＢＬ，バーＢＬのみを図示し
ている。ビット線ＢＬ，バーＢＬはＰＭＯＳトランジス
タＴ３９，Ｔ４０のドレインにそれぞれ接続され、各ト
ランジスタＴ３９，Ｔ４０のソースは電源電圧ＶDDにそ
れぞれ接続されている。各トランジスタＴ３９，Ｔ４０
のゲートは接地電位ＶSSに接続されている。
【００３４】各ワード線及び各ビット線対間にはメモリ
セルＣがそれぞれ接続されている。各メモリセルＣは高
抵抗Ｒ１，Ｒ２を負荷とする一対のセルトランジスタＴ
１，Ｔ２と、一対のゲートトランジスタＴ３，Ｔ４とか
らなる。抵抗Ｒ１とトランジスタＴ１とが直列に接続さ
れ、高抵抗Ｒ２とトランジスタＴ２とが直列に接続さ
れ、これらは電源電圧ＶDD及び接地電位ＶSS間に並列に
接続されている。そして、アドレス信号に基づいてワー
ド線及びビット線が選択されると、その選択されたワー
ド線及びビット線に接続されたメモリセルが選択され
る。
セルＣがそれぞれ接続されている。各メモリセルＣは高
抵抗Ｒ１，Ｒ２を負荷とする一対のセルトランジスタＴ
１，Ｔ２と、一対のゲートトランジスタＴ３，Ｔ４とか
らなる。抵抗Ｒ１とトランジスタＴ１とが直列に接続さ
れ、高抵抗Ｒ２とトランジスタＴ２とが直列に接続さ
れ、これらは電源電圧ＶDD及び接地電位ＶSS間に並列に
接続されている。そして、アドレス信号に基づいてワー
ド線及びビット線が選択されると、その選択されたワー
ド線及びビット線に接続されたメモリセルが選択され
る。
【００３５】各ビット線対ＢＬ，バーＢＬにはＰＭＯＳ
トランジスタＴ５〜Ｔ７からなるビットイコライザ２が
設けられている。ＰＭＯＳトランジスタＴ５のソース及
びドレインはビット線対の各ビット線にそれぞれ接続さ
れ、ゲートには前記活性化信号φ１が入力されている。
ＰＭＯＳトランジスタＴ６，Ｔ７の各ソースは電源電圧
ＶDDに接続され、各ドレインはＰＭＯＳトランジスタＴ
５のソース及びドレインにそれぞれ接続されている。Ｐ
ＭＯＳトランジスタＴ６，Ｔ７の各ゲートには前記活性
化信号φ１が入力されている。従って、活性化信号φ１
がＬレベル、即ち、当該ビット線対の非選択状態におい
て各ＰＭＯＳトランジスタＴ５〜Ｔ７がオンし、メモリ
セルアレイ１内部における当該ビット線対は電源電圧Ｖ
DDにプリチャージされる。
トランジスタＴ５〜Ｔ７からなるビットイコライザ２が
設けられている。ＰＭＯＳトランジスタＴ５のソース及
びドレインはビット線対の各ビット線にそれぞれ接続さ
れ、ゲートには前記活性化信号φ１が入力されている。
ＰＭＯＳトランジスタＴ６，Ｔ７の各ソースは電源電圧
ＶDDに接続され、各ドレインはＰＭＯＳトランジスタＴ
５のソース及びドレインにそれぞれ接続されている。Ｐ
ＭＯＳトランジスタＴ６，Ｔ７の各ゲートには前記活性
化信号φ１が入力されている。従って、活性化信号φ１
がＬレベル、即ち、当該ビット線対の非選択状態におい
て各ＰＭＯＳトランジスタＴ５〜Ｔ７がオンし、メモリ
セルアレイ１内部における当該ビット線対は電源電圧Ｖ
DDにプリチャージされる。
【００３６】各ビット線対ＢＬ，バーＢＬにはトランス
ミッションゲートよりなるコラムスイッチ３，４を介し
てコモンデータ線対ＬＤ，バーＬＤが接続されている。
コラムスイッチ３はＰＭＯＳ及びＮＭＯＳトランジスタ
Ｔ８，Ｔ９からなり、コラムスイッチ４はＰＭＯＳ及び
ＮＭＯＳトランジスタＴ１０，Ｔ１１からなる。ＰＭＯ
ＳトランジスタＴ８，Ｔ１０にはインバータ５を介して
コラム選択信号ＣＤが入力され、ＮＭＯＳトランジスタ
Ｔ９，Ｔ１１のゲートにはコラム選択信号ＣＤが入力さ
れている。
ミッションゲートよりなるコラムスイッチ３，４を介し
てコモンデータ線対ＬＤ，バーＬＤが接続されている。
コラムスイッチ３はＰＭＯＳ及びＮＭＯＳトランジスタ
Ｔ８，Ｔ９からなり、コラムスイッチ４はＰＭＯＳ及び
ＮＭＯＳトランジスタＴ１０，Ｔ１１からなる。ＰＭＯ
ＳトランジスタＴ８，Ｔ１０にはインバータ５を介して
コラム選択信号ＣＤが入力され、ＮＭＯＳトランジスタ
Ｔ９，Ｔ１１のゲートにはコラム選択信号ＣＤが入力さ
れている。
【００３７】従って、コラム選択信号ＣＤがＨレベルに
なるとコラムスイッチ３，４がオンし、ビット線対Ｂ
Ｌ，バーＢＬと、コモンデータ線対ＬＤ，バーＬＤとが
接続される。
なるとコラムスイッチ３，４がオンし、ビット線対Ｂ
Ｌ，バーＢＬと、コモンデータ線対ＬＤ，バーＬＤとが
接続される。
【００３８】また、コモンデータ線対ＬＤ，バーＬＤに
はコモンイコライザ６が設けられている。イコライザ６
はＰＭＯＳトランジスタＴ１２〜Ｔ１４で構成されてい
る。ＰＭＯＳトランジスタＴ１２のソース及びドレイン
はコモンデータ線ＬＤ，バーＬＤにそれぞれ接続され、
ゲートには活性化信号φ１が入力されている。ＰＭＯＳ
トランジスタＴ１３，Ｔ１４の各ソースは電源電圧ＶDD
に接続され、各ドレインはＰＭＯＳトランジスタＴ１２
のソース及びドレインにそれぞれ接続されている。ＰＭ
ＯＳトランジスタＴ１３，Ｔ１４の各ゲートには前記活
性化信号φ１が入力されている。
はコモンイコライザ６が設けられている。イコライザ６
はＰＭＯＳトランジスタＴ１２〜Ｔ１４で構成されてい
る。ＰＭＯＳトランジスタＴ１２のソース及びドレイン
はコモンデータ線ＬＤ，バーＬＤにそれぞれ接続され、
ゲートには活性化信号φ１が入力されている。ＰＭＯＳ
トランジスタＴ１３，Ｔ１４の各ソースは電源電圧ＶDD
に接続され、各ドレインはＰＭＯＳトランジスタＴ１２
のソース及びドレインにそれぞれ接続されている。ＰＭ
ＯＳトランジスタＴ１３，Ｔ１４の各ゲートには前記活
性化信号φ１が入力されている。
【００３９】従って、活性化信号φ１がＬレベル、即
ち、当該コモンデータ線対の非選択状態において各ＰＭ
ＯＳトランジスタＴ１２〜Ｔ１４がオンし、当該コモン
データ線対は電源電圧ＶDDにプリチャージされる。
ち、当該コモンデータ線対の非選択状態において各ＰＭ
ＯＳトランジスタＴ１２〜Ｔ１４がオンし、当該コモン
データ線対は電源電圧ＶDDにプリチャージされる。
【００４０】コモンデータ線対ＬＤ，バーＬＤにはレベ
ルシフト回路５０を介してセンスアンプ２５Ａが接続さ
れている。レベルシフト回路５０はＰＭＯＳトランジス
タＴ２３〜Ｔ２８と、ＮＭＯＳトランジスタＴ２９〜Ｔ
３２とで構成されている。トランジスタＴ２３，Ｔ２４
のソースは共にコモンデータ線ＬＤに接続され、トラン
ジスタＴ２５，Ｔ２６のソースはコモンデータ線バーＬ
Ｄに共に接続されている。トランジスタＴ２３，Ｔ２４
の各ドレインは共にトランジスタＴ２７のソースに接続
され、トランジスタＴ２５，Ｔ２６の各ドレインは共に
トランジスタＴ２８のソースに接続されている。トラン
ジスタＴ２３，Ｔ２５の各ゲートには前記活性化信号φ
１が入力されている。トランジスタＴ２４，Ｔ２６のゲ
ートはトランジスタＴ２８，Ｔ２７のソースにそれぞれ
接続されている。トランジスタＴ２７，Ｔ２８のゲート
には前記活性化信号φ２が入力されている。
ルシフト回路５０を介してセンスアンプ２５Ａが接続さ
れている。レベルシフト回路５０はＰＭＯＳトランジス
タＴ２３〜Ｔ２８と、ＮＭＯＳトランジスタＴ２９〜Ｔ
３２とで構成されている。トランジスタＴ２３，Ｔ２４
のソースは共にコモンデータ線ＬＤに接続され、トラン
ジスタＴ２５，Ｔ２６のソースはコモンデータ線バーＬ
Ｄに共に接続されている。トランジスタＴ２３，Ｔ２４
の各ドレインは共にトランジスタＴ２７のソースに接続
され、トランジスタＴ２５，Ｔ２６の各ドレインは共に
トランジスタＴ２８のソースに接続されている。トラン
ジスタＴ２３，Ｔ２５の各ゲートには前記活性化信号φ
１が入力されている。トランジスタＴ２４，Ｔ２６のゲ
ートはトランジスタＴ２８，Ｔ２７のソースにそれぞれ
接続されている。トランジスタＴ２７，Ｔ２８のゲート
には前記活性化信号φ２が入力されている。
【００４１】トランジスタＴ２７のドレインにはトラン
ジスタＴ２９，Ｔ３０のドレインが接続されるととも
に、トランジスタＴ２８のドレインにはトランジスタＴ
３１，Ｔ３２のドレインが接続されている。トランジス
タＴ２９，Ｔ３０，Ｔ３１，Ｔ３２の各ソースは接地電
位ＶSSに接続されている。トランジスタＴ２９，Ｔ３１
の各ゲートはそのドレインにそれぞれ接続され、トラン
ジスタＴ３０，Ｔ３２の各ゲートには前記活性化信号φ
２が入力されている。トランジスタＴ２９，Ｔ３１はデ
ータ読み出し時において、そのしきい値ＶthＮによりノ
ードＮ３，Ｎ４のレベルが電源電圧ＶDDの２分の１近傍
になるようにしている。
ジスタＴ２９，Ｔ３０のドレインが接続されるととも
に、トランジスタＴ２８のドレインにはトランジスタＴ
３１，Ｔ３２のドレインが接続されている。トランジス
タＴ２９，Ｔ３０，Ｔ３１，Ｔ３２の各ソースは接地電
位ＶSSに接続されている。トランジスタＴ２９，Ｔ３１
の各ゲートはそのドレインにそれぞれ接続され、トラン
ジスタＴ３０，Ｔ３２の各ゲートには前記活性化信号φ
２が入力されている。トランジスタＴ２９，Ｔ３１はデ
ータ読み出し時において、そのしきい値ＶthＮによりノ
ードＮ３，Ｎ４のレベルが電源電圧ＶDDの２分の１近傍
になるようにしている。
【００４２】センスアンプ２５Ａは信号線ＬＳ，バーＬ
Ｓを介してノードＮ３，Ｎ４に接続されている。センス
アンプ２５ＡのＰＭＯＳトランジスタＴ３３，Ｔ３４の
ソースは電源電圧ＶDDに接続され、トランジスタＴ３
３，Ｔ３４の各ゲートはトランジスタＴ３３のドレイン
にそれぞれ接続されてカレントミラー回路を構成してい
る。トランジスタＴ３３，Ｔ３４の各ドレインはソース
結合されたＮＭＯＳトランジスタＴ３５，Ｔ３６の各ド
レインにそれぞれ接続されている。
Ｓを介してノードＮ３，Ｎ４に接続されている。センス
アンプ２５ＡのＰＭＯＳトランジスタＴ３３，Ｔ３４の
ソースは電源電圧ＶDDに接続され、トランジスタＴ３
３，Ｔ３４の各ゲートはトランジスタＴ３３のドレイン
にそれぞれ接続されてカレントミラー回路を構成してい
る。トランジスタＴ３３，Ｔ３４の各ドレインはソース
結合されたＮＭＯＳトランジスタＴ３５，Ｔ３６の各ド
レインにそれぞれ接続されている。
【００４３】トランジスタＴ３５，Ｔ３６の各ゲートは
信号線ＬＳ，バーＬＳにそれぞれ接続され、トランジス
タＴ３５，Ｔ３６の各ソースはＮＭＯＳトランジスタＴ
３７を介して接地電位ＶSSに接続されている。トランジ
スタＴ３７のゲートには前記活性化信号φ１が入力され
ている。
信号線ＬＳ，バーＬＳにそれぞれ接続され、トランジス
タＴ３５，Ｔ３６の各ソースはＮＭＯＳトランジスタＴ
３７を介して接地電位ＶSSに接続されている。トランジ
スタＴ３７のゲートには前記活性化信号φ１が入力され
ている。
【００４４】トランジスタＴ３４，Ｔ３６間のノードＮ
５にはインバータ５１が接続され、インバータ５１から
読み出しデータＤＲが出力される。ノードＮ５と電源電
圧ＶDDとの間にはＰＭＯＳトランジスタＴ３８が接続さ
れ、同トランジスタＴ３８のゲートには前記活性化信号
φ１が入力されている。トランジスタＴ３８は活性化信
号φ１がＬレベル、すなわち、データ読み出し時でない
とオンし、センスアンプ２５Ａの出力に関係なく読み出
しデータＤＲをＬレベルにする。また、トランジスタＴ
３８は活性化信号φ１がＨレベル、すなわち、データ読
み出し時であるとオフし、センスアンプ２５Ａの出力を
読み出しデータＤＲとして出力させる。
５にはインバータ５１が接続され、インバータ５１から
読み出しデータＤＲが出力される。ノードＮ５と電源電
圧ＶDDとの間にはＰＭＯＳトランジスタＴ３８が接続さ
れ、同トランジスタＴ３８のゲートには前記活性化信号
φ１が入力されている。トランジスタＴ３８は活性化信
号φ１がＬレベル、すなわち、データ読み出し時でない
とオンし、センスアンプ２５Ａの出力に関係なく読み出
しデータＤＲをＬレベルにする。また、トランジスタＴ
３８は活性化信号φ１がＨレベル、すなわち、データ読
み出し時であるとオフし、センスアンプ２５Ａの出力を
読み出しデータＤＲとして出力させる。
【００４５】次に上記のように構成したＳＲＡＭ２０の
作用を図５に従って説明する。アドレス信号が変化しな
いと、活性化信号φ１がＬレベルである。そのため、各
ＰＭＯＳトランジスタＴ５〜Ｔ７がオンしてビット線対
ＢＬ，バーＢＬが電源電圧ＶDDにプリチャージされる。
また、各ＰＭＯＳトランジスタＴ１２〜Ｔ１４がオンし
てコモンデータ線対ＬＤ，バーＬＤが電源電圧ＶDDにプ
リチャージされる。また、活性化信号φ１がＬレベルで
あるため、トランジスタＴ２３，Ｔ２５はオンし、ノー
ドＮ３，Ｎ４は電源電圧ＶDDのレベルとなる。一方、活
性化信号φ２がＨレベルであるため、トランジスタＴ２
７，Ｔ２８はオフし、トランジスタＴ３０，Ｔ３２はオ
ンしている。
作用を図５に従って説明する。アドレス信号が変化しな
いと、活性化信号φ１がＬレベルである。そのため、各
ＰＭＯＳトランジスタＴ５〜Ｔ７がオンしてビット線対
ＢＬ，バーＢＬが電源電圧ＶDDにプリチャージされる。
また、各ＰＭＯＳトランジスタＴ１２〜Ｔ１４がオンし
てコモンデータ線対ＬＤ，バーＬＤが電源電圧ＶDDにプ
リチャージされる。また、活性化信号φ１がＬレベルで
あるため、トランジスタＴ２３，Ｔ２５はオンし、ノー
ドＮ３，Ｎ４は電源電圧ＶDDのレベルとなる。一方、活
性化信号φ２がＨレベルであるため、トランジスタＴ２
７，Ｔ２８はオフし、トランジスタＴ３０，Ｔ３２はオ
ンしている。
【００４６】いま、アドレス信号ＡＤが変化すると、活
性化信号φ１がＨレベルとなり、トランジスタＴ５〜Ｔ
７，Ｔ１２〜Ｔ１４がオフしてビット線対ＢＬ，バーＢ
Ｌ及びコモンデータ線対ＬＤ，バーＬＤが電源電圧ＶDD
から切り離される。また、活性化信号φ１がＨレベルで
あるため、トランジスタＴ２３，Ｔ２５はオフする。一
方、活性化信号φ２がＬレベルとなるため、トランジス
タＴ２７，Ｔ２８はオンし、トランジスタＴ３０，Ｔ３
２はオフする。
性化信号φ１がＨレベルとなり、トランジスタＴ５〜Ｔ
７，Ｔ１２〜Ｔ１４がオフしてビット線対ＢＬ，バーＢ
Ｌ及びコモンデータ線対ＬＤ，バーＬＤが電源電圧ＶDD
から切り離される。また、活性化信号φ１がＨレベルで
あるため、トランジスタＴ２３，Ｔ２５はオフする。一
方、活性化信号φ２がＬレベルとなるため、トランジス
タＴ２７，Ｔ２８はオンし、トランジスタＴ３０，Ｔ３
２はオフする。
【００４７】この後、コラム選択信号ＣＤがＨレベルに
なってコラムスイッチ３，４がオンし、ビット線対Ｂ
Ｌ，バーＢＬと、コモンデータ線対ＬＤ，バーＬＤとが
接続される。次に、いずれかのワード線ＷＬが選択さ
れ、そのワード線ＷＬに接続されているメモリセルＣの
ゲートトランジスタＴ３，Ｔ４がオンしてデータが読み
出される。
なってコラムスイッチ３，４がオンし、ビット線対Ｂ
Ｌ，バーＢＬと、コモンデータ線対ＬＤ，バーＬＤとが
接続される。次に、いずれかのワード線ＷＬが選択さ
れ、そのワード線ＷＬに接続されているメモリセルＣの
ゲートトランジスタＴ３，Ｔ４がオンしてデータが読み
出される。
【００４８】この時、セルトランジスタＴ１がオフし、
セルトランジスタＴ２がオンしているとすると、ビット
線対ＢＬはＨレベル、ビット線対バーＢＬはＬレベルと
なる。そのため、トランジスタＴ３９からの電流はメモ
リセルＣに流れ込まず、すべてレベルシフト回路５０に
供給される。トランジスタＴ４０からの電流はゲートト
ランジスタＴ４を介してセルトランジスタＴ２に流れる
電流と、レベルシフト回路５０に流れる電流とに分流さ
れる。
セルトランジスタＴ２がオンしているとすると、ビット
線対ＢＬはＨレベル、ビット線対バーＢＬはＬレベルと
なる。そのため、トランジスタＴ３９からの電流はメモ
リセルＣに流れ込まず、すべてレベルシフト回路５０に
供給される。トランジスタＴ４０からの電流はゲートト
ランジスタＴ４を介してセルトランジスタＴ２に流れる
電流と、レベルシフト回路５０に流れる電流とに分流さ
れる。
【００４９】従って、トランジスタＴ２４，Ｔ２６をそ
れぞれ流れる電流量、すなわち、信号線ＬＳ，バーＬＳ
をそれぞれ流れる電流量Ｉ１，Ｉ２の変化は図６に示す
ようにワード線ＷＬのレベルの変化の直後に現れ、Ｉ１
＞Ｉ２となる。その結果、ノードＮ３のレベルはＶDD／
２よりも若干高くなり、ノードＮ４のレベルはＶDD／２
よりも若干低くなり、ノードＮ３，Ｎ４の電圧がセンス
アンプ２５Ａに与えられる。そして、ノードＮ３，Ｎ４
のレベルがセンスアンプ２５Ａにより増幅されて読み出
しデータＤＲが出力される。
れぞれ流れる電流量、すなわち、信号線ＬＳ，バーＬＳ
をそれぞれ流れる電流量Ｉ１，Ｉ２の変化は図６に示す
ようにワード線ＷＬのレベルの変化の直後に現れ、Ｉ１
＞Ｉ２となる。その結果、ノードＮ３のレベルはＶDD／
２よりも若干高くなり、ノードＮ４のレベルはＶDD／２
よりも若干低くなり、ノードＮ３，Ｎ４の電圧がセンス
アンプ２５Ａに与えられる。そして、ノードＮ３，Ｎ４
のレベルがセンスアンプ２５Ａにより増幅されて読み出
しデータＤＲが出力される。
【００５０】このように、本実施例のレベルシフト回路
５０は、トランジスタＴ２４，Ｔ２７，Ｔ２９をコモン
データ線ＬＤに直列に接続し、トランジスタＴ２６，Ｔ
２８，Ｔ３１をコモンデータ線バーＬＤに直列に接続し
て直流電流経路を形成した。そして、直流電流経路を流
れる電流の多、少をセンスアンプ２５Ａに与えるように
した。従って、ビット線対ＢＬ，バーＢＬ及びコモンデ
ータ線対ＬＤ，バーＬＤのプリチャージ時間を短くした
り、プリチャージ無しとしたり、またはビット線対Ｂ
Ｌ，バーＢＬ、コモンデータ線対ＬＤ，バーＬＤ、又は
レベルシフト回路５０のノードＮ３，Ｎ４に前回データ
が残っていても、センスアンプ２５Ａの増幅動作を高速
に確定させることができ、データの読み出し動作を高速
化することができる。
５０は、トランジスタＴ２４，Ｔ２７，Ｔ２９をコモン
データ線ＬＤに直列に接続し、トランジスタＴ２６，Ｔ
２８，Ｔ３１をコモンデータ線バーＬＤに直列に接続し
て直流電流経路を形成した。そして、直流電流経路を流
れる電流の多、少をセンスアンプ２５Ａに与えるように
した。従って、ビット線対ＢＬ，バーＢＬ及びコモンデ
ータ線対ＬＤ，バーＬＤのプリチャージ時間を短くした
り、プリチャージ無しとしたり、またはビット線対Ｂ
Ｌ，バーＢＬ、コモンデータ線対ＬＤ，バーＬＤ、又は
レベルシフト回路５０のノードＮ３，Ｎ４に前回データ
が残っていても、センスアンプ２５Ａの増幅動作を高速
に確定させることができ、データの読み出し動作を高速
化することができる。
【００５１】また、本実施例ではＮＭＯＳトランジスタ
Ｔ２９，Ｔ３１のゲートをそのドレインに接続したの
で、そのしきい値ＶthＮによりレベルシフト回路５０の
出力レベルを電源電圧ＶDDの２分の１近傍とすることが
できる。よって、センスアンプ２５Ａの増幅動作の確定
を一層高速化することができる。
Ｔ２９，Ｔ３１のゲートをそのドレインに接続したの
で、そのしきい値ＶthＮによりレベルシフト回路５０の
出力レベルを電源電圧ＶDDの２分の１近傍とすることが
できる。よって、センスアンプ２５Ａの増幅動作の確定
を一層高速化することができる。
【００５２】なお、本実施例ではトランジスタＴ３９，
Ｔ４０によりビット線ＢＬ，バーＢＬに常時電流を供給
するようにした。これに代えて、データ読み出し時にの
みオンする導通素子を設けてもよい。
Ｔ４０によりビット線ＢＬ，バーＢＬに常時電流を供給
するようにした。これに代えて、データ読み出し時にの
みオンする導通素子を設けてもよい。
【００５３】
【発明の効果】以上詳述したように、本発明によれば、
半導体記憶装置の高集積化を阻害することなく、読み出
し動作の高速化を図ることができる優れた効果がある。
半導体記憶装置の高集積化を阻害することなく、読み出
し動作の高速化を図ることができる優れた効果がある。
【図１】本発明をスタティックＲＡＭに具体化した一実
施例を示すブロック図である。
施例を示すブロック図である。
【図２】メモリセルアレイ及びレベルシフト回路を示す
回路図である。
回路図である。
【図３】アドレス変化検出回路を示す回路図である。
【図４】アドレス変化検出回路の動作波形図である。
【図５】作用を示すタイムチャートである。
【図６】実施例及び従来例のレベルシフト動作を比較す
るための説明図である。
るための説明図である。
【図７】従来例のメモリセルアレイ及びレベルシフト回
路を示す回路図である。
路を示す回路図である。
２５Ａ センスアンプ ５０ レベルシフト回路 Ｃ メモリセル Ｔ２４，Ｔ２６ 第１のトランジスタとしてのＰＭＯＳ
トランジスタ Ｔ２７，Ｔ２８ ＰＭＯＳトランジスタ Ｔ２９，Ｔ３１ ＮＭＯＳトランジスタ ＶSS 接地
トランジスタ Ｔ２７，Ｔ２８ ＰＭＯＳトランジスタ Ｔ２９，Ｔ３１ ＮＭＯＳトランジスタ ＶSS 接地
───────────────────────────────────────────────────── フロントページの続き (72)発明者 永井 真二 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 小澤 忠司 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 平３−19198（ＪＰ，Ａ) 特開 平６−338191（ＪＰ，Ａ) 特開 平６−176580（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41 - 11/419
Claims (3)
- 【請求項１】 メモリセルからの読み出し信号をセンス
アンプの動作点近傍のレベルにシフトさせて該センスア
ンプの入力端子に与えるレベルシフト回路を備えた半導
体記憶装置において、第 １及び第２の端子と制御電極とを備え、前記メモリセ
ルからの読み出し信号を該第１の端子に入力するＰチャ
ネルトランジスタからなる一対の第１のトランジスタ
と、 前記第１のトランジスタの第２の端子と接地との間に接
続された複数の第２のトランジスタとを備えて前記レベ
ルシフト回路を構成し、 一方の前記第１のトランジスタの制御電極を、他方の前
記第１のトランジスタの第２の端子と前記第２のトラン
ジスタとが接続されたノードに接続するとともに、 前記第１のトランジスタの第２の端子の出力を前記セン
スアンプの入力端子に入力するようにしたことを特徴と
する半導体記憶装置。 - 【請求項２】 前記複数の第２のトランジスタのうち、
少なくとも１つはＮチャネルＭＯＳトランジスタからな
り、同トランジスタのゲートをそのドレインに接続した
ことを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 メモリセルアレイ内に形成される複数の
メモリセルと、 前記メモリセルに接続され、メモリセルから読み出され
たデータ信号を転送するための複数のビット線対と、 前記ビット線対のデータ信号を入力する一対の入力端子
を備え、かつ、前記ビット線対のデータ信号を増幅する
ためのセンスアンプと、 前記複数のビット線対が選択的に接続され、ビット線対
のデータ信号のレベルを前記センスアンプの動作点近傍
のレベルにシフトさせて前記センスアンプの入力端子に
供給するレベルシフト回路とを備え、電源電圧及び接地
電位に基づいて動作する半導体記憶装置において、 前記レベルシフト回路は、 前記各データ信号をそれぞれ入力するＰチャネルトラン
ジスタからなる第１のトランジスタと、 前記第１のトランジスタと前記接地電位との間に接続さ
れた複数の第２のトランジスタと、前記ビット線対と前記センスアンプとの間に接続された
第３のトランジスタと、 前記第１のトランジスタは第１及び第２の端子と制御電
極とを備えることと、 前記第１のトランジスタの第１の端子に前記データ信号
が入力されることと、前記第３のトランジスタは制御電極を備えることと、 前記第３のトランジスタの制御電極に、前記データ信号
を前記センスアンプに転送させるための制御信号が入力
されることと、 前記第２のトランジスタは前記第１のトランジスタの第
２の端子と前記接地電位との間に接続されていること
と、 一方の前記第１のトランジスタの制御電極が、他方の前
記第１のトランジスタの第２の端子と第２のトランジス
タとが接続されたノードに接続されていることと、 前記第１のトランジスタの第２の端子の出力が前記セン
スアンプの入力端子に入力されていることとからなる半
導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13879793A JP3181759B2 (ja) | 1993-06-10 | 1993-06-10 | 半導体記憶装置 |
| KR1019940005585A KR0136713B1 (ko) | 1993-06-10 | 1994-03-21 | 반도체 메모리 장치 |
| US08/215,023 US5475639A (en) | 1993-06-10 | 1994-03-21 | Semiconductor memory device with improved speed for reading data |
| EP94104397A EP0628966A3 (en) | 1993-06-10 | 1994-03-21 | Semiconductor memory device. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13879793A JP3181759B2 (ja) | 1993-06-10 | 1993-06-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06349276A JPH06349276A (ja) | 1994-12-22 |
| JP3181759B2 true JP3181759B2 (ja) | 2001-07-03 |
Family
ID=15230458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13879793A Expired - Lifetime JP3181759B2 (ja) | 1993-06-10 | 1993-06-10 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5475639A (ja) |
| EP (1) | EP0628966A3 (ja) |
| JP (1) | JP3181759B2 (ja) |
| KR (1) | KR0136713B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3781452B2 (ja) * | 1995-03-30 | 2006-05-31 | 株式会社東芝 | 誘電体分離半導体装置およびその製造方法 |
| JP2842816B2 (ja) * | 1995-10-16 | 1999-01-06 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| JP2004164843A (ja) * | 1997-03-11 | 2004-06-10 | Toshiba Corp | 半導体記憶装置 |
| JP4221613B2 (ja) * | 2006-11-20 | 2009-02-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ダイナミック半導体記憶装置及びその動作方法 |
| CN101883046B (zh) * | 2010-06-21 | 2012-11-07 | 杭州开鼎科技有限公司 | 一种应用于epon终端系统的数据缓存架构 |
| GB2510828B (en) * | 2013-02-13 | 2015-06-03 | Surecore Ltd | Single wordline low-power SRAM cells |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3967252A (en) * | 1974-10-03 | 1976-06-29 | Mostek Corporation | Sense AMP for random access memory |
| JP2532831B2 (ja) * | 1985-06-03 | 1996-09-11 | 日本電信電話株式会社 | メモリ回路 |
| KR890003373B1 (ko) * | 1986-11-30 | 1989-09-19 | 삼성전자 주식회사 | 씨모오스 반도체 메모리 장치의 입출력 회로 |
| JPH0821236B2 (ja) * | 1987-01-26 | 1996-03-04 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2531674B2 (ja) * | 1987-04-20 | 1996-09-04 | 日本電信電話株式会社 | Ｍｏｓ・バイポ−ラ複合マルチプレクサ回路を備えた半導体メモリ装置 |
| JPH01192078A (ja) * | 1988-01-28 | 1989-08-02 | Hitachi Ltd | 半導体記憶装置及びレベルシフト回路 |
| DE68905240T2 (de) * | 1988-06-01 | 1993-07-15 | Nippon Electric Co | Halbleiterspeichereinrichtung mit hochgeschwindigkeits-lesevorrichtung. |
| US5126974A (en) * | 1989-01-20 | 1992-06-30 | Hitachi, Ltd. | Sense amplifier for a memory device |
| JPH02252194A (ja) * | 1989-03-25 | 1990-10-09 | Sony Corp | 半導体メモリ装置 |
| US5253137A (en) * | 1989-05-31 | 1993-10-12 | U.S. Philips Corp. | Integrated circuit having a sense amplifier |
| JP2550743B2 (ja) * | 1990-03-27 | 1996-11-06 | 日本電気株式会社 | 半導体メモリ回路 |
-
1993
- 1993-06-10 JP JP13879793A patent/JP3181759B2/ja not_active Expired - Lifetime
-
1994
- 1994-03-21 US US08/215,023 patent/US5475639A/en not_active Expired - Lifetime
- 1994-03-21 EP EP94104397A patent/EP0628966A3/en not_active Ceased
- 1994-03-21 KR KR1019940005585A patent/KR0136713B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950001773A (ko) | 1995-01-03 |
| US5475639A (en) | 1995-12-12 |
| EP0628966A3 (en) | 1995-02-15 |
| EP0628966A2 (en) | 1994-12-14 |
| JPH06349276A (ja) | 1994-12-22 |
| KR0136713B1 (ko) | 1998-04-29 |
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