JPH087575A - センスアンプ及び半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は電源電圧を低電圧化した場合にも、微
小入力を検出して、安定した出力信号を高速に出力し得
るセンスアンプを提供することを目的とする。 【構成】ＰＭＯＳトランジスタＴr21 ，Ｔr22 のソース
に入力信号ＩＮ，バーＩＮが入力され、トランジスタＴ
r21 ，Ｔr22 のドレインが二つずつのＮＭＯＳトランジ
スタＴr23 ，Ｔr24 ，Ｔr25 ，Ｔr26 を介して電源Ｖss
に接続される。トランジスタＴr21 ，Ｔr23 のドレイン
から出力信号Ｖout が出力され、トランジスタＴr22 ，
Ｔr25 のドレインから出力信号・バーＶout が出力され
る。出力信号Ｖout がゲートに入力されるＮＭＯＳトラ
ンジスタＴr27 のドレインが電源Ｖccに接続され、ソー
スがトランジスタＴr23 のソースに接続される。出力信
号・バーＶout がゲートに入力されるＮＭＯＳトランジ
スタＴr28 のドレインが電源Ｖccに接続され、ソースが
トランジスタＴr25 のソースに接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置のセ
ンスアンプに関するものである。近年の半導体記憶装置
では、電源電圧の低電圧化及び低消費電力化が益々要請
されている。従って、このような半導体記憶装置に内蔵
されるセンスアンプも低電源電圧で安定して動作するこ
とが必要となっている。

【０００２】

【従来の技術】従来の半導体記憶装置で使用されるシュ
ミットトリガ型センスアンプを図６に従って説明する。

【０００３】ビット線ＢＬはＰチャネルＭＯＳトランジ
スタＴr1のゲートと、ＮチャネルＭＯＳトランジスタＴ
r2のゲートに接続され、ビット線ＢＬバーはＰチャネル
ＭＯＳトランジスタＴr3のゲートと、ＮチャネルＭＯＳ
トランジスタＴr4のゲートに接続される。

【０００４】前記トランジスタＴr1のソースは電源Ｖcc
に接続され、同トランジスタＴr1のドレインは前記トラ
ンジスタＴr2のドレインに接続される。前記トランジス
タＴr2のソースはＮチャネルＭＯＳトランジスタＴr5の
ドレインに接続され、同トランジスタＴr5のソースは電
源Ｖssに接続される。

【０００５】前記トランジスタＴr3のソースは電源Ｖcc
に接続され、同トランジスタＴr3のドレインは前記トラ
ンジスタＴr4のドレインに接続される。前記トランジス
タＴr4のソースはＮチャネルＭＯＳトランジスタＴr6の
ドレインに接続され、同トランジスタＴr6のソースは電
源Ｖssに接続される。

【０００６】前記トランジスタＴr1，Ｔr2のドレイン
は、前記トランジスタＴr6のゲートと、ＮチャネルＭＯ
ＳトランジスタＴr7のゲートに接続され、前記トランジ
スタＴr3，Ｔr4のドレインは、前記トランジスタＴr5の
ゲートと、ＮチャネルＭＯＳトランジスタＴr8のゲート
に接続される。

【０００７】前記トランジスタＴr7のドレインは電源Ｖ
ccに接続され、ソースは前記トランジスタＴr2のソース
に接続される。前記トランジスタＴr8のドレインは電源
Ｖccに接続され、ソースは前記トランジスタＴr4のソー
スに接続される。

【０００８】そして、前記トランジスタＴr1，Ｔr2のド
レインから出力信号・バーＶout が出力され、前記トラ
ンジスタＴr3，Ｔr4のドレインから出力信号Ｖout が出
力される。

【０００９】このように構成されたセンスアンプでは、
図８に示すようにビット線ＢＬ，バーＢＬにセル情報が
読み出されて、同ビット線ＢＬの電位が同バーＢＬの電
位より高くなると、トランジスタＴr1がオフされるとと
もに、トランジスタＴr2がオンされる。また、トランジ
スタＴr3がオンされるとともに、トランジスタＴr4がオ
フされる。

【００１０】すると、トランジスタＴr3のオン動作に基
づいてトランジスタＴr5がオンされ、出力信号・バーＶ
out がＬレベルとなる。出力信号・バーＶout がＬレベ
ルとなると、トランジスタＴr7がオフされる。

【００１１】また、トランジスタＴr2，Ｔr5のオン動作
に基づいてトランジスタＴr6がオフされ、出力信号Ｖou
t はＨレベルとなる。出力信号Ｖout がＨレベルとなる
と、トランジスタＴr8がオンされる。

【００１２】このような動作により、このセンスアンプ
はビット線ＢＬ，バーＢＬに読みだされたセル情報を増
幅して出力信号Ｖout ，バーＶout を出力する。図７
は、従来の半導体記憶装置で使用されるカレントミラー
型センスアンプを示す。

【００１３】ＰチャネルＭＯＳトランジスタＴr9のソー
スは電源Ｖccに接続され、同トランジスタＴr9のドレイ
ンは同トランジスタＴr9のゲート、ＮチャネルＭＯＳト
ランジスタＴr10 のドレイン及びＰチャネルＭＯＳトラ
ンジスタＴr11 のゲートに接続されている。

【００１４】前記トランジスタＴr11 のドレインは、Ｎ
チャネルＭＯＳトランジスタＴr12のドレインに接続さ
れ、両トランジスタＴr11 ，Ｔr12 のドレインから出力
信号Ｖout が出力される。

【００１５】前記トランジスタＴr10 のゲートにはビッ
ト線ＢＬが接続され、前記トランジスタＴr12 のゲート
にはビット線・バーＢＬが接続される。前記トランジス
タＴr10 ，Ｔr12 のソースはＮチャネルＭＯＳトランジ
スタで構成される活性化トランジスタＴr13 のドレイン
に接続される。

【００１６】前記活性化トランジスタＴr13 のゲートに
は活性化信号ＳＡが入力され、同トランジスタＴr13 の
ソースは電源Ｖssに接続される。カレントミラー型セン
スアンプでは、このように構成されたセンスアンプを２
つ使用して、トランジスタＴr10 ，Ｔr12 に対してビッ
ト線ＢＬ，バーＢＬを逆に接続することにより、相補出
力信号Ｖout ，バーＶout を出力するように構成され
る。

【００１７】このように構成されたセンスアンプでは、
Ｈレベルの活性化信号ＳＡが入力されてトランジスタＴ
r13 がオンされている状態で、図９に示すようにビット
線ＢＬ，バーＢＬにセル情報が読み出されて、同ビット
線ＢＬの電位が同バーＢＬの電位より高くなると、トラ
ンジスタＴr10 がオンされて、トランジスタＴr9，Ｔr1
1 がオンされ、トランジスタＴr12 がオフされる。する
と、出力信号Ｖout がＨレベルとなる。

【００１８】また、ビット線ＢＬの電位が同バーＢＬの
電位より低くなると、トランジスタＴr10 がオフされ
て、トランジスタＴr9，Ｔr11 がオフされ、トランジス
タＴr12 がオンされる。すると、出力信号Ｖout がＬレ
ベルとなる。

【００１９】

【発明が解決しようとする課題】上記シュミットトリガ
型センスアンプでは、トランジスタＴr7，Ｔr8のゲート
に出力信号ＯＵＴ，ＯＵＴバーが入力されて、同トラン
ジスタＴr7，Ｔr8が同出力信号Ｖout ，バーＶout を安
定化させるように動作する。

【００２０】従って、図８に示すように例えばビット線
・バーＢＬの電位にノイズＮ１が発生しても、出力信号
Ｖout ，バーＶout にノイズが生じることはなく、安定
した出力が得られる。

【００２１】しかし、上記シュミットトリガ型センスア
ンプでは、電源Ｖccが低電圧化され、かつビット線Ｂ
Ｌ，バーＢＬの電位差が小さくなると、入力感度が低下
し、ビット線ＢＬ，バーＢＬの電位の反転に基づいて、
出力信号Ｖout ，バーＶout が反転して安定化するまで
に要する時間ｔ１が長くなる。従って、このセンスアン
プを活性化状態に維持する時間が長くなり、セル情報の
読み出し速度が低下する。

【００２２】また、上記カレントミラー型センスアンプ
では、ビット線ＢＬ，バーＢＬの電位差が微小なレベル
となっても、ビット線ＢＬ，バーＢＬの電位の反転に基
づいて、出力信号Ｖout ，バーＶout が反転して安定化
するまでに要する時間ｔ２は、前記シュミットトリガ型
センスアンプに比して短くなる。

【００２３】しかし、このカレントミラー型センスアン
プでは、ビット線ＢＬ，バーＢＬの電位の変化を敏感に
出力信号Ｖout ，バーＶout に反映させるため、例えば
図９に示すように、ビット線・バーＢＬの電位にノイズ
Ｎ２が発生すると、出力信号Ｖout ，バーＶout には前
記ノイズＮ２が増幅されたノイズＮ３が出力される。

【００２４】従って、ノイズＮ３により結果的に出力信
号Ｖout ，バーＶout が安定化するまでの時間が長くな
り、動作速度が低下する。また、ノイズＮ３により誤デ
ータが出力されることもある。

【００２５】この発明の目的は、電源電圧を低電圧化し
た場合にも、微小入力を正確に検出して、安定した出力
信号を高速に出力し得るセンスアンプを提供することに
ある。

【００２６】

【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、ＰチャネルＭＯＳトランジスタＴ
r21 ，Ｔr22 のソースに入力信号ＩＮ，バーＩＮが入力
され、前記各トランジスタＴr21 ，Ｔr22 のドレインが
それぞれ直列に接続された二つずつのＮチャネルＭＯＳ
トランジスタＴr23 ，Ｔr24 ，Ｔr25 ，Ｔr26 を介して
低電位側電源Ｖssに接続され、前記トランジスタＴr21
，Ｔr23 のドレインから出力信号Ｖoutが出力され、前
記トランジスタＴr22 ，Ｔr25 のドレインから出力信号
・バーＶout が出力され、前記出力信号Ｖout がゲート
に入力されるＮチャネルＭＯＳトランジスタＴr27 のド
レインが高電位側電源Ｖccに接続されるとともにソース
が前記トランジスタＴr23 のソースに接続され、前記出
力信号・バーＶout がゲートに入力されるＮチャネルＭ
ＯＳトランジスタＴr28 のドレインが高電位側電源Ｖcc
に接続されるとともにソースが前記トランジスタＴr25
のソースに接続される。

【００２７】また、アドレス信号に基づいて選択された
記憶セルからセル情報がビット線ＢＬ，バーＢＬに読み
出され、前記ビット線ＢＬ，バーＢＬに読み出されたセ
ル情報がセンスアンプ５で増幅される半導体記憶装置
で、前記センスアンプ５は、ＰチャネルＭＯＳトランジ
スタＴr21 ，Ｔr22 のソースに前記ビット線ＢＬ，バー
ＢＬが接続され、前記各トランジスタＴr21 ，Ｔr22 の
ドレインがそれぞれ直列に接続された二つずつのＮチャ
ネルＭＯＳトランジスタＴr23 ，Ｔr24 ，Ｔr25，Ｔr26
を介して低電位側電源Ｖssに接続され、前記トランジ
スタＴr21 ，Ｔr23 のドレインから出力信号Ｖout が出
力される。前記トランジスタＴr22 ，Ｔr25 のドレイン
から出力信号・バーＶout が出力され、前記出力信号Ｖ
out がゲートに入力されるＮチャネルＭＯＳトランジス
タＴr27 のドレインが高電位側電源Ｖccに接続されると
ともにソースが前記トランジスタＴr23 のソースに接続
される。前記出力信号・バーＶout がゲートに入力され
るＮチャネルＭＯＳトランジスタＴr28 のドレインが高
電位側電源Ｖccに接続されるとともにソースが前記トラ
ンジスタＴr25 のソースに接続される。

【００２８】

【作用】トランジスタＴr21 ，Ｔr22 のソースに供給さ
れる入力信号ＩＮ，バーＩＮの電流差に基づいて、同ト
ランジスタＴr21 ，Ｔr22 の一方がオンされるととも
に、他方がオフされる。すると、トランジスタＴr23 ，
Ｔr24 と、トランジスタＴr25 ，Ｔr26 の一方がオンさ
れるとともに、他方がオフされて、相補出力信号Ｖout
，バーＶout が出力される。また、相補出力信号Ｖout
，バーＶout に基づいて、トランジスタＴr27 ，Ｔr28
のいずれかがオンされて、トランジスタＴr23 ，Ｔr25
のいずれかのソース電位が上昇して、耐ノイズ性が向
上する。

【００２９】

【実施例】以下、この発明を具体化したＳＲＡＭの一実
施例を示す。図２に示すように、ビット線ＢＬ０，バー
ＢＬ０〜ＢＬｎ，バーＢＬｎにはそれぞれ多数の記憶セ
ル１が接続され、各記憶セル１にはそれぞれワード線Ｗ
Ｌ０〜ＷＬｍのいずれかがそれぞれ接続される。なお、
前記ビット線ＢＬ０，バーＢＬ０〜ＢＬｎ，バーＢＬｎ
は例えば８対のビット線対で構成される。

【００３０】前記各ビット線対にはビット線ロード２が
それぞれ接続され、それぞれコラムトランスファ３を介
してデータバスＤＢ０，バーＤＢ０に接続される。前記
データバスＤＢ０，バーＤＢ０はセンスアンプ５に接続
され、同データバスＤＢ，バーＤＢ間にはイコライザ回
路４が配設される。前記センスアンプ４にはセンスアン
プ活性化信号ＳＡ０が入力され、同活性化信号ＳＡ０が
Ｈレベルとなると、同センスアンプ４はデータバスＤ
Ｂ，バーＤＢに読み出されたセル情報を増幅して出力信
号Ｖout ，バーＶout を出力する。

【００３１】前記コラムトランスファー３には、コラム
デコーダ（図示しない）から出力されるコラム選択信号
Ｃ０〜Ｃｎが入力される。前記コラム選択信号Ｃ０〜Ｃ
ｎがＬレベルとなると、各ビット線ＢＬ０，バーＢＬ０
〜ＢＬｎ，バーＢＬｎがデータバスＤＢ，バーＤＢに接
続され、前記コラム選択信号Ｃ０〜ＣｎがＨレベルとな
ると、各ビット線ＢＬ０，バーＢＬ０〜ＢＬｎ，バーＢ
ＬｎとデータバスＤＢ，バーＤＢとの接続が遮断され
る。

【００３２】なお、コラム選択信号Ｃ０〜Ｃｎはコラム
デコーダによりいずれか一つがＬレベルとなる。また、
前記ワード線ＷＬ０〜ＷＬｍはロウデコーダ（図示しな
い）により何れか１本が選択される。

【００３３】前記イコライザ回路４には活性化信号ＥＱ
０が入力される。前記活性化信号ＥＱ０がＨレベルとな
ると、イコライザ回路４が活性化されてデータバスＤ
Ｂ，バーＤＢは短絡状態となって、同データバスＤＢ，
バーＤＢが同電位にリセットされる。また、前記活性化
信号ＥＱ０がＬレベルとなると、イコライザ回路４は不
活性状態となり、データバスＤＢ，バーＤＢの短絡状態
は解除される。

【００３４】上記のようなＳＲＡＭの読み出し動作を図
５に従って説明する。読み出し動作が開始されると、例
えばワード線ＷＬ０が選択されてＨレベルとなり、コラ
ム選択信号Ｃ０がＬレベルとなってビット線ＢＬ０，バ
ーＢＬ０がデータバスＤＢ，バーＤＢに接続される。

【００３５】また、センスアンプ活性化信号ＳＡ０がＨ
レベルとなって、センスアンプ５が活性化される。する
と、選択されたワード線ＷＬ０に接続された記憶セル１
からビット線ＢＬ０，バーＢＬ０にセル情報が読み出さ
れ、同ビット線ＢＬ０，バーＢＬ０に微小な電位差が生
じる。

【００３６】次いで、活性化信号ＥＱ０が一時的にＨレ
ベルとなって、データバスＤＢ，バーＤＢの電位が同電
位にリセットされた後、同活性化信号ＥＱ０がＬレベル
となると、ビット線ＢＬ０，バーＢＬ０の電位差がデー
タバスＤＢ，バーＤＢを介してセンスアンプ５に入力さ
れる。

【００３７】すると、センスアンプ５によりデータバス
ＤＢ，バーＤＢの電位差が増幅され、同センスアンプ５
から出力信号Ｖout ，バーＶout が出力される。前記ビ
ット線ロード２、記憶セル１及びセンスアンプ５の具体
的構成を図３に従って説明する。前記ビット線ロード２
及び記憶セル１は各ビット線ＢＬ０，バーＢＬ０〜ＢＬ
ｎ，バーＢＬｎに対し同一構成のものが接続されている
ので、ビット線ＢＬ０，バーＢＬ０に接続されているも
のについて説明する。

【００３８】なお、図３においては、ビット線ＢＬ０，
バーＢＬ０とセンスアンプ５との間に介在されるコラム
トランスファ３、データバスＤＢ，バーＤＢ及びイコラ
イザ回路４を省略して説明する。

【００３９】前記ビット線ロード２は、各ビット線ＢＬ
０，バーＢＬ０と電源Ｖccとの間に接続されるサイズの
小さいＰチャネルＭＯＳトランジスタＴrpで構成され、
同トランジスタＴrpのゲートは電源Ｖssに接続されてい
る。

【００４０】従って、前記トランジスタＴrpは常にオン
状態に保持され、ビット線ＢＬ０，バーＢＬ０に接続さ
れた記憶セル１がいずれも選択されない状態では、同ビ
ット線ＢＬ０，バーＢＬ０は同一レベルに維持される。

【００４１】前記記憶セル１は公知のフリップフロップ
回路で構成され、例えばワード線ＷＬ０が選択される
と、あらかじめ格納されているセル情報に基づいて、ビ
ット線ＢＬ０，バーＢＬ０に微小レベルの電位差が生じ
る。

【００４２】前記センスアンプ５はシュミットトリガ型
で構成される。前記ビット線ＢＬ０はＰチャネルＭＯＳ
トランジスタＴr21 のソースに接続され、前記ビット線
・バーＢＬ０はＰチャネルＭＯＳトランジスタＴr22 の
ソースに接続される。

【００４３】前記トランジスタＴr21 のドレインはＮチ
ャネルＭＯＳトランジスタＴr23 のドレインに接続さ
れ、同トランジスタＴr23 のソースはＮチャネルＭＯＳ
トランジスタＴr24 のドレインに接続される。また、前
記トランジスタＴr24 のソースはＮチャネルＭＯＳトラ
ンジスタＴr29 のドレインに接続され、同トランジスタ
Ｔr29 のソースは電源Ｖssに接続される。前記トランジ
スタＴr29 のゲートには前記センスアンプ活性化信号Ｓ
Ａ０が入力される。

【００４４】前記トランジスタＴr22 のドレインはＮチ
ャネルＭＯＳトランジスタＴr25 のドレインに接続さ
れ、同トランジスタＴr25 のソースはＮチャネルＭＯＳ
トランジスタＴr26 のドレインに接続される。また、前
記トランジスタＴr26 のソースは前記トランジスタＴr2
9 のドレインに接続される。

【００４５】前記トランジスタＴr21 ，Ｔr23 のドレイ
ンは、前記トランジスタＴr22 ，Ｔr25 ，Ｔr26 のゲー
トに接続され、前記トランジスタＴr22 ，Ｔr25 のドレ
インは、前記トランジスタＴr21 ，Ｔr23 ，Ｔr24 のゲ
ートに接続される。

【００４６】前記トランジスタＴr23 のソースは、Ｎチ
ャネルＭＯＳトランジスタＴr27 のソースに接続され、
同トランジスタＴr27 のドレインは電源Ｖccに接続され
る。また、前記トランジスタＴr27 のゲートは、前記ト
ランジスタＴr21 ，Ｔr23 のドレインに接続される。

【００４７】前記トランジスタＴr25 のソースは、Ｎチ
ャネルＭＯＳトランジスタＴr28 のソースに接続され、
同トランジスタＴr28 のドレインは電源Ｖccに接続され
る。また、前記トランジスタＴr28 のゲートは、前記ト
ランジスタＴr22 ，Ｔr25 のドレインに接続される。

【００４８】そして、前記トランジスタＴr21 ，Ｔr23
のドレインから出力信号Ｖout が出力され、前記トラン
ジスタＴr22 ，Ｔr25 のドレインから出力信号・バーＶ
outが出力される。

【００４９】上記のように構成されたセンスアンプ５
は、図４に示すようにビット線ＢＬ０，バーＢＬ０の電
位が反転するとき、同ビット線ＢＬ０，バーＢＬ０の電
位が同一となると、トランジスタＴr21 ，Ｔr22 に流れ
る電流は同一値となり、出力信号Ｖout ，バーＶout は
同一レベルとなる。

【００５０】この状態から、ビット線ＢＬ０，バーＢＬ
０にセル情報が読み出されて、例えば記憶セルからビッ
ト線ＢＬ０に電流が流れて、同ビット線ＢＬ０の電位が
ビット線・バーＢＬ０の電位より高くなると、トランジ
スタＴr21 には、トランジスタＴr22 より多くのドレイ
ン電流が流れ、出力信号Ｖout は出力信号・バーＶout
より高い電圧レベルとなる。

【００５１】すると、トランジスタＴr25 ，Ｔr26 はオ
ンされるとともに、トランジスタＴr22 がオフされて出
力信号・バーＶout がＬレベルとなり、これにともなっ
てトランジスタＴr23 ，Ｔr24 はオフされて、出力信号
Ｖout はＨレベルとなる。

【００５２】また、Ｈレベルの出力信号Ｖout に基づい
て、トランジスタＴr27 がオンされて、トランジスタＴ
r23 のソース電位はほぼ電源Ｖccレベルまで引き上げら
れる。

【００５３】この状態では、トランジスタＴr23 のソー
ス電位が高いため、図４に鎖線で示すように、同トラン
ジスタＴr23 のしきい値Ｖth23は、トランジスタＴr25
のしきい値Ｖth25より実質的に上昇している。

【００５４】この結果、図４に破線で示すようにビット
線・バーＢＬ０に前記しきい値Ｖth23を越えないレベル
のノイズＮ４が生じても、トランジスタＴr23 がオンさ
れることはない。従って、ビット線・バーＢＬ０に発生
したノイズＮ４に基づく出力信号Ｖout でのノイズの発
生が抑制される。

【００５５】また、ビット線ＢＬ０，バーＢＬ０の電位
が反転した場合には、センスアンプ５の各トランジスタ
が反転して、出力信号Ｖout ，バーＶout が反転され
る。以上のようにこのセンスアンプ５は、ビット線ＢＬ
０，バーＢＬ０に読み出されたセル情報の電位差を検出
するのではなく、ビット線ＢＬ０，バーＢＬ０に供給さ
れる電流差を検出し、その電流差に基づいて出力信号Ｖ
out ，バーＶout を出力する。

【００５６】従って、電源Ｖccが低電圧化されてビット
線ＢＬ０，バーＢＬ０に読み出されるセル情報に基づ
く、同ビット線ＢＬ０，バーＢＬ０の電位差が小さくな
っても、同ビット線ＢＬ０，バーＢＬ０からセンスアン
プ５に供給される電流差を検出して、出力信号Ｖout ，
バーＶout を高速に出力することができる。

【００５７】また、ビット線ＢＬ０，バーＢＬ０の電位
差を縮小することができるので、ビット線ＢＬ０，バー
ＢＬ０及びデータバスＤＢ０，バーＤＢ０での信号伝播
速度を向上させることができる。

【００５８】また、出力信号Ｖout ，バーＶout に基づ
くトランジスタＴr27 ，Ｔr28 の動作により、ビット線
ＢＬ０，バーＢＬ０に発生するノイズによる出力信号Ｖ
out，バーＶout でのノイズの発生を抑制することがで
きる。

【００５９】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。 （１）ＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタとの直列回路を一対設け、前記Ｐチャネ
ルＭＯＳトランジスタの各ドレインから相補出力信号を
出力し、前記出力信号を他の対の各トランジスタのゲー
トに入力し、前記ＰチャネルＭＯＳトランジスタのソー
スに入力信号を入力したシュミットトリガ型センスアン
プ。入力信号の電流差に基づいて相補出力信号を出力す
ることができる。

【００６０】

【発明の効果】以上詳述したように、第一の発明は、電
源電圧を低電圧化した場合にも、微小入力を正確に検出
して、安定した出力信号を高速に出力し得るセンスアン
プを提供することができる。また、第二の発明は、電源
電圧を低電圧化した場合にも、ビット線に読み出される
微小なセル情報を正確に検出して、安定した読み出しデ
ータを高速に出力し得る半導体記憶装置を提供すること
ができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】一実施例のＳＲＡＭを示す回路図である。

【図３】ビット線ロード、記憶セル及びセンスアンプを
示す回路図である。

【図４】センスアンプの動作を示す波形図である。

【図５】ＳＲＡＭの動作を示すタイミング波形図であ
る。

【図６】従来例のシュミットトリガ型センスアンプを示
す回路図である。

【図７】従来例のカレントミラー型センスアンプを示す
回路図である。

【図８】従来例のシュミットトリガ型センスアンプの動
作を示す波形図である。

【図９】従来例のカレントミラー型センスアンプの動作
を示す波形図である。

【符号の説明】

Ｔr21 ，Ｔr22 ＰチャネルＭＯＳトランジスタ Ｔr23 ，Ｔr24 ＮチャネルＭＯＳトランジスタ Ｔr25 ，Ｔr26 ＮチャネルＭＯＳトランジスタ Ｔr27 ，Ｔr28 ＮチャネルＭＯＳトランジスタ ＩＮ，バーＩＮ 入力信号 Ｖout ，バーＶout 出力信号 Ｖcc 高電位側電源 Ｖss 低電位側電源

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＰチャネルＭＯＳトランジスタ（Ｔr21
   ，Ｔr22 ）のソースに入力信号（ＩＮ，バーＩＮ）を
   入力し、前記各トランジスタ（Ｔr21 ，Ｔr22）のドレ
   インをそれぞれ直列に接続された二つずつのＮチャネル
   ＭＯＳトランジスタ（Ｔr23 ，Ｔr24 ，Ｔr25 ，Ｔr26
   ）を介して低電位側電源（Ｖss）に接続し、前記トラ
   ンジスタ（Ｔr21 ，Ｔr23 ）のドレインから出力信号
   （Ｖout ）を出力し、前記トランジスタ（Ｔr22 ，Ｔr2
   5 ）のドレインから出力信号（バーＶout ）を出力し、
   前記出力信号（Ｖout ）がゲートに入力されるＮチャネ
   ルＭＯＳトランジスタ（Ｔr27 ）のドレインを高電位側
   電源（Ｖcc）に接続するとともにソースを前記トランジ
   スタ（Ｔr23 ）のソースに接続し、前記出力信号（バー
   Ｖout ）がゲートに入力されるＮチャネルＭＯＳトラン
   ジスタ（Ｔr28 ）のドレインを高電位側電源（Ｖcc）に
   接続するとともにソースを前記トランジスタ（Ｔr25 ）
   のソースに接続したことを特徴とするセンスアンプ。
2. 【請求項２】 アドレス信号に基づいて選択された記憶
   セルからセル情報をビット線（ＢＬ，バーＢＬ）に読み
   出し、前記ビット線（ＢＬ，バーＢＬ）に読み出された
   セル情報をセンスアンプ（５）で増幅する半導体記憶装
   置であって、 前記センスアンプ（５）は、ＰチャネルＭＯＳトランジ
   スタ（Ｔr21 ，Ｔr22）のソースに前記ビット線（Ｂ
   Ｌ，バーＢＬ）を接続し、前記各トランジスタ（Ｔr21
   ，Ｔr22 ）のドレインをそれぞれ直列に接続された二
   つずつのＮチャネルＭＯＳトランジスタ（Ｔr23 ，Ｔr2
   4 ，Ｔr25 ，Ｔr26 ）を介して低電位側電源（Ｖss）に
   接続し、前記トランジスタ（Ｔr21 ，Ｔr23 ）のドレイ
   ンから出力信号（Ｖout ）を出力し、前記トランジスタ
   （Ｔr22 ，Ｔr25 ）のドレインから出力信号（バーＶou
   t ）を出力し、前記出力信号（Ｖout ）がゲートに入力
   されるＮチャネルＭＯＳトランジスタ（Ｔr27 ）のドレ
   インを高電位側電源（Ｖcc）に接続するとともにソース
   を前記トランジスタ（Ｔr23 ）のソースに接続し、前記
   出力信号（バーＶout ）がゲートに入力されるＮチャネ
   ルＭＯＳトランジスタ（Ｔr28 ）のドレインを高電位側
   電源（Ｖcc）に接続するとともにソースを前記トランジ
   スタ（Ｔr25 ）のソースに接続したことを特徴とする半
   導体記憶装置。