KR100767647B1 - 반도체 기억 장치 - Google Patents

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KR100767647B1
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 잡음에 대해서는 안정적으로 동작하고, 출력 진폭을 크게 할 수 있으며, 동작 속도가 고속이고 저소비 전력인 센스 증폭기 회로를 제공하는 것을 목적으로 한다.
메모리 셀에 유지된 논리값에 따라 상보형 데이터 버스선 상에 출력된 전류의 차를 증폭하는 센스 증폭기 회로를 구비한 반도체 기억 장치에 있어서, 복수 종류의 P 채널형 전계 효과 트랜지스터의 차동쌍을 갖는 정궤환 회로를 센스 증폭기 회로에 설치하고, 상기 복수 종류의 P 채널형 전계 효과 트랜지스터의 차동쌍을 구성하는 각 P 채널형 전계 효과 트랜지스터의 대응하는 게이트가 각각 접속되도록 구성한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 S램(SRAM : static random access memory)의 전체 블럭도를 나타내는 도면.
도 2는 도 1의 센스 증폭기(107)를 종래의 센스 증폭기 회로로 구성한 실시예를 나타내는 도면.
도 3은 도 1의 센스 증폭기(107)를 다른 구성의 종래의 센스 증폭기 회로로 구성한 실시예를 나타내는 도면.
도 4는 본 발명의 제1 실시예를 나타내는 도면.
도 5의 (a),(b)는 본 발명의 제1 실시예의 동작 파형을 나타내는 도면.
도 6의 (a)∼(d)는 잡음이 혼입된 경우의 제1 실시예의 동작 파형을 나타내는 도면.
도 7은 본 발명의 제2 실시예의 센스 증폭기 회로를 나타내는 도면.
도 8의 (a)∼(d)는 본 발명의 제2 실시예의 동작 파형을 나타내는 도면.
도 9는 본 발명의 제3 실시예의 센스 증폭기 회로를 나타내는 도면.
도 10의 (a),(b)는 본 발명의 제3 실시예의 동작 파형을 나타내는 도면.
도 11은 본 발명의 제4 실시예의 센스 증폭기 회로를 나타내는 도면.
도 12의 (a),(b)는 본 발명의 제4 실시예의 동작 파형을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : SRAM
102 : 디코더 및 컨트롤 회로
103 : 워드 라인 드라이버
104 : 프리차지 회로
105 : 메모리 셀 어레이
106 : 컬럼 스위치
107 : 센스 증폭기
108 : 라이트 증폭기
109 : 입출력 회로
410, 411 : 메모리 셀
401 ~ 404 : P 채널형 전계 효과 트랜지스터
405 ~ 407 : N 채널형 전계 효과 트랜지스터
901 ~ 904 : P 채널형 전계 효과 트랜지스터
본 발명은 반도체 메모리에 관한 것으로, 특히 S램(static random access memory)(이하 SRAM이라 함)의 상보형 데이터선쌍 상에 나타난 전류차를 증폭하여 메모리 셀에 기억된 논리값을 검출하는 전류 검출형 센스 증폭기 회로에 관한 것이다.
최근, 반도체 메모리 분야에 있어서는, 고집적화와 동작 전원 전압의 저하에 대한 요구가 증가되고 있다. 그러나, 전원 전압을 저하시킴에 따라, 데이터를 유지하고 있는 메모리 셀로부터 데이터를 독출할 때의 동작 속도의 저하나, 노이즈 마진의 감소를 초래한다. 이 때문에, 메모리 셀에 유지되어 있는 논리값을 전류나 전압의 차로서 검출하여, 이것을 증폭하는 센스 증폭기 회로의 중요성이 인식되고 있다.
도 1은 S램(SRAM)의 전체 블럭도를 나타내는 도면이다. SRAM(1OO)은 주로 디코더 및 컨트롤 회로(102), 워드 라인 드라이버(103), 프리차지 회로(104), 메모리 셀 어레이(105), 컬럼 스위치(106), 센스 증폭기(107), 라이트 증폭기(108), 입출력 회로(109)를 포함한다. 또, 점선으로 둘러싸인 부분(130)은 1 컬럼분의 구성을 나타내는 부분이다.
먼저, SRAM(100)의 독출 동작에 대해서 설명한다. 메모리 셀 어레이(105)의 메모리 셀로부터 논리값을 독출하기 위해서는 우선, 독출하는 메모리 셀 어레이(105)의 메모리 셀을 지정하는 어드레스, 클록 및 컨트롤 신호(101)가 디코더 및 컨트롤 회로(102)에 입력된다. 디코더 및 컨트롤 회로(102)는 워드 라인 드라이버(103)에 디코더 출력 신호를 전송하고, 또 컬럼 선택 신호(111)를 컬럼 스위치(106)로 전송한다. 다음에, 프리차지 신호(121)가 프리차지 회로(104)에 전송되고, 비트 라인(113) 및 반전 비트 라인(114)이 프리차지된다. 또한, 워드 선택 라인(110)에 의해 메모리 셀 어레이(105) 중의 메모리 셀이 활성화되어, 메모리 셀에 유지되어 있는 논리값이 비트 라인(113)과 반전 비트 라인(114) 상에 출력된다. 다음에, 센스 증폭기 인에이블 신호(112)를 센스 증폭기(107)에 전송하여 센스 증폭기(107)를 활성화한다. 비트 라인(113)과 반전 비트 라인(114) 상에 출력된 논리값은 컬럼 스위치(106)를 통과하여, 센스 증폭기(107)에 의해 증폭된다. 센스 증폭기(107)에 의해 증폭된 논리값은 입출력 회로(109)를 통해 출력 데이터(119)로서 SRAM(100)으로부터 출력된다.
한편, 데이터를 기록할 때에는 입력 데이터(120)가 입출력 회로(109)에 제공되어 라이트 증폭기(108)에 의해 증폭된다. 라이트 증폭기(108)에서 증폭된 입력 데이터(120)는 컬럼 스위치(106)를 통해 메모리 셀 어레이(105)에 전송된다. 동시에, 독출시와 마찬가지로, 메모리 셀을 지정하는 어드레스, 클록 및 컨트롤 신호(101)가 디코더 및 컨트롤 회로(102)에 입력되어, 소정의 어드레스의 메모리 셀에 입력 데이터(120)가 기록된다.
도 2는 도 1의 센스 증폭기(107)를 종래의 센스 증폭기 회로로 구성한 예를 나타낸다. 도 2는 특히 1 비트분의 구성을 나타낸다. 도 2의 센스 증폭기(200)는 특히 고속 동작을 실행하기 위해서 제안된 전류 검출형 센스 증폭기의 실시예이다. 이런 종류의 센스 증폭기 회로는 예컨대, 일본국 특허 제2551346호에 개시되어 있다. 센스 증폭기(200)는 P 채널형 금속 산화물 전계 효과형 트랜지스터(이하 PMOS라 함)(201, 202), N 채널형 금속 산화물 전계 효과형 트랜지스터(이하 NMOS라 함)(203, 204, 205)를 가진다. PMOS(201)의 드레인과 NMOS(203)의 드레인은 접속되어 있고, 또 PMOS(202)의 드레인과 NMOS(204)의 드레인은 접속되어 있다. NMOS(203)의 소스와 NMOS(204)의 소스 및 NMOS(205)의 드레인은 서로 접속되어 있다. NMOS(205)의 소스는 접지에 접속되고, 그 게이트에는 센스 증폭기 인에이블 신호(112)가 입력된다. 또, PMOS(201)의 게이트와 NMOS(203)의 게이트 및 PMOS(202)의 드레인은 서로 접속되어 있다. 더욱이, PMOS(202)의 게이트와 NMOS(204)의 게이트 및 PMOS(201)의 드레인은 서로 접속되어 있다. PMOS(201)의 소스와 PMOS(202)의 소스는 센스 증폭기(200)의 입력 단자이다. PMOS(201)의 소스에는 데이터 버스(115)에 접속되고, 또 PMOS(202)의 소스는 반전 데이터 버스(116)에 접속되어 있다. 센스 증폭기(200)의 출력은 출력 단자(117) 및 반전 출력 단자(118)이다.
센스 증폭기(200)는 PMOS(201)의 소스와 PMOS(202)의 소스로부터 입력된 입력 전류의 차를 정궤환에 의해 고속으로 증폭하고, 도 1의 컬럼 스위치(106)를 통해 메모리 셀로부터 출력된 논리값을 검출한다.
또, 도 3은 도 1의 센스 증폭기(107)를 다른 구성의 종래의 센스 증폭기 회로로 구성한 실시예를 나타낸다. 도 3은 특히 1 비트분의 구성을 나타낸다. 도 3의 센스 증폭기(300)는 특히 노이즈에 대해 안정된 동작을 하기 때문에 제안된 전류 검출형 센스 증폭기의 일실시예이다. 이런 종류의 센스 증폭기 회로는 예컨대, 일본국 특허 공개 평7-230694호 공보에 개시되어 있다.
센스 증폭기(300)는 PMOS(301, 302), NMOS(303, 304, 305)를 지닌다. PMOS(301)의 드레인과 NMOS(303)의 드레인은 접속되어 있고, 또 PMOS(302)의 드레인과 NMOS(304)의 드레인은 접속되어 있다. NMOS(303)의 소스와 NMOS(304)의 소스 및 NMOS(305)의 드레인은 서로 접속되어 있다. NMOS(305)의 소스는 접지에 접속되고, 게이트에는 센스 증폭기 인에이블 신호(112)가 입력된다. 또, PMOS(301)의 게이트와 NMOS(304)의 게이트 및 드레인은 서로 접속되어 있다. 더욱이, PMOS(302)의 게이트와 NMOS(303)의 게이트 및 드레인은 서로 접속되어 있다. PMOS(301)의 소스와 PMOS(302)의 소스는 센스 증폭기(300)의 입력 단자이다. PMOS(301)의 소스에는 데이터 버스(115)에 접속되고, 또 PMOS(302)의 소스에는 반전 데이터 버스(116)에 접속된다. 센스 증폭기(300)의 출력은 출력 단자(117) 및 반전 출력 단자(118)이다.
센스 증폭기(300)는 PMOS(301)의 소스와 PMOS(302)의 소스로부터 입력된 입력 전류의 차를 PMOS(301)와 PMOS(302)에 의해 구성되는 정궤환 회로에 의해 고속으로 증폭하여 도 1의 컬럼 스위치(106)를 통해 메모리 셀로부터 출력된 논리값을 검출한다. 한편, NMOS(303)와 NMOS(304)에 의해 구성되는 부궤환 회로에 의해 외부로부터 혼입된 잡음에 의한 오동작을 막을 수 있다.
그러나, 상기 종래 기술에 있어서, 도 2에 나타내는 센스 증폭기(200)에는 예컨대, 논리값의 증폭 중에 외부로부터 데이터 버스(115) 및 반전 데이터 버스(116)에 올바른 논리값과 역극성의 잡음이 제공된 경우에는, 동작 속도가 고속이기 때문에 잡음을 급속하게 증폭한다. 이 결과, 출력 단자(117) 및 반전 출력 단자(118)에 나타나는 신호가 메모리 셀에 기억된 논리값에 대해 반전할 가능성이 있다는 문제가 있었다.
또, 도 3에 나타내는 센스 증폭기(300)에는 잡음에 대해서는 안정되게 동작하지만, 메모리 셀에 기억된 논리값을 검출하는 동작에 관해서는 동작 속도가 대단히 저하된다고 하는 문제가 있었다.
그래서, 본 발명은 잡음에 대해서는 안정되게 동작하여, 출력 진폭을 크게 할 수 있고, 또 동작 속도가 고속이며, 나아가 저소비 전력인 센스 증폭기 회로를 구비하는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
상기 과제는 다음과 같이 달성된다.
본 발명은, 메모리 셀에 유지된 논리값에 따라서 상보형 데이터 버스선 상에 출력된 전류의 차를 증폭하는 센스 증폭기 회로를 구비한 반도체 기억 장치에 있어서,
복수 종류의 P 채널형 전계 효과 트랜지스터의 차동쌍을 갖는 정궤환 회로를 센스 증폭기 회로에 설치하고, 상기 복수 종류의 P 채널형 전계 효과 트랜지스터의 차동쌍을 구성하는 각 P 채널형 전계 효과 트랜지스터의 대응하는 게이트가 각각 접속되는 것을 특징으로 한다.
본 발명에 의하면, 복수의 소스 입력을 갖는 센스 증폭기 회로를 구성할 수 있기 때문에, 하나의 차동쌍을 구성하는 P 채널형 전계 효과 트랜지스터의 소스를 데이터 버스선쌍에 접속하고, 또 다른 차동쌍을 구성하는 P 채널형 전계 효과 트랜지스터의 소스에는 전원 전압을 제공할 수 있다. 이 소스에 전원 전압이 제공되고 있는 P 채널형 전계 효과 트랜지스터에 의해, 센스 증폭기 출력을 전원 전압의 레벨까지 상승시킬 수 있기 때문에, 동작 마진이 있는 고속의 센스 증폭기 회로를 구비하는 반도체 기억 장치를 실현할 수 있다.
본 발명은 상기한 반도체 기억 장치에 있어서, 상기 복수 종류의 P 채널형 전계 효과 트랜지스터의 차동쌍은 2 종류의 P 채널형 전계 효과 트랜지스터의 차동쌍을 가지며, 상기 2 종류의 P 채널형 전계 효과 트랜지스터의 차동쌍 중 한 쪽의 차동쌍을 구성하는 P 채널형 전계 효과 트랜지스터의 소스는 데이터 버스선쌍에 접속되고, 다른 쪽의 차동쌍을 구성하는 P 채널형 전계 효과 트랜지스터의 소스는 전원 전압이 제공되는 것을 특징으로 한다.
본 발명에 의하면, 소스에 전원 전압이 제공되고 있는 P 채널형 전계 효과 트랜지스터에 의해 센스 증폭기 출력을 제1의 전원 전압의 레벨까지 상승시킬 수 있기 때문에, 동작 마진이 있는 고속의 센스 증폭기 회로를 구비하는 반도체 기억 장치를 실현할 수 있다.
본 발명은, 메모리 셀에 유지된 논리값에 따라서 상보형 데이터 버스선 상에 출력된 전류의 차를 증폭하는 센스 증폭기 회로를 구비한 반도체 기억 장치에 있어서,
복수 종류의 P 채널형 전계 효과 트랜지스터의 차동쌍을 갖는 정궤환 회로를 센스 증폭기 회로에 설치하고, 상기 정궤환 회로는 데이터 버스선쌍 중의 한 쪽의 데이터선에 그 소스가 접속된 제1의 차동쌍을 구성하는 제1의 P 채널형 전계 효과 트랜지스터와,
상기 데이터 버스선쌍 중의 다른 쪽의 데이터선에 그 소스가 접속되고, 그 게이트가 상기 제1의 차동쌍을 구성하는 상기 제1의 P 채널형 전계 효과 트랜지스터의 드레인에 접속되며, 그 드레인이 상기 제1의 차동쌍을 구성하는 상기 제1의 P 채널형 전계 효과 트랜지스터의 게이트에 접속된 상기 제1의 차동쌍을 구성하는 제2의 P 채널형 전계 효과 트랜지스터와,
그 소스에는 제1의 전원 전압이 제공되고, 그 게이트가 상기 제1의 차동쌍을 구성하는 상기 제1의 P 채널형 전계 효과 트랜지스터의 게이트에 접속되며, 그 드레인이 상기 제1의 차동쌍을 구성하는 상기 제1의 P 채널형 전계 효과 트랜지스터의 드레인에 접속된 제2의 차동쌍을 구성하는 제1의 P 채널형 전계 효과 트랜지스터와,
그 소스에는 제1의 전원 전압이 제공되고, 그 게이트가 상기 제1의 차동쌍을 구성하는 상기 제2의 P 채널형 전계 효과 트랜지스터의 게이트에 접속되며, 그 드레인이 상기 제1의 차동쌍을 구성하는 상기 제2의 P 채널형 전계 효과 트랜지스터의 드레인에 접속된 상기 제2의 차동쌍을 구성하는 제2의 P 채널형 전계 효과 트랜지스터를 구비하는 것을 특징으로 한다.
본 발명에 의하면, 소스에 제1의 전원 전압이 제공되고 있는 P 채널형 전계 효과 트랜지스터의 차동쌍에 의해 입력 잡음의 영향을 감소시켜 증폭할 수 있기 때문에, 동작 속도를 손상하지 않고서 내(耐)잡음성이 높은 센스 증폭기 회로를 구비하는 반도체 기억 장치를 실현할 수 있다.
본 발명은 상기한 반도체 기억 장치에 있어서, 그 게이트가 상기 제1의 차동쌍을 구성하는 상기 제2의 P 채널형 전계 효과 트랜지스터의 드레인 및 상기 제1의 차동쌍을 구성하는 상기 제1의 P 채널형 전계 효과 트랜지스터의 게이트에 접속되고, 그 드레인이 상기 제1의 차동쌍을 구성하는 상기 제1의 P 채널형 전계 효과 트랜지스터의 드레인에 접속된 제1의 N 채널형 전계 효과 트랜지스터와,
그 게이트가 상기 제1의 차동쌍을 구성하는 상기 제1의 P 채널형 전계 효과 트랜지스터의 드레인 및 상기 제1의 차동쌍을 구성하는 상기 제2의 P 채널형 전계 효과 트랜지스터의 게이트에 접속되고, 그 드레인이 상기 제1의 차동쌍을 구성하는 상기 제2의 P 채널형 전계 효과 트랜지스터의 드레인에 접속된 제2의 N 채널형 전계 효과 트랜지스터와,
그 소스가 접지에 접속되고, 그 게이트가 센스 증폭기 인에이블 신호에 접속되고, 그 드레인이 상기 제1의 N 채널형 전계 효과 트랜지스터의 소스 및 상기 제2의 N 채널형 전계 효과 트랜지스터의 소스에 접속된 제3의 N 채널형 전계 효과 트랜지스터를 더 포함하는 것을 특징으로 한다.
본 발명에 의하면, 차동쌍을 구성하는 N 채널형 전계 효과 트랜지스터에 의해 입력 잡음의 영향을 감소시켜 증폭할 수 있기 때문에, 동작 속도를 손상하지 않고서 내잡음성이 높은 센스 증폭기 회로를 구비하는 반도체 기억 장치를 실현할 수 있다.
본 발명은 상기한 반도체 기억 장치에 있어서, 그 게이트가 상기 제1의 차동쌍을 구성하는 상기 제2의 P 채널형 전계 효과 트랜지스터의 게이트 및 상기 제1의 차동쌍을 구성하는 상기 제1의 P 채널형 전계 효과 트랜지스터의 드레인에 접속되고, 그 드레인이 상기 제1의 차동쌍을 구성하는 상기 제1의 P 채널형 전계 효과 트랜지스터의 드레인에 접속된 제1의 N 채널형 전계 효과 트랜지스터와,
그 게이트가 상기 제1의 차동쌍을 구성하는 상기 제1의 P 채널형 전계 효과 트랜지스터의 게이트 및 상기 제1의 차동쌍을 구성하는 상기 제2의 P 채널형 전계 효과 트랜지스터의 드레인에 접속되고, 그 드레인이 상기 제1의 차동쌍을 구성하는 상기 제2의 P 채널형 전계 효과 트랜지스터의 드레인에 접속된 제2의 N 채널형 전계 효과 트랜지스터와,
그 소스가 접지에 접속되고, 그 게이트가 센스 증폭기 인에이블 신호에 접속되고, 그 드레인이 상기 제1의 N 채널형 전계 효과 트랜지스터의 소스 및 상기 제2의 N 채널형 전계 효과 트랜지스터의 소스에 접속된 제3의 N 채널형 전계 효과 트랜지스터를 더 포함하는 것을 특징으로 한다.
본 발명에 의하면, 차동쌍을 구성하는 N 채널형 전계 효과 트랜지스터에 의해 입력 잡음의 영향을 감소시켜 증폭할 수 있기 때문에, 내잡음성이 높은 센스 증폭기 회로를 구비하는 반도체 기억 장치를 실현할 수 있다.
이어서, 본 발명 실시예에 대해서 설명한다.
도 4는 본 발명의 제1 실시예를 나타낸다. 도 1과 동일 번호의 구성 요소는 동일한 구성 요소를 나타내는 것으로 한다. 도 4는 도 1에 나타내는 SRAM(1OO)의 점선으로 둘러싸인 부분(130)의 1 컬럼분의 구성을 나타내는 도면이다. 1 컬럼분의 구성은 주로 프리차지 회로(104), 메모리 셀 어레이(105), 컬럼 스위치(106) 및 센 스 증폭기(107)를 지닌다. 센스 증폭기(107)는 PMOS(401, 402, 403, 404), NMOS(405, 406, 407)를 지닌다. 컬럼 스위치(106)는 PMOS(413, 414)를 지닌다. 메모리 셀 어레이(105)는 복수의 메모리 셀(410, 411) 등을 지닌다. 프리차지 회로(104)는 PMOS(408, 409)를 지닌다.
프리차지 회로(104)의 PMOS(408, 409)는 각각 소스가 전원(Vdd)에 접속되고, 그 게이트는 프리차지 신호(121)에 접속된다. 또, PMOS(408)의 드레인은 비트 라인(113)에 접속되고, PMOS(409)의 드레인은 반전 비트 라인(114)에 접속된다. 메모리 셀 어레이(105)의 메모리 셀(410, 411)은 2 개의 데이터 단자가 각각 비트 라인(113) 및 반전 비트 라인(114)에 접속되고, 또 메모리 셀을 선택하는 워드 선택 라인(110-1, 110-2)을 통해 도 1에 나타내는 워드 라인 드라이버(103)에 접속된다. 컬럼 스위치(106)는 PMOS(413, 414)를 가진다. PMOS(413)의 소스는 비트 라인(113)에 접속되고, PMOS(414)의 소스는 반전 비트 라인(113)에 접속된다.
센스 증폭기(107)에 있어서, PMOS(401, 402)는 제1의 차동쌍을 구성하고, PMOS(403, 404)는 제2의 차동쌍을 구성한다. 제1의 차동쌍과 제2의 차동쌍과의 사이에는 게이트 폭(W)과 게이트 길이(L)의 비(W/L)를 다르게 하거나, 게이트 산화막의 형상을 바꾸거나, 백 게이트 바이어스의 유무 등을 다르게 하는 것도 가능하다. PMOS(401)의 소스는 데이터 버스선(115)에 접속된다. PMOS(402)의 소스는 반전 데이터 버스선(116)에 접속되고, 그 게이트는 PMOS(401)의 드레인에 접속되며, 그 드레인은 PMOS(401)의 게이트에 접속되어 있다. PMOS(403)의 소스는 전원(Vdd)에 접속되고, 그 게이트는 PMOS(401)의 게이트에 접속되며, 그 드레인은 PMOS(401)의 드 레인에 접속되어 있다. PMOS(404)의 소스는 전원(Vdd)에 접속되고, 그 게이트는 PMOS(402)의 게이트에 접속되며, 그 드레인은 PMOS(402)의 드레인에 접속되어 있다.
NMOS(405)의 게이트는 PMOS(402)의 드레인 및 PMOS(401)의 게이트에 접속되고, 그 드레인은 PMOS(401)의 드레인에 접속되어 있다. NMOS(406)의 게이트는 PMOS(401)의 드레인 및 PMOS(402)의 게이트에 접속되고, 그 드레인은 PMOS(402)의 드레인에 접속되어 있다. NMOS(407)의 소스는 접지에 접속되고, 그 게이트가 센스 증폭기 인에이블 신호(112)에 접속되며, 그 드레인이 NMOS(405)의 소스 및 NMOS(406)의 소스에 접속되어 있다.
메모리 셀(411)에 기억된 데이터를 독출하는 경우에, 우선 컬럼 선택선(111)이 'LOW' 레벨로 되어, 비트 라인(113)과 반전 비트 라인(114)이 선택된다. 이어서, 프리차지 신호(121)가 'LOW' 레벨로 되어, PMOS(408, 409)를 도통시키고, 비트 라인(113)과 반전 비트 라인(114) 및 데이터 버스선(115)과 반전 데이터 버스선(116)을 전원 전압(Vdd)에 충전한다. 이어서, 프리차지 신호(121)를 'HIGH' 레벨로 하여, PMOS(408, 409)를 차단한다. 다음에, 워드 선택 라인(110-1)을 활성화시킴으로써, 메모리 셀(411)을 활성화시킨다. 비트 라인(113) 또는 반전 비트 라인(114)의 어느 것이 메모리 셀(411)에 기억된 데이터(1 또는 0)에 따라서 방전된다. 그 결과, 비트 라인(113) 및 반전 비트 라인(114)의 사이에는 미소 전압이 생긴다. 이 전압은 컬럼 스위치(106)의 PMOS(413) 및 PMOS(414)를 통해 데이터 버스선(115) 및 반전 데이터 버스선(116)에 전해진다.
이어서, 센스 증폭기 선택 신호(112)를 'HIGH' 레벨로 하여, NMOS(407)를 도통시킨다. NMOS(407)가 도통되면 센스 증폭기(107)가 활성화된다. 우선, NMOS(405)와 NMOS(406)의 소스 전위가 0 V가 되기 때문에, NMOS(405) 및 NMOS(406)가 도통된다. 이 결과, PMOS(401, 403)의 공통 게이트와 PMOS(402, 404)의 공통 게이트의 전위가 저하된다. 이에 의해, PMOS(401, 402, 403, 404)가 도통하여, 각각 포화 영역에서 동작을 개시한다. 여기서, PMOS(401)와 PMOS(402)의 소스 전위의 사이에는 △Ⅴ의 미소 전압이 있기 때문에, PMOS(401)와 PMOS(402)를 흐르는 전류에는 미소 전류차를 일으킨다. 그 결과, 출력(117)과 반전 출력(118)의 전위의 사이에 미소 전압을 일으킨다. 이 미소 전압은 PMOS(401, 402, 403, 404)와, NMOS(405, 406)의 각각의 차동쌍의 정궤환 동작에 의해 급속하게 증폭된다. 한편, 상술한 센스 동작 중에는 프리차지 신호(121)가 'HIGH' 레벨이기 때문에, 데이터 버스선(115) 및 반전 데이터 버스선(116)은 센스 증폭기를 흐르는 관통 전류에 의해 방전되어 서서히 전위가 하강한다.
그러나, PMOS(403, 404)의 소스는 각각 전원 전위(Vdd)에 고정되어 있기 때문에, 상술한 센스 동작은 출력(117)과 반전 출력(118)이 각각 전원 전압(Vdd) 또는 0V가 되어 래치될 때까지 계속된다.
도 5의 (a),(b)는 제1 실시예의 동작 파형을 나타내는 도면이다. 도 5의 (a)는 데이터 버스선(DB)(115)과 반전 데이터 버스선(DBB)(116)의 전압 변화를 나타내고, 도 5의 (b)는 그 경우의 출력(OUT)(117)과 반전 출력(OUTB)(118)의 전압 변화를 나타낸다. 이와 같이 출력(OUT)(117)과 반전 출력(OUTB)(118) 사이의 전압차는 최종적으로는 전원 전압(Vdd)과 같아진다.
한편, 도 6의 (a)∼(d)는 센스 증폭기의 활성화가 시작되었을 때, 데이터 버스에 잡음이 혼입된 경우의 제1 실시예의 동작 파형을 나타내는 도면이다. 도 6의 (a)는 반전 데이터 버스(DBB)에 잡음이 혼입된 경우를 나타내고, 잡음 때문에 일시적으로 데이터 버스(DB)와 반전 데이터 버스(DBB)의 전위가 역전된다. 도 6의 (b)는 이 경우의 본 발명의 제1 실시예의 동작 파형을 나타낸다. 또, 도 6의 (c)는 데이터 버스에 잡음이 혼입된 경우의, 도 2에 나타내는 종래의 센스 증폭기 회로의 동작 파형을 나타내고, 도 6의 (d)는 마찬가지로 데이터 버스에 잡음이 혼입된 경우의, 도 3에 나타내는 종래의 센스 증폭기 회로의 동작 파형을 나타낸다.
도 6의 (b)에서는 센스 증폭기의 활성화가 시작되었을 때, PMOS(401, 402)에 의해 잡음을 검출하기 때문에, 올바른 데이터에 대해 반전된 데이터의 증폭을 시작한다. 그러나, 예컨대, PMOS(401, 402)의 게이트 폭(W)과 게이트 길이(L)의 비(W/L)를 PMOS(403, 404)의 게이트 폭(W)과 게이트 길이(L)의 비(W/L)보다도 작 게 하면, 입력 잡음에 대한 감도를 감소시킬 수 있기 때문에, 잡음의 증폭을 작게 억제할 수 있다. 이 후, 반전 데이터 버스(DBB)에 대한 잡음의 영향이 없어진 후에 복귀 동작 상태로 들어가면, PMOS(403, 404)의 차동쌍은 출력(OUT)과 반전 출력(OUTB)을 각각 전원 전압(Vdd) 또는 0 V로 급속하게 증폭하여 래치한다.
한편, 도 6의 (c)에 나타내는 바와 같이, 도 2에 나타내는 종래의 센스 증폭기 회로의 데이터 버스에 일단 잡음이 혼입되면, PMOS(201, 202) 및 NMOS(203, 204)의 차동쌍에 의해, 올바른 데이터에 대해 반전된 데이터가 정궤환에 의해 급속하게 증폭된다. 이 결과, 출력(OUT) 및 반전 출력(OUTB)에 있어서, 올바른 데이터에 대해 반전된 데이터가 래치된다. 또, 출력(OUT) 및 반전 출력(OUTB)은 급속하게 증폭되지만 전원 전압(Vdd)까지는 상승하지 않고, 전압(Vdd-△Ⅴ)까지밖에 상승하지 않는다.
또한, 도 6의 (d)에 나타내는 바와 같이, 도 3에 나타내는 종래의 센스 증폭기 회로의 데이터 버스에 일단 잡음이 혼입된 경우에는 잡음은 PMOS(301, 302)에 의해 구성되는 정궤환 회로에 의해 급속하게 증폭되지만, NMOS(303, 304)에 의해 구성되는 부궤환 회로에 의해, 반대로 급속한 증폭이 억제된다. 이 때문에, 반전 데이터 버스(DBB)에 잡음의 영향이 없어진 후에 복귀 동작 상태로 들어가면, 출력(OUT) 및 반전 출력(OUTB)도 정상으로 증폭된다. 그러나, 회복 동작시에 있어서도, 부궤환 회로의 작용으로 출력(OUT) 및 반전 출력(OUTB)의 진폭이 억제된다.
이어서 본 발명의 제2 실시예에 대해서 설명한다. 도 7은 본 발명의 제2 실시예의 센스 증폭기 회로를 나타내는 도면이다. 도 2에 나타내는 센스 증폭기 회로와 도 4의 센스 증폭기(107)에 나타낸 센스 증폭기 회로의 구성의 차이는 PMOS(403, 404)의 소스에는 전원 전압(Vdd)과는 다른 전압(Vdh)이 제공되고 있는 점이다. 본 실시예는 센스 증폭기 회로에 프리차지 회로(104) 등의 메모리 회로에 사용되는 전원 전압(Vdd)과는 별개의 독립된 전원(Vdh)을 사용한 경우를 나타낸다. 이 전압(Vdh)은 프리차지 회로(104) 등에 사용되는 전원 전압(Vdd)보다도 높은 전압의 전원 전압(Vdd) 등을 입력으로 하여 구성되는 승압 전원으로부터 제공하는 것이 가능하다. 이 결과, 도 1에 나타내는 SRAM(1OO) 전체의 소비 전력을 증대시키지 않고서, 센스 증폭기 회로의 동작을 고속으로 할 수 있다.
도 8의 (a)∼(d)는 본 발명의 제2 실시예의 동작 파형을 나타내는 도면이다. 도 8의 (a), (b)는 도 5의 (a), (b)와 같은 방식이며, 도 8의 (a)는 데이터 버스선(DB)(115)과 반전 데이터 버스선(DBB)(116)의 전압 변화를 나타내고, 도 8의 (b)는 그 경우의 출력(OUT)(117)과 반전 출력(OUTB)(118)의 전압 변화를 나타낸다. 도 8의 (c)는 본 실시예의 센스 증폭기 회로의 출력(OUT)(117)과 반전 출력(OUTB)(118)의 전압 변화를 나타내고, 도 8의 (d)는 도 2에 나타내는 종래의 센스 증폭기 회로의 동작 파형을 나타낸다. 전압(Vdh)을 전원 전압(Vdd)보다도 높게 함으로써 도 8의 (c)에 나타내는 바와 같이, 센스 증폭기 회로의 동작을 고속으로 할 수 있다.
이어서 본 발명의 제3 실시예에 대해서 설명한다. 도 9는 본 발명의 제3 실시예의 센스 증폭기 회로를 나타내는 도면이다. 도 9에 나타내는 센스 증폭기 회로와 도 7에 나타내는 센스 증폭기 회로의 구성의 차이는, 도 9에 나타내는 센스 증폭기 회로에서는 2 개의 PMOS로 구성되는 복수의 차동쌍을 설치한 것이다. 본 실시예에서는 PMOS(901, 902)로 구성되는 차동쌍과, PMOS(903, 904)로 구성되는 차동쌍의 2 개의 차동쌍이 더 설치되어 있는데, 차동쌍의 수는 이것에 한정되지 않고 다른 수라도 좋다. 본 실시예에서는 PMOS(403, 404)의 소스에는 전원 전압(Vdd)과는 다른 전압(Vdd1)이 제공되고, PMOS(901, 902)의 소스에는 전원 전압(Vdd)과는 다른 전압(Vdd2)이 제공되고, 또는 PMOS(903, 904)의 소스에는 전원 전압(Vdd)과는 다른 전압(Vdd3)이 제공된다.
도 10의 (a), (b)는 본 발명의 제3 실시예의 동작 파형을 나타내는 도면이다. 도 10의 (a)는 데이터 버스선(DB)(115)과 반전 데이터 버스선(DBB)(116)의 전압 변화를 나타내고, 도 10의 (b)는 그 경우의 출력(OUT)(117)과 반전 출력(OUTB)(118)의 전압 변화를 나타낸다. 출력(OUT)과 반전 출력(OUTB)의 전압 변화는 PMOS(403, 404)의 소스에 제공되고 있는 전압(Vdd1)과, PMOS(901, 902)의 소스에 제공되고 있는 전압(Vdd2) 및 PMOS(903, 904)의 소스에 제공되고 있는 전압(Vdd3에) 의존한다. 도 10의 (b)는 전압(Vdd1, Vdd2, Vdd3)의 레벨의 사이의 관계가, Vdd1＜Vdd2＜Vdd3인 경우의 출력(OUT)과 반전 출력(OUTB)의 전압 변화를 나타낸다. 출력(OUT)과 반전 출력(OUTB)의 전압 변화의 기울기(a1)는 전압(Vdd1)에 의존하며, 마찬가지로 전압 변화의 기울기(a2)는 전압(Vdd2)에 의존하고, 또 전압 변화의 기울기(a3)는 전압(Vdd3)에 의존한다. 따라서, 전압(Vdd1, Vdd2, Vdd3)의 값을 각각 조정하면, 출력(OUT)과 반전 출력(OUTB)의 전압 변화의 각 기울기를 조정할 수 있다.
이어서 본 발명의 제4 실시예에 대해서 설명한다. 도 11은 본 발명의 제4 실시예의 센스 증폭기 회로를 나타내는 도면이다. 도 11에 나타내는 센스 증폭기 회로와 도 4에 나타내는 센스 증폭기(107)의 센스 증폭기 회로의 구성의 차이는, 도 11에 나타내는 센스 증폭기 회로에서는 NMOS에 의해 구성되는 차동쌍이 부궤환 회로를 구성하고 있는 것이다. 또한, PMOS(403, 404)의 소스에는 함께 전원 전압(Vdd)이 제공되고 있지만, 본 구성의 센스 증폭기 회로에 있어서도, PMOS(403, 404)의 소스에 도 7에 나타내는 제2 실시예의 센스 증폭기 회로와 같은 방식으로 전압(Vdd1)을 제공하는 것도 가능하다.
또, 도 12의 (a), (b)는 본 발명의 제4 실시예의 동작 파형을 나타내는 도면이다. 도 12의 (a)는 데이터 버스(DB)에 잡음이 혼입된 경우를 나타내고, 잡음 때문에 일시적으로 데이터 버스(DB)와 반전 데이터 버스(DBB)의 전위가 역전된다. 도 6의 (b)는 이 경우의 본 발명의 제4 실시예의 센스 증폭기 회로의 동작 파형을 나타낸다.
도 12의 (b)에 나타내는 바와 같이, 도 11에 나타내는 센스 증폭기 회로의 데이터 버스(DB)에 일단 잡음이 혼입된 경우에는, 잡음은 PMOS(401, 402, 403, 404)에 의해 구성되는 정궤환 회로에 의해 급속하게 증폭되지만, NMOS(405, 406)에 의해 구성되는 부궤환 회로에 의해 급속한 증폭이 억제된다. 이 때문에, 데이터 버스(DB)에 잡음의 영향이 없어진 후에, 복귀 동작 상태로 들어가면, 출력(OUT) 및 반전 출력(OUTB)도 정상으로 증폭된다.
이상 본 발명을 정리하면, 다음과 같다.
(1) 메모리 셀에 유지된 논리값에 따라서 상보형 데이터 버스선 상에 출력된 전류의 차를 증폭하는 센스 증폭기 회로를 구비한 반도체 기억 장치에 있어서,
복수 종류의 P 채널형 전계 효과 트랜지스터의 차동쌍을 갖는 정궤환 회로를 센스 증폭기 회로에 설치하고, 상기 복수 종류의 P 채널형 전계 효과 트랜지스터의 차동쌍을 구성하는 각 P 채널형 전계 효과 트랜지스터의 대응하는 게이트가 각각 접속되는 것을 특징으로 하는 반도체 기억 장치.
(2) (1)에 기재한 반도체 기억 장치에 있어서, 상기 복수 종류의 P 채널형 전계 효과 트랜지스터의 차동쌍은 2 종류의 P 채널형 전계 효과 트랜지스터의 차동쌍을 가지며, 상기 2 종류의 P 채널형 전계 효과 트랜지스터의 차동쌍 중 한 쪽의 차동쌍을 구성하는 P 채널형 전계 효과 트랜지스터의 소스는 데이터 버스선쌍에 접속되고, 다른 쪽의 차동쌍을 구성하는 P 채널형 전계 효과 트랜지스터의 소스는 전원 전압이 제공되는 것을 특징으로 하는 반도체 기억 장치.
(3) (1)에 기재한 반도체 기억 장치에 있어서, 상기 복수 종류의 P 채널형 전계 효과 트랜지스터의 차동쌍은 2 종류의 P 채널형 전계 효과 트랜지스터의 차동쌍을 가지고, 상기 2 종류의 P 채널형 전계 효과 트랜지스터의 차동쌍 중 한 쪽의 차동쌍을 구성하는 P 채널형 전계 효과 트랜지스터의 소스는 데이터 버스선쌍에 접속되고, 다른 쪽의 차동쌍을 구성하는 P 채널형 전계 효과 트랜지스터의 소스는 상기 데이터 버스선쌍을 프리차지하는 전원 전압과는 별개의 전원 전압이 제공되고 있는 것을 특징으로 하는 반도체 기억 장치.
(4) (1)에 기재한 반도체 기억 장치에 있어서, 상기 복수 종류의 P 채널형 전계 효과 트랜지스터의 차동쌍의 하나의 차동쌍을 구성하는 P 채널형 전계 효과 트랜지스터의 소스는 데이터 버스선쌍에 접속되고, 다른 차동쌍을 구성하는 P 채널형 전계 효과 트랜지스터의 소스는 차동쌍마다 각각 별개의 전원 전압이 제공되고 있는 것을 특징으로 하는 반도체 기억 장치.
(5) 메모리 셀에 유지된 논리값에 따라서 상보형 데이터 버스선 상에 출력된 전류의 차를 증폭하는 센스 증폭기 회로를 구비한 반도체 기억 장치에 있어서,
복수 종류의 P 채널형 전계 효과 트랜지스터의 차동쌍을 갖는 정궤환 회로를 센스 증폭기 회로에 설치하고, 상기 정궤환 회로는 데이터 버스선쌍 중의 한 쪽의 데이터선에 그 소스가 접속된 제1의 차동쌍을 구성하는 제1의 P 채널형 전계 효과 트랜지스터와;
상기 데이터 버스선쌍 중의 다른 쪽의 데이터선에 그 소스가 접속되고, 그 게이트가 상기 제1의 차동쌍을 구성하는 상기 제1의 P 채널형 전계 효과 트랜지스터의 드레인에 접속되며, 그 드레인이 상기 제1의 차동쌍을 구성하는 상기 제1의 P 채널형 전계 효과 트랜지스터의 게이트에 접속된 상기 제1의 차동쌍을 구성하는 제2의 P 채널형 전계 효과 트랜지스터와;
그 소스에는 제1의 전원 전압이 제공되고, 그 게이트가 상기 제1의 차동쌍을 구성하는 상기 제1의 P 채널형 전계 효과 트랜지스터의 게이트에 접속되며, 그 드레인이 상기 제1의 차동쌍을 구성하는 상기 제1의 P 채널형 전계 효과 트랜지스터의 드레인에 접속된 제2의 차동쌍을 구성하는 제1의 P 채널형 전계 효과 트랜지스터와;
그 소스에는 제1의 전원 전압이 제공되고, 그 게이트가 상기 제1의 차동쌍을 구성하는 상기 제2의 P 채널형 전계 효과 트랜지스터의 게이트에 접속되며, 그 드레인이 상기 제1의 차동쌍을 구성하는 상기 제2의 P 채널형 전계 효과 트랜지스터의 드레인에 접속된 상기 제2의 차동쌍을 구성하는 제2의 P 채널형 전계 효과 트랜지스터
를 구비하는 것을 특징으로 하는 반도체 기억 장치.
(6) (5)에 기재한 반도체 기억 장치에 있어서, 그 게이트가 상기 제1의 차동 쌍을 구성하는 상기 제2의 P 채널형 전계 효과 트랜지스터의 드레인 및 상기 제1의 차동쌍을 구성하는 상기 제1의 P 채널형 전계 효과 트랜지스터의 게이트에 접속되고, 그 드레인이 상기 제1의 차동쌍을 구성하는 상기 제1의 P 채널형 전계 효과 트랜지스터의 드레인에 접속된 제1의 N 채널형 전계 효과 트랜지스터와;
그 게이트가 상기 제1의 차동쌍을 구성하는 상기 제1의 P 채널형 전계 효과 트랜지스터의 드레인 및 상기 제1의 차동쌍을 구성하는 상기 제2의 P 채널형 전계 효과 트랜지스터의 게이트에 접속되고, 그 드레인이 상기 제1의 차동쌍을 구성하는 상기 제2의 P 채널형 전계 효과 트랜지스터의 드레인에 접속된 제2의 N 채널형 전계 효과 트랜지스터와;
그 소스가 접지에 접속되고, 그 게이트가 센스 증폭기 인에이블 신호에 접속되고, 그 드레인이 상기 제1의 N 채널형 전계 효과 트랜지스터의 소스 및 상기 제2의 N 채널형 전계 효과 트랜지스터의 소스에 접속된 제3의 N 채널형 전계 효과 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
(7) (5)에 기재한 반도체 기억 장치에 있어서, 그 게이트가 상기 제1의 차동쌍을 구성하는 상기 제2의 P 채널형 전계 효과 트랜지스터의 게이트 및 상기 제1의 차동쌍을 구성하는 상기 제1의 P 채널형 전계 효과 트랜지스터의 드레인에 접속되고, 그 드레인이 상기 제1의 차동쌍을 구성하는 상기 제1의 P 채널형 전계 효과 트랜지스터의 드레인에 접속된 제1의 N 채널형 전계 효과 트랜지스터와;
그 게이트가 상기 제1의 차동쌍을 구성하는 상기 제1의 P 채널형 전계 효과 트랜지스터의 게이트 및 상기 제1의 차동쌍을 구성하는 상기 제2의 P 채널형 전계 효과 트랜지스터의 드레인에 접속되고, 그 드레인이 상기 제1의 차동쌍을 구성하는 상기 제2의 P 채널형 전계 효과 트랜지스터의 드레인에 접속된 제2의 N 채널형 전계 효과 트랜지스터와;
그 소스가 접지에 접속되고, 그 게이트가 센스 증폭기 인에이블 신호에 접속되고, 그 드레인이 상기 제1의 N 채널형 전계 효과 트랜지스터의 소스 및 상기 제2의 N 채널형 전계 효과 트랜지스터의 소스에 접속된 제3의 N 채널형 전계 효과 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
(8) (1) 내지 (7) 중의 어느 하나에 기재한 센스 증폭기 회로를 복수의 데이터 비트를 동시에 독출 및 기록하는 반도체 메모리의 상기 복수의 비트 라인의 각 비트 라인마다 설치한 것을 특징으로 하는 반도체 기억 장치.
본 발명에 의하면, 잡음에 대해서는 안정되게 동작하고, 출력 진폭을 크게 할 수 있으며, 동작 속도가 고속이고 저소비 전력인 센스 증폭기 회로를 제공할 수 있다.

Claims (10)

  1. 반도체 기억 장치에 있어서,
    복수의 메모리 셀을 갖는 메모리 셀 어레이;
    상기 메모리 셀 어레이 내의 메모리 셀들에 접속된 상보형 데이터 버스선들; 및
    상기 상보형 데이터 버스선들을 통해 상기 메모리 셀들에 접속되고 상기 메모리 셀에 저장된 논리값과 연관된 상기 상보형 데이터 버스선들 상의 전류 값들 간의 차이를 증폭하는 센스 증폭기로서, 상기 센스 증폭기는 트랜지스터들에 의해 구성된 복수의 차동쌍들을 갖는 정궤환 회로를 포함하며, 한 차동쌍의 트랜지스터의 게이트는 다른 차동쌍의 트랜지스터의 게이트에 공통으로 접속되는 것인, 상기 센스 증폭기를 포함하고,
    잡음에 대한 민감도를 감소시키기 위해, 상기 한 차동쌍의 트랜지스터의 게이트 폭(W)과 게이트 길이(L)의 비(W/L)는 상기 다른 차동쌍의 트랜지스터의 게이트 폭(W)과 게이트 길이의 비(W/L)보다 작도록 구성되는 것인, 반도체 기억 장치.
  2. 제1항에 있어서, 상기 트랜지스터들은 P-채널형 전계 효과 트랜지스터들인 것인, 반도체 기억 장치.
  3. 제2항에 있어서, 상기 한 차동쌍의 트랜지스터들의 소스들은 상기 상보형 데이터 버스선들에 접속되고, 상기 다른 차동쌍의 상기 트랜지스터들의 소스들은 전압원에 접속되는 것인, 반도체 기억 장치.
  4. 제2항에 있어서, 상기 한 차동쌍의 상기 트랜지스터들의 소스들은 상기 상보형 데이터 버스선들에 접속되고, 상기 또 다른 차동쌍의 상기 트랜지스터들의 소스들은 상기 상보형 데이터 버스선들을 프리차징하는 전압원이 아닌 다른 전압원에 접속되는 것인, 반도체 기억 장치.
  5. 제2항에 있어서, 상기 복수의 차동쌍들 중 상기 한 차동쌍의 상기 트랜지스터들의 소스들은 상기 상보형 데이터 버스선들에 접속되고, 상기 한 차동쌍이 아닌 각각의 차동쌍의 소스들은 별개의 전압원들에 접속되는 것인, 반도체 기억 장치.
  6. 삭제
  7. 삭제
  8. 반도체 기억 장치에 있어서,
    복수의 메모리 셀을 갖는 메모리 셀 어레이;
    상기 메모리 셀 어레이 내의 메모리 셀들에 접속된 상보형 데이터 버스선들; 및
    상기 상보형 데이터 버스선들을 통해 상기 메모리 셀들에 접속되고 상기 메모리 셀에 저장된 논리값과 연관된 상기 상보형 데이터 버스선들 상의 전류 값들간의 차이를 증폭하는 센스 증폭기로서, P-채널형 전계 효과 트랜지스터들에 의해 구성된 복수의 차동쌍들을 갖는 정궤환 회로를 포함하는 상기 센스 증폭기
    를 포함하고,
    상기 정궤환 회로는:
    상기 상보형 데이터 버스선들 중 한 데이터 버스선에 접속된 소스를 가지며, 제1 차동쌍을 구성하는 제1 P 채널형 전계 효과 트랜지스터와;
    그 소스가 상기 상보형 데이터 버스선들 중 또 다른 데이터 버스선에 접속되고, 그 게이트가 상기 제1 차동쌍을 구성하는 상기 제1 P 채널형 전계 효과 트랜지스터의 드레인에 접속되며, 그 드레인이 상기 제1 차동쌍을 구성하는 상기 제1 P 채널형 전계 효과 트랜지스터의 게이트에 접속되고, 상기 제1 차동쌍을 구성하는 제2 P 채널형 전계 효과 트랜지스터와;
    그 소스가 제1 전압원에 접속되고, 그 게이트가 상기 제1 차동쌍을 구성하는 상기 제1 P 채널형 전계 효과 트랜지스터의 게이트에 접속되며, 그 드레인이 상기 제1 차동쌍을 구성하는 상기 제1 P 채널형 전계 효과 트랜지스터의 드레인에 접속되고, 제2 차동쌍을 구성하는 제1 P 채널형 전계 효과 트랜지스터와;
    그 소스가 상기 제1 전압원에 접속되고, 그 게이트가 상기 제1 차동쌍을 구성하는 상기 제2 P 채널형 전계 효과 트랜지스터의 게이트에 접속되며, 그 드레인이 상기 제1 차동쌍을 구성하는 상기 제2 P 채널형 전계 효과 트랜지스터의 드레인에 접속되고, 상기 제2 차동쌍을 구성하는 제2 P 채널형 전계 효과 트랜지스터와;
    그 게이트가 상기 제1 차동쌍을 구성하는 상기 제2 P 채널형 전계 효과 트랜지스터의 게이트 및 상기 제1 차동쌍을 구성하는 상기 제1 P 채널형 전계 효과 트랜지스터의 드레인에 접속되고, 그 드레인이 상기 제1 차동쌍을 구성하는 상기 제1 P 채널형 전계 효과 트랜지스터의 드레인에 접속되는, 제1 N 채널형 전계 효과 트랜지스터와;
    그 게이트가 상기 제1 차동쌍을 구성하는 상기 제1 P 채널형 전계 효과 트랜지스터의 게이트 및 상기 제1 차동쌍을 구성하는 상기 제2 P 채널형 전계 효과 트랜지스터의 드레인에 접속되고, 그 드레인이 상기 제1 차동쌍을 구성하는 상기 제2 P 채널형 전계 효과 트랜지스터의 드레인에 접속되는, 제2 N 채널형 전계 효과 트랜지스터와;
    그 소스가 접지에 접속되고, 그 게이트가 상기 센스 증폭기를 제어하는 센스 증폭기 인에이블 신호에 접속되고, 그 드레인이 상기 제1 N 채널형 전계 효과 트랜지스터의 소스 및 상기 제2 N 채널형 전계 효과 트랜지스터의 소스에 접속되는, 제3 N 채널형 전계 효과 트랜지스터
    를 포함하는 것인, 반도체 기억 장치.
  9. 삭제
  10. 삭제
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