KR100267200B1 - 프리차지 시간이 개선된 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치는 복수의 디지트 라인이 메모리 셀의 열에 각각 연결되고, 복수의 워드 라인이 메모리 셀의 행에 연결되며, 기준 디지트 라인이 기준 메모리 셀에 연결되는 매트릭스 형태로 배열된 복수의 메모리 셀 및 적어도 하나의 기준 메모리 셀, 복수의 메모리 셀 중의 하나를 선택하도록 어드레스의 입력에 응답하여 복수의 디지트 라인 중의 하나 및 복수의 워드 라인 중의 하나를 선택하기 위한 어드레스 회로, 센스 제어 신호의 제1 부분에 응답하여 선택된 메모리 셀 내에 저장된 데이타를 센싱하기 위해 복수의 디지트 라인 및 기준 디지트 라인에 연결된 센스 증폭기, 센스 제어 신호의 제2 부분에 응답하여 선택 메모리 셀에 연결된 복수의 디지트 라인 중의 적어도 하나의 전하 및 기준 디지트 라인의 전하를 방전하기 위한 방전 회로, 및 어드레스의 입력에 응답하여 센스 증폭기 및 방전 회로로 센스 제어 신호를 출력하기 위한 제어 섹션으로 구성된다.

Description

프리차지 시간이 개선된 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 셀 내에 저장된 정보를 독출하여 기준 정보와 비교하는 판독 전용 반도체 메모리 장치와 같은 반도체 메모리 장치에 관한 것이다.
도 1은 판독 전용 반도체 메모리 장치의 제1 종래예를 도시하는 블록도이다. 도 1에서, 2진 정보가 고 임계 전압 상태나 저 임계 전압 상태의 형태로 메모리 셀(이하, "메모리 셀 트랜지스터")인 MOS 트랜지스터 내에 저장된다. 복수의 메모리 셀 트랜지스터는 매트릭스 형태로 정렬되고, 복수의 메모리 셀 트랜지스터 중에서 선택된 트랜지스터의 저장된 정보는 센스 증폭기에 의해 기준 정보와 비교된다.
즉, 반도체 메모리 장치는 메모리 셀 매트릭스(1)를 포함한다. 메모리 셀 매트릭스(1)는 m행 n열의 형태의 매트릭스 형태로 배열된 복수의 N 채널 MOS 트랜지스터 (메모리 셀 트랜지스터; M11 내지 Mmm)로 구성된다. 상술한 것처럼, 각각의 메모리 셀 트랜지스터는 2진 정보를 고 임계 전압 상태 또는 저 임계 전압 상태의 형태로 저장한다. 메모리 셀 매트릭스(1) 내에서, 워드 라인(WL1 내지 WLm)은 메모리 셀 매트릭스(1)의 행에 각각 제공되고 각각의 워드 라인은 대응하는 행의 메모리 셀 트랜지스터의 게이트에 연결된다. 또한, 디지트 라인(D1 내지 Dn)은 각각 메모리 셀 매트릭스(1)의 열에 각각 제공되고 각각의 디지트 라인은 메모리 셀 매트릭스(1)의 대응하는 열의 메모리 셀 트랜지스터의 드레인에 연결된다.
칩 인에이블 신호(CE)가 입력되는 경우, 제어 신호 버퍼 회로(10)는 타이밍 신호 및 칩 인에이블 신호(CEB)를 발생시킨다. 타이밍 신호가 제어 신호 버퍼 회로(10)로부터 입력되는 경우, 어드레스 신호(AD)가 선정된 타이밍에서 어드레스 버퍼 회로(2)에 입력되면, 행 어드레스(ADr)는 X 디코더(3)에 공급되고, 열 어드레스(ADc)는 Y 디코더(4)에 공급된다. X 디코더(3)는 워드라인(WL1 내지 WLm)에 연결되어 워드 라인(WL1 내지 WLm) 중의 하나 예컨대, 워드라인(WL1)을 행 어드레스 신호(ADr)에 따라 전원 전위 레벨의 선택 레벨, 예컨대, 5V로 설정한다. 이때, 다른 워드 라인은 0V의 접지 전위 레벨로 유지된다. Y 디코더(4)는 Y 선택기(5)에 연결되어 Y 선택 신호들(Y1 내지 Yn) 중의 하나를 Y 선택기(5)에 공급한다.
Y 선택기(5)는 N 채널 MOS 트랜지스터(Q51 내지 Q5n)를 포함하는데, MOS 트랜지스터(Q51 내지 Q5n)의 소스는 디지트 라인(D1 내지 Dn)에 각각 연결된다. MOS 트랜지스터(Q51 내지 Q5n)의 드레인들은 센스 증폭기(6)의 입력 단자들 중의 하나에 함께 연결된다. MOS 트랜지스터(Q51 내지 Q5n)의 게이트들은 Y 디코더(4)로부터의 Y 선택 신호(Y1 내지 Yn)를 각각 입력한다. 메모리 셀 매트릭스(1)의 기준 메모리 셀 트랜지스터(MR)는 기준 디지트 라인(DR)에 연결된다. Y 선택 신호 라인(Y1)이 선택되는 경우, 전원 전위 레벨, 즉, 5V의 선택 레벨로 설정된다. 이때, 다른 Y 선택 신호는 0V의 비-선택 레벨로 유지된다. 이러한 경우, 트랜지스터(Q51) 만이 도전 상태로 설정되어 디지트 라인(Dl)을 선택한다. 그러므로, 디지트 라인(D1)은 센스 증폭기(6)의 입력 단자에 연결된다. 또한, 디지트 라인(D1) 및 워드 라인(W1)에 연결된 메모리 셀 트랜지스터(M11)가 선택된다. MOS 트랜지스터(Q5r)는 항상 도전 상태로 설정된다. 그러므로, 기준 디지트 라인(DR)은 센스 증폭기(6)의 다른 입력 단자에 연결된다. 이때, Y 선택기(5)의 다른 MOS 트랜지스터들은 비도전 상태로 유지되어 다른 디지트 라인들은 센스 증폭기(6)에 연결되지 않는다.
선택된 메모리 셀 트랜지스터(M11)의 임계 전압이 워드 라인(WLl)의 전위보다 높은 고 레벨 상태이면, 메모리 셀 트랜지스터(M11)는 비 도전 상태가되어 디지트 라인(D1)을 통해 전류가 흐르지 않는다.
이하, 이러한 상태의 메모리 셀 트랜지스터를 "오프 비트(OFF bit)"로 칭한다. 반면에, 메모리 셀 트랜지스터(M11)의 임계 전압이 워드 라인(WLl)의 전위보다 낮은 저 레벨의 상태이면, 메모리 셀 트랜지스터(M11)는 도전 상태로 설정되어 디지트 라인(D1)을 통해 전류가 흐르지 않는다. 이하, 이러한 상태의 메모리 셀 트랜지스터를 "온 비트(ON bit)"로 칭한다. 이러한 방식으로, 디지트 라인의 전압(VDOFF)은 오프 비트가 선택되는 경우 고 레벨과 같다. 반면에, 온 비트가 선택되는 경우, 디지트 라인의 전압(VDON)은 저 레벨과 같다. 그러나, 기껏해야 마이크로 암페어 정도의 전류가 메모리 셀 트랜지스터를 통해서만 흐르므로, 디지트 라인 상의 전압 진폭 편차는 작다. 예를 들면, VDOFF= 1·55V 이고 VD○N이 1·45V인 경우, 겨우 약 0.1 V의 전압 진폭 편차가 얻어진다. 이러한 작은 전압 진폭 편차를 고속으로 증폭 및 출력하기 위한 회로는 센스 증폭기(6)이다.
센스 증폭기(6)는 N 채널 MOS 트랜지스터(Q61 및 Q63), P-채널 MOS 트랜지스터(Q62 및 Q64), 2개의 2-입력 NOR 논리 게이트(G61 및 G62) 및 차동 증폭기(DA61)로 구성된다. 센스 증폭기(6)는 제어 신호 버퍼 회로(10)로부터의 칩 인에이블 신호(CEB)에 응답하여 기준 디지트 라인(DR)의 정보와 디지트 라인(Dl)의 정보를 비교 및 증폭하고, 증폭된 결과를 신호(S0)로서 출릭한다. 출력 버퍼 회로(8)는 센스 증폭기(6)로부터 출력 신호(S0)를 수신하여 이를 출력한다.
특히, 센스 증폭기(6)에 있어서, 2-입력 NOR 논리 게이트(G61)는 그 입력 단자들 중 하나에서 제어 신호 버퍼 회로(10)로부터의 제어 신호(CEB)를 수신하고, 선택된 디지트 라인은 다른 입력 단자에 연결된다. 트랜지스터(Q61)에서, 소스는 선택된 디지트 라인에 연결되고 게이트는 논리 게이트(G61)의 출력 단자에 연결된다. 트랜지스터(Q62)에서, 드레인 및 게이트는 트랜지스터(Q61)의 드레인에 연결되고, 소스는 5V의 전원 전위에 연결된다. 논리 게이트(G62)는 입력 단자들 중의 하나에 제어 신호(CEB)를 입력하고 다른 입력 단자는 Y 선택기(5)의 트랜지스터(Q5r)를 통해 기준 디지트 라인(DR)에 연결된다. 트랜지스터(Q63)에서, 소스는 기준 디지트 라인(DR)에 연결되고, 게이트는 논리 게이트(G62)의 출력 단자에 연결된다. 트랜지스터(Q64)에서, 게이트 및 드레인은 트랜지스터(Q63)의 드레인에 연결되고 소스는 5V의 전원 전위에 연결된다. 차동 증폭기(DA)에 있어서, 입력 단자들 중의 한 (+)는 트랜지스터(Q61)의 드레인에 연결되고 다른 입력 단자(-)는 트랜지스터(Q63)의 드레인에 연결된다.
먼저, 논리 게이트(G61)의 입력 단자들 중의 하나에 입력되는 제어 신호(CEB)는 독출 동작 동안 항상 저 레벨이고 논리 게이트(G61)는 활성화된다. 입력단자(S1)는 선택된 디지트 라인, 예컨대 디지트 라인(D1)과 동일한 전위이다. 여기서, 논리 게이트(G61)는 선택된 디지트 라인의 전압의 반전 및 증폭의 기능을 가지고, 입력 단자(S1)의 전압에 따라 트랜시스터(Q61)의 게이트 전압을 제어한다. 결과적으로, 입력 단자(S1)의 전압 진폭은 차동 증폭기(DA61)의 입력 단자(S2)로 증폭되어 출력된다. 예를 들면, 오프 비트가 선택된 경우 입력 단자(S2)의 전압 -이하, 상기 전압은 "VSOFF"로 칭함-은 4.0V와 같고, 온 비트가 선택된 경우의 입력 단자(S2)의 전압- 이하, 상기 전압은 "VS20N"으로 칭함-은 3.0V와 같다·
반면에, 차동 증폭기(DA61)의 다른 입력 단자(R2)의 전압(VR2)은 아래에 표시된 것처럼 설정된다. 또한, "기준 전압(VDR)"으로 칭하는 기준 디지트 라인(DR)의 전압은 선택된 디지트 라인의 전압과 비교해서 아래와 같이 설정된다.
[수학식1]
VDON< VDR< VDOFF
[수학식 2]
VS20N< VR2< VS20FF
이러한 전압들은 균형 상태의 값들이다.
일반적으로, 전압(VDR및 VR2)은 수학식(1) 및 (2)로부터 설정되고, 상술한 전압값은 VDR=1.50V 및 VR2=3.5V를 만족시킨다. 차동 증폭기(DA61)는 입력 단자(S2)의 전압과 입력 단자(R2)의 기준 전압을 비교하고 그 차이값을 CMOS 레벨로 고속으로 증폭하여 출력 신호(S0)로서 출력한다. 여기서, CMOS 레벨은, 예를 들면, 고레벨이 5V로서 전원 전위 레벨이고 저 레벨은 0V의 접지 전위 레벨이다. 그러므로, 선택된 메모리 셀 트랜지스터의 저장 정보를 기준으로 선택된 디지트 라인과 기준 디지트 라인 사이에 발생된 약 0.1V의 전압 편차는 CMOS 레벨로 증폭된다. 그래서, 안정된 독출 동작이 실현될 수 있다,
트랜지스터(Q63 및 Q64) 및 논리 게이트(G62)가 트랜지스터(Q61 및 Q62) 및 논리 게이트(G61)와 각각 동일한 구조를 가지고 트랜지스터(Q64)가 트랜지스터(Q62)보다 거의 2배 이상의 전류 구동력을 가지는 경우, 상술한 수학식(1) 및 (2)에 대한 전압(VDR및 VR2)의 값은 용이하게 구현될 수 있다.
제1 종래 예에서, 한 기준 메모리 셀 트랜지스터(MR)가 제공된다. 반도체 메모리 장치 내에 적어도 하나의 기준 셀 트랜지스터(MR)를 제공하는 것이 층분하고, 그러므로 기준 디지트 라인(DR)의 수는 1일 수 있다. 또한, 기준 메모리 셀 트랜지스터(MR)는 각각의 메모리 셀 트랜지스터(M11 내지 Mmn)와 동일한 구조 및 특성을 가지지만 임계 전압은 다르다. 임계 전압은 특정값이다.
다음으로, 반도체 메모리 장치의 제2 종래예가 아래에 설명된다. 도 2는 반도체 메모리 장치의 제2 종래예를 도시하는 회로도이다. 반도체 메모리 장치의 제1 종래예에서의 독출 동작을 실현하기 위해서, 최소한 수학식(1)을 만족시킬 필요가 있다. 그러나, 제1 종래예에서는, 수학식(1)의 성립을 어렵게 만드는 현상이 있다. 특히, 이는 디지트 라인간의 용량성 결합이다.
즉, 제1 종래예에서, 비선택 디지트 라인은 부동 상태로 설정되고 전압값은 비안정화된다. 디지트 라인 중의 하나가 선택되는 경우, 선택된 디지트 라인은 선택된 디지트 라인이 VDON=1.45V 또는 VDOFF=1.55V의 상태로 충전되므로 선택된 디지트 라인은 전하 저장 상태이다. 스위칭 잡음이 특히 출력 버퍼 회로(8)에서 발생하고 이 상태를 계속한다면, 선택된 디지트 라인은 인접 비선택 디지트 라인에 용량적으로 결합되어, 전압은 변한다. 전압 천이의 양과 전압 천이의 방향은 선정되지 않는다. 결과적으로, 수학식(1)에서 선택된 디지트 라인과 기준 디지트 라인(DR) 사이로 설정된 0.05V의 전압 편차는 0V로 감소한다. 그러므로, 때로는 에러 데이터가 센스 증폭기(6)의 출력 신호(S0)로서 출력된다. 이러한 이유로, 안정적인 독출 동작을 보장하는 것이 불가능하다.
이러한 문제를 해결하기 위해 도 2에 도시된 반도체 메모리 장치의 제2 종래예가 제안된다. 반도체 메모리 장치의 제2 종래예는 N 채널 MOS 트랜지스터(Q91 내지 Q9n)가 디지트 라인(D1 내지 Dn)과 접지 전위 지점 사이에 각각 제공되는 방전 제어 회로(9x)가 게공된다는 점에서 제1 종래예와는 상이하다. Y 선택 신호를 반전함에 의해 얻어진 반전 신호가 MOS 트랜지스터(Q91 내지 Q9n)의 게이트에 각각 공급된다. 이러한 방식으로, 선택 상태의 디지트 라인만이 접지 전위 지점으로 부터 이격 또는 단절되고 비선택 상태의 디지트 라인은 접지 전위 레벨과 같은 상태로 남는다.
이제, Y 선택 신호(Y1)가 5V의 선택 신호 (고전위 레벨의 전원)로 설정되고, 다른 Y 선택 신호들은 0V의 비선택 레벨로 설정된다. 이러한 경우, 트랜지스터(Q51)는 도전 상대로 설정되어서, 단지 디지트 라인(D1) 만이 센스 증폭기(6)에 연결된다. 또한, 동시에, MOS 트랜지스터(Q91)가 비도전 상태로 설정되어 디지트 라인(D1)은 접지 전위 지점으로부터 분리된다. 반면에, MOS 트랜지스터(Q52 내지 Q5n)가 비도전 상태로 설정되므로, 다른 디지트 라인들(D2 내지 Dn)이 센스 증폭기(6)에 연결되지 않는다. 또한, MOS 트랜지스터(Q92 내지 Q9n)가 도전 상태로 설정되기 때문에, 다른 디지트 라인들(D2 내지 Dn)이 접지 전위 레벨과 같은 접지 전위지점에 연결된다. 그렇게해서, 선택된 디지트 라인의 전압은 제1 종래예보다 더욱 안정화되고, 센스 증폭기(6)가 에러 데이타를 출력하는 것을 방지하는 것이 가능하다.
도 3a 내지 도 3c는 제2 종래예에서의 독출 동작을 도시하는 타이밍도이다. 도 3a 내지 도 3c를 참조하면, 칩 인에이블 신호(CE)는 활성 레벨로 설정되어 제어신호(CEB)가 저 레벨 ("L"의 활성 레벨)로 설정된다. 센스 증폭기(6)의 출력 신호(S0)는 어드레스 신호(AD)의 스위칭에 응답하여 천이한다. 물론, X 디코더(2) 및 Y 디코더(4)의 출력은 천이하지만 설명을 간략하게 하기 위해서 생략된다.
도 4는 인접 디지트 라인에 각각 연결된 오프 비트 및 온 비트, 예컨대, 디지트 라인(D1 및 D2)이 선택되는 경우의 디지트 라인의 동작 전압 파형의 도면이다. 선택 디지트 라인(D1)의 전압은 0V의 접지 전위 레벨에서 1.45V의 전압(VDON) 또는 1.55V의 전압(VDON)으로 충전된다. 동시에, 비선택 디지트 라인(D2)의 전압은 VDON 또는 VD○FF의 전압에서 접지 전위 레벨로 방전된다. 반면에, 기준 디지트 라인(DR)은 항상 1.50V의 전압(VDR)으로 바이어스된다.
아래의 설명에서, 디지트 라인(D1)이 선택되는 때로부터 선택된 디지트 라인(D1)의 전압이 1.50V의 전압(VDR)에 도달할 때까지의 시간 주기는 "프리차지 주기(Tp)"로 칭한다. 센스 증폭기(6)의 동작 속도는 주로 프리자치 주기(Tp)의 길이에 지배된다. 이는 센스 증폭기(6)가, 선택된 디지트 라인(D1)이 0V에서 충전되기 시작해서 선택된 디지트 라인(D1)의 전압이 전압(VDR)을 지날 때까지 은 비트 선택 상태로 설정되기 때문이다. 선택된 디지트 라인(Dl)의 전압이 전압(VDR)을 넘는 경우, 센스 증폭기(6)는 먼저 오프 비트 선택 상태로 천이한다. 다시 말하면, 선택된 디지트 라인(D1)의 전압이 전압(VDR)을 넘을 때까지, 오프 비트의 독출 동작은 불가능하다.
또한, 엄격하게 말하면, 프리차지 주기(Tp)는 T1 및 T2로 도 4에 도시된 것처럼 인접 비선택 디지트 라인의 상태에 의존한다. 비선택 디지트 라인이 접지 전위 레벨과 같다는 것이 상술되었다. 그러나, 비선택 디지트 라인(D2)의 방전 동작 및 선택 디지트 라인(D1)의 충전 동작이 동시에 수행된다. 이러한 이유로, 이러한 디지트 라인(D1 및 D2)이 서로에 인접하는 경우, 선택된 디지트 라인(D1)의 충전 속도는 디지트 라인(D1 및 D2) 사이의 용량성 결합에 의해 여전히 강하된다. 결과적으로, 프리차지 주기(Tp)는 길어진다. 이 예는 도 4의 실선 파형에 의해 도시된다. 반대로, 2개의 디지트 라인이 서로 분리되는 경우, 파형은 도 4의 파선에 의해 도시된다.
특히, 프리차지 주기(Tp)가 명백하게 길어지는 경우, 특히 한 디지트 라인, 즉 본 예에서는 디지트 라인(D2)이 이전 억세스 사이클에서 선택되고, 상기 디지트 라인(D2)에 인접한 한 디지트 라인, 예컨대, 디지트 라인(D1)이 현 억세스 사이클에서 선택된다. 프리차지 주기(Tp)가 길어지는 시간 주기는 디지트 라인(D1 및 D2) 사이의 간격에 의존한다. 프리차지 주기(Tp)가 오프 비트에서 20ns이고 디지트 라인(D1)이 디지트 라인(D2)에 대한 용량성 결합에 의해 영향을 받지 않는다고 가정하면, 디지트 라인(D1)이 디지트 라인(D2)에 의해 영향을 받는 경우 프리차지 시간(Tp)은 약 5ns(도 4에서 Td)만큼 길어진다.
반도체 메모리 장치의 고속 동작은 사무 자동화 장치, 예컨대, 프린터와 같은 호스트 시스템의 고속 동작에 기여하므로 중요하다.
상술한 것처럼, 반도체 메모리 장치의 제2 종래예에서, 선택된 디지트 라인만이 방전 제어 회로(9x)에 의해 접지 전위 지점으로부터 이격되고, 다른 비선택 디지트 라인은 접지 전위 레벨에 연결된 상태를 유지한다. 그러므로, 에러 데이타의 출력과 같은 비안정 동작이 방전 제어 회로(9x)를 포함하지 않는 반도체 메모리 장치의 제1 종래예와는 달리 제거될 수 있다. 그러나, 인접 디지트 라인이 순차적으로 선택되는 경우, 이전 억세스 사이클에서 선택된 한 디지트 라인이 현 억세스 사이클내에서 접지 전위 레벨로 방전되고, 다른 디지트 라인이 충전되는 경우, 현 억세스 사이클 내에서 선택된 디지트 라인의 프리차지 주기(Tp)는 방전 동작의 양향으로 더 길어져서, 센스 증폭기의 동작 시간이 또한 길어진다는 문제가 있다.
또한, 센스 증폭기(6) 내의 MOS 트랜지스터의 현재 구동력이 상승되어 센스 증폭기 동작을 가속시키면, 디지트 라인의 과충전의 발생 가능성이 있어서 온 비트 선택에 있어서의 디지트 라인의 레벨은 기준 디지트 라인의 기준 전압을 넘어서 에러 데이타가 출력된다. 즉, 안정적인 동작이 얻어지지 않는다.
그러므로, 본 발명의 목적은 안정적인 독출 동작을 유지하면서도 고속 센스 증폭기 동작을 얻을 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 선택된 디지트 라인이 1 독출 억세스 주기 내에 충전 및 방전되는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 관통 전류 또는 펄스 잡음이 감소될 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 제1 특성을 얻기 위해서, 반도체 메모리 장치는 매트릭스 형태로 배열된 복수의 메모리 셀 및 적어도 하나의 기준 메모리 셀로 구성된 메모리 셀 어래이 -여기서 메모리 셀의 열에 복수의 디지트 라인이 각각 연결되고, 메모리 셀의 행에 복수의 워드 라인이 각각 연결되며, 기준 메모리 셀에는 기준 디지트 라인이 연결됨-, 복수의 메모리 셀 중의 하나를 선택하도록 어드레스의 입력에 응답하여 복수의 디지트 라인 중의 하나 및 복수의 워드 라인 중의 하나를 선택하기 위한 어드레스 회로, 센스 제어 신호의 제1 부분에 응답하여 선택된 메모리 셀 내에 저장된 데이타를 센싱하기 위해 복수의 디지트 라인 및 기준 디지트 라인에 연결된 센스 증폭기, 센스 제어 신호의 제2 부분에 응답하여 선택된 메모리 셀에 연결된 복수의 디지트 라인 중의 적어도 하나의 전하 및 기준 디지트 라인의 전하를 방전하기 위한 방전 회로, 및 어드레스의 입력에 응답하여 센스 증폭기 및 방전 회로에 센스 제어 신호를 출력하기 위한 제어 섹션을 포함한다.
방전 회로는 복수의 디지트 라인 및 기준 디지트 라인에 각각 제공된 복수의 MOS 트랜지스터를 포함하여 복수의 디지트 라인 모두의 전하 및 기준 디지트 라인의 전하가 센스 제어 신호의 제2 부분에 응답하여 방전된다. 방전 회로는 복수의 디지트 라인에 각각 제공된 복수의 MOS 트랜지스터, 및 복수의 MOS 트랜지스터를 제어하기 위해 복수의 디지트 라인에 각각 제공된 복수의 게이트 회로를 포함할 수 있다. 이러한 경우, 기준 디지트 라인의 전하는 센스 제어 신호의 제2 부분에 응답하여 방전되고, 선택된 메모리 셀과 관련된 복수의 게이트 회로 중의 하나는 복수의 MOS 트랜지스터 중의 대응하는 트랜지스터를 센스 제어 신호의 제2 부분에 응답하여 도전 상태로 설정하여 선택된 메모리 셀에 연결된 디지트 라인의 전하가 방전된다. 대안적으로, 방전 회로는 센스 제어 신호를 선정된 지연 시간 만큼 지연하기 위한 지연 회로와, 복수의 디지트 라인 및 기준 디지트 라인에 각각 제공되어 복수의 디지트 라인 전체의 전하 및 기준 디지트 라인의 전하가 지연된 센스 제어 신호의 제2 부분에 응답하여 방전되는 복수의 MOS 트랜지스터를 포함할 수 있다.
센스 증폭기가 복수의 디지트 라인에 연결된 제1 MOS 트랜지스터, 기준 디지트 라인에 연결된 제2 MOS 트랜지스터, 및 제1 MOS 트랜지스터의 출력과 제2 MOS 트랜지스터의 출력을 비교하고 비교 결과를 출력하기 위한 차동 증폭기를 포함하는 경우, 제1 및 제2 MOS 트랜지스터는 센스 제어 신호의 제1 부분에 응답하여 도전 상태로 설정되고 센스 제어 신호의 제2 부분에 응답하여 비도전 상태로 설정된다.
반도체 메모리 장치는 래치 제어 신호에 응답하여 센스 증폭기의 출력을 래치하기 위한 래치 회로를 더 포함할 수 있고, 이때 제어 섹션은 센스 증폭기의 출력이 결정되는 경우 래치 제어 신호를 더 생성한다. 이러한 경우, 래치 회로는 센스 제어 신호의 제2 부분에 응답하여 센스 증폭기의 출력을 래치한다.
본 발명의 다른 특성을 얻기 위해서, 반도체 메모리 장치는 매트릭스 헝태로 배열된 복수의 메모리 셀 및 적어도 하나의 기준 메모리 셀로 구성된 메모리 셀 어레이 -여기서 메모리 셀의 열에 복수의 디지트 라인이 각각 연결되고, 메모리 셀의 행에 복수의 워드 라인이 각각 연결되며, 기준 메모리 셀에 기준 디지트 라인이 연결됨-, 복수의 메모리 셀 중의 하나를 선택하기 위해 어드레스 입력에 응답하여 복수의 디지트 라인 중의 하나와 복수의 워드 라인 중의 하나를 선택하기 위한 어드레스 회로, 복수의 디지트 라인 및 기준 디지트 라인에 연결되어, 독출 억세스 사이클 동안 활성인 제1 제어 신호에 응답하여 선택된 메모리 , 셀 내에 저장된 데이터를 센싱하기 위한 센스 증폭기, 제2 제어 신호에 응답하여 선택된 메모리 셀에 연결된 복수의 디지트 라인 중의 적어도 하나의 전하 및 기준 디지트 라인의 전하를 방전하기 위한 방전 회로, 및 제1 제어 신호를 칩 인에이블 신호로서 센스 증폭기에 출력하고 어드레스의 입력 및 제1 제어 신호에 응답하여 제2 제어 신호를 방전 회로에 출력하기 위한 제어 섹션을 포함한다.
본 발명의 다른 특성을 얻기 위해서, 반도체 메모리 장치내의 데이타를 독출하기 위한 방법은 아래의 단계 :
입력된 어드레스에 따라 매트릭스 형태로 배열된 복수의 메모리 셀 중의 하나를 선택하는 단계로서, 메모리 셀의 열에 복수의 디지트 라인이 각각 연결되고, 메모리 셀의 행에 복수의 워드 라인이 각각 연결되며, 기준 메모리 셀에 기준 디지트라인이 연결되어 있는 단계;
현재 독출 억세스 사이클의 제1 부분의 접지 전위로부터 복수의 디지트 라인 및 기준 디지트 라인을 절선하는 단계;
선택된 메모리 셀에 연결된 복수의 디지트 라인 중의 선택 디지트 라인과 기준 디지트 라인을 현재 독출 억세스 사이클의 제1 부분에서 센스 증폭기에 연결하는 단계;
현재 독출 억세스 사이클의 제1 부분에서, 선택된 메모리 셀 내에 저장된 데이타에 따라 선택 디지트 라인을 충전하고, 기준 메모리 셀에 저장된 기준 데이터에 따른 기준 디지트 라인을 충전하는 단계; 및
현재 독출 억세스 사이클의 제1 부분에서 센스 증폭기에 의해 선택 디지트 라인의 전위 및 기준 디지트 라인의 전위로부터 선택된 메모리 셀 내에 저장된 데이타를 센싱하는 단계를 포함한다.
제1도는 반도체 메모리 장치의 제1 종래예를 도시하는 도면.
제2도는 반도체 메모리 장치의 제2 종래예를 도시하는 도면.
제3a도 내지 제3c도는 제2도에 도시된 반도체 메모리 장치의 신호(CEB, AD 및 SO)의 타이밍도.
제4도는 제2도에 도시된 반도체 저장 장치의 동작에 대한 디지트 라인 상의 전압 파형을 도시하는 도면.
제5도는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 구조를 도시하는 회로도.
제6a도 내지 제6f도는 제1 실시예의 반도체 메모리 장치의 신호(CEB, AD, ATD, ATl, AT2, 및 SO)의 타이밍도.
제7도는 제1 실시예내의 반도체 저장 장치의 동작에 있어서의 디지트 라인 상의 전압 파형을 도시하는 도면.
제8도는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구조를 도시하는 회로도.
제9도는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 방전 회로의 구조를 도시하는 회로도.
제10도는 본 발명의 제4 실시예에 다른 반도체 메모리 장치의 방전 회로의 구조를 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 셀 매트릭스 2 : 어드레스 버퍼 회로
3 : X 디코더 4 : Y 디코더
5 : Y 선택기 6 : 센스 증폭기
7 : 래치 회로 8 : 출력 버퍼 회로
9 : 방전 회로 10 : 제어 신호 버퍼 회로
11 : 어드레스 천이 검출 회로
본 발명의 반도체 메모리 장치가 첨부된 도면을 참조로 상세히 설명된다.
도 5는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 구조를 도시하는 회로도이다. 도 5를 참조로, 반도체 메모리 장치는 메모리 셀 매트릭스(1), 어드레스 버퍼 회로(2), X 디코더(3), Y 디코더(4), Y 선택기(5), 센스 증폭기(6), 래치 회로(7), 출력 버퍼 회로(8), 및 제어 신호 버퍼 회로(10) 및 어드레스 천이 검출 회로(11)로 구성된 제어 신호 발생 섹션으로 구성된다.
즉, 반도체 메모리 장치는 메모리 셀 매트릭스(1)를 포함한다. 메모리 셀 매트릭스(1)는 m행 n열 형태의 매트릭스 형태로 배열된 복수의 N 채널 MOS 트랜지스터 (메모리 셀 트랜지스터)(M11 내지 Mmn)로 구성된다. 각각의 메모리 셀 트랜지스터는 2진 정보를 고 임계 전압 상태 또는 저 임계 전압 상태 중의 한 형태로 저장한다. 메모리 셀 매트릭스(1)에서, 워드 라인(WL1 내지 WLm)은 각각 메모리 셀 매트릭스(1)의 행에 제공되고 각각의 워드 라인은 대응하는 행의 메모리 셀 트랜지스터의 게이트에 연결된다. 또한, 디지트 라인(D1 내지 Dn)은 각각 메모리 셀 매트릭스(1)의 열에 제공되고 각각의 디지트 라인은 몌모리 셀 매트릭스(1)의 대응하는 열 내의 메모리 셀 트랜지스터의 드레인에 연결된다. 메모리 셀 매트릭스(1)는 또한 그 드레인이 기준 디지트 라인에 연결된 기준 메모리 셀(MR)을 더 포함한다. 메모리 셀 매트릭스(1)에서, 각각의 메모라 셀(M11 내지 Mmn)의 소스는 접지 전위 레벨에 연결된다.
방전 회로(9)는 그 드레인이 디지트 라인(D1 내지 Dn)에 연결된 N 채널 MOS 트랜지스터(Q91 내지 Q9n 및 Q9r) 및 그 소스가 접지 전위 레벨에 연결된 기준 디지트 라인(DR)으로 구성된다. 타이밍 제어 신호(AT2)가 전체 MOS 트랜지스터(Q91 내지 Q9n 및 Q9r)의 게이트에 공급된다.
제어 신호 버퍼 회로(10)는 칩 인에이블 신호(CE)가 입력되는 경우 타이밍 신호 및 액티브 로우의 칩 인에이블 신호(CEB)를 발생한다. 어드레스 버퍼 회로(2)는 제어 신호 버퍼 회로(10)로부터의 타이밍 신호에 응답하여 선정된 타이밍에서 어드레스 신호(AD)를 입력하여 행 어드레스(ADr) 및 열 어드레스(ADc)를 출력한다. 어드레스 천이 검출 회로(11)는 제어 신호 버퍼 회로(10)로부터의 신호(CEB)에 응답하여 행 어드레스(ADr) 및 열 어드레스(ADc)로부터의 어드레스 천이를 검출하여 신호(AT1 및 AT2)를 생성한다. 타이밍 제어 신호(AT1)는 선정된 타이밍 또는 어드레스의 천이가 검출된 직후에 저 레벨로 설정되고, 센스 증폭기(6)의 출력 신호(S0)의 레벨이 지정되는 경우 제1 타이밍에서 고 레벨로 설정된다. 제2 타이밍 신호(AT2)는 제1 타이밍 신호(AT1)와 동시에 저 레벨로 설정되고 제1 타이밍 신호(AT1)보다 약간 느린 경우 제2 타이밍에서의 고 레벨로 설정된다.
X 디코더(3)는 워드 라인(WL1 내지 WLm)에 연결되고 행 어드레스(ADr)를 수신하는 경우 워드 라인(WL1 내지 WLm) 중의 하나를 전원 전위 레벨, 예를 들면 5V의 선택 레벨로 설정한다. 이때, 다른 워드 라인들은 0V의 접지 전위 레벨로 유지된다. Y 디코더(4)는 Y 선택기(5)에 연결되고 Y 선택 신호(Y1 내지 Yn) 중의 하나를 선택하여 선택 레벨의 선택된 Y 선택 신호(Y1 내지 Yn)를 선택기(5)에 공급한다. Y 선택기(5)는 그 게이트가 Y 선택 신호를 수신하고 소스가 디지트 라인(D1 내지 Dn)에 각각 연결되는 N 채널 MOS 트랜지스터(Q51 내지 Q5n)로 구성된다. MOS 트랜지스터(Q51 내지 Q5n)의 드레인은 센스 증폭기(6)의 입력 단자 중의 하나(S1)에 함께 연결된다. Y 선택기(5)는 또한 소스가 기준 디지트 라인에 연결되고, 게이트가, 예를 들면, 전원 전위 레벨의 선정된 상수 바이어스에 연결되고, 드레인이 센스 증폭기(6)의 다른 입력 단자(R1)에 연결된 N 채널 MOS 트랜지스터(Q5r)를 포함한다.
Y 선택 신호 라인(Y1)이 선택된 경우, 전원 전위 레벨 즉, 5V의 선택 레벨로 설정된다. 이때, 다른 Y 선택 신호들은 0V의 비선택 레벨로 남는다. 이 경우, 트랜지스터(Q51)만이 디지트 라인(D1)을 선택하도록 도전 상태로 설정된다. 그러므로, 디지트 라인(D1)은 센스 증폭기(6)의 입력 단자(S1)에 연결된다. 또한, 디지트 라인(D1) 및 워드 라인(WL1)에 연결된 메모리 셀 트랜지스터(M11)가 선택된다. MOS 트랜지스터(Q5r)는 항상 도전 상태로 설정된다. 그러므로, 기준 디지트 라인 (DR)은 센스 증폭기(6)의 다른 입력 단자(R1)에 연결된다. 동시에, Y 선택기(5)의 다른 MOS 트랜지스터는 비도전 상태로 유지되어 다른 디지트 라인은 센스 증폭기(6)에 연결되지 않는다.
선택된 메모리 셀 트랜지스터(M11)의 임계 전압이 워드 라인(WL1)의 전위보다 높은 고 레벨의 상태인 경우, 메모리 셀 트랜지스터(M11)는 비도전 상태여서 디지트 라인(D1)을 통해 전류가 흐르지 않는다. 반면에, 메모리 셀 트랜지스터(M11)의 임계 전압이 워드 라인(WL1)의 전위 보다 낮은 저 레벨의 상태라면, 메모리 셀 트랜지스터(M11)는 도전 상태로 설정되어 디지트 라인(D1)을 통해 전류가 흐르지 않는다. 이러한 방식으로, 디지트 라인의 전압(VDOFF)은 OFF 비트가 선택되는 경우의 고 레벨과 동등하다. 반면에, 온 비트가 선택되는 경우, 디지트 라인의 전압(VDON)은 저 레벨과 같다. 그러나, 기껏해야 마이크로 암페어 정도의 전류 흐름만이 메모리 셀 트랜지스터를 통과하므로, 디지트 라인의 전압 진폭 편차는 작다.
센스 증폭기(6)는 어드레스 천이 검출 회로(11)로부터의 타이밍 제어 신호(AT2)에 응답하여 기준 디지트 라인(DR)의 정보와 디지트 라인(D1)의 정보를 비교 및 증폭하고 증폭된 결과를 신호(S0)로서 출력한다. 센스 증폭기(6)는 N 채널 MOS 트랜지스터(Q61 및 Q63), P 채널 MOS 트랜지스터(Q62 및 Q64), 2개의 2-입력 NOR 논리 게이트(G61 및 G62), 및 차동 증폭기(DA61)로 구성된다. 특히, 센스 증폭기(6)에 있어서, 2-입력 NOR 논리 게이트(G61)는 제어 신호 버퍼 회로(10)로부터 입력 단자 중의 하나에서 타이밍 제어 신호(AT2)를 수신하고 다른 입력 단자(S1)에서 선택된 디지트 라인의 정보를 수신한다. 트랜지스터(Q61)에서, 소스는 선택된 디지트 라인에 연결되고, 게이트는 논리 게이트(G61)의 출력 단자에 연결된다. 트랜지스터(Q62)에서, 드레인 및 게이트는 입력 단자(S2)로서 트랜지스터(Q61)의 드레인에 연결되고, 소스는 5V의 전원 전위에 연결된다. 논리 게이트(G62)는 입력 단자들 중의 하나에서 타이밍 제어 신호(AT2)를 수신하고 다른 입력 단자(Rl)에서 Y 선택기(5)의 트랜지스터(Q5r)를 통해 기준 디지트 라인(DR)의 정보를 수신한다. 트랜지스터(Q63)에서, 소스는 기준 디지트 라인(DR)에 연결되고, 게이트는 논리 게이트(G62)의 출력 단자에 연결된다. 트랜지스터(Q64)에서, 게이트 및 드레인은 입력 단자(R2)로서 트랜지스터(Q63)의 드레인에 연결되고 소스는 5V의 전원 전위에 연결된다. 차동 증폭기(DA6l)에서, 입력 단자들 중의 한 (+)는 입력 단자(S2)로서 트랜지스터(Q61)의 드레인에 연결되고 다른 입력 단자(-)는 입력 단자(R2)로서 트랜지스터(Q63)의 드레인에 연결된다. 차동 증폭기(DA61)는 신호(S0)를 출력한다.
센스 증폭기(6)의 논리 게이트(G61)는 선택된 디지트 라인의 전압을 반전 및 증폭하고 입력 단자(S1)의 전압에 따라 트랜지스터(Q61)의 게이트 전압을 제어하는 기능을 한다. 결과적으로, 입력 단자(S1)의 전압 진폭은 차동 증폭기(DA61)의 입력 단자(S2)에 증폭되어 출력된다. 예를 들면, 입력 단자(S2)의 전압(VS2OFF)은 오프 비트가 선택되는 경우 4.0V와 같고, 입력 단자(S2)의 전압(VS2ON)은 온 비트가 선택된 경우 3.0V에 같다.
래치 회로(7)는 타이밍 제어 신호(ATl)에 응답하여 센스 증폭기(6)로부터의 출력 신호(S0)를 래치한다. 출력 버퍼 회로(8)는 래치 회로(7)로부터 래치된 출력 신호(S0)를 수신하여 출력한다.
상술한 것처럼, 본 발명의 제1 실시예의 반도체 메모리 장치는 어드레스 검출 회로(11)와 래치 회로(7)가 추가되며 방전 회로(9)가 방전 회로(9x)를 대신해서 제공된다는 면에서 도 2에 도시된 반도체 메모리 장치의 제2 종래예와는 상이하다.
다음으로, 제1 실시예의 반도체 메모리 장치의 동작이 도 6a 내지 도 6F에 도시된 타이밍도를 참조로 설명된다.
먼저, 도 6a 내지 도 6F를 참조로, 신호(ATD)는 어드레스 천이 검출 회로(11)의 내부 신호이고 도 6c에 도시된 것처럼 신호(CEB)가 저 레벨이고 어드레스(AD)가 천이되는 경우 발생한다. 선정된 펄스 폭을 가지는 타이밍 제어 신호(AT1 및 AT2)는 도 6D 및 도 6E에 도시된 것과 같은 신호(ATD)를 기준으로 발생한다. 도 6D에서, 타이밍 신호(AT1)가 저 레벨인 경우의 시간 주기는 "래치 디스에이블 주기"로 칭하고, 타이밍 신호(AT1)가 고 레벨인 경우의 시간 주기는 "래치 인에이블 주기"로 칭한다. 물론, "래칭"이란 용어는 래치 회로(7)가 센스 증폭기(6)의 출력 신호(S0)를 래치한다는 것을 의미한다. 또한, 타이밍 신호(AT2)가 저 레벨인 경우 시간 주기는 "비-방전 주기"로 칭하고, 타이밍 신호(AT2)가 고 레벨인 경우의 시간 주기는 "방전 주기"로 칭한다. 물론, "방전"이라는 용어는 디지트 라인의 전하 및 기준 디지트 라인의 전하가 방전 희로(9)에 의해 방전된다는 것을 의미한다.
다음으로, 각각의 신호 타이밍이 설명된다.
먼저, 센스 증폭기(6)의 출력 신호(S0)의 레벨이 지정된 이후, 즉, 출력 신호(S0)의 고 레벨 및 저 레벨이 결정된 이후에, 타이밍 신호(AT1)는 고 레벨로 설정되어 센스 증폭기(6)의 출력 신호(S0)는 래치 회로(7)에 의해 래치된다.
다음으로, 타이밍 신호(AT2)가 고 레벨로 설정된 경우, 트랜지스터(Q91 내지 Q9n 및 Q9r)는 도전 상태로 설정된다. 결과적으로, 디지트 라인(D1 내지 Dn)의 전하 및 기준 디지트 라인(DR)의 전하는 접지 전위 레벨로 방전된다. 동시에, 논리게이트(G61 및 G62)는 비활성화되어 각각은 입력 단자(S1 또는 R1)에 대한 어떠한 입력에도 무관하게 저 레벨을 출력한다. 이러한 논리 게이트의 비활성은 트랜지스터(Q61 및 Q63)를 비도전 상태로 설정되게 하여 트랜지스터(Q62 및 Q64)를 통과하는 트랜지스터(Q91 내지 Q9n 및 Q9r)의 전류를 방지한다.
반면에, 타이밍 신호(AT1)는 어드레스가 변하는 직후의 시간 주기 동안 저레벨로 설정된다. 결과적으로, 센스 증폭기(6)의 출력 신호(S0)는 래치 회로(7)에 의해 래치되지 않는다. 순차적으로, 타이밍 신호(AT2)가 저 레벨로 설정되는 경우, 각각의 방전 회로(9)의 트랜지스터는 비도전 상태로 설정된다. 결과적으로, 방전 동작은 실행되지 않는다. 또한, 센스 증폭기(6)의 논리 게이트(G61 및 G62)가 활성화된다. 그러므로, 선택된 디지트 라인 및 기준 디지트 라인은 충전되지 않는다. 상술한 동작은 모든 어드레스 억세스 사이클에 대해 반복된다.
다음으로, 디지트 라인 중의 하나의 전압 파형 및 기준 디지트 라인의 전압 파형이 도 7을 참조로 설명된다.
선택된 디지트 라인 예를 들면, 디지트 라인(D1) 및 기준 디지트 라인(DR)이 타이밍 제어 신호(AT1 및 AT2)가 저 레벨로 설정되는 경우의 타이밍에 응답하여 동시에 충전되기 시작한다. 선정 시간 주기 이후에, 선택된 디지트 라인(D1)의 전압은 선택된 메모리 셀이 오프 비트인 경우 1.55V의 전압(VDOFF)과 같고, 선택된 메모리 셀이 온 비트인 경우 1.45V의 전압(VDON)과 같다. 동시에, 기준 디지트 라인(DR)은 1.50V의 기준 전압(VDR)과 같다. 이러한 경우, 비선택 디지트 라인(D2 내지 Dn)은 타이밍 신호(AT2)가 고 레벨인 경우 접지 전위 레벨로 유지된다. 인접 디지트 라인(D2)이 선택된 디지트 라인(D1)의 충전이 시작되는 경우라도 천이하지 않으므로, 선택된 디지트 라인(D1)의 프리차지 주기(Tp)는 도 7에 도시된 것처럼 인접 디지트 라인(D2)에 대한 디지트 라인(D1)의 용량성 결합으로 인하여 길어진다. 유사하게, 충전 및 방전 없이도 기준 디지트 라인(DR)이 상 기준 전압을 유지되는 경우라도 만족될 수 있다.
제1 실시예에서, 선택된 디지트 라인(D1)의 프리차지 전압이 같지 않더라도 또는 프리차지 주기(Tp)가 만료되지 않더라도, 기준 디지트 라인(DR) 및 선택 디지트 라인(D1)은 둘 다 동시에 충전 및 방전된다. 그러므로, 상술한 수학식(1)은 만족되지 않는다, 즉 센스 증폭기(6)의 출력 신호(S0)의 레벨이 결정될 수 있다. 그러므로, 온 비트 또는 오프 비트의 독출 동작이 가능해진다. 즉, 센스 증폭기의 동작 속도를 억제하는 오프 비트의 독출 인에이블 타이밍은 종래예보다 앞서서 설정될 수 있어서, 센스 증폭기의 고속 동작이 가능하다. 특히, 선택된 디지트 라인의 충전이 다른 디지트 라인에 의해 영향을 받지 않는 경우 프리차지 주기(Tp)가 종래예와 같이 오프 비트에 대해 20ns라면, 2개의 인접 디지트 라인이 순차적으로 선택되더라도 제1 실시예내의 오프 비트에 대해 20ns로 유지된다. 또한, 독출 인에이블 타이밍은 프리차지 주기(Tp)의 약 1/2이다. 이 값은 종래예의 인접 디지트 라인에 영향을 받지 않는 경우와 비교해서 10ns 만큼 빠른 값이고, 인접 디지트 라인에 의해 영향을 받는 경우와 비교해서 15ns 만큼 빠른 값이다.
센스 증폭기(6)의 트랜지스터의 전류 능률을 증가시키지 않고도 센스 증폭기의 고속 동작을 실현시키는 것이 가능하므로, 온 비트 선택에서의 디지트 라인의 레벨이 기준 디지트 라인의 기준 전압을 넘어서는 경우는 없다. 그러므로, 안정 센스 증폭 동작이 실현될 수 있다.
도 8은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 부분의 구조를 도시하는 회로도이다. 센스 증폭기(6)의 논리 게이트(G61 및 G62)의 각각의 한 단자에 공급되는 신호는 어드레스 천이 검출 회로(11)로부터의 타이밍 제어 신호(AT2)로부터 제어 신호 버퍼 회로로부터의 제어 신호(CEB)까지 천이된다는 점에서 제2 실시예는 도 5에 도시된 제1 실시예와는 상이하다. 결과적으로, 칩 인에이블 신호(CE)가 활성 레벨인 경우, 그러므로 제어 신호(CEB)가 활성 레벨이라면, 센스 증폭기(6)의 논리 게이트(G61 및 G62)는 항상 활성 상태로 설정된다.
제1 실시예에서, 논리 게이트(G61 및 G62)의 활성 및 비활성이 타이밍 제어 신호(AT2)를 기준으로 제어되므로, 트랜지스터(Q61 및 Q62)는 타이밍 제어 신호(AT2)가 고 레벨인 경우에 비도전 상태로 설정된다. 그러므로, 선택된 디지트 라인 또는 기준 디지트 라인(DR) 및 방전 회로(9)를 통해 센스 증폭기(6)의 전력 공급 단자로부터 접지 전위 지점까지 관통 전류 경로가 형성되지 않는다. 그러나, 제2 실시예에서, 관통 전류 경로는 항상 형성된다. 이러한 이유로, 제2 실시예는 전력 소비면에서 및 관통 전류 경로를 통해 유입하는 관통 전류로 인한 방전 동작의 유효성으로 인해 제1 실시예보다 열등하다. 그러나, 제2 실시예는 센스 증폭기 동작에 있어서는 제1 실시예와 동일한 이점을 가진다.
도 9는 본 발명의 제3 실시예의 반도체 메모리 장치의 방전 회로(9a)를 도시하는 회로도이다.
도 5에 도시된 제1 실시예에서 방전 회로(9)의 트랜지스터(Q91 내지 Q9n 및 Q9r)는 온 또는 오프로 될 타이밍 제어 신호(AT2)를 기준으로 제어된다. 그러나, 제3 실시예에서, 도 9에서 도시된 것처럼, 방전 회로(9a)는 디지트 라인(D1 내지 Dn) 및 기준 디지트 라인(DR)을 구비하는 N 채널 MOS 트랜지스터(Q91 내지 Q9n 및 Q9r)와 MOS 트랜지스터(Q91 내지 Q9n)를 구비하는 2-입력 AND 게이트(G91 내지 G9n)로 구성된다. 각각의 트랜지스터(Q91 내지 Q9n)의 온/오프 제어는 AND 게이트(G91 내지 G9n)에 의해 타이밍 제어 신호(AT2)와 대응하는 Y 선택 신호의 논리적인 기준으로 수행된다. 즉, 선택된 디지트 라인 및 기준 디지트 라인(DR)에 연결된 트랜지스터의 온/오프 제어가 수행되지 않는다. 이러한 경우, 모든 디지트 라인(D1 내지 Dn)은 접지 전위 레벨로 사전에 설정된다.
또한, 도 10은 본 발명의 제4 실시예의 반도체 메모리 장치의 방전 회로(9b)를 도시하는 회로도이다. 도 10을 참조로, 트랜지스터(Q91 내지 Q9n 및 Q9r)의 온/오프 제어는 지연 회로(91)에 의해 선정 시간 주기 만큼 타이밍 제어 신호(AT2)를 지연함에 의해 얻어진 신호를 기준으로 수행된다. 제1 실시예에서, 논리 게이트(G61 및 G62)의 활성/비활성 제어 및 트랜지스터(Q91 내지 Q9n 및 Q9r)의 온/오프 제어는 들다 타이밍 제어 신호(AT2)를 기준으로 동시에 수행된다. 그러므르, 방전동작 동안 관통 전류가 선택된 디지트 라인 및 기준 디지트 라인 상으로 흐르는 경우를 고려할 수 있다. 그러나, 이러한 관통 전류는 도 10에 도시된 것과 같은 지연회로(91)를 제공함에 의해 방지될 수 있다.
상술한 것처럼, 제1 실시예에서, 타이밍 제어 신호(AT2)의 상승 타이밍은 타이밍 제어 신호(ATl) 보다 약간 느리게 설정된다. 그러나, 타이밍 제어 신호(AT1 및 AT2)는 동시에 상승한다. 즉, 두 신호는 동일한 신호이다. 이러한 경우라도, 래치 회로(7)에 의해 센스 증폭기(6)의 출력 신호(S0)의 래칭 동작에 영향을 주지 않는다.
상술한 것처럼, 본 발명에 따르면, 선택된 디지트 라인 및 기준 디지트 라인 모두는 어드레스 억세스 사이클의 제1 부분 동안 동일한 시간에 충전된다. 또한, 이러한 디지트 라인의 방전 동작은 어드레스 억세스 사이클의 제2 부분 동안, 즉 센스 증폭기의 출력 신호가 래치된 이후에 동시에 실행된다. 그러므로, 프리차지 주기는 종래 예와는 상이한 인접 디지트 라인의 방전 동작으로 인해 길어진다.
또한, 센스 증폭의 동작 속도를 구속하는 오프 비트의 독출 동작이 프리차지 주기 동안에도 가능하므로, 고속 센스 증폭 동작이 얻어질 수 있다.
또한, 센스 증폭기의 트랜지스터의 전류 능력을 필요한 정도 이상으로 증가시킬 필요가 없으므로, 온 비트로 연결된 선택 디지트 라인의 레벨이 기준 디지트 라인의 기준 전압을 넘어서는 경우는 없다.
이러한 방식으로, 본 발명에 따른 반도체 메모리 장치는 안정된 센스 증폭 동작을 얻을 수 있다.

Claims (13)

  1. 반도체 메모리 장치에 있어서,
    매트릭스 형태로 배열된 복수의 메모리 셀 및 적어도 하나의 기준 메모리 셀로 구성되고, 상기 메모리 셀의 열에 복수의 디지트 라인(digit line)이 각각 연결되고, 상기 메모리 셀의 행에는 복수의 워드 라인(word line)이 각각 연결되며, 상기 기준 메모리 셀에 기준 디지트 라인(reference digit line)이 연결된 메모리 셀 어레이;
    상기 복수의 메모리 셀 중의 하나를 선택하도록 어드레스 입력에 응답하여 상기 복수의 디지트 라인 중의 하나 및 상기 복수의 워드 라인 중의 하나를 선택하기 위한 어드레스 회로;
    상기 복수의 디지트 라인 및 상기 기준 디지트 라인에 연결되어, 센스 제어 신호(sense control signal)의 제1 부분에 응답하여 상기 선택된 메모리 셀 내에 저장된 데이타를 센싱하기 위한 센스 증폭기;
    상기 센스 제어 신호의 제2 부분에 응답하여 상기 선택된 메모리 셀에 연결된 복수의 디지트 라인 중의 적어도 하나의 전하 및 상기 기준 디지트 라인의 전하를 방전하기 위한 방전 회로(discharging circuit);및
    어드레스 입력에 응답하여 상기 센스 증폭기 및 상기 방전 회로에 상기 센스 제어 신호를 출력하기 위한 제어 수단
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 반도체 메모리 장치에 있어서,
    매트릭스 형태로 배열된 복수의 메모리 셀 및 적어도 하나의 기준 메모리 셀로 구성되고, 상기 메모리 셀의 열에 복수의 디지트 라인이 각각 연결되고, 상기 메모리 셀의 행에는 복수의 워드 라인이 각각 연결되며, 상기 기준 메모리 셀에 기준 디지트 라인이 연결된 메모리 셀 어레이;
    상기 복수의 메모리 셀 중의 하나를 선택하도록 어드레스 입력에 응답하여 상기 복수의 디지트 라인 중의 하나 및 상기 복수의 워드 라인 중의 하나를 선택하기 위한 어드레스 회로;
    상기 복수의 디지트 라인 및 상기 기준 디지트 라인에 연결되어, 독출 억세스 사이클 동안 활성 상태인 제1 제어 신호에 응답하여 상기 선택된 메모리 셀 내에 저장된 데이타를 센싱하기 위한 센스 증폭기;
    제2 제어 신호에 응답하여 상기 선택된 메모리 셀에 연결된 상기 복수의 디지트 라인 중의 적어도 하나의 전하 및 상기 기준 디지트 라인의 전하를 방전하기 위한 방전 회로; 및
    상기 제1 제어 신호를 칩 인에이블 신호로서 상기 센스 증폭기에 출력하고 어드레스 입력 및 상기 제1 제어 신호에 응답하여 상기 제2 제어 신호를 상기 방전회로에 출력하기 위한 제어 수단
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항 또는 제2항에 있어서, 상기 방전 회로는 상기 복수의 디지트 라인 및 상기 기준 디지트 라인에 각각 제공되어 상기 복수의 디지트 라인 모두의 전하와 상기 기준 디지트 라인의 전하가 상기 센스 제어 신호의 상기 제2 부분에 응답하여 방전되도록 하는 복수의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항 또는 제2항에 있어서, 상기 방전 회로는
    상기 복수의 디지트 라인에 각각 제공되는 복수의 MOS 트랜지스터; 및
    상기 복수의 MOS 트랜지스터를 제어하도록 상기 복수의 디지트 라인에 제공되는 복수의 게이트 회로를 포함하되,
    상기 기준 디지트 라인의 전하는 상기 센스 제어 신호의 상기 제2 부분에 응답하여 방전되고,
    상기 선택된 메모리 셀과 관련된 상기 복수의 게이트 회로 중의 하나는 상기 복수의 MOS 트랜지스터 중의 대응하는 하나를 상기 센스 제어 신호의 상기 제2 부분에 응답하여 도전 상태로 설정하여, 상기 선택된 메모리 셀에 연결된 디지트 라인의 전하가 방전되도록 하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항 또는 제2항에 있어서, 상기 방전 회로는
    상기 센스 제어 신호를 선정된 지연 시간만큼 지연하기 위한 지연 회로; 및
    상기 복수의 디지트 라인 및 상기 기준 디지트 라인에 각각 제공되어 상기 복수의 디지트 라인 모두의 전하와 상기 기준 디지트 라인의 전하가 상기 지연된 센스 제어 신호의 상기 제2 부분에 응답하여 방전되도록 하는 복수의 MOS 트랜지스터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항 또는 제2항에 있어서, 상기 센스 증폭기는
    상기 복수의 디지트 라인에 연결된 제1 MOS 트랜지스터;
    상기 기준 디지트 라인에 연결된 제2 MOS 트랜지스터; 및
    상기 제1 MOS 트랜지스터의 출력과 상기 제2 MOS 트랜지스터의 출력을 비교하고 비교 결과를 출력하는 차동 증폭기
    를 포함하되, 상기 제1 및 제2 MOS 트랜지스터는 상기 센스 제어 신호의 상기 제1 부분에 응답하여 도전 상태로 설정되고 상기 센스 제어 신호의 상기 제2 부분에 응답하여 비도전 상태로 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항 또는 제2항에 있어서, 래치 제어 신호에 응답하여 상기 센스 증폭기의 출력을 래칭하기 위한 래치 회로를 더 포함하며,
    상기 제어 수단은 상기 센스 증폭기의 출력이 결정되는 경우 상기 래치 제어 신호를 더 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항 또는 제2항에 있어서, 상기 센스 제어 신호의 상기 제2 부분에 응답하여 상기 센스 증폭기의 출력을 래칭하기 위한 래치 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 반도체 메모리 장치에서 데이타를 독출하는 방법에 있어서,
    입력된 어드레스에 따라 매트릭스 형태로 배열된 복수의 메모리 셀 중의 하나를 선택하는 단계 -상기 메모리 셀의 열에 복수의 디지트 라인이 각각 연결되고, 상기 메모리 셀의 행에 복수의 워드 라인이 각각 연결되며, 상기 기준 메모리 셀에 기준 디지트 라인이 연결되어 있음-;
    현재 독출 억세스 사이클의 제1 부분에서 상기 복수의 디지트 라인 및 상기 기준 디지트 라인을 접지 전위로부터 절선하는 단계;
    상기 현재 독출 억세스 사이클의 상기 제1 부분에서 선택된 상기 메모리 셀에 연결된 상기 복수의 디지트 라인의 선택 디지트 라인 및 상기 기준 디지트 라인을 센스 증폭기에 연결하는 단계;
    상기 현재 독출 억세스 사이클의 상기 제1 부분에서, 상기 선택된 메모리 셀 내에 저장된 데이타에 따라 상기 선택 디지트 라인을 충전하고, 상기 기준 메모리 셀 내에 저장된 기준 데이타에 따라 상기 기준 디지트 라인을 충전하는 단계; 및
    상기 현재 독출 억세스 사이클의 상기 제1 부분에서 상기 센스 증폭기에 의해 상기 선택 디지트 라인의 전위 및 상기 기준 디지트 라인의 전위로부터 상기 선택된 메모리 셀 내에 저장된 데이타를 센싱하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서,
    상기 제1 부분 다음의 상기 현재 독출 억세스 사이클의 상기 제2 부분에서 상기 차동 증폭기로부터 상기 선택 디지트 라인 및 상기 기준 디지트 라인을 절선하는 단계; 및
    상기 현재 독출 억세스 사이클의 상기 제2 부분에서 적어도 상기 선택 디지트 라인 및 상기 기준 디지트 라인을 접지 전위로 연결하여 상기 선택 디지트 라인의 전하 및 상기 기준 디지트 라인의 전하가 방전되도록 하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  11. 제9항 또는 제10항에 있어서, 상기 복수의 디지트 라인 및 상기 기준 디지트 라인이 상기 현재 독출 억세스 사이클 이전에 접지 전위로 설정된 것을 특징으로 하는 방법.
  12. 제10항에 있어서, 상기 선택 단계는 상기 복수의 디지트 라인의 상기 선택 디지트 라인을 선택하도록 Y 선택 신호를 발생시키는 단계롤 포함하며,
    적어도 상기 선택 디지트 라인 및 상기 기준 디지트 라인을 접지 전위로 연결하는 상기 단계는 상기 현재 독출 억세스 사이클의 상기 제2 부분에서 Y 선택 신호에 응답하여 상기 선택 디지트 라인을 접지 전위로 연결하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제10항에 있어서, 적어도 상기 선택 디지트 라인 및 상기 기준 디지트 라인을 상기 접지 전위로 연결시키는 것을 제어하도록 충전/방전 제어 신호를 발생시키는 단계를 더 포함하고,
    적어도 상기 선택 디지트 라인 및 상기 기준 디지트 라인을 접지 전위로 연결하는 상기 단계는 상기 연결의 제어 이전에 선정된 시간 주기만큼 상기 충전/방전 제어 신호를 지연시키는 단계를 포함하는 것을 특징으로 하는 방법.
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