JP2000030481A - 半導体記憶装置 - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】Ｙセレクタとプリチャージセレクタおよび、Ｇ
ＮＤセレクタとプリチャージセレクタの２つの役割を１
トランジスタで実現することにより、素子数を削減し、
レイアウト面積の増大を抑える。 【解決手段】メモリセルアレイ１０８とセルアレイ近傍
に配置されたＧＮＤセレクタ回路１０８はメタル配線で
接続されており、ＧＮＤセレクタ１０７は１本のメタル
配線に対して１個のトランジスタが接続されており、Ｇ
ＮＤセレクタ内のＧＮＤセレクト用のトランジスタはプ
リチャージセレクト用のトランジスタとして共用され、
かつメモリセルアレイとセルアレイ近傍に配置されたＹ
セレクタ回路はデジット線で接続されており、Ｙセレク
タ回路は１本のデジット線に対して１個のデジット選択
用のトランジスタが接続されており、このデジット選択
用のトランジスタはプリチャージセレクト用トランジス
タと共用される。
ＮＤセレクタとプリチャージセレクタの２つの役割を１
トランジスタで実現することにより、素子数を削減し、
レイアウト面積の増大を抑える。 【解決手段】メモリセルアレイ１０８とセルアレイ近傍
に配置されたＧＮＤセレクタ回路１０８はメタル配線で
接続されており、ＧＮＤセレクタ１０７は１本のメタル
配線に対して１個のトランジスタが接続されており、Ｇ
ＮＤセレクタ内のＧＮＤセレクト用のトランジスタはプ
リチャージセレクト用のトランジスタとして共用され、
かつメモリセルアレイとセルアレイ近傍に配置されたＹ
セレクタ回路はデジット線で接続されており、Ｙセレク
タ回路は１本のデジット線に対して１個のデジット選択
用のトランジスタが接続されており、このデジット選択
用のトランジスタはプリチャージセレクト用トランジス
タと共用される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にＦＬＡＴ型メモリセルを用いた半導体記憶装置
のメモリセルのセレクション並びにバスプリチャージ方
法に関する。
し、特にＦＬＡＴ型メモリセルを用いた半導体記憶装置
のメモリセルのセレクション並びにバスプリチャージ方
法に関する。
【０００２】
【従来の技術】図５は従来例のＦＬＡＴ型メモリセルを
用いた半導体記憶装置のメモリセルアレイとその周辺回
路の回路図である。この回路は、図に示すようにメモリ
セルアレイ１０８、センス増幅器１１１（図示せず）、
Ｙセレクタ回路１１０、ＧＮＤセレクタ回路１０７、プ
リチャージ回路１１２（図示せず）、およびプリチャー
ジセレクト回路１０６、１０９から構成されている。
用いた半導体記憶装置のメモリセルアレイとその周辺回
路の回路図である。この回路は、図に示すようにメモリ
セルアレイ１０８、センス増幅器１１１（図示せず）、
Ｙセレクタ回路１１０、ＧＮＤセレクタ回路１０７、プ
リチャージ回路１１２（図示せず）、およびプリチャー
ジセレクト回路１０６、１０９から構成されている。
【０００３】次に従来のメモリセル選択時の動作を簡単
に説明すると、まずワード線、バンクセレクト線を選択
し、Ｙセレクタ回路１１０によりデジット線ＤＧ０を選
択し、ＧＮＤセレクタ回路１０７によりＧＮＤ線ＶＧ０
を選択する。この時のセンス増幅器からＧＮＤ線ＧＮＤ
への電流を電流経路ＩＬ１で示す。この時点で選択され
たメモリセルＣ０が決定されるが、この選択メモリセル
Ｃ０がＯＦＦｂｉｔ（電流を流さないメモリセル）であ
った場合には、センス増幅器からＧＮＤ線ＧＮＤへ向か
って電流は流れない。しかし、メモリセルＣ０に隣接す
るメモリセルＣ１、Ｃ２、Ｃ３…，ＣｎとＯＮｂｉｔ
（電流を流すメモリセル）で有った場合には、図に示す
ように電流経路ＩＬ２方向へ電流が流れ、センス増幅器
１１１の動作を妨げる。
に説明すると、まずワード線、バンクセレクト線を選択
し、Ｙセレクタ回路１１０によりデジット線ＤＧ０を選
択し、ＧＮＤセレクタ回路１０７によりＧＮＤ線ＶＧ０
を選択する。この時のセンス増幅器からＧＮＤ線ＧＮＤ
への電流を電流経路ＩＬ１で示す。この時点で選択され
たメモリセルＣ０が決定されるが、この選択メモリセル
Ｃ０がＯＦＦｂｉｔ（電流を流さないメモリセル）であ
った場合には、センス増幅器からＧＮＤ線ＧＮＤへ向か
って電流は流れない。しかし、メモリセルＣ０に隣接す
るメモリセルＣ１、Ｃ２、Ｃ３…，ＣｎとＯＮｂｉｔ
（電流を流すメモリセル）で有った場合には、図に示す
ように電流経路ＩＬ２方向へ電流が流れ、センス増幅器
１１１の動作を妨げる。
【０００４】この現象を抑制するためにプリチャージ回
路１０５を用い、プリチャージセレクタ回路１０６で、
選択されたデータバス線の横にあるＧＮＤ線ＶＧ１を、
選択されているデジット線ＤＧ０と同レベルにプリチャ
ージし、電流経路ＩＬ２への電流経路を遮断している。
また、微少な電流をセンス増幅器にて判別する場合には
図５に示す電流経路ＩＬ２の電流量を極力抑えなければ
ならないため、ＧＮＤ線ＶＧ１の他にデジット線ＤＧ１
もプリチャージする場合がある。
路１０５を用い、プリチャージセレクタ回路１０６で、
選択されたデータバス線の横にあるＧＮＤ線ＶＧ１を、
選択されているデジット線ＤＧ０と同レベルにプリチャ
ージし、電流経路ＩＬ２への電流経路を遮断している。
また、微少な電流をセンス増幅器にて判別する場合には
図５に示す電流経路ＩＬ２の電流量を極力抑えなければ
ならないため、ＧＮＤ線ＶＧ１の他にデジット線ＤＧ１
もプリチャージする場合がある。
【０００５】
【発明が解決しようとする課題】上述した従来のＦＬＡ
Ｔ型メモリセルを用いた半導体記憶装置においては、プ
リチャージ回路は必須となり、Ｙセレクタ回路、ＧＮＤ
セレクタ回路の他にプリチャージセレクト回路が必要で
ある。また、ＧＮＤ線のプリチャージ用のプリチャージ
回路の他にデジット線選択プリチャージ用のセレクト回
路が必要である。
Ｔ型メモリセルを用いた半導体記憶装置においては、プ
リチャージ回路は必須となり、Ｙセレクタ回路、ＧＮＤ
セレクタ回路の他にプリチャージセレクト回路が必要で
ある。また、ＧＮＤ線のプリチャージ用のプリチャージ
回路の他にデジット線選択プリチャージ用のセレクト回
路が必要である。
【０００６】本発明の目的は、Ｙセレクタとプリチャー
ジセレクタおよび、ＧＮＤセレクタとプリチャージセレ
クタの２つの役割を１トランジスタで実現することによ
り、１本のデジット線およびＧＮＤ線に接続されるセレ
クタトランジスタは１個で済ませ、メモリに使用する素
子数を削減し、レイアウト面積の増大を抑えることであ
る。
ジセレクタおよび、ＧＮＤセレクタとプリチャージセレ
クタの２つの役割を１トランジスタで実現することによ
り、１本のデジット線およびＧＮＤ線に接続されるセレ
クタトランジスタは１個で済ませ、メモリに使用する素
子数を削減し、レイアウト面積の増大を抑えることであ
る。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
は、ＦＬＡＴ型メモリセルを用いた複数のメモリセルア
レイと、ＧＮＤセレクタ回路とセンス増幅器およびプリ
チャージ回路を設けた半導体記憶装置において、前記メ
モリセルアレイとセルアレイ近傍に配置された前記ＧＮ
Ｄセレクタ回路はメタル配線で接続されており、このＧ
ＮＤセレクタ回路セレクタは１本のメタル線に対して１
個のトランジスタが接続されており、このＧＮＤセレク
タのＧＮＤセレクト用のトランジスタはプリチャージセ
レクト用のトランジスタと共用される。
は、ＦＬＡＴ型メモリセルを用いた複数のメモリセルア
レイと、ＧＮＤセレクタ回路とセンス増幅器およびプリ
チャージ回路を設けた半導体記憶装置において、前記メ
モリセルアレイとセルアレイ近傍に配置された前記ＧＮ
Ｄセレクタ回路はメタル配線で接続されており、このＧ
ＮＤセレクタ回路セレクタは１本のメタル線に対して１
個のトランジスタが接続されており、このＧＮＤセレク
タのＧＮＤセレクト用のトランジスタはプリチャージセ
レクト用のトランジスタと共用される。
【０００８】また、ＦＬＡＴ型メモリセルを用いた複数
のメモリセルアレイとＹセレクタ回路とセンス増幅器お
よびプリチャージ回路を設けた半導体記憶装置におい
て、前記メモリセルアレイとセルアレイ近傍に配置され
た前記Ｙセレクタ回路はデジット線に接続されており、
前記セレクタは１本のデジット線に対して１個のトラン
ジスタが接続されており、デジット線選択用セレクトト
ランジスタはプリチャージ線選択用のセレクト用トラン
ジスタと共用される。
のメモリセルアレイとＹセレクタ回路とセンス増幅器お
よびプリチャージ回路を設けた半導体記憶装置におい
て、前記メモリセルアレイとセルアレイ近傍に配置され
た前記Ｙセレクタ回路はデジット線に接続されており、
前記セレクタは１本のデジット線に対して１個のトラン
ジスタが接続されており、デジット線選択用セレクトト
ランジスタはプリチャージ線選択用のセレクト用トラン
ジスタと共用される。
【０００９】また、ＦＬＡＴ型メモリセルを用いた複数
のメモリセルアレイとＧＮＤセレクタ回路とＹセレクタ
回路、センス増幅器およびプリチャージ回路を設けた半
導体記憶装置において、前記メモリセルアレイとセルア
レイ近傍に配置された前記ＧＮＤセレクタ回路はメタル
配線で接続されており、前記ＧＮＤセレクタは１本のメ
タル配線に対して１個のトランジスタが接続されてお
り、ＧＮＤセレクタ内のＧＮＤセレクト用のトランジス
タはプリチャージセレクト用のトランジスタとして共用
され、かつ前記メモリセルアレイとセルアレイ近傍に配
置されたＹセレクタ回路はデジット線で接続されてお
り、前記Ｙセレクタ回路は１本のデジット線に対して１
個のデジット選択用のトランジスタが接続されており、
このデジット選択用のトランジスタはプリチャージセレ
クト用トランジスタと共用されることを特徴としてい
る。
のメモリセルアレイとＧＮＤセレクタ回路とＹセレクタ
回路、センス増幅器およびプリチャージ回路を設けた半
導体記憶装置において、前記メモリセルアレイとセルア
レイ近傍に配置された前記ＧＮＤセレクタ回路はメタル
配線で接続されており、前記ＧＮＤセレクタは１本のメ
タル配線に対して１個のトランジスタが接続されてお
り、ＧＮＤセレクタ内のＧＮＤセレクト用のトランジス
タはプリチャージセレクト用のトランジスタとして共用
され、かつ前記メモリセルアレイとセルアレイ近傍に配
置されたＹセレクタ回路はデジット線で接続されてお
り、前記Ｙセレクタ回路は１本のデジット線に対して１
個のデジット選択用のトランジスタが接続されており、
このデジット選択用のトランジスタはプリチャージセレ
クト用トランジスタと共用されることを特徴としてい
る。
【００１０】また、メモリセルアレイおよびバンクセレ
クト回路のトランジスタがＮｃｈエンハンスメント型の
トランジスタであることを特徴としている。
クト回路のトランジスタがＮｃｈエンハンスメント型の
トランジスタであることを特徴としている。
【００１１】また、メモリセルアレイとＧＮＤセレクタ
がバンクセレクト線を介して接続されることを特徴とし
ている。
がバンクセレクト線を介して接続されることを特徴とし
ている。
【００１２】また、メモリセルアレイとＹセレクタがバ
ンクセレクト線を介して接続されることを特徴としてい
る。
ンクセレクト線を介して接続されることを特徴としてい
る。
【００１３】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の第１の実施形態の構成を
示すブロック図である。図に示されるように、本実施形
態はアドレス入力信号がアドレスバッファ回路１０１に
入力され、各アドレス信号の組み合わせにより各デコー
ダ１０２，１０３，１０４の論理が決定される。Ｙデコ
ーダ１０２で決定された信号線は選択デジット線を決定
するための回路であるＹセレクタ１１０および選択デジ
ット線に対してプリチャージされる隣接デジット線を決
定するプリチャージセレクタ１０９に入力され選択デジ
ット線とプリチャージデジット線が決定される。
して説明する。図１は本発明の第１の実施形態の構成を
示すブロック図である。図に示されるように、本実施形
態はアドレス入力信号がアドレスバッファ回路１０１に
入力され、各アドレス信号の組み合わせにより各デコー
ダ１０２，１０３，１０４の論理が決定される。Ｙデコ
ーダ１０２で決定された信号線は選択デジット線を決定
するための回路であるＹセレクタ１１０および選択デジ
ット線に対してプリチャージされる隣接デジット線を決
定するプリチャージセレクタ１０９に入力され選択デジ
ット線とプリチャージデジット線が決定される。
【００１４】ＶＧデコーダ１０４で決定された信号は選
択ＧＮＤ線を決めるためのＧＮＤセレクタ１０７および
プリチャージするＧＮＤ線を決定するプリチャージセレ
クタ１０６に入力される。またデコーダ１０３で選ばれ
た選択線（ワード線、バンクセレクト線）は前述のＹセ
レクタおよびＧＮＤセレクタ１０７にて選択されたデジ
ットおよびＧＮＤ線上のメモリセル部のバンクセレクタ
トランジスタおよび選択セルのゲートに入力される。以
上の回路により選択された電流経路にセンスアンプから
電流を流し、電流が流れるか流れないかでメモリセルの
オン、オフの判定を行う。センスアンプ１１１にて判定
したデータを出力バッファ回路１１３から外部に出力す
る。また、図１の２００部内にある回路およびメモリセ
ルはＮｃｈエンハンスメント型のトランジスタである。
以上が半導体記憶装置の全体の読み出し動作である。
択ＧＮＤ線を決めるためのＧＮＤセレクタ１０７および
プリチャージするＧＮＤ線を決定するプリチャージセレ
クタ１０６に入力される。またデコーダ１０３で選ばれ
た選択線（ワード線、バンクセレクト線）は前述のＹセ
レクタおよびＧＮＤセレクタ１０７にて選択されたデジ
ットおよびＧＮＤ線上のメモリセル部のバンクセレクタ
トランジスタおよび選択セルのゲートに入力される。以
上の回路により選択された電流経路にセンスアンプから
電流を流し、電流が流れるか流れないかでメモリセルの
オン、オフの判定を行う。センスアンプ１１１にて判定
したデータを出力バッファ回路１１３から外部に出力す
る。また、図１の２００部内にある回路およびメモリセ
ルはＮｃｈエンハンスメント型のトランジスタである。
以上が半導体記憶装置の全体の読み出し動作である。
【００１５】ＦＬＡＴ型メモリセルを用いた半導体記憶
装置の回路構成は、図２に示すように、バンクセレクタ
をもったメモリセル（Ｃ０、Ｃ１、．．．Ｃｎ）と、Ｙ
セレクタ１１０とワード線Ｗ３２およびバンクセレクト
線ＢＳ３、ＧＮＤセレクタ１０７により選択された経路
を流れる電流を検知しメモリセルのオン、オフの判定を
行うセンスアンプ回路１１１と、複数のデジット線（Ｄ
Ｇ０、ＤＧ１、．．．ＤＧｎ）の中から選択メモリセル
につながるデジットを選択するためのＹセレクタ回路１
１０と、複数のＧＮＤ線（ＶＧ０、ＶＧ１、．．．ＶＧ
ｎ）の中から選択メモリセルにつながるＧＮＤ線を選択
するためのＧＮＤセレクタ回路１０７から構成される。
また、偶数番目のデジット線をデジット線ＤＧ２Ｎ、奇
数番目のデジット線をデジット線ＤＧ２Ｎ＋１として、
偶数番目のデジット線ＤＧ２Ｎと接続されるＹセレクタ
回路中のトランジスタ群をトランジスタＹＳ２Ｎとし、
奇数番目のデジット線ＤＧ２Ｎ＋１と接続されるＹセレ
クタ回路中のトランジスタ群をトランジスタＹＳ２Ｎ＋
１とすると、偶数番目のデジット線ＤＧ２Ｎはトランジ
スタＹＳ２Ｎのソース部に接続され、また奇数番目のデ
ジット線ＤＧ２Ｎ＋１はトランジスタＹＳ２Ｎ＋１のソ
ース部に接続されている。
装置の回路構成は、図２に示すように、バンクセレクタ
をもったメモリセル（Ｃ０、Ｃ１、．．．Ｃｎ）と、Ｙ
セレクタ１１０とワード線Ｗ３２およびバンクセレクト
線ＢＳ３、ＧＮＤセレクタ１０７により選択された経路
を流れる電流を検知しメモリセルのオン、オフの判定を
行うセンスアンプ回路１１１と、複数のデジット線（Ｄ
Ｇ０、ＤＧ１、．．．ＤＧｎ）の中から選択メモリセル
につながるデジットを選択するためのＹセレクタ回路１
１０と、複数のＧＮＤ線（ＶＧ０、ＶＧ１、．．．ＶＧ
ｎ）の中から選択メモリセルにつながるＧＮＤ線を選択
するためのＧＮＤセレクタ回路１０７から構成される。
また、偶数番目のデジット線をデジット線ＤＧ２Ｎ、奇
数番目のデジット線をデジット線ＤＧ２Ｎ＋１として、
偶数番目のデジット線ＤＧ２Ｎと接続されるＹセレクタ
回路中のトランジスタ群をトランジスタＹＳ２Ｎとし、
奇数番目のデジット線ＤＧ２Ｎ＋１と接続されるＹセレ
クタ回路中のトランジスタ群をトランジスタＹＳ２Ｎ＋
１とすると、偶数番目のデジット線ＤＧ２Ｎはトランジ
スタＹＳ２Ｎのソース部に接続され、また奇数番目のデ
ジット線ＤＧ２Ｎ＋１はトランジスタＹＳ２Ｎ＋１のソ
ース部に接続されている。
【００１６】トランジスタＹＳ２Ｎ中のトランジスタの
ドレイン部は節点ＳＬ２Ｎで共通に接続されており、ま
たトランジスタＹＳ２Ｎ＋１中のトランジスタのドレイ
ン部は節点ＳＬ２Ｎ＋１で共通に接続されている。ま
た、Ｙセレクタ回路中の節点ＳＬ２Ｎおよび節点ＳＬ２
Ｎ＋１とセンスアンプとプリチャージ回路間にはセンス
アンプ／プリチャージ切換トランジスタが配置されてお
り偶数番目のデジット線ＤＧ２Ｎ中のデジット線が選択
メモリセルにつながる場合はセンスアンプと節点ＳＬ２
Ｎが接続され、その際節点ＳＬ２Ｎ＋１はプリチャージ
回路と接続される。反対に奇数番目のデジット線ＤＧ２
Ｎ＋１が選択メモリセルにつながる場合は節点ＳＬ２Ｎ
＋１がセンスアンプと接続され、節点ＳＬ２Ｎはプリチ
ャージ回路と接続される。
ドレイン部は節点ＳＬ２Ｎで共通に接続されており、ま
たトランジスタＹＳ２Ｎ＋１中のトランジスタのドレイ
ン部は節点ＳＬ２Ｎ＋１で共通に接続されている。ま
た、Ｙセレクタ回路中の節点ＳＬ２Ｎおよび節点ＳＬ２
Ｎ＋１とセンスアンプとプリチャージ回路間にはセンス
アンプ／プリチャージ切換トランジスタが配置されてお
り偶数番目のデジット線ＤＧ２Ｎ中のデジット線が選択
メモリセルにつながる場合はセンスアンプと節点ＳＬ２
Ｎが接続され、その際節点ＳＬ２Ｎ＋１はプリチャージ
回路と接続される。反対に奇数番目のデジット線ＤＧ２
Ｎ＋１が選択メモリセルにつながる場合は節点ＳＬ２Ｎ
＋１がセンスアンプと接続され、節点ＳＬ２Ｎはプリチ
ャージ回路と接続される。
【００１７】ＧＮＤセレクタ回路も同様に偶数番目のＧ
ＮＤ線をＧＮＤ線ＶＧ２Ｎとし、奇数番目のＧＮＤ線を
ＧＮＤ線ＶＧ２Ｎ＋１とし、ＧＮＤ線ＶＧ２Ｎと接続さ
れるＧＮＤセレクタ回路中のトランジスタ群をトランジ
スタＧＳ２Ｎとし、ＧＮＤ線ＶＧ２Ｎ＋１と接続される
ＧＮＤセレクタ回路中のトランジスタ群をトランジスタ
ＧＳ２Ｎ＋１とすると、ＧＮＤ線ＶＧ２Ｎはトランジス
タＧＳ２Ｎのドレインで接続されており、ＶＧ２Ｎ＋１
はトランジスタＧＳ２Ｎ＋１のドレインに接続されてい
る。
ＮＤ線をＧＮＤ線ＶＧ２Ｎとし、奇数番目のＧＮＤ線を
ＧＮＤ線ＶＧ２Ｎ＋１とし、ＧＮＤ線ＶＧ２Ｎと接続さ
れるＧＮＤセレクタ回路中のトランジスタ群をトランジ
スタＧＳ２Ｎとし、ＧＮＤ線ＶＧ２Ｎ＋１と接続される
ＧＮＤセレクタ回路中のトランジスタ群をトランジスタ
ＧＳ２Ｎ＋１とすると、ＧＮＤ線ＶＧ２Ｎはトランジス
タＧＳ２Ｎのドレインで接続されており、ＶＧ２Ｎ＋１
はトランジスタＧＳ２Ｎ＋１のドレインに接続されてい
る。
【００１８】トランジスタＧＳ２Ｎ中のトランジスタの
ソース部は節点ＧＬ２Ｎで共通に接続されており、また
トランジスタＧＳ２Ｎ＋１中のトランジスタのソース部
は節点ＧＬ２Ｎ＋１で共通に接続されている。また、Ｇ
ＮＤセレクタ回路中の節点ＧＬ２Ｎおよび節点ＧＬ２Ｎ
＋１とＧＮＤとプリチャージ回路間にはＧＮＤ／プリチ
ャージ切換トランジスタが配置されておりＶＧ２Ｎ中の
ＧＮＤ線が選択メモリセルにつながる場合はＧＮＤと節
点ＧＬ２Ｎが接続され、その際、節点ＧＬ２Ｎ＋１はプ
リチャージ回路と接続される。反対にトランジスタＶＧ
２Ｎ＋１中のＧＮＤ線が選択メモリセルにつながる場合
は節点ＧＬ２Ｎ＋１がＧＮＤ線と接続され、節点ＧＬ２
Ｎはプリチャージ回路と接続される。このように、Ｙセ
レクタとプリチャージセレクタ、およびＧＮＤ線とプリ
チャージセレクタとを１個のトランジスタで共用するよ
うに構成される。
ソース部は節点ＧＬ２Ｎで共通に接続されており、また
トランジスタＧＳ２Ｎ＋１中のトランジスタのソース部
は節点ＧＬ２Ｎ＋１で共通に接続されている。また、Ｇ
ＮＤセレクタ回路中の節点ＧＬ２Ｎおよび節点ＧＬ２Ｎ
＋１とＧＮＤとプリチャージ回路間にはＧＮＤ／プリチ
ャージ切換トランジスタが配置されておりＶＧ２Ｎ中の
ＧＮＤ線が選択メモリセルにつながる場合はＧＮＤと節
点ＧＬ２Ｎが接続され、その際、節点ＧＬ２Ｎ＋１はプ
リチャージ回路と接続される。反対にトランジスタＶＧ
２Ｎ＋１中のＧＮＤ線が選択メモリセルにつながる場合
は節点ＧＬ２Ｎ＋１がＧＮＤ線と接続され、節点ＧＬ２
Ｎはプリチャージ回路と接続される。このように、Ｙセ
レクタとプリチャージセレクタ、およびＧＮＤ線とプリ
チャージセレクタとを１個のトランジスタで共用するよ
うに構成される。
【００１９】図２を使って動作を説明する。選択される
メモリセルをメモリセルＣ４とすると、このメモリセル
を読み出すにはバンクセレクト線ＢＳ１、ＢＳ３および
ワード線Ｗ３２を選択する。デジット線ＤＧ１を選択す
るためにＹセレクタ回路のＹ１１およびＹ０２を選択す
る。また、ＧＮＤ線ＶＧ１を選択するためにＧＮＤセレ
クタ回路内のグランドセレクト線ＶＧ１１およびＶＧ０
２を選択する。メモリセルＣ４のセルを読み出す際にプ
リチャージすべきデジット線およびＧＮＤ線はデジット
線ＤＧ２、ＧＮＤ線ＶＧ２である。ここで注目すべきは
プリチャージすべきデジット線およびＧＮＤ線は各々デ
ータを読み出すために選択されたデジット線ＤＧ１、Ｇ
ＮＤ線ＶＧ１のとなりであり、データ選択用のデジット
線、ＧＮＤ線を奇数番目（２ｎ＋１）とすればプリチャ
ージすべきデジット線およびＧＮＤ線が偶数番目（２
ｎ）ということである。
メモリセルをメモリセルＣ４とすると、このメモリセル
を読み出すにはバンクセレクト線ＢＳ１、ＢＳ３および
ワード線Ｗ３２を選択する。デジット線ＤＧ１を選択す
るためにＹセレクタ回路のＹ１１およびＹ０２を選択す
る。また、ＧＮＤ線ＶＧ１を選択するためにＧＮＤセレ
クタ回路内のグランドセレクト線ＶＧ１１およびＶＧ０
２を選択する。メモリセルＣ４のセルを読み出す際にプ
リチャージすべきデジット線およびＧＮＤ線はデジット
線ＤＧ２、ＧＮＤ線ＶＧ２である。ここで注目すべきは
プリチャージすべきデジット線およびＧＮＤ線は各々デ
ータを読み出すために選択されたデジット線ＤＧ１、Ｇ
ＮＤ線ＶＧ１のとなりであり、データ選択用のデジット
線、ＧＮＤ線を奇数番目（２ｎ＋１）とすればプリチャ
ージすべきデジット線およびＧＮＤ線が偶数番目（２
ｎ）ということである。
【００２０】次に、図３を用いてメモリセルＣ９を選択
する場合を考える。バンクセレクタ線ＢＳ１、ＢＳ４お
よびワード線Ｗ３２を選択する。選択デジット線および
ＧＮＤ線はＤＧ２とＶＧ２である。メモリセルＣ９を選
択する際にプリチャージするデジット線およびＧＮＤ線
はデジット線ＤＧ１、ＧＮＤ線ＶＧ１であり、メモリセ
ルＣ４を選択した時と反対にプリチャージすべきデジッ
ト線、ＧＮＤ線とも奇数番目（２ｎ＋１）となる。つま
り、選択デジット線が偶数の場合にはプリチャージすべ
きデータバス線は奇数番目に存在し、選択データバス線
が奇数の場合にはプリチャージすべきデジット線は偶数
番目に存在する。ＧＮＤ線についても同様であり、選択
すべきＧＮＤ線が偶数の場合はプリチャージするＧＮＤ
線は奇数であり、選択ＧＮＤ線が奇数の場合にはプリチ
ャージするＧＮＤ線は偶数番目に存在する。つまり、Ｙ
セレクタ回路内でセンス増幅器に接続される系統のセレ
クタトランジスタ群とプリチャージ回路に接続されるト
ランジスタ群に分割することが可能である。分けかたと
しては（２ｎ）番目に存在するトランジスタＹＳ２Ｎと
（２ｎ＋１）番目に存在するトランジスタＹＳ２Ｎ＋１
である。
する場合を考える。バンクセレクタ線ＢＳ１、ＢＳ４お
よびワード線Ｗ３２を選択する。選択デジット線および
ＧＮＤ線はＤＧ２とＶＧ２である。メモリセルＣ９を選
択する際にプリチャージするデジット線およびＧＮＤ線
はデジット線ＤＧ１、ＧＮＤ線ＶＧ１であり、メモリセ
ルＣ４を選択した時と反対にプリチャージすべきデジッ
ト線、ＧＮＤ線とも奇数番目（２ｎ＋１）となる。つま
り、選択デジット線が偶数の場合にはプリチャージすべ
きデータバス線は奇数番目に存在し、選択データバス線
が奇数の場合にはプリチャージすべきデジット線は偶数
番目に存在する。ＧＮＤ線についても同様であり、選択
すべきＧＮＤ線が偶数の場合はプリチャージするＧＮＤ
線は奇数であり、選択ＧＮＤ線が奇数の場合にはプリチ
ャージするＧＮＤ線は偶数番目に存在する。つまり、Ｙ
セレクタ回路内でセンス増幅器に接続される系統のセレ
クタトランジスタ群とプリチャージ回路に接続されるト
ランジスタ群に分割することが可能である。分けかたと
しては（２ｎ）番目に存在するトランジスタＹＳ２Ｎと
（２ｎ＋１）番目に存在するトランジスタＹＳ２Ｎ＋１
である。
【００２１】トランジスタＹＳ２ＮがＹセレクタ回路と
して用いられる場合はトランジスタＹＳ２Ｎ＋１がプリ
チャージセレクタ回路として働き、トランジスタＹＳ２
Ｎ＋１がＹセレクタ回路として用いられる場合はトラン
ジスタＹＳ２Ｎがプリチャージセレクタ回路として働
く。つまり、１つのトランジスタ素子でＹセレクタトラ
ンジスタとプリチャージセレクタトランジスタの役割を
はたすことができる。ＧＮＤセレクタ回路についても同
様である。偶数番目に存在するトランジスタ群をトラン
ジスタＧＳ２Ｎ、奇数番目に存在するトランジスタ群を
トランジスタＧＳ２Ｎ＋１とすると、選択されたトラン
ジスタがトランジスタＧＳ２Ｎの場合はトランジスタＧ
Ｓ２Ｎ＋１がプリチャージセレクタとして働き、トラン
ジスタＧＳ２Ｎ＋１が選択されたトランジスタの場合は
トランジスタＧＳ２Ｎがプリチャージセレクタとして働
く。つまりＧＮＤセレクタ回路側も１つのトランジスタ
でＧＮＤセレクタとプリチャージセレクタの役割を果た
すことが可能である。
して用いられる場合はトランジスタＹＳ２Ｎ＋１がプリ
チャージセレクタ回路として働き、トランジスタＹＳ２
Ｎ＋１がＹセレクタ回路として用いられる場合はトラン
ジスタＹＳ２Ｎがプリチャージセレクタ回路として働
く。つまり、１つのトランジスタ素子でＹセレクタトラ
ンジスタとプリチャージセレクタトランジスタの役割を
はたすことができる。ＧＮＤセレクタ回路についても同
様である。偶数番目に存在するトランジスタ群をトラン
ジスタＧＳ２Ｎ、奇数番目に存在するトランジスタ群を
トランジスタＧＳ２Ｎ＋１とすると、選択されたトラン
ジスタがトランジスタＧＳ２Ｎの場合はトランジスタＧ
Ｓ２Ｎ＋１がプリチャージセレクタとして働き、トラン
ジスタＧＳ２Ｎ＋１が選択されたトランジスタの場合は
トランジスタＧＳ２Ｎがプリチャージセレクタとして働
く。つまりＧＮＤセレクタ回路側も１つのトランジスタ
でＧＮＤセレクタとプリチャージセレクタの役割を果た
すことが可能である。
【００２２】本実施形態は、選択デジット線およびＧＮ
Ｄ線に対して、隣接デジット線および隣接ＧＮＤ線のプ
リチャージを行ったが、隣接デジット線のみのプリチャ
ージ、または隣接ＧＮＤ線のみのプリチャージについて
も同様の効果が得られる。
Ｄ線に対して、隣接デジット線および隣接ＧＮＤ線のプ
リチャージを行ったが、隣接デジット線のみのプリチャ
ージ、または隣接ＧＮＤ線のみのプリチャージについて
も同様の効果が得られる。
【００２３】また、例えばワード線方向にメモリセル１
０２４ｂｉｔ（デジット線＝２５６本、ＧＮＤ線＝２５
６本）を配置した場合のＹセレクタ、プリチャージセレ
クタ、ＧＮＤセレクタの素子数を比較した場合の一例を
表１に示す。
０２４ｂｉｔ（デジット線＝２５６本、ＧＮＤ線＝２５
６本）を配置した場合のＹセレクタ、プリチャージセレ
クタ、ＧＮＤセレクタの素子数を比較した場合の一例を
表１に示す。
【００２４】
【表１】
【００２５】全セレクタ内の全素子数で比較した場合
に、従来では１０８８個のトランジスタが必要だが、本
発明により６４０個にトランジスタ数を削減することが
可能である。従来のセレクタ回路の回路構成例は図６
に、また本発明を用いた場合のセレクタ部の回路構成例
を図４に示す。
に、従来では１０８８個のトランジスタが必要だが、本
発明により６４０個にトランジスタ数を削減することが
可能である。従来のセレクタ回路の回路構成例は図６
に、また本発明を用いた場合のセレクタ部の回路構成例
を図４に示す。
【００２６】
【発明の効果】以上説明したように、本発明は、Ｙセレ
クタとプリチャージセレクタおよび、ＧＮＤセレクタと
プリチャージセレクタの２つの役割を１トランジスタで
実現することにより、１本のデジット線およびＧＮＤ線
に接続されるセレクタトランジスタは１個で済むためメ
モリに使用する素子数を大幅に削減することができ、レ
イアウト面積の増大を抑えることができるという効果が
ある。
クタとプリチャージセレクタおよび、ＧＮＤセレクタと
プリチャージセレクタの２つの役割を１トランジスタで
実現することにより、１本のデジット線およびＧＮＤ線
に接続されるセレクタトランジスタは１個で済むためメ
モリに使用する素子数を大幅に削減することができ、レ
イアウト面積の増大を抑えることができるという効果が
ある。
【図１】本発明の第１の実施形態の構成を示すブロック
図である。
図である。
【図２】本発明の第１の実施形態における回路図
【図３】本発明の第１の実施形態における回路図
【図４】本発明のセレクタ部回路構成図である。
【図５】従来回路図である。
【図６】従来のセレクタ部回路構成図である。
１０１ アドレスバッファ回路 １０２ Ｙデコーダ １０３ Ｘデコーダ １０４ ＶＧデコーダ １０５ プリチャージ回路 １０６，１０９ プリチャージセレクタ １０７ ＧＮＤセレクタ １０８ メモリセルアレイ １１０ Ｙセレクタ １１１ センスアンプ １１２ プリチャージ回路 １１３ 出力バッファ回路
Claims (6)
- 【請求項１】 ＦＬＡＴ型メモリセルを用いた複数のメ
モリセルアレイと、ＧＮＤセレクタ回路とセンス増幅器
およびプリチャージ回路を設けた半導体記憶装置におい
て、前記メモリセルアレイとセルアレイ近傍に配置され
た前記ＧＮＤセレクタ回路はメタル配線で接続されてお
り、このＧＮＤセレクタ回路セレクタは１本のメタル線
に対して１個のトランジスタが接続されており、このＧ
ＮＤセレクタのＧＮＤセレクト用のトランジスタはプリ
チャージセレクト用のトランジスタと共用されることを
特徴とした半導体記憶装置。 - 【請求項２】 ＦＬＡＴ型メモリセルを用いた複数のメ
モリセルアレイとＹセレクタ回路とセンス増幅器および
プリチャージ回路を設けた半導体記憶装置において、前
記メモリセルアレイとセルアレイ近傍に配置された前記
Ｙセレクタ回路はデジット線に接続されており、前記セ
レクタは１本のデジット線に対して１個のトランジスタ
が接続されており、デジット線選択用セレクトトランジ
スタはプリチャージ線選択用のセレクト用トランジスタ
と共用されることを特徴とした半導体記憶装置。 - 【請求項３】 ＦＬＡＴ型メモリセルを用いた複数のメ
モリセルアレイとＧＮＤセレクタ回路とＹセレクタ回
路、センス増幅器およびプリチャージ回路を設けた半導
体記憶装置において、前記メモリセルアレイとセルアレ
イ近傍に配置された前記ＧＮＤセレクタ回路はメタル配
線で接続されており、前記ＧＮＤセレクタは１本のメタ
ル配線に対して１個のトランジスタが接続されており、
ＧＮＤセレクタ内のＧＮＤセレクト用のトランジスタは
プリチャージセレクト用のトランジスタとして共用さ
れ、かつ前記メモリセルアレイとセルアレイ近傍に配置
されたＹセレクタ回路はデジット線で接続されており、
前記Ｙセレクタ回路は１本のデジット線に対して１個の
デジット選択用のトランジスタが接続されており、この
デジット選択用のトランジスタはプリチャージセレクト
用トランジスタと共用されることを特徴とした半導体記
憶装置。 - 【請求項４】 メモリセルアレイおよびバンクセレクト
線のトランジスタがＮｃｈエンハンスメント型のトラン
ジスタからなることを特徴とした請求項１乃至３の半導
体記憶装置。 - 【請求項５】 メモリセルアレイとＧＮＤセレクタ回路
がバンクセレクト線を介して接続されることを特徴とし
た請求項１、３の半導体記憶装置。 - 【請求項６】 メモリセルアレイとＹセレクタ回路がバ
ンクセレクト線を介して接続されることを特徴とした請
求項２、３の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10197106A JP2000030481A (ja) | 1998-07-13 | 1998-07-13 | 半導体記憶装置 |
| TW088111767A TW436797B (en) | 1998-07-13 | 1999-07-12 | Semiconductor memory apparatus |
| KR1019990028136A KR100304775B1 (ko) | 1998-07-13 | 1999-07-13 | 반도체 기억 장치 |
| CNB991095952A CN1199187C (zh) | 1998-07-13 | 1999-07-13 | 半导体存储器 |
| US09/352,349 US6172922B1 (en) | 1998-07-13 | 1999-07-13 | Semiconductor memory device having a single transistor two functions as a GND/Y selecting transistor and a precharge selecting transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10197106A JP2000030481A (ja) | 1998-07-13 | 1998-07-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000030481A true JP2000030481A (ja) | 2000-01-28 |
Family
ID=16368839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10197106A Pending JP2000030481A (ja) | 1998-07-13 | 1998-07-13 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6172922B1 (ja) |
| JP (1) | JP2000030481A (ja) |
| KR (1) | KR100304775B1 (ja) |
| CN (1) | CN1199187C (ja) |
| TW (1) | TW436797B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003016777A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
| FR2874734A1 (fr) * | 2004-08-26 | 2006-03-03 | St Microelectronics Sa | Procede de lecture de cellules memoire programmables et effacables electriquement, a precharge anticipee de lignes de bit |
| JP4727273B2 (ja) * | 2005-03-31 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020390A (ja) * | 1983-07-14 | 1985-02-01 | Nec Corp | 半導体メモリ |
| US4638459A (en) * | 1985-01-31 | 1987-01-20 | Standard Microsystems Corp. | Virtual ground read only memory |
| US4811301A (en) * | 1987-04-28 | 1989-03-07 | Texas Instruments Incorporated | Low-power, noise-resistant read-only memory |
| JP2795074B2 (ja) * | 1992-07-16 | 1998-09-10 | 日本電気株式会社 | ダイナミックｒａｍ |
| JPH06295588A (ja) * | 1993-04-08 | 1994-10-21 | Nippon Steel Corp | メモリ回路 |
| US5621697A (en) * | 1995-06-23 | 1997-04-15 | Macronix International Co., Ltd. | High density integrated circuit with bank select structure |
| JP3153447B2 (ja) * | 1995-09-08 | 2001-04-09 | シャープ株式会社 | 半導体記憶装置 |
| JP2996168B2 (ja) * | 1996-02-23 | 1999-12-27 | 日本電気株式会社 | 半導体メモリ集積回路装置 |
| JPH09265791A (ja) * | 1996-03-28 | 1997-10-07 | Nec Corp | 半導体記憶装置 |
-
1998
- 1998-07-13 JP JP10197106A patent/JP2000030481A/ja active Pending
-
1999
- 1999-07-12 TW TW088111767A patent/TW436797B/zh not_active IP Right Cessation
- 1999-07-13 US US09/352,349 patent/US6172922B1/en not_active Expired - Fee Related
- 1999-07-13 CN CNB991095952A patent/CN1199187C/zh not_active Expired - Fee Related
- 1999-07-13 KR KR1019990028136A patent/KR100304775B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1241783A (zh) | 2000-01-19 |
| KR100304775B1 (ko) | 2001-11-01 |
| KR20000011662A (ko) | 2000-02-25 |
| US6172922B1 (en) | 2001-01-09 |
| TW436797B (en) | 2001-05-28 |
| CN1199187C (zh) | 2005-04-27 |
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Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
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