KR100304775B1 - 반도체 기억 장치 - Google Patents

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Abstract

반도체 장치에 있어서, 메모리 셀 어레이(108)와 이 메모리 셀 어레이 근방에 배치된 GND 셀렉터 회로(107)는 금속 배선으로 접속되어 있고, GND 셀렉터 회로(107)는 1라인의 금속 배선에 대하여 1개의 트랜지스터가 접속되어 있고, GND 셀렉터 회로(107) 내의 GND 셀렉트용의 트랜지스터는 프리차지 셀렉트용 트랜지스터와 공용되며, 메모리 셀 어레이(108)와 이 메모리 셀 어레이 근방에 배치된 Y 셀렉터 회로(110)는 디지트선으로 접속되어 있고, Y 셀렉터 회로(110)는 1라인의 디지트선에 대하여 1개의 디지트선 선택용 트랜지스터가 접속되어 있고, 이 디지트선택용 트랜지스터는 프리차지 셀렉트용 트랜지스터와 공용된다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 플랫(flat)형 메모리 셀을 이용한 반도체 기억 장치의 메모리 셀의 선택 및 버스 프리차지 방법에 관한 것이다.
도 1은 종래의 플랫형 메모리 셀을 이용한 반도체 기억 장치의 메모리 셀 어레이와 그 주변 회로의 회로도이다. 이 회로는, 도시한 바와 같이 메모리 셀 어레이(108), 센스 앰프(센스 증폭기 : 111)(블럭은 후에 도시), Y 셀렉터 회로(110), GND 셀렉터 회로(107), 프리차지 회로(105 및 112)(블럭은 후에 도시), 및 프리차지 셀렉터 회로(106 및 109)로 구성되어 있다.
다음에 종래의 메모리 셀 선택 시의 동작을 간단히 설명하면, 먼저 워드선, 뱅크 셀렉트선을 선택하고, Y 셀렉터 회로(110)에 의해 디지트선 DGO를 선택하고,GND 셀렉터 회로(107)에 의해 GND선 VGO를 선택한다. 이 때의 센스 앰프(111)로부터 GND선 GND로의 전류를 전류 경로 IL1으로 나타낸다. 이 시점에서 선택된 메모리 셀 C0가 결정되지만, 이 선택 메모리 셀 C0가 OFF 비트(전류를 흘리지 않는 메모리 셀)인 경우에는 센스 앰프(111)에서 GND선 GND를 향하여 전류가 흐르지 않는다. 그러나, 메모리 셀 C0에 인접하는 메모리 셀 C1, C2, C3, …, Cn이 ON 비트(전류를 흘리는 메모리 셀)인 경우에는 도시한 바와 같이 전류 경로 IL2 방향으로 전류가 흘러, 센스 앰프(111)의 동작을 방해한다.
이 현상을 억제하기 위해 프리차지 회로(105)를 이용하여, 프리차지 셀렉터 회로(106)에서, 선택된 데이타 버스선의 옆에 있는 GND선 VG1을 선택되어 있는 디지트선 DGO와 동일 레벨로 프리차지하여, 전류 경로 IL2로의 전류 경로를 차단하고 있다. 또한, 미소 전류를 센스 앰프(111)에서 판별하는 경우에는 도 1에 도시한 전류 경로 IL2의 전류량을 극력 억제해야 하기 때문에, GND선 VG1 외에 디지트선 DG1도 프리차지 회로(112) 및 프리차지 셀렉터 회로(109)에서 프리차지하는 경우가 있다.
상술한 종래의 플랫형 메모리 셀을 이용한 바도체 기억 장치에 있어서는, 프리차지 회로(105)는 필수적이며, Y 셀렉터 회로(110), GND 셀렉터 회로(107) 외에 프리차지 셀렉터 회로(106)가 필요하다. 또한, GND선 GND의 프리차지용 프리차지 회로(105) 및 프리차지 셀렉터 회로(106) 외에 디지트선 선택 프리차지용의 프리차지 회로(112) 및 프리차지 셀렉터 회로(109)가 필요하다.
본 발명의 목적은, Y 셀렉터 회로의 Y 셀렉터와 디지트선 선택 프리차지용 프리차지 셀렉터 회로의 프리차지 셀렉터의 2가지 역할을 1개의 트랜지스터로 실현하고, GND 셀렉터 회로의 GND 셀렉터와 GND선 프리차지용 프리차지 셀렉터 회로의 프리차지 셀렉터의 2가지 역할을 1개의 트랜지스터로 실현함으로써, 1라인의 디지트선 및 GND선에 접속되는 셀렉터 트랜지스터는 1개로 충족시켜, 메모리에 사용하는 소자수를 삭감하여, 레이아웃 면적의 증대를 억제 가능하게 하는데 있다.
본 발명에 따르면, 플랫형 메모리 셀을 이용한 메모리 셀 어레이와, 상기 메모리 셀 어레이에 접속된 센스 증폭기와, 상기 메모리 셀 어레이 근방에 배치되고 상기 메모리 셀 어레이에 접속된 GND 셀렉터 회로와, 프리차지 회로와, 상기 GND 셀렉터 회로와 상기 프리차지 회로에 접속된 프리차지 셀렉터 회로를 갖는 반도체 기억 장치에 있어서, 상기 메모리 셀 어레이와 상기 GND 셀렉터 회로는 금속 배선으로 접속되어 있고, 상기 GND 셀렉터 회로의 셀렉터 각각으로서, 상기 금속 배선의 1라인의 금속선에 대하여 1개의 트랜지스터가 접속되어 있고, 상기 GND 셀렉터 회로의 GND 셀렉트용의 상기 트랜지스터는 상기 프리차지 셀렉터 회로의 프리차지 셀렉트용 트랜지스터와 공용되는 것을 특징으로 하는 반도체 기억 장치가 얻어진다.
또한 본발명에 따르면, 플랫형 메모리 셀을 이용한 메모리 셀 어레이와, 센스 증폭기와, 상기 센스 증폭기에 접속된 Y 셀렉터 회로와, 프리차지 회로와, 프리차지 셀렉터 회로를 갖는 반도체 기억 장치에 있어서, 상기 메모리 셀 어레이와 상기 Y 셀렉터 회로는 디지트선에 접속되어 있고, 상기 Y 셀렉터 회로의 셀렉터 각각으로서, 상기 디지트선의 1라인의 디지트선에 대하여 1개의 트랜지스터가 접속되어 있고, 상기 Y 셀렉터 회로의 디지트선 선택용의 상기 트랜지스터는 상기 프리차지 셀렉터 회로의 프리차지선 선택용 트랜지스터와 공용되는 것을 특징으로 하는 반도체 기억 장치가 얻어진다.
또한 본 발명에 따르면, 플랫형 메모리 셀을 이용한 메모리 셀 어레이와, 상기 메모리 셀 어레이에 접속된 센스 증폭기와, 상기 메모리 셀 어레이 근방에 배치되고 상기 메모리 셀 어레이에 접속된 GND 셀렉터 회로와, 제1 프리차지 회로와, 상기 GND 셀렉터 회로와 상기 제1 프리차지 회로에 접속된 제1 프리차지 셀렉터 회로와, 상기 센스 증폭기에 접속된 Y 셀렉터 회로와, 제2 프리차지 회로와, 제2 프리차지 셀렉터 회로를 갖는 반도체 기억 장치에 있어서, 상기 메모리 셀 어레이와 상기 GND 셀렉터 회로는 금속 배선으로 접속되어 있고, 상기 GND 셀렉터 회로의 셀렉터 각각으로서, 상기 금속 배선의 1라인의 금속선에 대하여 1개의 트랜지스터가 접속되어 있고, 상기 GND 셀렉터 회로의 GND 셀렉트용의 상기 트랜지스터는 상기 프리차지 셀렉터 회로의 프리차지 셀렉트용 트랜지스터와 공용되며, 상기 메모리 셀 어레이와 상기 Y 셀렉터 회로는 디지트선에 접속되어 있고, 상기 Y 셀렉터 회로의 셀렉터 각각으로서, 상기 디지트선의 1라인의 디지트선에 대하여 1개의 트랜지스터가 접속되어 있고, 상기 Y 셀렉터 회로의 디지트선 선택용의 상기 트랜지스터는 상기 프리차지 셀렉터 회로의 프리차지선 선택용 트랜지스터와 공용되는 것을 특징으로 하는 반도체 기억 장치가 얻어진다.
도 1은 종래의 플랫형 메모리 셀을 이용한 반도체 기억 장치의 회로도.
도 2는 본 발명의 제1 실시예에 따른, 플랫형 메모리 셀을 이용한 반도체 기억 장치의 블럭도.
도 3은 도 2의 반도체 기억 장치의 동작 설명에 사용하는, 도 2의 반도체 기억 장치 일부의 상세 회로도.
도 4는 도 2의 반도체 기억 장치의 다른 동작의 설명에 사용하는, 도 3과 같은 도면.
도 5는 본 발명에 있어서의 셀렉터부의 회로 구성도.
도 6은 종래 셀렉터부의 회로 구성도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 어드레스 버퍼 회로
102 : Y 디코더
103 : X 디코더
104 : VG 디코더
105 : 프리차지 회로
106 : 프리차지 셀렉터 회로
107 : GND 셀렉터 회로
108 : 메모리 셀 어레이
109 : 프리차지 셀렉터 회로
110 : Y 셀렉터 회로
111 : 센스 앰프
112 : 프리차지 회로
113 : 출력 버퍼 회로
다음으로, 본 발명의 실시예에 관하여 도면을 참조하여 설명한다.
도 2는 본 발명의 제1 실시예의 구성을 나타내는 블럭도이다. 도면에 도시된 바와 같이, 본 실시예는 어드레스 입력 신호가 어드레스 버퍼 회로(101)에 입력되고, 각 어드레스 신호의 조합에 의해 각 디코더(102, 103, 104)의 논리가 결정되어 신호가 출력된다. Y 디코더(102)에서 결정된 신호는, 메모리 셀 어레이(108)의 선택 디지트선을 결정하기 위한 회로인 Y 셀렉터 회로(110) 및 선택 디지트선에 대해서 프리차지되는 인접 디지트선을 결정하는 프리차지 셀렉터 회로(109)에 입력되고, 선택 디지트선과 프리차지 디지트선이 결정된다.
VG 디코더(104)에서 결정된 신호는 선택 GND선을 결정하기 위한 GND 셀렉터 회로(107) 및 프리차지하는 GND선을 결정하는 프리차지 셀렉터 회로(106)에 입력된다. 또, X 디코더(103)에서 선택된 선택선(워드선, 뱅크 셀렉트선)은 전술한 Y 셀렉터 회로(110) 및 GND 셀렉터 회로(107)에서 선택된 디지트선 및 GND선 상의 메모리 셀부의 뱅크 셀렉터 트랜지스터 및 선택 셀의 게이트에 입력된다. 이상의 회로에 의해 선택된 전류 경로에 센스 앰프(111)로부터 전류를 흘려, 전류가 흐르는지 여부로 메모리 셀의 온,오프의 판정을 행한다. 센스 앰프(111)에서 판정한 데이타를 출력 버퍼 회로(113)로부터 외부로 출력한다. 또, 도 2의 200 내부에 있는 회로 및 메모리 셀은 N 채널 인핸스먼트(enhancement)형 MISFET(metal insulator semiconductor field effect transistor)이다. 이상이 반도체 기억 장치의 전체 판독 동작이다.
플랫형 메모리 셀을 이용한 반도체 기억 장치의 회로 구성은, 도 3에 도시한바와 같이, 뱅크 셀렉터를 갖는 메모리 셀(C0, C1, ..., Cn)과, Y 셀렉터 회로(110)와 워드선 W32 및 뱅크 셀렉트선 BS3, GND 셀렉터 회로(107)에 의해 선택된 경로를 흐르는 전류를 검지하여 메모리 셀의 온,오프의 판정을 행하는 센스 앰프 회로(111)와, 복수의 디지트선(DG0, DG1, ..., DGn) 중에서 선택 메모리 셀에 연결되는 디지트를 선택하기 위한 Y 셀렉터 회로(110)와, 복수의 GND선(VG0, VG1, ..., VGn) 중에서 선택 메모리 셀에 연결되는 GND선을 선택하기 위한 GND 셀렉터 회로(107)로 구성된다. 또, 짝수번째의 디지트선을 디지트선 DG2N, 홀수번째 디지트선을 디지트선 DG2N+1로 하여, 짝수번째의 디지트선 DG2N과 접속되는 Y 셀렉터 회로 중의 트랜지스터군을 트랜지스터 YS2N으로 하고, 홀수번째의 디지트선 DG2N+1과 접속되는 Y 셀렉터 회로중의 트랜지스터군을 트랜지스터 YS2N+1이라 하면, 짝수번째의 디지트선 DG2N은 트랜지스터 YS2N의 소스부에 접속되고, 또 홀수번째의 디지트선 DG2N+1은 트랜지스터 YS2N+1의 소스부에 접속된다.
트랜지스터 YS2N 중의 트랜지스터의 드레인부는 절점 SL2N에서 공통으로 접속되고, 또 트랜지스터 YS2N+1 중의 트랜지스터의 드레인부는 절점 SL2N+1에서 공통으로 접속된다. 또, Y 셀렉터 회로중의 절점 SL2N 및 절점 SL2N+1과 센스 앰프와 프리자치 회로간에는 센스 앰프/프리차지 전환 트랜지스터가 배치되어, 짝수번째의 디지트선 DG2N중의 디지트선이 선택 메모리 셀에 연결되는 경우는 센스 앰프와 절점 SL2N이 접속되고, 그 때 절점 SL2N+1은 프리차지 회로와 접속된다. 반대로 홀수번째의 디지트선 DG2N+1이 선택 메모리 셀에 연결되는 경우는 절점 SL2N+1이 센스 앰프와 접속되고, 절점 SL2N은 프리차지 회로와 접속된다.
GND 셀렉터 회로도 마찬가지로 짝수번째의 GND선을 GND선 VG2N으로 하고, 홀수번째의 GND선을 GND선 VG2N+1로 하며, GND선 VG2N과 접속되는 GND 셀렉터회로 중의 트랜지스터군을 트랜지스터 GS2N으로 하며, GND선 VG2N+1과 접속되는 GND 셀렉터 회로중의 트랜지스터군을 트랜지스터 GS2N+1로 하면, GND선 VG2N은 트랜지스터 GS2N의 드레인에서 접속되고, VG2N+1은 트랜지스터 GS2N+1의 드레인에 접속된다.
트랜지스터 GS2N 중의 트랜지스터의 소스부는 절점 GL2N에서 공통으로 접속되고, 또 트랜지스터 GS2N+1중의 트랜지스터의 소스부는 절점 GL2N+1에서 공통으로 접속되어 있다. 또, GND 셀렉터 회로중의 절점 GL2N 및 절점 GL2N+1과 GND와 프리차지 회로간에는 GND/프리차지 전환 트랜지스터가 배치되어, VG2N중의 GND선이 선택 메모리 셀에 연결되는 경우는 GND와 절점 CL2N이 접속되고, 그 때, 절점 GL2N+1은 프리차지 회로와 접속된다. 반대로, 트랜지스터 VG2N+1중의 GND선이 선택 메모리 셀에 연결되는 경우는 절점 GL2N+1이 GND선과 접속되고, 절점 GL2N은 프리차지 회로와 접속된다. 이와 같이, Y 셀렉터와 프리차지 셀렉터, 및 GND선과 프리차지 셀렉터를 1개의 트랜지스터로 공용하도록 구성된다.
도 3을 이용하여 동작을 설명한다. 선택되는 메모리 셀을 메모리 셀 C4로 하면, 이 메모리 셀을 판독하는데는 뱅크 셀렉트선 BS1, BS3 및 워드선 W32를 선택한다. 디지트선 DG1을 선택하기 위해 Y 셀렉터 회로의 Y11 및 Y02를 선택한다. 또, GND선 VG1을 선택하기 위해 GND 셀렉터 회로내의 GND 셀렉트선 VG11 및 VG02를 선택한다. 메모리 셀 C4의 셀을 판독할 때 프리차지해야 할 디지트선 및 GND선은 디지트선 DG2, GND선 VG2이다. 여기에서 주목해야 할 점은, 프리차지해야 할 디지트선 및 GND선은 각각 데이타를 판독하기 위해 선택된 디지트선 DG1, GND선 VG1의 옆선이고, 데이타 선택용 디지트선, GND선을 홀수번째(2n+1)로 하면, 프리차지해야 할 디지트선 및 GND선이 짝수번째(2n)라는 것이다.
다음으로, 도 4를 이용하여 메모리 셀 C9를 선택하는 경우를 설명한다. 뱅크 셀렉트선 BS1, BS4 및 워드선 W32를 선택한다. 선택 디지트선 및 GND선은 DG2와 VG2이다. 메모리 셀 C9를 선택할 때 프리차지하는 디지트선 및 GND선은 디지트선 DG1, GND선 VG1이고, 메모리 셀 C4를 선택한 경우와 반대로 프리차지해야 할 디지트선, GND선도 홀수번째(2n+1)이 된다. 즉, 선택 디지트선이 짝수인 경우에는 프리차지해야 할 데이타 버스선은 홀수번째에 존재하고, 선택 데이타 버스선이 홀수인 경우에는 프리차지해야 할 디지트선은 짝수번째에 존재한다. GND선에 관해서도 마찬가지이고, 선택해야 할 GND선이 짝수인 경우는 프리차지하는 GND선은 홀수이고, 선택 GND선이 홀수인 경우에는 프리차지하는 GND선은 짝수번째에 존재한다. 즉, Y 셀렉터 회로내에서 센스 앰프에 접속되는 계통의 셀렉트 트랜지스터군과 프리차지 회로에 접속되는 트랜지스터군으로 분할하는 것이 가능하다. 나눠지는 쪽은 (2n)번째에 존재하는 트랜지스터 YS2N과 (2n+1)번째에 존재하는 트랜지스터 YS2N+1이다.
트랜지스터 YS2N이 Y 셀렉터 회로로서 이용되는 경우는 트랜지스터 YS2N+1이 프리차지 셀렉터 회로로서 작용하고, 트랜지스터 YS2N+1이 Y 셀렉터 회로로서 이용되는 경우는 트랜지스터 YS2N이 프리차지 셀렉터회로로서 작용한다. 즉, 1개의 트랜지스터 소자로 Y 셀렉터 트랜지스터와 프리차지 셀렉트 트랜지스터의 역할을 달성할 수 있다. GND 셀렉터 회로에 관해서도 마찬가지이다. 짝수번째에 존재하는 트랜지스터군을 트랜지스터 GS2N, 홀수번째에 존재하는 트랜지스터군을 트랜지스터 GS2N+1로 하면, 선택된 트랜지스터가 트랜지스터 GS2N인 경우는 트랜지스터 GS2N+1이 프리차지 셀렉터로서 작용하고, 트랜지스터 GS2N+1이 선택된 트랜지스터인 경우는 트랜지스터 GS2N이 프리차지 셀렉터로서 작용한다. 즉, GND 셀렉터 회로측도 1개의 트랜지스터로 GND 셀렉터와 프리차지 셀렉터의 역할을 달성할 수 있다.
본 실시예는, 선택 디지트선 및 GND선에 대해서, 인접 디지트선 및 인접 GND선의 프리차지를 행했지만, 인접 디지트선만의 프리차지, 또는 인접 GND선만의 프리차지에 괸해서도 동일한 효과가 얻어진다.
또, 예를 들면 워드선 방향으로 메모리 셀 1024 비트(디지트선= 256개, GND선=256개)를 배치한 경우의 Y 셀렉터, 프리차지 셀렉터, GND 셀렉터의 소자수를 비교한 경우의 일례를 표 1에 도시한다.
종래예 본 발명의 실시예
트랜지스터 수 트랜지스터 수
Y 셀렉터 Y1 셀렉터 16 -
Y0 셀렉터 256 256
PC 셀렉터 PC1 셀렉터 16 -
PC0 셀렉터 256 -
디지트/프리차지 전환 트랜지스터 디지트/프리차지 전환 트랜지스터 - 64
GND 셀렉터 GND1 셀렉터 16 -
GND2 셀렉터 256 256
PC 셀렉터 PC3 셀렉터 16 -
PC2 셀렉터 256 -
GND/프리차지 전환 트랜지스터 GND/프리차지 전환 트랜지스터 - 64
셀렉터 외부 전체수 1088 640
전체 셀렉터내의 전체 소자수로 비교한 경우에, 종래예에서는 1088개의 트랜지스터가 필요했지만, 본 발명에 의해 640개로 트랜지스터 수를 삭감할 수 있다. 본 발명을 이용한 경우의 셀렉터부의 회로 구성예를 도 5에 도시하고, 종래의 셀렉터 회로의 회로 구성예를 도 6에 도시한다.
이상 설명한 바와 같이, 본 발명은 Y 셀렉터와 디지트선 선택 프리차지용의 프리차지 셀렉터의 2개의 역할을 1개의 트랜지스터로 실현하고, GND 셀렉터와 GND선 프리차지용 프리차지 셀렉터의 2개의 역할을 1개의 트랜지스터로 실현함으로써, 1라인의 디지트선 및 GND선에 접속되는 셀렉트 트랜지스터는 1개로 충족되므로 메모리에 사용하는 소자수를 대폭 삭감할 수 있어, 레이 아웃 면적의 증대를 억제할 수 있다고 하는 효과가 있다.

Claims (6)

  1. 플랫형 메모리 셀을 이용한 메모리 셀 어레이와, 상기 메모리 셀 어레이에 접속된 센스 증폭기와, 상기 메모리 셀 어레이 근방에 배치되고 상기 메모리 셀 어레이에 접속된 GND 셀렉터 회로와, 프리차지 회로와, 상기 GND 셀렉터 회로와 상기 프리차지 회로에 접속된 프리차지 셀렉터 회로를 구비한 반도체 기억 장치에 있어서,
    상기 메모리 셀 어레이와 상기 GND 셀렉터 회로는 금속 배선으로 접속되고, 상기 GND 셀렉터 회로의 셀렉터의 각각으로서, 상기 금속 배선의 1라인의 금속선에 대하여 1개의 트랜지스터가 접속되며, 상기 GND 셀렉터 회로의 GND 셀렉트용의 상기 트랜지스터는 상기 프리차지 셀렉터 회로의 프리차지 셀렉트용 트랜지스터와 공용되는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 메모리 셀 어레이와 상기 GND 셀렉터 회로를 접속하는 뱅크 셀렉트선을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  3. 플랫형 메모리 셀을 이용한 메모리 셀 어레이와, 센스 증폭기와, 상기 센스 증폭기에 접속된 Y 셀렉터 회로와, 프리차지 회로와, 프리차지 셀렉터 회로를 구비한 반도체 기억 장치에 있어서,
    상기 메모리 셀 어레이와 상기 Y 셀렉터 회로는 디지트선에 접속되고, 상기Y 셀렉터 회로의 셀렉터의 각각으로서, 상기 디지트선의 1라인의 디지트선에 대하여 1개의 트랜지스터가 접속되며, 상기 Y 셀렉터 회로의 디지트선 선택용의 상기 트랜지스터는 상기 프리차지 셀렉터 회로의 프리차지선 선택용 트랜지스터와 공용되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 메모리 셀 어레이와 상기 Y 셀렉터 회로를 접속하는 뱅크 셀렉트선을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 플랫형 메모리 셀을 이용한 메모리 셀 어레이와, 상기 메모리 셀 어레이에 접속된 센스 증폭기와, 상기 메모리 셀 어레이 근방에 배치되고 상기 메모리 셀 어레이에 접속된 GND 셀렉터 회로와, 제1 프리차지 회로와, 상기 GND 셀렉터 회로와 상기 제1 프리차지 회로에 접속된 제1 프리차지 셀렉터 회로와, 상기 센스 증폭기에 접속된 Y 셀렉터 회로와, 제2 프리차지 회로와, 제2 프리차지 셀렉터 회로를 구비한 반도체 기억 장치에 있어서,
    상기 메모리 셀 어레이와 상기 GND 셀렉터 회로는 금속 배선으로 접속되고, 상기 GND 셀렉터 회로의 셀렉터의 각각으로서, 상기 금속 배선의 1라인의 금속선에 대하여 1개의 트랜지스터가 접속되며, 상기 GND 셀렉터 회로의 GND 셀렉트용의 상기 트랜지스터는 상기 프리차지 셀렉터 회로의 프리차지 셀렉트용 트랜지스터와 공용되며,
    상기 메모리 셀 어레이와 상기 Y 셀렉터 회로는 디지트선에 접속되고, 상기Y 셀렉터 회로의 셀렉터의 각각으로서, 상기 디지트선의 1라인의 디지트선에 대하여 1개의 트랜지스터가 접속되며, 상기 Y 셀렉터 회로의 디지트선 선택용의 상기 트랜지스터는 상기 프리차지 셀렉터 회로의 프리차지선 선택용 트랜지스터와 공용되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 메모리 셀 어레이와 상기 GND 셀렉터 회로를 접속하는 뱅크 셀렉트선과, 상기 메모리 셀 어레이와 상기 Y 셀렉터 회로를 접속하는 다른 뱅크 셀렉트선을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
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