KR100301802B1 - 반도체메모리장치 - Google Patents

Abstract

본 발명은 m개의 워드라인들로 이루어진 제 1, 제 2 워드라인군(群), 일비트라인 및 상기 일비트라인과 인접한 다른 비트라인 사이에서 시리얼하게 연결되는 m-1개의 메모리 셀들, 상기 일비트라인 및 상기 일비트라인에 대응하는 비트바라인 사이에 형성된 제 1 센싱앰프 어레이부, 상기 다른 비트라인 및 상기 다른 비트라인에 대응하는 비트바라인 사이에 형성되는 제 2 센싱앰프 어레이부를 포함하여 구성되어 레이아웃을 효율적으로 이용하여 집적도를 개선시키고 동시에 다수의 워드라인을 액티브시켜 데이터의 센싱속도를 향상시키는데 적당한 반도체 메모리장치에 관한 것이다.

Description

반도체 메모리장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체장치에 관한 것으로 특히, 레이아웃을 개선시켜 셀의 집적도를 향상시키는데 적당한 반도체 메모리장치에 관한 것이다.

도 1은 통상의 반도체 메모리장치의 구성도이다.

반도체 메모리장치는 크게 복수개의 워드라인(W/L₀~W/L_N)들과, 워드라인들과 교차하는 방향의 비트라인(B/L₀~B/L_N)들과, 비트라인과 워드라인의 교차점에 형성된 메모리 셀(11)들과, 메모리 셀(11)의 데이터를 센싱하는 센싱앰프 어레이부(12)들로 구성된다.

여기서, 비트라인(B/L₀~B/L_N)은 각각 비트바라인()을 갖는다.

도 1에 도시된 바와 같이, 홀수번째 워드라인(W/L₀,W/L₂,W/L₄,…W/L_N-1)과 비트라인(B/L₀~B/L_N)과의 교차점에 메모리 셀(11)이 형성되고, 짝수번째 워드라인(W/L₁,W/L₃,W/L₅,…W/L_N)과 비트바라인()의 교차점에 각각 메모리 셀(11)이 형성된다.

센싱앰프 어레이부(12)는 복수개의 센싱앰프(S/A)들로 구성되며 각 비트라인과 비트바라인 사이에 형성된다.

그리고 선택신호(SEL0~SELn)에 의해 하나의 센싱앰프가 선택되어 해당 비트라인과 비트바라인을 통해 전달되는 데이터를 래치(latch)한다.

여기서, 미설명부호 "ISL"은 액티브된 비트라인과 해당 센싱앰프를 연결시켜 주기 위한 스위칭 트랜지스터를 액티브시키기 위한 동작신호이다.

그러나 도 1과 같이 구성된 메모리 셀을 갖는 반도체 메모리장치는 서로 다른 워드라인에 연결된 데이터를 동시에 리드(READ)또는 라이트(WRITE)할 수가 없다.

즉, 도 2에 도시된 바와 같이, 워드라인이 동시에 액티브되지 못하고 하나씩 순차적으로 액티브되어 데이터를 센싱하는 속도가 매우 느려지게 된다.

또한, 메모리 셀이 차지하는 면적이 증가하여 집적도 측면에서 불리하다.

따라서, 면적을 감소시키고 집적도를 향상시키기 위한 방안으로 제시된 것이 낸드타입 시리얼 셀(NAND TYPE SERIAL CELL)이다.

도 3은 종래기술에 따른 반도체 메모리장치의 구성도로써, 전술한 낸드타입 시리얼 셀을 보여준다.

도 3에 도시한 바와 같이, 종래 반도체 메모리장치는 복수개의 워드라인을 몇 개의 군(群)으로 분할하고 해당 워드라인에 연결된 메모리 셀 데이터는 비트라인 또는 비트바라인을 공유하도록 되어 있다.

도 3은 종래 반도체 메모리장치의 일예를 도시한 것으로써, 4개의 워드라인(W/L₀,W/L₁,W/L₂,W/L₃)에 각각 연결된 4개의 메모리 셀은 비트라인(B/L₀)을 공유한다.

마찬가지고 4개의 워드라인(W/L₄,W/L₅,W/L₆,W/L₇)에 각각 연결된 또다른 4개의 메모리 셀은 비트바라인()을 공유한다.

이와 같은 종래 반도체 메모리장치는 통상의 메모리 셀에 비해 집적도가 크게 향상되며 비트라인단 연결되는 메모리 셀의 수가 1/N로 감소하므로 더 많은 메모리 셀을 구성할 수가 있으므로 레이아웃측면에서 많은 장점을 가진다.

도 4는 도 3의 반도체 메모리장치에 따른 워드라인의 액티브타임을 도시한것으로써, 첫 번째 워드라인(W/L₀)이 액티브된 후, 소정의 딜레이타임을 갖고 순차적으로 두 번째 워드라인(W/L₁), 세 번째 워드라인(W/L₂), 그리고 네 번째 워드라인(W/L₃)이 액티브된다.

그리고 네 번째 워드라인(W/L₃)이 디스에이블되면 소정의 딜레이타임을 갖고 순차적으로 세 번째 워드라인(W/L₂), 두 번째 워드라인(W/L₁), 그리고 첫 번째 워드라인(W/L₀)이 디스에이블된다.

즉, 종래기술에 따른 반도체 메모리장치는 도 3에 도시된 바와 같이, 네 번째 워드라인(W/L₃)에 연결된 메모리 셀을 센싱하기 위해서는 제일먼저, 첫 번째 워드라인(W/L₀)을 액티브시켜 해당 메모리 셀의 데이터를 비트라인(B/L₀)을 통해 첫 번째 센싱앰프(S/A₀)에 저장한다. 이후, 비트라인(B/L₀)을 다시 프리챠지(Precharge)시킨다음, 두 번째 워드라인(W/L₁)을 액티브시켜 해당 메모리 셀의 데이터를 두 번째 센싱앰프(S/A₁)에 저장한다.

다시 비트라인(B/L₀)을 프리챠지 시킨 후, 세 번째 워드라인(W/L₂)을 액티브시켜 저장하여 해당 메모리 셀의 데이터를 세 번째 센싱앰프(S/A₂)에 저장한다. 마지막으로 비트라인(B/L₀)을 다시 프리챠지 시킨 후, 네 번째 워드라인(W/L₃)을 액티브시켜 해당 메모리 셀의 데이터를 네 번째 센싱앰프(S/A₃)에 저장한다.

이때 각 센싱앰프를 선택하는 선택신호(SEL₀~SEL₃)은 순차적으로 액티브되어 해당 메모리 셀의 데이터를 저장한 후, 원하는 메모리 셀의 데이터만 데이터라인을 통해 외부로 출력되고, 나머지는 다시 해당 메모리 셀에 저장된다.

여기서, 비트바라인()을 공유하는 메모리 셀의 데이터도 상술한 비트라인을 공유하는 메모리 셀의 데이터의 센싱동작과 동일하게 이루어진다.

그러나 상기와 같은 종래 반도체 메모리장치는 다음과 같은 문제점이 있었다.

비트라인 또는 비트바라인과 가장 멀리 떨어진 메모리 셀을 선택하기 위해서는 전단의 메모리 셀의 데이터가 모두 빠져나갈 때까지 기다려야 하기 때문에 센싱속도가 그만큼 느려진다.

본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로서, 집적도를 향상시킴과 동시에 센싱속도를 개선시키는데 적당한 반도체 메모리장치를 제공하는데 그 목적이 있다.

도 1은 일반적인 반도체 메모리장치의 구성도

도 2는 도 1에 따른 동작타이밍도

도 3은 종래 반도체 메모리장치의 구성도

도 4는 도 3에 따른 동작타이밍도

도 5는 본 발명의 반도체 메모리장치의 구성도

도 6a 내지 6b는 본 발명의 반도체 메모리장치에 따른 동작타이밍도

도면의 주요부분에 대한 부호의 설명

51a : 제 1 워드라인군 51b : 제 2 워드라인군

52a : 제 1 센싱앰프 어레이부 52b : 제 2 센싱앰프 어레이부

상기의 목적을 달성하기 위한 본 발명의 반도체 메모리장치는 m개의 워드라인들로 이루어진 제 1, 제 2 워드라인군(群), 일비트라인 및 상기 일비트라인과 인접한 다른 비트라인 사이에서 시리얼하게 연결되는 m-1개의 메모리 셀들, 상기 일비트라인 및 상기 일비트라인에 대응하는 비트바라인 사이에 형성된 제 1 센싱앰프어레이부, 상기 다른 비트라인 및 상기 다른 비트라인에 대응하는 비트바라인 사이에 형성되는 제 2 센싱앰프 어레이부를 포함하여 구성되는 것을 특징으로 한다.

이하, 본 발명의 반도체 메모리장치를 첨부된 도면을 참조하여 설명하기로 한다.

먼저, 본 발명의 반도체 메모리장치는 일비트라인에 가장 멀리 떨어진 메모리 셀의 데이터는 인접한 비트라인을 통해 데이터를 센싱함으로써, 데이터의 센싱속도를 향상시키기 위한 것이다.

도 5는 본 발명의 일실시예에 따른 반도체 메모리장치의 회로도이다.

도 5에 도시한 바와 같이, 본 발명의 일실시예에 따른 반도체 메모리장치는 복수개의 워드라인을 몇 개의 군(群)으로 분할하고, 현재의 비트라인과 다음 비트라인 사이에 시리얼(serial)하게 메모리 셀들을 구성한다.

그리고 현재의 비트바라인과 다음 비트바라인 사이에도 메모리 셀들을 구성한다.

예를들어, 첫 번째 워드라인(W/L₀)부터 네 번째 워드라인(W/L₃)까지를 제 1 워드라인군(群)(51a)으로하고, 다섯 번째 워드라인(W/L₄)에서부터 여덟 번째 워드라인(W/L₇)까지를 제 2 워드라인군(51b)으로하여 순차적으로 복수개의 워드라인들을 다수의 워드라인군으로 분할한다.

그리고 첫 번째 비트라인(B/L₀)과 두 번째 비트라인(B/L₁)사이에 4개의 스위칭 트랜지스터(M1,M2,M3,M4)를 구성하고, 각 스위칭 트랜지스터(M1,M2,M3,M4)들의게이트는 상기 제 1 워드라인군(51a)의 각 워드라인에 일대일 접속한다.

여기서, 스위칭 트랜지스터들 사이사이에 커패시터가 분기 접속되어 총 3개의 메모리 셀을 갖는다.

또한 첫 번째 비트바라인()과 두 번째 비트바라인()사이에도 4개의 스위칭 트랜지스터(M5,M6,M7,M8)를 구성하고, 각 스위칭 트랜지스터들의 게이트는 상기 제 2 워드라인군(51b)의 각 워드라인에 일대일 접속한다.

그리고 해당 비트라인과 비트바라인 사이에 즉, 첫 번째의 비트라인과 비트바라인 사이, 두 번째의 비트라인과 비트바라인 사이, 그리고 순차적으로 N번째의 비트라인과 비트바라인 사이에 제 1 센싱앰프 어레이부(52a)와 제 2 센싱앰프 어레이부(52b)를 각각 구성하고, 각 센싱앰프(S/A)는 선택신호에 의해 선택적으로 동작한다.

이와 같이, 구성된 본 발명의 반도체 메모리장치를 보다 상세히 설명하면 다음과 같다.

일예로 첫 번째 비트라인과 두 번째 비트라인 사이에 구성된 메모리 셀중 C3에 저장된 데이터를 센싱하고자 할 경우에는 종래기술에서는 첫 번째 워드라인(W/L₀)을 액티브시킨 후, C1에 저장된 데이터를 첫 번째 비트라인(B/L₀)을 제 1 센싱앰프 어레이부(52a)의 첫 번째 센싱앰프(S/A₀)에 래치시킨다.

이후, 상기 첫 번째 비트라인을 프리챠지 시킨 다음, 첫 번째 워드라인이 액티브상태에서 두 번째 워드라인(W/L₁)을 액티브시켜 C2에 저장된 데이터를 첫 번째비트라인을 통해 제 1 센싱앰프 어레이부(52a)의 두 번째 센싱앰프(S/A₁)에 래치시킨다.

그리고 첫 번째 워드라인 및 두 번째 워드라인이 액티브상태에서 세 번째 워드라인을 액티브시켜 C3에 저장된 데이터를 첫 번째 워드라인을 통해 제 1 센싱앰프 어레이부(52a)의 세 번째 센싱앰프(S/A₂)에 래치시킨다.

이와 같이, 종래에는 첫 번째 비트라인(B/L₀)으로부터 가장 멀리 위치한 C3의 데이터를 센싱하기 위해서는 C1,C2의 데이터를 순차적으로 센싱앰프에 저장시켜야 되므로 그 만큼 원하는 데이터를 센싱함에 있어서, 센싱속도가 느려지는 문제가 있었다.

하지만 본 발명은 도 5에서도 도시된 바와 같이, 첫 번째 비트라인(B/L₀)으로부터 가장 멀리 위치한 메모리 셀의 데이터는 상기 첫 번째 비트라인과 인접한 두 번째 비트라인(B/L₁)을 통해 센싱앰프로 전달한다.

따라서, 불필요하게 첫 번째, 두 번째 워드라인을 액티브시키지 않고, 네 번째 워드라인(W/L₃)만을 액티브시키면 된다.

또한, 동시에 C2에 저장된 데이터와 C3에 저장된 데이터를 센싱할 수도 있다.

즉, 첫 번째 워드라인(W/L₀)과 네 번째 워드라인(W/L₃)을 동시에 액티브시켜 C1에 저장된 데이터는 첫 번째 비트라인(B/L₀)을 통해 센싱앰프에 래치시키고, 동시에 C3에 저장된 데이터는 두 번째 비트라인(B/L₁)을 통해 센싱앰프에 인가한다.

이후, 두 번째 워드라인(W/L₁)을 액티브시켜 C2에 저장된 데이터를 첫 번째 비트라인(B/L₀)을 통해 센싱앰프에 인가한다.

이때, 다수의 워드라인이 동시에 액티브되더라도 C1,C2,C3에 저장된 데이터가 충돌되는 것은 발생하지 않는다.

이상과 같이, 제 1 워드라인군(51a)에서 동시에 다수의 워드라인을 액티브시킬 수가 있고, 제 1 워드라인군(51a)과 제 2 워드라인군(51b)에서 동시에 다수의 워드라인을 액티브시킬 수가 있다.

도면에 도시된 바와 같이, 제 2 워드라인군(51b)의 메모리 셀의 데이터는 첫 번째 비트바라인()과 두 번째 비트바라인()을 통해 센싱앰프로 전달된다.

센싱앰프로 전달되는 과정은 상기에서 상술한 것과 동일하다.

도 6은 본 발명에 따른 반도체 메모리장치의 동작타이밍도이다.

도 6a는 제 1 워드라인군(51a)과 제 2 워드라인군(51b)에서 동시에 1개 이상의 워드라인을 액티브시킬 경우를 나타내었고, 도 6b는 제 1 워드라인군(51a)에서 동시에 1개 이상의 워드라인을 액티브시킬 경우를 나타내었다.

이상 상술한 바와 같이, 본 발명의 반도체 메모리장치는 다음과 같은 효과가 있다.

레이아웃 측면에서도 효율적일 뿐만 아니라 시리얼하게 구성된 메모리셀을 두 개의 비트라인 또는 비트바라인을 통해 독립적으로 센싱하므로 센싱속도를 향상시킨다.

Claims (6)

1. m개의 워드라인을 하나의 군(群)으로 하여 이루어진 제 1, 제 2 워드라인군(群)과,

   상기 제 1, 제 2 워드라인군의 각 워드라인과 교차하는 방향으로 형성된 복수개의 비트라인들과,

   상기 일비트라인 및 상기 일비트라인과 다른 비트라인에 시리얼하게 연결되고 상기 제 1 워드라인군을 이루고 있는 m개의 각 워드 라인 및 상기 일비트라인과 대응되는 비트바리인과 상기 다른 비트라인에 대응되는 비트바라인에 시리얼하게 연결되고 상기 제 2 워드라인군을 이루고 있는 m개의 각 워드라인에 각각 연결되는 m-1개의 메모리 셀들,

   상기 일비트라인 및 상기 일비트라인에 대응하는 비트바라인에 연결되는 제 1 센싱앰프 어레이부,

   상기 다른 비트라인 및 상기 다른 비트라인에 대응하는 비트바라인에 연결되는 제 2 센싱앰프 어레이부를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리장치.
2. 제 1 항에 있어서,

   상기 메모리 셀은 하나의 워드라인군을 이루고 있는 m개의 워드라인에 각각 게이트가 연결되어 시리얼하게 형성되는 m개의 스위칭 트랜지스터와,

   상기 시리얼하게 형성된 m개의 스위칭 트랜지스터의 사이사이에서 각각 분기 접속되는 커패시터로 이루어지는 것을 특징으로 하는 반도체 메모리장치.
3. 제 1 항에 있어서,

   상기 m-1개의 메모리 셀 트랜지스터중 최소한 상기 일비트라인에 근접한 메모리 셀은 상기 일비트라인을 통해 데이터센싱이 이루어지고, 상기 다른 비트라인에 근접한 메모리 셀은 상기 다른 비트라인을 통해 데이터센싱이 이루어지는 것을 특징으로 하는 반도체 메모리장치.
4. 제 1 항에 있어서,

   상기 비트라인이 액티브되면 상기 제 1 센싱앰프 어레이부가 동작하고, 상기 다른 비트라인이 액티브되면 상기 제 2 센싱앰프 어레이부가 동작하는 것을 특징으로 하는 반도체 메모리장치.
5. 제 3 항에 있어서,

   상기 데이터센싱은 동시에 이루어지거나 또는 개별적으로 이루어지는 것을 특징으로 하는 반도체 메모리장치.
6. 제 5 항에 있어서,

   상기 데이터센싱이 동시에 이루어질 경우, 상기 m개의 워드라인중 최소한 첫번째 워드라인과 마지막 워드라인은 동시에 액티브되는 것을 포함하는 것을 특징으로 하는 반도체 메모리장치.