KR100702767B1 - 반도체 메모리 장치의 고속 동작을 위한 로컬 데이터 버스프리차지 회로 - Google Patents

반도체 메모리 장치의 고속 동작을 위한 로컬 데이터 버스프리차지 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 고속 동작을 위한 로컬 데이터 버스 프리차지 회로에 관한 것으로서, 로컬 데이터 버스의 양단부에 서로 구성이 같은 제 1 , 2 로컬 데이터 버스 프리차지부를 구성하고, 다수의 메모리 블럭을 포함하는 매트릭스 형태로 배열된 매트마다 프리차지 신호와 비트라인 이퀄라이징 신호에 응답하여 구동하는 제 3 로컬 데이터 버스 프리차지부를 구성함으로써, 로컬 데이터 버스를 신속히 프리차지 하여 반도체 메모리 소자의 동작 속도를 향상시키고, 고속 반도체 메모리 소자의 높은 주파수 영역에서 안정적인 동작을 할 수 있는 반도체 메모리 장치의 고속 동작을 위한 로컬 데이터 버스 프리차지 회로를 개시한다.
DRAM, 로컬 데이터 라인, 프리차지

Description

반도체 메모리 장치의 고속 동작을 위한 로컬 데이터 버스 프리차지 회로{Local databus precharge circuit for high speed operation of semiconductor memory device}
도 1은 일반적인 반도체 메모리 소자의 구성도이다.
도 2는 본 발명에 따른 반도체 메모리 소자의 상세 구성도이다.
도 3은 도 2의 제 1, 2 로컬 데이터 버스 프리차지부의 회로도이다.
도 4는 도 2의 제 3 로컬 데이터 버스 프리차지부의 회로도이다.
도 5는 도 2의 세그먼트 입출력라인 프리차지부의 회로도이다.
<도면의 주요 부분에 대한 설명>
100 : 메모리 셀
200 : 쓰기 드라이버 및 데이터 버스 센스 앰프
310 : 제 1 로컬 데이터 버스 프리차지부
320 : 제 2 로컬 데이터 버스 프리차지부
400 : 제 3 로컬 데이터 버스 프리차지부
500 : 세그먼트 입출력라인 프리차지부
본 발명은 반도체 메모리 장치의 로컬 데이터 버스 프리차지 회로에 관한 것으로서, 특히 읽기 또는 쓰기 동작 종료 후에 로컬 데이터 버스(local data bus: 이하 'LIO, /LIO')를 신속히 프리차지함으로써, 동작 속도를 향상시킨 반도체 메모리 장치의 고속 동작을 위한 로컬 데이터 버스 프리차지 회로에 관한 것이다.
일반적으로, 시스템의 성능이 향상됨에 따라서 이를 만족시키기 위하여 DRAM의 동작 속도 또한 빨라지고 있는 추세에서, 높은 주파수의 클럭에 동기되어 메모리가 동작하기 위해서는 그 속도에 맞추어 컬럼 동작 또한 고속화되어야 한다. 컬럼 동작이 고속화되기 위해서는 메모리 셀 어레이에서 컬럼 디코더의 출력 신호 및 로컬 데이터 버스의 고속 동작이 선행되어야 한다.
반도체 메모리 소자의 메모리 셀 어레이는 메모리 셀과 비트라인 센스 앰프를 포함하는 다수의 셀 블럭으로 구성된다. 셀 블럭의 로우 디코더와 컬럼 디코더에 의해 각각 셀 블럭의 워드라인과 비트라인이 선택되며, 선택된 셀 블럭의 비트라인은 세그먼트 입출력라인(Segment: 이하 'SIO, /SIO')에 연결된다. 또한 세그먼트 입출력라인(SIO, /SIO)은 로컬 데이터 버스(LIO, /LIO)를 통하여 쓰기 드라이버 및 데이터 버스 센스 앰프연결되어 입출력되는 데이터를 전달된다.
본 발명은 로컬 데이터 버스의 양단부에 서로 구성이 같은 제 1 , 2 로컬 데이터 버스 프리차지부를 구성하고 다수의 메모리 블럭을 포함하는 매트릭스 형태로 배열된 매트마다 로컬 데이터 버스와 연결되고 프리차지 신호와 비트라인 이퀄라이징 신호에 응답하여 구동하는 제 3 로컬 데이터 버스 프리차지부를 구비하여 로컬 데이터 버스를 신속히 프리차지함으로써, 동작 속도를 향상시킨 반도체 메모리 장치의 로컬 데이터 버스 프리차지 회로를 개시하는 데 있다.
본 발명에 따른 반도체 메모리 장치의 로컬 데이터 버스 프리차지 회로는 로컬 데이터 버스라인의 양단부에 연결되고 프리차지 신호에 응답하여 상기 로컬 데이터 버스라인을 프리차지하는 제 1 및 제 2 프리차지부 및 상기 로컬 데이터 버스라인의 중단부에 연결되고 다수의 메모리 셀 블럭의 인에이블 신호에 응답하여 상기 로컬 데이터 버스라인을 프리차지하는 제 3 프리차지부를 포함한다.
상기 제 3 프리차지부는 상기 셀 블럭의 인에이블 신호와 상기 프리차지 신호를 논리 조합하는 논리부 및 상기 논리부의 신호를 반전 및 지연시켜 출력하는 지연부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하 도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 반도체 메모리 소자의 뱅크 구성도이다.
도 1을 참조하면, 반도체 메모리 소자의 뱅크(bank)는 다수의 매트(제 1 매트 내지 제 n 매트)를 포함하여 구성되어 있고, 다수의 매트(제 1 매트 내지 제 n 매트)는 다수의 메모리 블럭(블럭0 내지 블럭n)을 포함하여 구성되어 있다. 이때 같은 라인 상에 있는 블럭들 예를 들어, 다수의 매트(제 1 매트 내지 제 n 매트)의 '블럭0' 들은 같은 로컬 데이터 버스(LIO, /LIO)를 통하여 데이터가 입출력된다. 로컬 데이터 버스(LIO, /LIO)의 양단부에 제 1 로컬 데이터 버스 프리차지부(10)와 제 2 로컬 데이터 버스 프리차지부(20)가 각각 연결된다. 제 3 로컬 데이터 버스부(30)는 각 매트에 하나씩 연결되어 매트 내의 다수의 블럭과 연결된 로컬 데이터 버스(LIO, /LIO)에 연결된다.
도 2는 도 1의 블럭과 로컬 데이터 버스 라인 및 그 프리차지 회로의 연결 구조를 나타내는 상세 구성도이다.
도 2는 하나의 블럭을 상세하게 나타내었지만, 다른 다수의 블럭도 도 2와 같이 구성됨이 바람직하다.
도 2를 참조하면, 메모리 셀 블럭(100)은 다수의 메모리 셀 어레이(Cell)와 메모리 셀에 연결되어 메모리 셀 어레이의 워드 라인과 비트 라인을 선택하는 로우 디코더와 컬럼 디코더와 메모리 셀의 비트 라인에 실린 정보를 센싱하기 위한 비트라인 센싱 앰프(BLSA)와 비트 라인 센싱 앰프와 로컬 데이터 버스 라인을 연결하는 세그먼트 입출력라인(SIO, /SIO)과 세그먼트 입출력라인(SIO, /SIO)을 일정 전위로 프리차지 하기 위한 다수의 세그먼트 입출력라인 프리차지부(500)와 다수의 세그먼트 입출력라인(SIO, /SIO)을 포함한다.
다수의 세그먼트 입출력라인(SIO, /SIO)은 하나의 데이터 버스 라인으로 묶는 로컬 데이터 버스 라인(LIO, /LIO)과 연결되고, 로컬 데이터 버스 라인(LIO, /LIO)은 양단부에 배치된 제 1, 2 로컬 데이터 버스 라인 프리차지부(310 및 320) 및 로컬 데이터 버스 라인(LIO, /LIO)의 중단부에 연결되는 제 3 로컬 데이터 버스 라인(LIO, /LIO) 프리차지부(400)와 연결된다. 또한, 로컬 데이터 버스 라인(LIO, /LIO)은 쓰기 드라이버 및 데이터 버스 센스 앰프(200)에 연결된다.
도 3은 도 2의 제 1 로컬 데이터 버스 라인 프리차지부의 회로도이다.
도 3을 참조하면, 로컬 데이터 버스 라인 프리차지부는 다수의 PMOS 트랜지스터(PM11 내지 PM13)를 포함한다. 제 1 PMOS 트랜지스터(PM11)는 코어 전압(Vcore)과 노드(N1) 사이에 연결되고 노드(N3)가 게이트에 연결된다. 제 2 PMOS 트랜지스터(PM12)는 노드(N1)와 노드(N2) 사이에 연결되고 노드(N3)가 게이트에 연결된다. 제 3 PMOS 트랜지스터(PM13)는 코어 전압(Vcore)과 노드(N2) 사이에 연결되고 노드(N3)가 게이트에 연결된다. 노드(N1)와 노드(N2)는 각각 로컬 데이터 버스 라인(LIO, /LIO)에 연결된다.
제 1 로컬 데이터 버스 라인 프리차지부와 제 2 로컬 데이터 버스 라인 프리차지부의 상세 회로는 서로 동일하므로, 제 2 로컬 데이터 버스 라인 프리차지부의 상세한 설명은 생략하기로 한다.
도 4는 도 2의 제 3 로컬 데이터 버스 라인 프리차지부의 회로도이다.
도 4를 참조하면, 제 3 로컬 데이터 버스 라인 프리차지부는 비트라인 이퀄라이징 신호(bleq)와 로컬 데이터 버스 라인 프리차지 신호(liopcg)를 논리 조합하는 낸드 게이트(ND)와 낸드 게이트(ND)에서 생성되는 출력 신호를 반전시켜 출력하는 인버터(IV)를 포함한다.
상술한 제 3 로컬 데이터 버스 라인 프리차지부는 도 3의 메모리 셀 어레이당 하나씩 인접한 로컬 데이터 버스 라인(LIO, /LIO)에 연결된다.
도 5는 도 2의 세그먼트 입출력라인 프리차지부의 회로도이다.
도 5를 참조하면, 세그먼트 입출력라인 프리차지부는 다수의 NMOS 트랜지스터(NM1 및 NM2) 와 다수의 PMOS 트랜지스터(P21 및 P22)를 포함한다. 제 1 NMOS 트랜지스터(NM1)는 제 1 노드(N11)와 제 4 노드(N14) 사이에 연결되어 게이트에 블럭 셀렉션 인에이블 신호(bs_io)가 인가된다. 제 2 NMOS 트랜지스터(NM2)는 제 2 노드(N12)와 제 5 노드(N15) 사이에 연결되어 게이트에 블럭 셀렉션 인에이블 신호(bs_io)가 인가된다. 제 1 PMOS 트랜지스터(P21)는 제 1 노드(N11)와 제 2 노드(N12) 사이에 연결되어 게이트에 블럭 셀렉션 인에이블 신호(bs_io)가 인가된다. 제 2 PMOS 트랜지스터(P22)는 제 4 노드(N14)와 제 5 노드(N15) 사이에 연결되어 게이트에 세그먼트 입출력라인 프리차지 신호(siopcg)가 인가된다.
도 2 내지 도 5를 참조하여 본 발명에 따른 반도체 메모리 소자의 로컬 데이터 버스 라인 프리차지부를 갖는 반도체 메모리 소자의 동작을 상세히 설명하면 다음과 같다.
로컬 데이터 버스 라인 프리차지 동작은 반도체 메모리 소자의 연속적은 컬럼(column) 동작이 수행될 때 특히, 읽기 동작을 위해서 일정 전압(Vdd) 레벨로 프리차지 되어야 한다.
먼저, 로컬 데이터 버스 라인(LIO, /LIO)의 양단부에 연결되어 있는 제 1 , 2 로컬 데이터 프리차지부(310 및 320)에 로컬 데이터 버스 라인 프리차지 신호(liopcg)가 인가된다. 로우 레벨을 갖는 로컬 데이터 버스 라인 프리차지 신호(liopcg)에 응답하여 제 1 PMOS 트랜지스터(PM11)와 제 3 PMOS 트랜지스터(PM13)가 턴온된다. 따라서, 노드(N1)와 노드(N2)에 코어 전압(Vcore)이 연결된다. 또한, 제 2 PMOS 트랜지스터(PM12)에 로컬 데이터 버스 라인 프리차지 신호(liopcg)가 인가되어 제 2 PMOS 트랜지스터(PM12)가 턴온된다. 따라서, 노드(N1)와 노드(N2)가 연결된다. 노드(N1)와 노드(N2)는 로컬 데이터 버스 라인(LIO, /LIO)에 각각 연결되어 로컬 데이터 버스 라인(LIO, /LIO)을 일정 전압 레벨로 프리차지시킨다.
비트라인 이퀄라이징 신호(bleq)와 로컬 데이터 버스 라인 프리차지 신호(liopcg)가 제 3 로컬 데이터 버스 라인 프리차지부(400)에 인가된다. 비트라인 이퀄라이징 신호(bleq)는 반도체 메모리 소자의 로우 액티브 동작시 생성되는 신호로 반도체 메모리 소자의 블럭을 인에이블했다는 신호이다. 하이 레벨의 비트라인 이퀄라이징 신호(bleq)와 하이 레벨의 로컬 데이터 버스 라인 프리차지 신호(liopcg)는 낸드 게이트(ND)에 의하여 로우 레벨의 조합신호로 출력되고, 로우 레벨의 조합신호는 인버터(IV)에 의하여 하이 레벨의 출력신호가 된다. 하이 레벨의 로컬 데이터 버스 라인 프리차지 신호(liopcg)는 도 3의 로컬 데이터 버스 라인 프리차지 신 호(liopcg)의 반전된 신호이다. 인버터(IV)는 제 1 , 2 로컬 데이터 버스라인 프리차지부(310 및 320)와 제 3 로컬 데이터 버스라인 프리차지부(400)의 배치되는 위치에 따라 발생할 수 있는 지연시간을 고려하여 추가적으로 설계할 수 있다.
세그먼트 입출력 라인 프리차지부(500)에 하이 레벨의 블럭 셀렉션 인에이블 신호(bs_io)와 로우 레벨의 세그먼트 입출력 라인 프리차지 신호(siopcg) 및 로우 레벨의 로컬 데이터 버스 라인 프리차지 신호(liopcg)가 인가된다. 따라서, 제 1 내지 제 2 NMOS 트랜지스터(NM1 내지 NM2)가 턴온되어 로컬 데이터 버스 라인(LIO, /LIO)과 세그먼트 입출력 라인(SIO, /SIO)이 각각 연결되어 로컬 데이터 버스 라인(LIO, /LIO)의 전위에 의해 세그먼트 입출력 라인(SIO, /SIO)이 일정 전위로 프리차지된다. 또한 로우 레벨의 세그먼트 입출력 라인 프리차지 신호(siopcg)에 의해 제 2 PMOS 트랜지스터(P22)가 턴온되어 제 4 노드(N14)와 제 5 노드(N15)가 연결된다.
로컬 데이터 버스 라인(LIO, /LIO)의 양단부에서 제 1 및 제 2 로컬 데이터 버스라인 프리차지부가 연결되어 로컬 데이터 버스 라인(LIO, /LIO)을 프리차지 시키고, 로컬 데이터 버스 라인(LIO, /LIO)의 중단부에 비트라인 이퀄라이즈 신호를 이용한 다수의 제 3 로컬 데이터 버스 라인 프리차지부를 연결하여 로컬 데이터 버스 라인(LIO, /LIO)을 프리차지 시킴으로써, 빠른 시간에 로컬 데이터 버스 라인(LIO, /LIO)을 프리차지 시킬 수 있다. 이로 인하여 높은 주파수를 사용하는 반도체 메모리 소자의 고속 동작시 안정하게 동작할 수 있다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명에 따르면, 로컬 데이터 버스의 양단부에 서로 구성이 같은 제 1 , 2 로컬 데이터 버스 프리차지부를 구성하고 다수의 메모리 블럭을 포함하는 매트릭스 형태로 배열된 매트마다 비트라인 이퀄라이즈 신호와 프리차지 신호에 응답하여 구동하는 제 3 로컬 데이터 버스 프리차지부를 구비하여 로컬 데이터 버스을 신속히 프리차지 함으로서 반도체 메모리 소자의 동작 속도가 향상되고, 고속 반도체 메모리 소자의 높은 주파수 영역에서 안정적인 동작을 할 수 있다.

Claims (5)

  1. 다수의 메모리 셀 블럭과 상기 블럭을 연결하는 로컬 데이터 버스라인을 갖는 반도체 메모리 소자의 로컬 데이터 버스라인 프리차지 회로에 있어서,
    상기 로컬 데이터 버스라인의 양단부에 각각 연결되고 프리차지 신호에 응답하여 상기 로컬 데이터 버스라인을 프리차지 하는 제 1 및 제2 프리차지부; 및
    상기 로컬 데이터 버스라인의 중단부에 연결되고 다수의 메모리 셀 블럭의 인에이블 신호에 응답하여 상기 로컬 데이터 버스라인을 프리차지 하는 제 3 프리차지부를 포함하는 반도체 메모리 소자의 로컬 데이터 버스라인 프리차지 회로.
  2. 제 1 항에 있어서,
    상기 제 1 및 상기 제2 프리차지부 각각은 상기 프리차지 신호에 응답하여 상기 로컬 데이터 버스라인에 코어 전압을 인가하는 전압 공급부를 포함하는 반도체 메모리 소자의 로컬 데이터 버스라인 프리차지 회로.
  3. 제 1 항에 있어서,
    상기 제 3 프리차지부는 상기 다수의 셀 블럭의 수만큼 상기 로컬 데이터 버스라인의 중단부에 연결되는 반도체 메모리 소자의 로컬 데이터 버스라인 프리차지 회로.
  4. 제 1 항에 있어서,
    상기 제 3 프리차지부는 상기 셀 블럭의 인에이블 신호와 상기 프리차지 신호를 논리 조합하는 논리부; 및
    상기 논리부의 신호를 반전 및 지연시켜 출력하는 지연부를 포함하는 반도체 메모리 소자의 로컬 데이터 버스라인 프리차지 회로.
  5. 제 1 항에 있어서,
    상기 다수의 메모리 셀 블럭의 인에이블 신호는 상기 메모리 셀의 비트라인 이퀄라이징 신호인 반도체 메모리 소자의 로컬 데이터 버스라인 프리차지 회로.
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KR100911188B1 (ko) * 2007-05-10 2009-08-06 주식회사 하이닉스반도체 반도체 집적 회로

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