KR970063256A - 공유 데이터 라인 구조를 갖는 반도체 메모리 장치 - Google Patents

공유 데이터 라인 구조를 갖는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 고집적 반도체 메모리 장치의 데이터 라인 지연을 줄이기 위한 것으로, 여기서 개시되는 메모리 장치는 로우 어드레스 방향으로 나란히 배열되는 다수의 유니트 블럭들(5)에 대응되는 로컬 데이터 라인 쌍들(7)이 하나이 글로벌 데이터 라인 쌍(8a)을 통하여 감지 증폭기(3a)와 전기적으로 연결되는 공유 데이터 라인 구조를 가지며, 각 세그멘트(Seg#1,Seg#2,…)의 각 로컬 데이터 라인 쌍(7)에는 프리챠지 회로(300)가 하나씩 연결되고, 제2연결 회로들(200)과 프리챠지 회로들(300)은 상기 유니트 블럭들 (5) 사이에 각각 위치하되, 서로 상이한 위치들에 각각 배치된다. 이로써, 메모리 셀 어레이 영역이 두 영역으로 나누어져 있는 종래의 기술에 비해 제2데이터 라인 수 및 전류 증폭기 수가 절반으로 줄어들게 되고, 제1연결 회로에서 다이렉트 감지 증폭기가 없어도 제1데이터 라인 쌍의 데이터에 의해 비트 라인 쌍의 데이터가 영향을 받지 않으므로 인접한 유니트 블럭들 사이에서 제1연결 회로 및 전류 증폭기가 각각 차지하는 레이아웃 면적을 줄이 수 있게 된다.

Description

공유 데이터 라인 구조를 갖는 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 고유 데이터 라인 구조를 갖는 반도체 메모리 장치의 블럭도.

Claims (5)

  1. 다수의 메모리 셀 어레이 블럭들(BLKA#1~BLKB#n) 중 적어도 2개 이상의 상기 블럭들이 동시에 활성 상태로 되고, 상기 각 블럭은 소정의 크기의 다수의 세그멘트들(Seg#1,Seg#2,…)로 분할되며, 상기 각 세그멘트는 적어도 2개 이상의 유니트 블럭들(5)과 이들에 각각 대응하는 다수의 제1데이터 라인 쌍들(7)을 갖는 반도체 메모리 장치에 있어서; 컬럼 선택 라인 신호(CSL)에 응답하여, 상기 각 유니트 블럭의 각 비트 라인쌍(6)을 그에 대응하는 상기 제1데이터 라인 쌍에 선택적으로 연결하는 다수의 제1연결 회로들(100)과; 상기 블럭들에서 로우 어드레스 방향으로 나란히 배열되는 상기 유니트 블럭들에 공통적으로 각각 대응되고, 각각의 한쪽 끝이 감지 증폭기(3a)와 연결되는 다수의 제2데이터 라인 쌍들(8a)과; 소정의 블럭 선택 신호에 응답하여, 상기 각 세그멘트의 상기 제1데이터 라인 쌍들 중 하나를 그에 대응되는 상기 제2데이터 라인 쌍에 연결하는 다수의 제2연결 회로들(200)과; 소정의 구동 신호에 응답하여, 상기 제1데이터 라인 쌍들을 각각 선택적으로 프리챠지하는 다수의 프리챠지 회로들(300)을 포함하는 것을 특징으로 하는 공유 데이터 라인 구조를 갖는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1연결 회로들 각각은, 자신과 대응하는 상기 비트 라인 쌍에 연결되는 CMOS래치 형 감지 증폭기(110)와; 자신과 대응하는 상기 제1데이터 라인 쌍과 상기 비트 라인 쌍에 연결되고, 상기 컬럼 선택 라인 신호에 응답하여 상기 제1데이터 라인 쌍과 상기 비트 라인 쌍을 선택적으로 연결하는 분리 게이트 회로(120)를 포함하는 것을 특징으로 하는 공유 데이터 라인 구조를 갖는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 프리챠지 회로들 각각은, 상기 구동 신호들로서 블럭 어드레스 신호와 읽기/쓰기 선택 신호를 받아들여 논리곱 연산을 수행하는 것에 의해 상기 구동 신호를 생성하는 논리 수단을 구비하여, 쓰기 동작 후에 상기 각 제1데이터 라인 쌍을 프리챠지하는 것을 특징으로 하는 공유 데이터 라인 구조를 갖는 반도체 메모리 장치.
  4. 제1항 또는 제3항에 있어서, 상기 제2연결 회로들과 상기 프리챠지 회로들은 상기 유니트 블럭들 사이에 각각 위치하되, 서로 상이한 위치들에 각각 배치되는 것을 특징으로 하는 공유 데이터 라인 구조를 갖는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 블럭 어드레스 신호는 로우 블럭 어드레스 신호와 컬럼 블럭 어드레스 신호 중 하나인 것을 특징으로 하는 공유 데이터 라인 구조를 갖는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960004291A 1996-02-23 1996-02-23 공유 데이터 라인 구조를 갖는 반도체 메모리 장치 KR100191467B1 (ko)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100427722B1 (ko) * 2002-07-19 2004-04-28 주식회사 하이닉스반도체 반도체 메모리 장치
KR100428775B1 (ko) * 2002-07-16 2004-04-28 삼성전자주식회사 반도체 메모리 장치
KR100702767B1 (ko) * 2005-12-05 2007-04-03 주식회사 하이닉스반도체 반도체 메모리 장치의 고속 동작을 위한 로컬 데이터 버스프리차지 회로

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KR100427722B1 (ko) * 2002-07-19 2004-04-28 주식회사 하이닉스반도체 반도체 메모리 장치
KR100702767B1 (ko) * 2005-12-05 2007-04-03 주식회사 하이닉스반도체 반도체 메모리 장치의 고속 동작을 위한 로컬 데이터 버스프리차지 회로

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