KR100427722B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치는, 복수개의 메모리 셀을 포함하는 메모리 셀 어레이와, 메모리 셀 어레이 중앙 부분에 비트 라인을 분리시키는 비트 라인 분리 수단과, 메모리 셀 어레이 양단에 연결되고, 복수개의 비트 라인 센스앰프를 포함하는 상부 센스앰프 어레이 및 하부 센스앰프 어레이와, 상부 센스앰프 어레이 및 하부 센스앰프 어레이에서 증폭된 데이터를 순차적으로 데이터 버스를 통해 로컬 입출력 라인으로 각각 전송하는 상부 칼럼 선택 수단 및 하부 칼럼 선택수단을 포함하여, 파이프라인 패치 방식을 이용하여 고속 메모리 장치에서 입출력 대역폭에 의해 코어 구조의 효율을 높일 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 메모리 셀 어레이를 복수개로 액세스하는 방법을 이용하여 파이프라인 형태로 데이터를 순차적으로 출력하여 로컬 입출력 라인을 공유할 수 있는 반도체 메모리 장치에 관한 것이다.
종래 기술에 따른 메모리 코아(core) 구조는 메모리 셀 메모리 셀 효율을 최대로 활용하기 위해 메모리 셀 어레이와 메모리 셀 어레이 사이의 간격을 최소화하였고, 데이터 출력 또한 최대 16비트만 필요하여 로컬 입출력 라인(local IO)을 공유할 수 있었다.
한편, DDR(Double Data Rate), DDR-II, 그래픽 메모리와 같은 고속 메모리는최대 32 비트의 데이터를 출력해야하며, 이러한 데이터는 고속 버스트(high speed burst)를 요구하기 때문에 코어에서 이러한 버스트 개수와 출력 데이터 핀 개수만큼의 데이터를 미리 읽어야 하는데, 이러한 기능은 프리패치(prefetch) 기능이라고 하며, DDR에서는 2비트 프리패치, DDR-II에서는 4비트 프리패치를 사용하고 있다.
예를 들어, X16 DDR-II가 400㎒로 4 버스트로 동작하며, 4 비트 프리패치를 하게 되며, 한번의 코어 액세스에 의해 64 비트의 데이터를 읽어 낸다.
그러나, 종래 기술에 따른 코어 구조를 사용하면 점점 동작 속도가 빨라지고, 밴드 폭(bandwidth)이 넓어짐에 따라 로컬 입출력 라인의 공유가 어려워지기 때문에 공간 효율이 떨어지는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은, 메모리 셀 어레이를 복수개로 나누어 액세스하는 방법을 이용하여 파이프라인 형태로 데이터를 순차적으로 출력함으로써 로컬 입출력 라인을 공유하는 것이다.
도 1은 본 발명에 따른 파이프라인 패치(pipeline fetch) 구성을 이용한 반도체 메모리 장치를 나타낸 블록도.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 동작 신호들의 파형을 나타낸 타이밍도.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는,
복수개의 메모리 셀을 포함하는 메모리 셀 어레이;
상기 메모리 셀 어레이 중앙 부분에 비트 라인을 분리시키는 비트 라인 분리 수단;
상기 메모리 셀 어레이 양단에 연결되고, 복수개의 비트 라인 센스앰프를 포함하는 상부 센스앰프 어레이 및 하부 센스앰프 어레이; 및
상기 상부 센스앰프 어레이 및 상기 하부 센스앰프 어레이에서 증폭된 데이터를 순차적으로 데이터 버스를 통해 로컬 입출력 라인으로 각각 전송하는 상부 칼럼 선택 수단 및 하부 칼럼 선택수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 파이프라인 패치(pipeline fetch) 구성을 이용한 반도체 메모리 장치를 나타낸 블록도이다.
반도체 메모리 장치는, 메모리 셀 어레이(1) 중앙 부분에 비트 라인 분리부(2)를 형성하고, 메모리 셀 어레이(1) 양단에 센스 앰프 어레이(3, 4)를 연결한다.
여기서, 메모리 셀 어레이(1)는 복수개의 메모리 셀(5, 6)로 구성되고, 비트 라인 분리부(2)는 비트 라인 쌍 BL, /BL 단위로 상부 비트 라인 스위칭 신호 UBL 및 하부 비트 라인 스위칭 신호 DBL에 의해 제어되어 비트 라인을 분리 할 수 있는 스위치로써의 엔모스 트랜지스터 NM1, NM2, NM3, NM4를 포함한다. 또한, 각 센스앰프 어레이(3, 4)는 복수개의 센스앰프(7, 8)를 포함한다.
인에이블된 워드라인 WL에 연결된 메모리 셀(5, 6)에 저장된 데이터를 리드할 때, 상부 센스 앰프 어레이(3)에 연결된 메모리 셀(5)에 저장된 데이터를 리드할 경우, 상부 비트 라인 스위칭 신호 UBL은 로우 레벨이 되어, 엔모스 트랜지스터NM1, NM2를 턴 오프 시킴으로써, 비트 라인 쌍 BL, /BL의 길이가 줄어들게 됨으로써, 비트 라인 캐패시턴스가 작아지게 되어 센스 앰프의 센싱 효율을 향상시킬 수 있다.
한편, 인에이블된 워드라인 WL에 연결된 메모리 셀(5, 6)에 저장된 데이터를 리드할 때, 하부 센스 앰프 어레이(4)에 연결된 메모리 셀(6)에 저장된 데이터를 리드할 경우, 하부 비트 라인 스위칭 신호 DBL은 하이 레벨이 되어, 엔모스 트랜지스터 NM3, NM4를 턴 온 시킴으로써, 비트 라인 분리부(2)의 상부 메모리 셀 어레이에 위치한 메모리 셀(6)의 비트 라인 쌍 BL, /BL을 하부 센스앰프 어레이(4)에 연결한다.
따라서, 상부 센스앰프 어레이(3)에 연결된 메모리 셀(5)에 저장된 데이터를 리드하는 속도가 하부 센스 앰프 어레이(4)에 연결된 메모리 셀(6)에 저장된 데이터를 리드하는 속도보다 빠르게 되어 두 메모리 셀(5, 6)에 저장된 데이터를 리드하는 동작을 순차적으로 진행할 수 있다. 이러한 동작 특성을 이용하여 로컬 입출력 라인 LIO을 공유할 수 있다.
이를 실현하기 위해서, 칼럼 선택부(9, 10)에는 칼럼 선택 신호 YI 이외에 상부 칼럼 선택 신호 UYI 및 하부 칼럼 선택신호 DYI를 사용하여 순차적으로 센스앰프(7, 8)에 의해 증폭된 데이터를 로컬 입출력 라인 LIO에 전송한다.
먼저, 워드라인 WL이 인에이블 되어 상부 센스 앰프 어레이(3)에 연결된 메모리 셀(5)에 저장된 데이터가 비트 라인 BL0에 전송된다. 이때, 상부 비트 라인 스위칭 신호 UBL은 로우 레벨이 되어, 엔모스 트랜지스터 NM1, NM2를 턴 오프 시킨다.
따라서, 비트 라인 BL0에 실린 데이터는 비트 라인 센스앰프(7)에 의해 센싱 및 증폭되어 칼럼 선택 신호 YI가 하이 레벨이 되어 엔모스 트랜지스터 NM5, NM6이 턴 온 되어 데이터 버스 DB를 통해 로컬 입출력 라인 LIO으로 전송된다. 이때, 상부 칼럼 선택신호 UYI가 하이 레벨이 되어 엔모스 트랜지스터 NM9, NM10가 턴 온 되어 비트 라인 센스앰프(7)에 의해 증폭된 데이터를 데이터 버스 DB로 출력할 수 있는 경로를 형성한다.
이어서, 하부 센스 앰프 어레이(4)에 연결된 메모리 셀(6)에 저장된 데이터가 비트 라인 BL1에 전송된다. 이때, 하부 비트 라인 스위칭 신호 DBL은 하이 레벨이 되어, 엔모스 트랜지스터 NM3, NM4를 턴 온 시킨다.
따라서, 비트 라인 BL1에 실린 데이터는 비트 라인 센스앰프(8)에 의해 센싱 및 증폭되어 칼럼 선택 신호 YI가 하이 레벨이 되어 엔모스 트랜지스터 NM7, NM8가 턴 온 되어 데이터 버스 DB를 통해 로컬 입출력 라인 LIO으로 전송된다. 이때, 하부 칼럼 선택신호 DYI가 하이 레벨이 되어 엔모스 트랜지스터 NM11, NM12가 턴 온 되어 비트 라인 센스앰프(8)에 의해 증폭된 데이터를 데이터 버스 DB로 출력할 수 있는 경로를 형성한다.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 동작 신호들의 파형을 나타낸 타이밍도이다. 여기서, 칼럼 선택신호 YI는 종래 기술의 칼럼 선택신호보다 2배의 주파수를 갖고 입력된다. 또한, 웨이브 파이프 지연 시간 T는 적어도 10㎱ 이하의 시간을 갖는다.
먼저, 상부 센스앰프 어레이(3)에 연결된 메모리 셀(5)에 저장된 데이터가 비트 라인 쌍 BL0, /BL0을 통해 센스앰프(7)에 전송되고, 센스앰프(7)는 전송된 데이터를 센싱 및 증폭한다. 이때, 상부 칼럼 선택신호 UYI가 하이 레벨로 천이한 구간에서, 칼럼 선택신호 YI가 하이 레벨이 되어 센스앰프(7)에 의해 증폭된 데이터를 데이터 버스 DB에 전송한다.
이어서, 하부 센스앰프 어레이(4)에 연결된 메모리 셀(6)에 저장된 데이터가 비트 라인 쌍 BL1, /BL1을 통해 센스앰프(8)에 전송되고, 센스앰프(8)는 전송된 데이터를 센싱 및 증폭한다. 이때, 하부 칼럼 선택신호 DYI가 하이 레벨로 천이한 구간에서, 칼럼 선택신호 YI가 하이 레벨이 되어 센스앰프(8)에 의해 증폭된 데이터를 데이터 버스에 전송한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치는, 파이프라인 패치 방식을 이용하여 고속 메모리 장치에서 입출력 대역폭에 의해 코어 구조의 효율을 높일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 복수개의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이 중앙 부분에 형성되어 비트 라인을 분리시키는 비트 라인 분리 수단;
    상기 메모리 셀 어레이 양단에 연결되고, 각각 복수개의 비트 라인 센스앰프를 포함하는 상부 센스앰프 어레이 및 하부 센스앰프 어레이; 및
    상기 상부 센스앰프 어레이 및 상기 하부 센스앰프 어레이에서 증폭된 데이터를 순차적으로 데이터 버스를 통해 로컬 입출력 라인으로 각각 전송하는 상부 칼럼 선택 수단 및 하부 칼럼 선택수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 비트 라인 분리 수단은,
    상기 메모리 셀 어레이의 상부에 위치한 메모리 셀이 상기 상부 센스앰프 어레이에 연결된 경우, 턴 오프 되고, 상기 메모리 셀 어레이의 하부에 위치한 메모리 셀이 상기 상부 센스앰프에 연결된 경우, 턴 온 되는 복수개의 제1 스위칭 수단;
    상기 메모리 셀 어레이의 상부에 위치한 메모리 셀이 상기 하부 센스앰프 어레이에 연결된 경우, 턴 온 되고, 상기 메모리 셀 어레이의 하부에 위치한 메모리셀이 상기 하부 센스앰프에 연결된 경우, 턴 오프 되는 복수개의 제2 스위칭 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 상부 칼럼 선택 수단은,
    상기 메모리 셀 어레이의 상부에 위치한 메모리 셀에 저장된 데이터가 상기 상부 센스앰프 어레이의 비트 라인 센스앰프에 의해 증폭된 경우가 상기 메모리 셀 어레이의 하부에 위치한 메모리 셀에 저장된 데이터가 상기 상부 센스앰프 어레이의 비트 라인 센스앰프에 의해 증폭된 경우보다 먼저 인에이블 되는 상부 칼럼 선택 신호에 따라 상기 상부 센스앰프 어레이의 비트 라인 센스앰프에 의해 증폭된 데이터를 선택적으로 전송하는 제1 스위칭 수단; 및
    칼럼 선택 신호에 따라 상기 제1 스위칭 수단에 의해 전송된 데이터를 선택적으로 데이터 버스로 전송하는 제2 스위칭 수단을 포함하고,
    상기 하부 칼럼 선택 수단은,
    상기 메모리 셀 어레이의 하부에 위치한 메모리 셀에 저장된 데이터가 상기 하부 센스앰프 어레이의 비트 라인 센스앰프에 의해 증폭된 경우가, 상기 메모리 셀 어레이의 상부에 위치한 메모리 셀에 저장된 데이터가 상기 하부 센스앰프 어레이의 비트 라인 센스앰프에 의해 증폭된 경우보다 먼저 인에이블 되는 하부 칼럼 선택 신호에 따라 상기 하부 센스앰프 어레이의 비트 라인 센스앰프에 의해 증폭된 데이터를 선택적으로 전송하는 제3 스위칭 수단; 및
    상기 칼럼 선택 신호에 따라 상기 제3 스위칭 수단에 의해 전송된 데이터를 선택적으로 데이터 버스로 전송하는 제4 스위칭 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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