KR102685463B1 - 반도체 장치 - Google Patents
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Abstract
본 기술은 주변회로 영역; 및 상기 주변회로 영역과 데이터 라인들 및 제어신호 라인들을 통해 연결된 복수의 단위 메모리 블록들을 포함하는 메모리 영역을 포함하며, 상기 제어신호 라인들은 상기 주변회로 영역에서 상기 복수의 단위 메모리 블록들에 데이터가 전송되는 시간의 차이와, 상기 주변회로 영역에서 상기 복수의 단위 메모리 블록들에 데이터 입/출력과 관련된 제어신호들이 전송되는 시간의 차이가 동일한 값을 갖도록 구성될 수 있다.
Description
본 발명은 반도체 회로에 관한 것으로서, 특히 데이터와 데이터 입/출력 관련 제어신호의 타이밍 제어가 가능한 반도체 장치에 관한 것이다.
반도체 장치 예를 들어, 반도체 메모리 장치는 메모리 영역의 동작 속도 향상을 위해 프리페치(Prefetch) 비트 수를 증가시키고, 대역폭(Bandwidth) 확장을 위해 입/출력 데이터의 수를 증가시키고 있다.
이로 인해 반도체 메모리 장치 내에는 다수의 입출력 배선이 존재하며, 그중에서도 데이터(DATA)의 프리페치(Prefetch) 동작을 마친 후 메모리 영역으로 연결되는 다수의 글로벌 입/출력 라인에서의 데이터 전송 속도 향상 및 소비 전력 감소가 중요해지고 있다.
글로벌 입/출력 라인 개수는 데이터(DATA) 개수에 프리페치 비트(Prefetch bit)수를 곱한 갯수 만큼 존재 한다. 예를 들어X16 데이터 및 16-bit 프리페치 방식의 반도체 메모리 장치의 경우 최소 256개의 글로벌 입/출력 라인을 필요로 한다.
메모리 영역에 포함된 단위 메모리 블록들 예를 들어, 메모리 뱅크들은 각 메모리 뱅크들이 배치된 위치에 따라 데이터 입/출력 관련 구성 예를 들어, 패드와 물리적인 거리 차이가 있다.
또한, 메모리 뱅크들로부터 데이터(DATA)를 입/출력 하기 위한 글로벌 입/출력 라인의 배선 구조와 데이터의 입/출력을 제어하기 위한 신호들 예를 들어, 커맨드 및 어드레스 신호의 배선 구조가 다르므로 데이터(DATA)와 데이터의 입/출력을 제어하기 위한 신호 간의 타임 스큐가 발생할 수 있다. 예를 들어, 트리(tree)구조로 배선하는 커맨드 및 어드레스 신호와 달리 상대적으로 많은 수의 라인이 필요한 글로벌 입/출력 라인은 트리(Tree) 형태로 배선을 할 수 없어 플라이 바이(Fly-by) 방식으로 배선하므로 데이터(DATA)와 데이터의 입/출력을 제어하기 위한 신호 간의 타임 스큐가 발생할 수 있다. 이를 보상하기 위해 배선 라인에 지연회로 등을 사용하지만 정확한 타임 스큐 보상이 어렵고, 지연 회로 사용에 따른 소비 전력이 증가하는 문제 또한 발생할 수 있다.
본 발명의 실시예는 데이터와 데이터의 입/출력을 제어하기 위한 신호들 간의 타임 스큐를 최소화할 수 있는 반도체 장치를 제공한다.
본 발명의 실시예는 주변회로 영역; 및 상기 주변회로 영역과 데이터 라인들 및 제어신호 라인들을 통해 연결된 복수의 단위 메모리 블록들을 포함하는 메모리 영역을 포함하며, 상기 제어신호 라인들은 상기 주변회로 영역에서 상기 복수의 단위 메모리 블록들에 데이터가 전송되는 시간의 차이와, 상기 주변회로 영역에서 상기 복수의 단위 메모리 블록들에 데이터 입/출력과 관련된 제어신호들이 전송되는 시간의 차이가 동일한 값을 갖도록 구성될 수 있다.
본 발명의 실시예는 주변회로 영역; 복수의 단위 메모리 블록들을 포함하는 메모리 영역; 상기 주변회로 영역을 통해 외부에서 입력된 데이터를 상기 복수의 단위 메모리 블록으로 전송하기 위한 데이터 라인들; 상기 주변회로 영역에서 시작되고, 상기 주변회로 영역을 기준으로 가장 먼 거리의 단위 메모리 블록까지 연장되며, 상기 복수의 단위 메모리 블록들에 데이터 입/출력과 관련된 제어신호들을 전송하기 위한 제 1 제어신호 라인들; 상기 가장 먼 거리의 단위 메모리 블록 측의 상기 제 1 제어신호 라인들에서 분기되며 상기 가장 먼 거리의 단위 메모리 블록에서 상기 주변회로 영역을 기준으로 가장 가까운 거리의 단위 메모리 블록 방향으로 연장되며, 상기 제어신호들을 전송하기 위한 제 2 제어신호 라인들; 및 상기 반도체 장치의 라이트 동작 시 상기 제 1 제어신호 라인들을 상기 복수의 단위 메모리 블록들 중에서 적어도 하나에 연결하도록 구성된 적어도 하나의 스위칭 회로를 포함할 수 있다.
본 발명의 실시예는 주변회로 영역; 복수의 단위 메모리 블록들을 포함하는 메모리 영역; 상기 복수의 단위 메모리 블록들에서 읽어낸 데이터를 상기 주변회로 영역으로 전송하기 위한 데이터 라인들; 상기 주변회로 영역에서 시작되고, 상기 주변회로 영역을 기준으로 가장 먼 거리의 단위 메모리 블록까지 연장되며, 상기 복수의 단위 메모리 블록들에 데이터 입/출력과 관련된 제어신호들을 전송하기 위한 제 1 제어신호 라인들; 상기 가장 먼 거리의 단위 메모리 블록 측의 상기 제 1 제어신호 라인들에서 분기되며 상기 가장 먼 거리의 단위 메모리 블록에서 상기 주변회로 영역을 기준으로 가장 가까운 거리의 단위 메모리 블록 방향으로 연장되며, 상기 제어신호들을 전송하기 위한 제 2 제어신호 라인들; 및 상기 반도체 장치의 리드 동작 시 상기 제 2 제어신호 라인들을 상기 복수의 단위 메모리 블록들 중에서 적어도 하나에 연결하도록 구성된 적어도 하나의 스위칭 회로를 포함할 수 있다.
본 발명의 실시예는 주변회로 영역; 복수의 단위 메모리 블록들을 포함하는 메모리 영역; 상기 주변회로 영역을 통해 외부에서 입력된 데이터를 상기 복수의 단위 메모리 블록으로 전송하기 위한 제 1 데이터 라인들; 상기 복수의 단위 메모리 블록들에서 읽어낸 데이터를 상기 주변회로 영역으로 전송하기 위한 제 2 데이터 라인들; 상기 주변회로 영역에서 시작되고, 상기 주변회로 영역을 기준으로 가장 먼 거리의 단위 메모리 블록까지 연장되며, 상기 복수의 단위 메모리 블록들에 데이터 입/출력과 관련된 제어신호들을 전송하기 위한 제 1 제어신호 라인들; 상기 가장 먼 거리의 단위 메모리 블록 측의 상기 제 1 제어신호 라인들에서 분기되며 상기 가장 먼 거리의 단위 메모리 블록에서 상기 주변회로 영역을 기준으로 가장 가까운 거리의 단위 메모리 블록 방향으로 연장되며, 상기 제어신호들을 전송하기 위한 제 2 제어신호 라인들; 및 상기 반도체 장치의 동작 상태에 따라 상기 제 1 제어신호 라인들 또는 상기 제 2 제어신호 라인들을 상기 복수의 단위 메모리 블록들 중에서 적어도 하나에 연결하도록 구성된 적어도 하나의 스위칭 회로를 포함할 수 있다.
본 기술은 데이터와 데이터의 입/출력을 제어하기 위한 신호들 간의 타임 스큐를 최소화할 수 있고, 데이터 입/출력 동작의 전력 소모 또한 줄일 수 있다.
도 1 내지 도 3은 본 발명의 실시예들에 따른 반도체 장치의 구성을 나타낸 도면,
도 4는 본 발명의 실시예에 따른 정렬 제어신호 생성회로의 구성을 나타낸 도면,
도 5a 및 도 5b는 본 발명에 따른 다중화기의 실시예들의 구성을 나타낸 도면,
도 6은 본 발명의 실시예에 따른 리드 동작 예를 나타낸 도면,
도 7 및 도 8은 본 발명의 다른 실시예들에 따른 반도체 장치의 구성을 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 정렬 제어신호 생성회로의 구성을 나타낸 도면,
도 5a 및 도 5b는 본 발명에 따른 다중화기의 실시예들의 구성을 나타낸 도면,
도 6은 본 발명의 실시예에 따른 리드 동작 예를 나타낸 도면,
도 7 및 도 8은 본 발명의 다른 실시예들에 따른 반도체 장치의 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 보다 상세히 설명하기로 한다.
도 1 내지 도 3은 본 발명의 실시예들에 따른 반도체 장치의 구성을 나타낸 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(100)는 메모리 영역(101), 주변회로 영역(102), 라이트 패스(Write Path)(103) 및 리드 패스(Read Path)(104)를 포함할 수 있다.
메모리 영역(101)은 다수의 메모리 셀들 및 다수의 메모리 셀들에 데이터를 저장하거나 메모리 셀들에 저장된 데이터를 읽어내기 위한 회로들을 포함할 수 있다.
다수의 메모리 셀들은 복수의 단위 메모리 블록들 예를 들어, 복수의 메모리 뱅크들(Memory Banks)로 구분될 수 있다.
메모리 영역(101)은 프리페치 동작과 관련하여 데이터를 정렬하기 위한 회로 들을 더 포함할 수 있다.
주변회로 영역(102)은 반도체 장치 외부에서 입력된 데이터를 메모리 영역(101)에 저장하는 라이트(Write) 동작 및 메모리 영역(101)에서 읽어낸 데이터를 반도체 장치 외부로 출력하는 리드(Read) 동작과 관련된 회로들을 포함할 수 있다.
주변회로 영역(102)은 상기 반도체 장치 외부와의 데이터 입/출력을 위한 데이터 패드들, 상기 반도체 장치 외부에서 커맨드 및 어드레스를 입력받기 위한 커맨드/어드레스 패드들, 디코더 및 프리페치 동작과 관련하여 데이터를 정렬하기 위한 파이프 레지스터 등을 포함할 수 있다.
라이트 패스(103)는 라이트 동작과 관련된 회로들 예를 들어, 글로벌 입력 라인들, 커맨드 및 어드레스 전송을 위한 신호 라인들을 포함할 수 있다.
리드 패스(104)는 리드 동작과 관련된 회로들 예를 들어, 글로벌 출력 라인들, 커맨드 및 어드레스 전송을 위한 신호 라인들을 포함할 수 있다.
도 2는 본 발명의 실시예에 따른 라이트 동작과 관련된 반도체 장치(105)의 구성을 나타낸 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 라이트 동작과 관련된 반도체 장치(105)는 주변회로 영역(102), 제 1 및 제 2 메모리 뱅크(BK0, BK1), 데이터 라인들(200), 제어신호 라인들(300) 및 스위칭 회로(400)를 포함할 수 있다.
이하, 데이터 라인들(200)을 추후 언급될 데이터 라인들(201)과의 구분을 위해 제 1 데이터 라인들(200)로 칭하기로 한다.
주변회로 영역(102)은 복수의 데이터 패드들(DQ)을 포함하는 제 1 패드 영역(110) 및 복수의 커맨드/어드레스 패드들(CA)을 포함하는 제 2 패드 영역(120)을 포함할 수 있다.
주변회로 영역(102)은 도시하지 않았으나, 디코더 및 프리페치 동작과 관련하여 데이터를 정렬하기 위한 파이프 레지스터 등을 포함할 수 있다.
제 1 및 제 2 메모리 뱅크(BK0, BK1)는 도 1의 메모리 영역(101)에 포함될 수 있다. 제 1 메모리 뱅크(BK0)는 주변회로 영역(102)을 기준으로 제 2 메모리 뱅크(BK1)보다 주변회로 영역(102)에 더 가까운 거리에 위치 할 수 있다.
제 1 데이터 라인들(200)은 라이트 동작 시 복수의 데이터 패드들(DQ)을 통해 입력된 데이터(DATA)를 제 1 및 제 2 메모리 뱅크(BK0, BK1)로 전송하기 위한 신호 라인들이다.
제 1 데이터 라인들(200)은 반도체 장치에서 사용되는 신호 라인들 중에서 가장 넓은 영역에 걸쳐 가장 길게 배치될 수 있으며, 라이트 글로벌 라인(WGIO)이라 칭할 수 있다.
제어신호 라인들(300)은 복수의 커맨드/어드레스 패드들(CA)을 통해 입력된 신호들을 디코더를 통해 디코딩하여 생성한 제어신호들 즉, 커맨드 스트로브 신호(CMDP) 및 어드레스 신호(ADD)을 제 1 및 제 2 메모리 뱅크(BK0, BK1)로 전송하기 위한 신호 라인들이다.
제어신호 라인들(300, 301)은 주변회로 영역(102)에서 주변회로 영역(102)을 기준으로 먼 거리의 제 2 메모리 뱅크(BK1)까지 연장되고, 연장된 지점에서 반대 방향으로 즉, 주변회로 영역(102)을 기준으로 가까운 거리의 제 1 메모리 뱅크(BK0)까지 연장될 수 있다.
제어신호 라인들(300, 301)은 주변회로 영역(102)에서 주변회로 영역(102)을 기준으로 가장 먼 거리의 제 2 메모리 뱅크(BK1)까지 연장된 제 1 제어신호 라인들(300)과, 제 2 메모리 뱅크(BK1) 측의 제 1 제어신호 라인들(300)에서 분기되며 주변회로 영역(102)을 기준으로 가장 가까운 거리의 제 1 메모리 뱅크(BK0) 방향으로 연장된 제 2 제어신호 라인들(301)로 구분될 수 있다.
제 1 데이터 라인들(200)과 제 1 제어신호 라인들(300)은 제 1 및 제 2 메모리 뱅크(BK0, BK1)를 기준으로 대칭형으로 배치될 수 있다.
스위칭 회로(400)는 라이트 인에이블 신호(WE)에 따라 제 1 제어신호 라인들(300) 또는 제 2 제어신호 라인들(301)을 제 1 메모리 뱅크(BK0)에 연결하도록 구성될 수 있다.
라이트 인에이블 신호(WE)는 라이트 동작 시 제 1 로직 레벨(예를 들어, 하이 레벨)이고, 리드 동작 시 제 2 로직 레벨(예를 들어, 로우 레벨)일 수 있다.
스위칭 회로(400)는 라이트 인에이블 신호(WE)가 하이 레벨이면 제 1 제어신호 라인들(300)을 제 1 메모리 뱅크(BK0)에 연결하고, 라이트 인에이블 신호(WE)가 로우 레벨이면 제 2 제어신호 라인들(301)을 제 1 메모리 뱅크(BK0)에 연결할 수 있다.
주변회로 영역(102)을 기준으로 제 1 메모리 뱅크(BK0)에 비해 제 2 메모리 뱅크(BK1)가 상대적으로 먼 거리에 있으므로 제 2 메모리 뱅크(BK1)와 연결된 제 1 데이터 라인들(200)의 길이가 제 1 메모리 뱅크(BK0)와 연결된 제 1 데이터 라인들(200)에 비해 상대적으로 길다.
따라서 라이트 동작 시 주변회로 영역(102)에서 제 1 메모리 뱅크(BK0)와 제 2 메모리 뱅크(BK1)에 데이터가 전송되는 시간의 차이가 발생하게 된다. 즉, 주변회로 영역(102)을 통해 전송된 데이터가 제 1 메모리 뱅크(BK0)에 전송되는 시간보다 제 2 메모리 뱅크(BK1)에 전송되는 시간이 상대적으로 오래 걸릴 수 있다.
이때, 제 1 및 제 2 메모리 뱅크(BK0, BK1)의 중간 위치에서 제 1 데이터 라인들(200)을 트리(Tree) 구조로 분배하면 상술한 데이터 전송 시간 차 문제를 해결할 수 있으나, 기 언급한 바와 같이, 프리페치 비트 수 증가에 따른 글로벌 라인 수 증가로 인한 회로 면적 문제로 트리 구조를 적용할 수 없다.
본 발명의 실시예는 상술한 제어신호 라인들(300, 301) 구조를 통해 제 1 및 제 2 메모리 뱅크(BK0, BK1)에 제어신호들 즉, 커맨드 스트로브 신호(CMDP) 및 어드레스 신호(ADD)가 전송되는 시간의 차이와, 제 1 메모리 뱅크(BK0)와 제 2 메모리 뱅크(BK1)에 데이터가 전송되는 시간의 차이가 동일한 값을 갖도록 할 수 있다.
스위칭 회로(400)는 라이트 동작 시 라이트 인에이블 신호(WE)가 하이 레벨이므로 제 1 제어신호 라인들(300)을 제 1 메모리 뱅크(BK0)에 연결할 수 있다.
따라서 제 2 메모리 뱅크(BK1)에는, 상대적으로 주변회로 영역(102)에 가까운 제 1 메모리 뱅크(BK0)에 비해, 늦은 시간에 커맨드 스트로브 신호(CMDP) 및 어드레스 신호(ADD)가 전송될 수 있다.
제 1 데이터 라인들(200)과 제 1 제어신호 라인들(300)은 제 1 및 제 2 메모리 뱅크(BK0, BK1)를 기준으로 대칭형으로 설계하고, 라이트 동작 시 데이터(DATA)와 제어신호들이 전송되는 방향성을 일치시킴으로써 제 1 및 제 2 메모리 뱅크 각각에 전송되는 데이터의 전송 시간 차와 제어신호의 전송 시간 차가 동일한 값을 가질 수 있다.
도 3은 본 발명의 실시예에 따른 리드 동작과 관련된 반도체 장치(106)의 구성을 나타낸 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 리드 동작과 관련된 반도체 장치(106)는 주변회로 영역(102), 제 1 및 제 2 메모리 뱅크(BK0, BK1), 데이터 라인들(201), 제어신호 라인들(300) 및 스위칭 회로(400)를 포함할 수 있다.
이하, 데이터 라인들(201)을 제 2 데이터 라인들(201)로 칭하기로 한다.
반도체 장치(106)는 다중화 회로(MUX)(500) 및 정렬 제어신호 합산회로(PINSUM)(600)를 더 포함할 수 있다.
주변회로 영역(102), 제어신호 라인들(300) 및 스위칭 회로(400)는 도 2와 동일하게 구성될 수 있다.
제 2 데이터 라인들(201)은 리드 동작 시 제 1 및 제 2 메모리 뱅크(BK0, BK1)에서 출력된 데이터를 주변회로 영역(102)으로 전송하기 위한 신호 라인들이다.
제 2 데이터 라인들(201)은 도 2의 제 1 데이터 라인들(200)과 마찬가지로 반도체 장치에서 사용되는 신호 라인들 중에서 가장 넓은 영역에 걸쳐 가장 길게 배치될 수 있으며, 리드 글로벌 라인(RGIO)이라 칭할 수 있다.
제 2 데이터 라인들(201)과 제어신호 라인들(300, 301)은 제 1 및 제 2 메모리 뱅크(BK0, BK1)를 기준으로 대칭형으로 배치될 수 있다.
제 1 메모리 뱅크(BK0)는 리드 동작에 따라 자신이 출력하는 데이터(이하, 제 1 출력 데이터)(RGIO_BK0)의 출력 타이밍을 정의하기 위한 제 1 정렬 제어신호(PIN0)를 생성할 수 있다.
제 2 메모리 뱅크(BK1)는 리드 동작에 따라 자신이 출력하는 데이터(이하, 제 2 출력 데이터)(RGIO_BK1)의 출력 타이밍을 정의하기 위한 제 2 정렬 제어신호(PIN1)를 생성할 수 있다.
다중화 회로(500)는 제 1 및 제 2 정렬 제어신호(PIN0, PIN1)에 따라 제 1 출력 데이터(RGIO_BK0) 또는 제 2 출력 데이터(RGIO_BK1)를 선택하여 출력할 수 있다.
다중화 회로(500)는 제 1 및 제 2 정렬 제어신호(PIN0, PIN1) 중에서 제 1 정렬 제어신호(PIN0)가 활성화되면 제 1 출력 데이터(RGIO_BK0)를 선택하여 출력할 수 있다.
다중화 회로(500)는 제 1 및 제 2 정렬 제어신호(PIN0, PIN1) 중에서 제 2 정렬 제어신호(PIN0)가 활성화되면 제 2 출력 데이터(RGIO_BK1)를 선택하여 출력할 수 있다.
정렬 제어신호 합산회로(600)는 제 1 및 제 2 정렬 제어신호(PIN0, PIN1)를 합산(Summation)하여 출력할 수 있다.
정렬 제어신호 합산회로(600)는 예를 들어, 논리합 연산을 하도록 구성된 로직 게이트들을 포함할 수 있다.
주변회로 영역(102)을 기준으로 제 1 메모리 뱅크(BK0)에 비해 제 2 메모리 뱅크(BK1)가 상대적으로 먼 거리에 있으므로 제 2 메모리 뱅크(BK1)와 연결된 제 2 데이터 라인들(201)의 길이가 제 1 메모리 뱅크(BK0)와 연결된 제 2 데이터 라인들(201)에 비해 상대적으로 길다.
따라서 리드 동작 시 제 1 메모리 뱅크(BK0)와 제 2 메모리 뱅크(BK1)에서 출력된 제 1 출력 데이터(RGIO_BK0)와 제 2 출력 데이터(RGIO_BK1)가 주변회로 영역(102)에 전송되는 시간의 차이가 발생하게 된다. 즉, 제 2 출력 데이터(RGIO_BK1)가 제 1 출력 데이터(RGIO_BK0)에 비해 상대적으로 늦은 시간에 주변회로 영역(102)에 전송될 수 있다.
본 발명의 실시예는 상술한 제어신호 라인들(300, 301) 구조를 통해 제 1 및 제 2 메모리 뱅크(BK0, BK1)에 제어신호들 즉, 커맨드 스트로브 신호(CMDP) 및 어드레스 신호(ADD)가 전송되는 시간의 차이와, 제 1 출력 데이터(RGIO_BK0)와 제 2 출력 데이터(RGIO_BK1)의 시간 차이가 동일한 값을 갖도록 할 수 있다.
스위칭 회로(400)는 리드 동작 시 라이트 인에이블 신호(WE)가 로우 레벨이므로 제 2 제어신호 라인들(301)을 제 1 메모리 뱅크(BK0)에 연결할 수 있다.
따라서 제어신호들 즉, 커맨드 스트로브 신호(CMDP) 및 어드레스 신호(ADD)가 제 1 제어신호 라인들(300)을 통해 제 2 메모리 뱅크(BK1)에 먼저 전송된 이후 제 2 제어신호 라인들(301)을 통해 제 1 메모리 뱅크(BK0)에 전송될 수 있다.
즉, 본 발명의 실시예는 리드 동작 시, 제어신호들을 상대적으로 데이터 출력이 오래 걸리는 제 2 메모리 뱅크(BK1)에 먼저 전송하고, 상대적으로 데이터 출력이 빠른 제 1 메모리 뱅크(BK0)에 나중에 전송하도록 한 것이다.
제 2 데이터 라인들(201)과 제어신호 라인들(300, 301)은 제 1 및 제 2 메모리 뱅크(BK0, BK1)를 기준으로 대칭형으로 설계되므로 리드 동작 시 데이터 전송 시간 차와 제어신호 전송 시간 차가 동일한 값을 가질 수 있다.
도 4는 본 발명의 실시예에 따른 정렬 제어신호 생성회로의 구성을 나타낸 도면이다.
제 1 및 제 2 메모리 뱅크(BK0, BK1)는 제 1 정렬 제어신호(PIN0)와 제 2 정렬 제어신호(PIN1)를 각각 생성하기 위한 정렬 제어신호 생성회로를 포함할 수 있다.
예를 들어, 제 1 정렬 제어신호(PIN0)를 생성하기 위한 정렬 제어신호 생성회로는 도 4를 참조하면, 지연 회로(130) 및 조합 회로(140)를 포함할 수 있다.
지연 회로(130)는 복수의 인버터들을 통해 제어신호들 중에서 커맨드 스트로브 신호(CMDP)를 순차적으로 지연시켜 복수의 지연신호들(CTRL<0:N>)을 생성할 수 있다.
조합 회로(140)는 복수의 지연신호들(CTRL<0:N>) 중에서 어느 하나(예를 들어, CTRL<N>)와 라이트 인에이블 신호(WE)를 반전시킨 신호를 논리곱하고, 논리곱 결과를 제 1 정렬 제어신호(PIN0)로서 출력할 수 있다.
CTRL<N>의 값은 제 1 메모리 뱅크(BK0)의 동작 타이밍 등에 따라 가변될 수 있다.
리드 동작 시, 라이트 인에이블 신호(WE)는 로우 레벨이므로 조합 회로(140)는 CTRL<N>을 제 1 정렬 제어신호(PIN0)로서 출력할 수 있다.
한편, 라이트 동작 시, 라이트 인에이블 신호(WE)는 하이 레벨이므로 조합 회로(140)는 CTRL<N>과 무관하게 제 1 정렬 제어신호(PIN0)를 로우 레벨로 유지시킬 수 있다.
도 5a 및 도 5b는 본 발명에 따른 다중화기의 실시예들의 구성을 나타낸 도면이다.
본 발명에 따른 다중화기(500)는 도 5a와 같이 구성될 수 있다.
도 5a를 참조하면, 본 발명에 따른 다중화기(500)는 제 1 및 제 2 패스 게이트(512, 514), 래치(515) 및 제 1 내지 제 3 인버터(511, 513, 516)를 포함할 수 있다.
제 1 인버터(511)는 제 1 정렬 제어신호(PIN0)를 반전시켜 출력할 수 있다.
제 1 패스 게이트(512)는 제 1 정렬 제어신호(PIN0)가 하이 레벨이면 제 1 출력 데이터(RGIO_BK0)를 통과시킬 수 있다.
제 2 인버터(513)는 제 2 정렬 제어신호(PIN1)를 반전시켜 출력할 수 있다.
제 2 패스 게이트(514)는 제 2 정렬 제어신호(PIN1)가 하이 레벨이면 제 2 출력 데이터(RGIO_BK1)를 통과시킬 수 있다.
래치(515)는 입력단이 제 1 및 제 2 패스 게이트(512, 514)의 출력단과 공통 연결될 수 있다.
제 3 인버터(516)는 래치(515)의 출력단 레벨을 반전시켜 출력할 수 있다.
도 5a에 따른 다중화 회로(500)는 제 1 및 제 2 정렬 제어신호(PIN0, PIN1) 중에서 제 1 정렬 제어신호(PIN0)가 활성화되면 제 1 출력 데이터(RGIO_BK0)를 선택하여 출력하고, 제 2 정렬 제어신호(PIN0)가 활성화되면 제 2 출력 데이터(RGIO_BK1)를 선택하여 출력할 수 있다.
본 발명에 따른 다중화기(500)는 도 5b와 같이 구성될 수도 있다.
도 5b를 참조하면, 본 발명에 따른 다중화기(500)는 제 1 내지 제 4 로직 게이트(521 - 524), 제 1 및 제 2 인버터(525 - 526), 제 1 내지 제 4 트랜지스터(527 - 530) 및 래치(531)를 포함할 수 있다.
제 1 인버터(525)는 제 1 정렬 제어신호(PIN0)를 반전시켜 출력할 수 있다.
제 2 인버터(526)는 제 2 정렬 제어신호(PIN1)를 반전시켜 출력할 수 있다.
제 1 로직 게이트(521)는 제 1 출력 데이터(RGIO_BK0)와 제 1 정렬 제어신호(PIN0)를 반전 논리곱하여 출력할 수 있다.
제 2 로직 게이트(522)는 제 1 출력 데이터(RGIO_BK0)와 제 1 인버터(525)의 출력 신호를 반전 논리합하여 출력할 수 있다.
제 3 로직 게이트(523)는 제 2 출력 데이터(RGIO_BK1)와 제 2 정렬 제어신호(PIN1)를 반전 논리곱하여 출력할 수 있다.
제 4 로직 게이트(524)는 제 2 출력 데이터(RGIO_BK1)와 제 2 인버터(526)의 출력 신호를 반전 논리합하여 출력할 수 있다.
제 1 트랜지스터(527)는 제 1 로직 게이트(521)의 출력에 따라 출력단(532)을 전원단 레벨로 구동할 수 있다.
제 2 트랜지스터(528)는 제 2 로직 게이트(522)의 출력에 따라 출력단(532)을 접지단 레벨로 구동할 수 있다.
제 3 트랜지스터(529)는 제 3 로직 게이트(523)의 출력에 따라 출력단(532)을 전원단 레벨로 구동할 수 있다.
제 4 트랜지스터(530)는 제 4 로직 게이트(524)의 출력에 따라 출력단(532)을 접지단 레벨로 구동할 수 있다.
래치(531)는 출력단(532)과 연결되며, 출력단(532)의 레벨을 유지시킬 수 있다.
도 5b에 따른 다중화 회로(500)는 제 1 및 제 2 정렬 제어신호(PIN0, PIN1) 중에서 제 1 정렬 제어신호(PIN0)가 활성화되면 제 1 출력 데이터(RGIO_BK0)를 선택하여 출력하고, 제 2 정렬 제어신호(PIN0)가 활성화되면 제 2 출력 데이터(RGIO_BK1)를 선택하여 출력할 수 있다.
도 6은 본 발명의 실시예에 따른 리드 동작 예를 나타낸 도면이다.
먼저, 도면 부호들 BK0, BK1, RGIO_BK0, RGIO_BK1, PIN0, PIN1은 상술한 바와 같이, 제 1 메모리 뱅크, 제 2 메모리 뱅크, 제 1 출력 데이터, 제 2 출력 데이터, 제 1 정렬 제어신호, 제 2 정렬 제어신호를 나타내므로 설명의 편의를 위해 도면 부호를 기준으로 설명하기로 한다.
BK1-BK1-BK0-BK1-BK0-BK0에 대한 연속적인 리드 동작이 이루어지는 예를 도 6을 참조하여 설명하기로 한다.
상술한 연속적인 리드 동작에 따라 BK0와 BK1에서 RGIO_BK1- RGIO_BK1- RGIO_BK0- RGIO_BK1- RGIO_BK0- RGIO_BK0 순서로 출력이 이루어지고, 이와 함께 정렬 제어신호들이 PIN1- PIN1- PIN0- PIN1- PIN0- PIN0 순서로 생성될 수 있다.
다중화기(500)는 PIN1과 PIN0에 따라 RGIO_BK1와 RGIO_BK0 중에서 하나를 선택하여 출력할 수 있다.
데이터 라인들(RGIO)을 통해 데이터들이 RGIO_BK1- RGIO_BK1- RGIO_BK0- RGIO_BK1- RGIO_BK0- RGIO_BK0 순서로 주변회로 영역(201)에 전송될 수 있으며, 이와 함께 정렬 제어신호 합산회로(600)에서 합산된 제 1 및 제 2 정렬 제어신호(PIN0, PIN1)가 주변회로 영역(102)에 전송될 수 있다.
주변회로 영역(102)은 데이터들 RGIO_BK1- RGIO_BK1- RGIO_BK0- RGIO_BK1- RGIO_BK0- RGIO_BK0을 정렬 제어신호 합산회로(600)에서 합산된 제 1 및 제 2 정렬 제어신호(PIN0, PIN1)에 따라 정렬하고, 정렬된 데이터들을 데이터 패드들(DQ)을 통해 반도체 장치(100) 외부로 출력할 수 있다.
도 7 및 도 8은 본 발명의 다른 실시예들에 따른 반도체 장치의 구성을 나타낸 도면이다.
도 7은 본 발명의 다른 실시예에 따른 라이트 동작과 관련된 반도체 장치(203)의 구성을 나타낸 도면으로서, 다수의(예를 들어, 적어도 3개 이상) 메모리 뱅크를 포함한 반도체 장치(203)의 예를 든 것이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(203)는 다수의 메모리 뱅크들(BK0 ~ BKn), 다수의 스위칭 회로들(400) 및 제 1 데이터 라인들(200)의 부하(Loading) 증가 즉, 메모리 뱅크 수의 증가에 따른 데이터 레벨 저하를 보상하기 위한 다수의 리피터들(RPT)(700)을 포함하는 것을 제외하고 도 2와 유사하게 구성될 수 있다.
제어신호 라인들(300, 301)은 주변회로 영역(102)에서 주변회로 영역(102)을 기준으로 가장 먼 거리의 메모리 뱅크(BKn)까지 연장된 제 1 제어신호 라인들(300)과, 메모리 뱅크(BKn) 측의 제 1 제어신호 라인들(300)에서 분기되며 주변회로 영역(102)을 기준으로 가장 가까운 거리의 메모리 뱅크(BK0) 방향으로 연장된 제 2 제어신호 라인들(301)로 구분될 수 있다.
제 1 데이터 라인들(200)과 제어신호 라인들(300, 301)은 다수의 메모리 뱅크들(BK0 ~ BKn)을 기준으로 대칭형으로 배치될 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치(203)는 상술한 제어신호 라인들(300, 301) 구조를 통해 다수의 메모리 뱅크들(BK0 ~ BKn)에 제어신호들 즉, 커맨드 스트로브 신호(CMDP) 및 어드레스 신호(ADD)가 전송되는 시간의 차이와, 다수의 메모리 뱅크들(BK0 ~ BKn)에 데이터가 전송되는 시간의 차이가 동일한 값을 갖도록 할 수 있다.
다수의 스위칭 회로들(400)은 라이트 동작 시 라이트 인에이블 신호(WE)가 하이 레벨이므로 제 1 제어신호 라인들(300)을 다수의 메모리 뱅크들(BK0 ~ BKn-1)에 연결할 수 있다.
따라서 다수의 메모리 뱅크들(BK0 ~ BKn-1)에는 거리 순으로 시차를 두고 커맨드 스트로브 신호(CMDP) 및 어드레스 신호(ADD)가 전송될 수 있다.
즉, 주변회로 영역(102) 기준으로 가장 가까운 메모리 뱅크부터 가장 먼 메모리 뱅크 순으로(BK0 - BK1, ..., - BKn-1 - BKn) 커맨드 스트로브 신호(CMDP) 및 어드레스 신호(ADD)가 전송될 수 있다.
부연 설명하면, 다수의 메모리 뱅크들(BK0 ~ BKn) 중에서 가장 먼저 데이터가 라이트되는 메모리 뱅크(BK0)에 가장 먼저 커맨드 스트로브 신호(CMDP) 및 어드레스 신호(ADD)가 전송되고, 가장 늦게 데이터가 라이트되는 메모리 뱅크(BKn)에 가장 늦게 커맨드 스트로브 신호(CMDP) 및 어드레스 신호(ADD)가 전송될 수 있다.
제 1 데이터 라인들(200)과 제어신호 라인들(300, 301)은 다수의 메모리 뱅크들(BK0 ~ BKn)을 기준으로 대칭형으로 설계되므로 라이트 동작 시 데이터 전송 시간 차와 제어신호 전송 시간 차가 동일한 값을 가질 수 있다.
도 8은 본 발명의 다른 실시예에 따른 리드 동작과 관련된 반도체 장치(204)의 구성을 나타낸 도면으로서, 다수의(예를 들어, 적어도 3개 이상) 메모리 뱅크를 포함한 반도체 장치(204)의 예를 든 것이다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(204)는 다수의 메모리 뱅크들(BK0 ~ BKn), 다수의 스위칭 회로들(400), 다수의 다중화 회로(500) 및 다수의 정렬 제어신호 합산회로(600)를 포함하는 것을 제외하고 도 3과 유사하게 구성될 수 있다.
제어신호 라인들(300, 301)은 주변회로 영역(102)에서 주변회로 영역(102)을 기준으로 가장 먼 거리의 메모리 뱅크(BKn)까지 연장된 제 1 제어신호 라인들(300)과, 메모리 뱅크(BKn) 측의 제 1 제어신호 라인들(300)에서 분기되며 주변회로 영역(102)을 기준으로 가장 가까운 거리의 메모리 뱅크(BK0) 방향으로 연장된 제 2 제어신호 라인들(301)로 구분될 수 있다.
제 1 데이터 라인들(200)과 제어신호 라인들(300, 301)은 다수의 메모리 뱅크들(BK0 ~ BKn)을 기준으로 대칭형으로 배치될 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치(204)는 상술한 제어신호 라인들(300, 301) 구조를 통해 다수의 메모리 뱅크들(BK0 ~ BKn)에 제어신호들 즉, 커맨드 스트로브 신호(CMDP) 및 어드레스 신호(ADD)가 전송되는 시간의 차이와, 다수의 출력 데이터들(RGIO_BK0 - RGIO_BKn) 간의 시간 차이가 동일한 값을 갖도록 할 수 있다.
다수의 스위칭 회로(400)는 리드 동작 시 라이트 인에이블 신호(WE)가 로우 레벨이므로 제 2 제어신호 라인들(301)을 다수의 메모리 뱅크들(BK0 ~ BKn-1)에 연결할 수 있다.
주변회로 영역(102) 기준으로 가장 먼 메모리 뱅크부터 가까운 메모리 뱅크 순으로(BKn - BKn-1, ..., - BK1 - BK0) 커맨드 스트로브 신호(CMDP) 및 어드레스 신호(ADD)가 전송될 수 있다.
부연 설명하면, 다수의 메모리 뱅크들(BK0 ~ BKn) 중에서 데이터 리드 시간이 가장 오래 걸리는 메모리 뱅크(BKn)에 가장 먼저 커맨드 스트로브 신호(CMDP) 및 어드레스 신호(ADD)가 전송되고, 데이터 리드 시간이 가장 짧게 걸리는 메모리 뱅크(BK0)에 가장 늦게 커맨드 스트로브 신호(CMDP) 및 어드레스 신호(ADD)가 전송될 수 있다.
제 2 데이터 라인들(201)과 제어신호 라인들(300, 301)은 다수의 메모리 뱅크들(BK0 ~ BKn)을 기준으로 대칭형으로 설계되므로 리드 동작 시 데이터 전송 시간 차와 제어신호 전송 시간 차가 동일한 값을 가질 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (19)
- 주변회로 영역; 및
상기 주변회로 영역과 데이터 라인들 및 제어신호 라인들을 통해 연결된 복수의 단위 메모리 블록들을 포함하는 메모리 영역을 포함하며,
상기 주변 회로 영역에서 상기 복수의 단위 메모리 블록들 중에서 제 1 메모리 블록에 데이터가 전송되는 시간과 상기 주변 회로 영역에서 상기 복수의 단위 메모리 블록들 중에서 제 2 메모리 블록에 상기 데이터가 전송되는 시간의 차이인 제 1 값과,
상기 주변 회로 영역에서 상기 제 1 메모리 블록에 데이터 입/출력과 관련된 제어 신호들이 전송되는 시간과 상기 주변 회로 영역에서 상기 제 2 메모리 블록에 상기 제어 신호들이 전송되는 시간의 차이인 제 2 값이 동일해지도록 상기 제어신호 라인들을 제어하는 반도체 장치. - 제 1 항에 있어서,
상기 제어신호 라인들은
상기 주변회로 영역에서 시작되고, 상기 주변회로 영역을 기준으로 가장 먼 거리의 단위 메모리 블록까지 연장된 제 1 제어신호 라인들, 및
상기 가장 먼 거리의 단위 메모리 블록 측의 제 1 제어신호 라인들에서 분기되며 상기 가장 먼 거리의 단위 메모리 블록에서 상기 주변회로 영역을 기준으로 가장 가까운 거리의 단위 메모리 블록 방향으로 연장된 제 2 제어신호 라인들을 포함하는 반도체 장치. - 제 2 항에 있어서,
상기 반도체 장치의 라이트 동작 시 상기 제 1 제어신호 라인들을 상기 복수의 단위 메모리 블록들 중에서 적어도 하나에 연결하도록 구성된 적어도 하나의 스위칭 회로를 더 포함하는 반도체 장치. - 제 3 항에 있어서,
상기 적어도 하나의 스위칭 회로는
상기 반도체 장치의 리드 동작 시 상기 제 2 제어신호 라인들을 상기 복수의 단위 메모리 블록들 각각에 연결하도록 구성되는 반도체 장치. - 제 1 항에 있어서,
상기 주변회로 영역은
상기 반도체 장치 외부와의 데이터 입/출력을 위한 데이터 패드들 및 상기 반도체 장치 외부에서 커맨드 및 어드레스를 입력받기 위한 커맨드/어드레스 패드들을 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 제어신호들은 커맨드 스트로브 신호 및 어드레스 신호를 포함하는 반도체 장치. - 주변회로 영역;
복수의 단위 메모리 블록들을 포함하는 메모리 영역;
상기 주변회로 영역을 통해 외부에서 입력된 데이터를 상기 복수의 단위 메모리 블록으로 전송하기 위한 데이터 라인들;
상기 주변회로 영역에서 시작되고, 상기 주변회로 영역을 기준으로 가장 먼 거리의 단위 메모리 블록까지 연장되며, 상기 복수의 단위 메모리 블록들에 데이터 입/출력과 관련된 제어신호들을 전송하기 위한 제 1 제어신호 라인들;
상기 가장 먼 거리의 단위 메모리 블록 측의 상기 제 1 제어신호 라인들에서 분기되며 상기 가장 먼 거리의 단위 메모리 블록에서 상기 주변회로 영역을 기준으로 가장 가까운 거리의 단위 메모리 블록 방향으로 연장되며, 상기 제어신호들을 전송하기 위한 제 2 제어신호 라인들; 및
반도체 장치의 라이트 동작 시 상기 제 1 제어신호 라인들을 상기 복수의 단위 메모리 블록들 중에서 적어도 하나에 연결하도록 구성된 적어도 하나의 스위칭 회로를 포함하는 반도체 장치. - 제 7 항에 있어서,
상기 주변회로 영역은
상기 반도체 장치 외부와의 데이터 입/출력을 위한 데이터 패드들 및 상기 반도체 장치 외부에서 커맨드 및 어드레스를 입력받기 위한 커맨드/어드레스 패드들을 포함하는 반도체 장치. - 제 7 항에 있어서,
상기 제어신호들은 커맨드 스트로브 신호 및 어드레스 신호를 포함하는 반도체 장치. - 주변회로 영역;
복수의 단위 메모리 블록들을 포함하는 메모리 영역;
상기 복수의 단위 메모리 블록들에서 읽어낸 데이터를 상기 주변회로 영역으로 전송하기 위한 데이터 라인들;
상기 주변회로 영역에서 시작되고, 상기 주변회로 영역을 기준으로 가장 먼 거리의 단위 메모리 블록까지 연장되며, 상기 복수의 단위 메모리 블록들에 데이터 입/출력과 관련된 제어신호들을 전송하기 위한 제 1 제어신호 라인들;
상기 가장 먼 거리의 단위 메모리 블록 측의 상기 제 1 제어신호 라인들에서 분기되며 상기 가장 먼 거리의 단위 메모리 블록에서 상기 주변회로 영역을 기준으로 가장 가까운 거리의 단위 메모리 블록 방향으로 연장되며, 상기 제어신호들을 전송하기 위한 제 2 제어신호 라인들; 및
반도체 장치의 리드 동작 시 상기 제 2 제어신호 라인들을 상기 복수의 단위 메모리 블록들 중에서 적어도 하나에 연결하도록 구성된 적어도 하나의 스위칭 회로를 포함하는 반도체 장치. - 제 10 항에 있어서,
상기 주변회로 영역은
상기 반도체 장치 외부와의 데이터 입/출력을 위한 데이터 패드들 및 상기 반도체 장치 외부에서 커맨드 및 어드레스를 입력받기 위한 커맨드/어드레스 패드들을 포함하는 반도체 장치. - 제 10 항에 있어서,
상기 제어신호들은 커맨드 스트로브 신호 및 어드레스 신호를 포함하는 반도체 장치. - 주변회로 영역;
복수의 단위 메모리 블록들을 포함하는 메모리 영역;
상기 주변회로 영역을 통해 외부에서 입력된 데이터를 상기 복수의 단위 메모리 블록으로 전송하기 위한 제 1 데이터 라인들;
상기 복수의 단위 메모리 블록들에서 읽어낸 데이터를 상기 주변회로 영역으로 전송하기 위한 제 2 데이터 라인들;
상기 주변회로 영역에서 시작되고, 상기 주변회로 영역을 기준으로 가장 먼 거리의 단위 메모리 블록까지 연장되며, 상기 복수의 단위 메모리 블록들에 데이터 입/출력과 관련된 제어신호들을 전송하기 위한 제 1 제어신호 라인들;
상기 가장 먼 거리의 단위 메모리 블록 측의 상기 제 1 제어신호 라인들에서 분기되며 상기 가장 먼 거리의 단위 메모리 블록에서 상기 주변회로 영역을 기준으로 가장 가까운 거리의 단위 메모리 블록 방향으로 연장되며, 상기 제어신호들을 전송하기 위한 제 2 제어신호 라인들; 및
반도체 장치의 동작 상태에 따라 상기 제 1 제어신호 라인들 또는 상기 제 2 제어신호 라인들을 상기 복수의 단위 메모리 블록들 중에서 적어도 하나에 연결하도록 구성된 적어도 하나의 스위칭 회로를 포함하는 반도체 장치. - 제 13 항에 있어서,
상기 주변회로 영역은
상기 반도체 장치 외부와의 데이터 입/출력을 위한 데이터 패드들 및 상기 반도체 장치 외부에서 커맨드 및 어드레스를 입력받기 위한 커맨드/어드레스 패드들을 포함하는 반도체 장치. - 제 13 항에 있어서,
상기 제어신호들은 커맨드 스트로브 신호 및 어드레스 신호를 포함하는 반도체 장치. - 제 13 항에 있어서,
상기 적어도 하나의 스위칭 회로는
상기 반도체 장치의 라이트 동작 시 상기 제 1 제어신호 라인들을 상기 복수의 단위 메모리 블록들 중에서 적어도 하나에 연결하고, 상기 반도체 장치의 리드 동작 시 상기 제 2 제어신호 라인들을 상기 복수의 단위 메모리 블록들 중에서 적어도 하나에 연결하도록 구성되는 반도체 장치. - 제 13 항에 있어서,
상기 복수의 단위 메모리 블록들은 리드 동작에 따라 각각의 출력 데이터의 출력 타이밍을 정의하기 위한 정렬 제어신호들을 생성하도록 구성되는 반도체 장치. - 제 17 항에 있어서,
상기 정렬 제어신호들 중에서 인접한 두 개의 단위 메모리 블록들에서 생성된 정렬 제어신호들에 따라 상기 인접한 두 개의 단위 메모리 블록들의 출력 데이터들 중에서 하나를 선택하여 출력하도록 구성된 적어도 하나의 다중화 회로를 더 포함하는 반도체 장치. - 제 18 항에 있어서,
상기 인접한 두 개의 단위 메모리 블록들에서 생성된 정렬 제어신호들을 합산하여 상기 주변회로 영역에 전송하기 위한 적어도 하나의 정렬 제어신호 합산회로를 더 포함하는 반도체 장치.
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Citations (1)
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|---|---|---|---|---|
| US20170060789A1 (en) * | 2015-08-28 | 2017-03-02 | Micron Technology, Inc. | Apparatuses and methods for transferring data from memory on a data path |
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| JP2000048567A (ja) * | 1998-05-22 | 2000-02-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
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| KR100996187B1 (ko) * | 2008-01-18 | 2010-11-24 | 주식회사 하이닉스반도체 | 고집적 반도체 메모리 장치의 내부 구조 |
| US20090303801A1 (en) * | 2008-06-10 | 2009-12-10 | Juhan Kim | Carbon nanotube memory including a buffered data path |
| US9432298B1 (en) * | 2011-12-09 | 2016-08-30 | P4tents1, LLC | System, method, and computer program product for improving memory systems |
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