KR100893577B1 - 반도체 메모리장치 - Google Patents

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Abstract

본 발명은 반도체 메모리장치의 성능지수 중 하나인 tAA를 개선하기 위한 것으로, 본 발명에 따른 반도체 메모리장치는, 메모리장치가 쓰기 동작을 수행하고 있음을 나타내는 구별신호를 생성하는 구별신호 생성부; 각각의 뱅크 별로 구비되며, 해당 뱅크로 전달되는 메모리장치의 컬럼 커맨드 신호를 상기 구별신호에 응답하여 선택적으로 지연시키는 선택적 지연부; 및 각각의 뱅크 별로 구비되며, 해당 뱅크의 상기 선택적 지연부가 상기 구별신호에 응답하여 상기 선택적 지연동작을 하게 할 것인지 아니면 구별신호에 상관없이 일정한 지연동작을 하게 할 것인지를 결정하기 위한 퓨즈회로를 포함한다.
메모리장치, tAA, PVT변화

Description

반도체 메모리장치{Semiconductor Memory Device}
도 1은 8개의 뱅크를 갖는 종래의 반도체 메모리장치를 나타낸 도면.
도 2는 뱅크에서의 쓰기(Write) 동작 타이밍도.
도 3은 본 발명에 따른 반도체 메모리장치의 커맨드계열 전송라인의 일실시예를 도시한 도면.
도 4는 도 3의 구별신호 생성부(100)의 일실시예 구성도.
도 5는 도 4에 도시된 구별신호 생성부(100)에서 생성되는 구별신호(WT_MODE)의 생성과정을 도시한 타이밍도.
도 6은 도 3의 퓨즈회로(300)의 일실시예 구성도.
도 7은 도 3의 선택적지연부(200)의 일실시예 구성도.
도 8은 도 3의 선택적 지연부(200)의 다른 실시예 구성도.
도 9는 본 발명에 따른 반도체 메모리장치에서의 구별신호 생성부, 선택적 지연부, 퓨즈회로 등의 배치에 대한 이해를 돕기 위한 도면.
*도면의 주요 부분에 대한 부호의 설명
100: 구별신호 생성부 200: 선택적지연부
300: 퓨즈회로
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 반도체 메모리장치의 tAA를 개선하기 위한 것이다.
여기서 tAA란 리드(Read) 커맨드(command)로부터 얼마나 빨리 데이터(Data)를 출력시킬 수 있는지를 나타내는 성능지수로, 반도체 메모리장치의 성능을 결정하는 중요한 값에 해당한다.
도 1은 8개의 뱅크를 갖는 종래의 반도체 메모리장치를 나타낸 도면이다.
현재 메모리장치의 용량이 커지고 DDR3등 고성능의 메모리장치로 발전함에 따라 기존의 4뱅크 구조에서 8뱅크 구조로 전환되어 가고 있다.
전체 칩(chip)에서 보면, 데이터(Data)의 입출력 패드에 해당하는 부분을 DQ pad라고 하며, 어드레스(address)와 커맨드(command)의 입출력 패드에 해당하는 부분을 AC pad라 한다. 이러한 AC pad들 및 DQ pad들은 도면에 도시된 바와 같이, 칩의 한쪽에 몰려있게 된다. 따라서 뱅크의 위치별로 DQ pad로부터 멀거나 가까운 패드가 존재하게 되고, 마찬가지로 AC pad로부터 멀거나 가까운 패드가 존재하게 된다. 도 1에서 DQ worst, CMD(command) best라고 표시된 뱅크들(뱅크5, 뱅크7)의 경우, DQ pad로부터는 멀고 AC pad로부터는 가까운 위치의 뱅크들을 나타낸다. 또한, DQ best, CMD worst로 표시된 뱅크들(뱅크0, 뱅크2)의 경우, DQ pad로부터는 가깝고 AC pad로부터는 먼 위치의 뱅크들을 나타낸다.
도 2는 뱅크에서의 쓰기(Write) 동작 타이밍도이다.
상단의 타이밍도는 DQ best, CMD worst 위치에서 PVT(Process, Voltage, Temperature: 프로세스, 전압, 온도) 조건은 가장 빠른 PVT 조건일 때를 나타낸 것인데, 가장 빠른 PVT 조건이란 프로세스도 빠른 특성을 나타내는 쪽으로 분포되고, 전압이 톺고, 온도도 낮은 값을 가지기 때문에 회로 특성이 가장 우수하게 나타날 수 있는 조건을 의미한다. 하단의 타이밍도는 이와 반대로 DQ worst, CMD best 위치에서 가장 느린 PVT 조건일 때를 나타낸다.
뱅크에 쓰여지는(Write) 데이터는 DQ pad로부터 출발하여 뱅크쪽에 도착하며, 도착한 데이터는 뱅크 쓰기 인에이블 신호(BWEN: Bank Write enable)에 의해 뱅크쪽으로 쓰여진다. YS는 컬럼 어드레스에 의해 선택되는 컬럼 선택 신호(YS)이며 이 신호가 떠있는 동안 선택된 컬럼쪽 메모리셀에 데이터가 쓰여진다. 여기서 컬럼 선택 신호(YS)는 뱅크 쓰기 인에이블 신호(BWEN)와 약간의 시간차 만을 가지고 동시에 떠야하는 신호에 해당하며, 뱅크 쓰기 인에이블 신호(BWEN)를 밀거나 당길 때 같이 당겨줘야 하는 신호이다.
데이터(Data(GIO))에 대해 설명을 하면, 일반적으로 뱅크로 도착하는 데이터는 최소의 지연시간만을 갖도록 설계하기 때문에 거쳐가는 로직의 수를 최소화한다. 다만 뱅크까지 도달하기 전까지는 긴 금속 도선을 거치게 되는데 이를 GIO(Global I/O) 도선이라고 한다. 이는 주로 RC지연 특성을 보이며, PVT가 가장 빠른 조건일 때와 가장 느린 조건일 때 그 변화 정도가 작은 특징이 있다. 이를 데이터계열 전송라인으로 분류한다. 도면의 tGIO는 데이터 계열 신호의 PVT변화에 의한 시간차를 나타낸다.
반면에, 뱅크 쓰기 인에이블 신호(BWEN) 또는 컬럼 선택 신호(YS)의 경우에는 타미임을 맞춰주는 회로 및 복잡한 제어회로들을 거치디 때문에 비교적 많은 수의 로직 게이트를 거치도록 되어 있어서 PVT 변화에 매우 민감하게 변화한다. 이를 커맨드계열 신호로 분류한다. 도면의 tCMD는 커맨드계열 신호의 PVT 변화에 의한 시간차를 나타내며 tGIO보다 tCMD가 더 크다는 것을 확인할 수 있다.
뱅크에 데이터가 쓰여지기(Write) 위해서는 데이터가 커맨드보다 먼저 도착해야 하며 적절한 타이밍마진(tMARGIN)을 확보해야 한다. 일반적으로 가장 빠른 PVT 조건에서는 PVT 조건에 민감한 커맨드계열 신호(BWEN, YS)가 데이터계열 신호(Data)에 비해 더욱 빨라져 적절한 타이밍 마진(tMARGIN)을 확보할 수 없는 경우가 발생하기 때문에 커맨드계열 신호(BWEN, YS)를 일부러 지연시키게 된다. 특히 도 2의 상단의 경우와 같이 커맨드계열 신호(BWEN, YS)가 가장 빨라질 조건인 DQ worst, CMD best 위치에서 가장 빠른 PVT조건일 때는 커맨드계열 신호(BWEN, YS)를 지연시킬 필요성이 더욱 커진다.
도 2의 하단의 타이밍도는 커맨드계열 신호(BWEN, YS)가 가장 느려질 조건인 DQ best, CMD worst 위치에서 가장 느린 PVT 조건일 때를 나타낸다. 이때 뱅크에 도착하는 데이터계열 신호(Data)의 경우에는 DQ best의 위치이고 PVT의 영향을 적게 받기 때문에 가장 느린 PVT 조건이라 해도 비교적 빨리 뱅크에 도착한다. 반면 에 커맨드계열 신호(BWEN, YS)는 매우 늦어지게 되는데, 이는 CMD worst 조건임과 더불어, 앞서 설명한 바와 같이 가장 빠른 조건에서의 적절한 타이밍 마진(tMARGIN)을 확보하기 위해 일부러 커맨드계열 신호(BWEN, YS)를 지연시켜 놓은 양이 가장 느린 PVT 조건에서는 더욱 많은 지연량으로 작용하기 때문이다.
쓰기(Write) 동작뿐 아니라 읽기(Read) 동작시에도 YS펄스가 뜨게되며, 이로부터 뱅크쪽 데이터가 GIO로 전달되는 과정을 거치는데, 앞에서 YS펄스가 뜨는 시점을 지연시킨 것으로 인하여 tAA가 증가하는 문제점이 있다. 여기서 tAA는 읽기(Read) 커맨드로부터 얼마나 빨리 데이터(Data)를 출력할 수 있는지를 나타내는 성능지수이며, 메모리장치의 성능을 결정짓는 중요한 값에 해당한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 컬럼 커맨드 신호를 지연시킨 것으로 인하여 읽기(Read) 동작시 tAA가 증가하는 문제점을 해결하기 위한 것이다.
상기한 목적을 달성하기 위한 본 발명의 일측면에 따르면, 메모리장치가 쓰기 동작을 수행하고 있음을 나타내는 구별신호를 생성하는 구별신호 생성부; 각각의 뱅크 별로 구비되며, 해당 뱅크로 전달되는 메모리장치의 컬럼 커맨드 신호를 상기 구별신호에 응답하여 선택적으로 지연시키는 선택적 지연부; 및 각각의 뱅크 별로 구비되며, 해당 뱅크의 상기 선택적 지연부가 상기 구별신호에 응답하여 상기 선택적 지연동작을 하게 할 것인지 아니면 구별신호에 상관없이 일정한 지연동작을 하게 할 것인지를 결정하기 위한 퓨즈회로를 포함하는 반도체 메모리장치가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 각각의 뱅크로 메모리셀에 저장된 데이터와 저장될 데이터가 이동하는 경로인 데이터계열 전송라인; 각각의 뱅크 별로 구비되며, 메모리장치의 컬럼 커맨드 신호가 이동하는 경로인 커맨드계열 전송라인; 및 각각의 뱅크 별로 구비되며, 해당 뱅크의 상기 커맨드계열 전송라인이 선택적 지연동작을 수행하게 알 것인지 아니면 일정한 지연동작을 수행하게 할 것인지의 여부를 결정하는 퓨즈회로를 포함하며, 상기 퓨즈회로에서 선택적 지연동작을 수행하도록 결정된 경우 상기 커맨드계열 전송라인의 지연값은 메모리장치가 쓰기 동작을 수행할 때 더 커지는 것을 특징으로 하는 반도체 메모리장치가 제공된다.
즉, 본 발명은 컬럼 커맨드 신호를 지연시킬때 메모리장치가 쓰기 동작 수행중인지 아닌지를 구분하여 지연값을 조절한다. 그리고, 퓨즈회로를 구비하며 각 뱅크별로 상기 선택적 지연동작을 수행할 것인지 아닌지를 결정할 수 있게 한다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리장치의 커맨드계열 전송라인의 일실시예를 도시한 도면이다.
본 발명에 따른 메모리장치는 구별신호 생성부(100)와 선택적 지연부(200)와 퓨즈회로(300)를 포함하여 메모리장치의 컬럼 커맨드 신호를 선택적으로 지연시켜 tAA를 개선한다.
구별신호 생성부(100)는 메모리장치가 쓰기 동작(Write)을 수행하고 있음을 알리는 구별신호(WT_MODE)를 생성한다. 본 발명은 컬럼 커맨드 신호(컬럼 선택 신호(YS), 벵크 쓰기 인에이블 신호(BWEN), 및 이들을 생성하기 위한 신호를 의미한다.)를 지연시킴에 있어서 메모리장치가 읽기 동작을 수행할 때와 쓰기 동작을 수행할 때 그 지연값을 다르게 하는 것을 특징으로 하는데, 이 구별신호 생성부(100)는 메모리장치가 쓰기 동작을 수행하고 있음을 알리는 구별신호(WT_MODE)를 생성해 쓰기 동작 시 컬럼 커맨드 신호의 지연값이 늘어나게 한다.
퓨즈회로(300)는 선택적 지연부(200)가 쓰기 동작이냐 아니냐에 따라 지연값을 달리하는 선택적 지연동작을 하게 할지 안할지를 결정한다. 즉, 선택적 지연부가(200) 구별신호(WT_MODE)에 응답하여 선택적 지연동작을 하게 할 것인지 아니면 구별신호(WT_MODE)에 상관없이 일정한 지연동작을 하게 할 것인지를 결정한다. 상세하게 퓨즈회로(300)는 내부에 있는 퓨즈(fuse)의 컷팅여부에 따라 구별신호를 그대로 통과시키기도 하며(WT_MODE=WT_MODE_BANK), 구별신호의 논리값을 일정값으로 고정시키기도 한다.(WT_BANK는 일정값으로 고정)
선택적 지연부(200)는 구별신호 생성부(100)에서 생성되어 퓨즈회로(300)를 통해 전달되는 구별신호(WT_MODE_BANK))에 따라 컬럼 커맨드 신호를 선택적으로 지연시킨다. 상세하게 메모리장치가 쓰기 동작을 수행해서 구별신호(WT_MODE_BANK)가 인에이블 되면 컬럼 커맨드 신호의 지연값을 늘리고, 구별신호(WT_MODE_BANK))가 디스에이블 되면 컬럼 커맨드 신호의 지연값을 줄인다. 물론 퓨즈회로(300)의 설정이 선택적 지연동작을 수행하지 않도록 설정된 경우에는 WT_MODE_BANK 신호가 WT_MODE와 상관없이 일정값으로 고정되므로 선택적 지연동작을 수행하지 않는다.
이러한 선택적 지연부(200)는 컬럼 커맨드 신호를 서로 다른 값으로 지연시키는 지연수단(210)과 지연수단(210)을 통과한 컬럼 커맨드 신호를 구별신호(WT_MODE_BANK))에 따라 선택하는 지연선택수단(220)을 포함하여 구성될 수 있다.
구별신호 생성부(100)는 모든 메모리장치 내의 모든 뱅크가 공유할 수 있지만, 퓨즈회로(300)와 선택적 지연부(200)는 각 뱅크별로 구비된다. 따라서 패드(pad)와의 거리에 따라 어느 뱅크는 선택적 지연동작을 수행하고 어느 뱅크는 선택적 지연동작을 수행하지 않게 설정될 수 있다. 실제로 메모리장치의 뱅크 수가 늘어나고 각 뱅크별로 패드와의 거리에 차이가 나므로, 각 뱅크별로 선택적 지연동작의 여부를 결정할 필요성이 있다. 또한, 메모리장치를 제조한 후에 x8, x16(IO)등의 동작모드를 설정하는 경우가 있으며, 각 동작모드에 따라 뱅크의 타이밍을 적절히 조절할 필요성이 있으므로 선택적 지연부(200)와 퓨즈회로(300)를 각 뱅크별로 구비하는 것이 유리하다.
도 4는 도 3의 구별신호 생성부(100)의 일실시예 구성도이다.
상술한 바와 같이, 구별신호 생성부(100)는 메모리장치가 쓰기 동작을 수행하고 있음을 알리는 구별신호(WT_MODE)를 생성한다. 메모리장치가 쓰기 동작을 수행하고 있음을 알리는 구별신호는, 여러 가지 쓰기 동작과 관련된 신호를 조합해서 생성할 수 있으며, 도면에는 내부 쓰기명령 신호(CASP_WT)를 이용하여 구별신호(WT_MODE)를 생성하는 실시예를 도시하고 있다.
내부 쓰기명령 신호(CASP_WT)는 쓰기(Write) 명령에 해당하는 CAS(컬럼 어드레스 스트로브: Column Address Strobe) 커맨드로부터 만들어지는 펄스신호로, 메모리장치가 쓰기 동작을 할 때 인에이블 되는 신호이다.
구별신호(WT_MODE)는 내부 쓰기명령 신호(CASP_WT)가 한번 인에이블 되면 미리 설정된 시간 동안 인에이블 되었다가 디스에이블 된다. 여기서의 미리 설정된 시간이란 메모리장치가 쓰기 동작을 하는데 필요한 시간을 의미한다. 내부 쓰기명령 신호(CASP_WT)는 짧은 시간 동안 인에이블 되는 펄스(pulse) 파이기 때문에, 내부 쓰기명령 신호(CASP_WT)만으로는 메모리장치가 쓰기 동작을 하기 위한 시간을 충분히 확보할 수가 없다. 따라서 구별신호(WT_MODE)는 내부 쓰기명령 신호(CASP_WT)와 함께 인에이블 되지만 충분한 시간을 확보한 후에 디스에이블 되도록 조정된다.(구별신호가 인에이블 되어있는 시간 동안 컬럼 커맨드 신호의 지연값을 늘리기 때문에, 구별신호가 인에이블 되어있는 시간은 중요하다.)
이러한 구별신호 생성부(100)는 도면에 도시된 바와 같이, 내부 쓰기명령 신호(CASP_WT)를 지연하기 위한 지연수단(110); 및 내부 쓰기명령 신호(CASP_WT)와 지연수단(110)의 출력(CASP_WT_DFF)을 입력받아 구별신호(WT_MODE)를 출력하는 SR래치(120)를 포함하여 구성될 수 있다.
지연수단(110)은 하나 이상의 직렬로 연결된 D플립플롭(D flip flop)을 포함하여 구성될 수 있으며, D플립플롭의 수가 많아질수록 지연값이 커진다.
SR래치(120)는 내부 쓰기명령 신호(CASP_WT)를 입력받는 제1노아게이트(121); 지연수단(110)에 의해 지연된 내부 쓰기명령 신호(CASP_WT_DFF)를 입력받 으며 제1노아게이트(121)와 래치를 형성하는 제2노아게이트(122); 및 제1노아게이트(121)의 출력을 반전해 구별신호로 출력하는 인버터(123)를 포함하여 구성될 수 있다.
도 5는 도 4에 도시된 구별신호 생성부(100)에서 생성되는 구별신호(WT_MODE)의 생성과정을 도시한 타이밍도이다.
처음에 내부 쓰기명령 신호(CASP_WT)가 인에이블 되면 구별신호(WT_MODE)가 인에이블 되고, 3클럭(clock)이 지난 후에 구별신호(WT_MODE)가 CASP_WT_DFF의 인에이블에 의해 디스에이블 된다.
도면에는 구별신호(WT_MODE)가 3클럭 동안 인에이블 되는 실시예에 대해서 도시하고 있으나, 메모리장치의 쓰기동작에 걸리는 시간 및 메모리장치의 동작 스피드 등에 따라 구별신호(WT_MODE)가 인에이블 되는 시간은 다르게 설정될 수 있다.
또한, 본 발명의 구별신호 생성부(100)에서는 지연수단(110)으로 D플립플롭을 사용하고 있으나 인버터 딜레이에 의해 이를 구성할 수도 있으며, SR래치(120)로 노아(NOR)게이트가 아닌 낸드(NAND)게이트가 사용될 수도 있으며, 이러한 신호를 구현하는 방법이 수없이 많이 존재함은 자명하다 할 것이다.
도 6은 도 3의 퓨즈회로(300)의 일실시예 구성도이다.
도면에 도시된 바와 같이, 본 발명의 퓨즈회로(300)는 퓨즈부(310)와 신호고정부(320)로 구성된다.
퓨즈부(310)는 내부의 퓨즈가 컷팅되면(cut) SELECT 신호를 '하이'로 고정하 고, 퓨즈가 컷팅되지 않으면(no cut) SELECT 신호를 '로우'로 고정한다. 참고로 도면의 파워업 신호(PWRUP)는 초기에 파워 인가시에만 잠깐동안 '하이'값을 갖는 펄스(pulse) 신호이다.
또한, 신호고정부(320)는 SELECT 신호가 '하이'인 경우에는 WT_MODE_BANK 신호가 VSS 즉 '로우'로 고정되게 하며, SELECT 신호가 '로우'인 경우에는 구별신호를 그대로 통과시켜 WT_MODE_BANK 신호를 생성한다.
도 7은 도 3의 선택적지연부(200)의 일실시예 구성도이다.
선택적 지연부(200)는 컬럼 커맨드 신호를 서로 다른 값으로 지연시키는 지연수단(210); 및 지연수단(210)을 통과한 컬럼 커맨드 신호(Path_1, Path_2)를 선택하기 위한 지연 선택수단(220)을 포함하여 구성된다.
선택적 지연부(200)에 대한 상세한 설명에 들어가기에 앞서, 도면에 도시된 신호들에 대해 설명한다.
CAS_Pulse 신호는 메모리장치의 컬럼 억세스(Column Access)를 위한 초기 컬럼 커맨드 신호로, 이 신호는 다양한 로직 게이트(logic gate)를 거쳐 결국은 AYP신호를 형성하게 된다. AYP신호는 각 뱅크로 전파되어 뱅크 쓰기 인에이블 신호(BWEN), 컬럼 셀렉트 신호(YS)의 펄스를 형성시키는 원천(source) 신호이다.
즉, AYP신호는 리드 또는 라이트 커맨드를 받아서 생성되는 컬럼 커맨드 신호 중 하나이며, 이의 타이밍을 조절하면 당연히 뱅크 쓰기 인에이블 신호(BWEN), 컬럼 셀렉트 신호(YS)의 타이밍도 조절된다. 참고로 상술했던 내부 쓰기명령 신호(CASP_WT)는 CAS_Pulse 신호로부터 만들어질 수 있다.
본 발명의 도면들에 사용되는 신호들은 하나의 예시에 불과할 뿐이며, 본 발명의 핵심은 메모리장치의 쓰기 동작시 컬럼 커맨드 신호의 지연량을 늘린다는데 있으므로, 여러 가지 다른 신호들이 사용될 수 있음은 자명하다 할 것이다.
지연수단(210)은 컬럼 커맨드 신호를 서로 다른 값으로 지연시키는 두 개의 지연라인(211, 212)을 포함하여 실시될 수 있다. 본 발명은 쓰기 동작시에 메모리장치의 컬럼 커맨드 신호의 지연값을 늘리는데 그 특징이 있으므로, 쓰기 동작시에 컬럼 커맨드 신호가 통과하게 되는 지연라인 212가 지연라인 211보다 지연값이 더 크다.
또한, 본 발명에 있어서는 지연라인 211과 지연라인 212 각각의 지연값 보다는 두 지연라인 간의 지연값의 차이가 중요하기 때문에, 지연라인 211의 지연값은 '0'의 값을 가지게 설정할 수도 있다.(도선으로 구성하면 된다.)
지연선택수단(220)은 지연라인(211, 212)의 출력을 각각 입력받는 두 개의 패스게이트(PG1, PG2)를 포함하여 구성될 수 있다.
패스게이트(PG1, PG2)는 퓨즈회로(300)를 통해 입력되는 구별신호(WT_MODE_BANK)에 의해서 온/오프 되는데, 메모리장치가 쓰기 동작을 수행할 때, 즉 구별신호(WT_MODE_BANK)가 인에이블 되는 경우에는 패스게이트 PG2가 열려서 컬럼 커맨드 신호(AYP, Path_2)의 지연값이 늘어나게 되고, 그 이외에는 구별신호(WT_MODE_BANK))가 디스에이블 되어 패스게이트 PG1이 열려서 컬럼 커맨드 신호(AYP, Path_1)의 지연값이 줄어들게 된다.
참고로 도면에 도시된 로직게이트(230)는 CAS_Pulse 신호가 AYP신호로 생성 되기까지 거치는 여러 회로들을 의미한다.
종래의 메모리장치에서는 가장 빠른 PVT조건에서의 마진(쓰기동작에서의 마진)을 확보하기 위해 컬럼 커맨드 신호를 일부러 지연시켜 놓았으며, 이것이 읽기(Read) 동작에서의 tAA에 손실을 가져왔다.
그러나 본 발명에 따른 메모리장치는 컬럼 커맨드 신호를 쓰기(Write) 동작에서만 선택적으로 더 지연시키기 때문에 읽기(Read) 동작에서 쓸데없이 컬럼 커맨드 신호의 지연이 발생하지 않으며, 메모리장치의 중요한 성능지수인 tAA를 개선할 수 있는 효과가 있다.
도 8은 도 3의 선택적 지연부(200)의 다른 실시예 구성도인데, 도 7에서는 패스게이트를 사용했지만 도 8에서는 패스게이트 대신 낸드게이트를 사용하여 설계했다는 차이점이 있다. 기본적인 동작은 도 7과 동일하므로 더 이상의 상세한 설명은 생략하기로 한다.
도 9는 본 발명에 따른 반도체 메모리장치에서의 구별신호 생성부, 선택적 지연부, 퓨즈회로 등의 배치에 대한 이해를 돕기 위한 도면이다.
도면에 도시된 바와 같이, 구별신호 생성부(100)는 뱅크 외부에 구비되어 다른 뱅크들이 공유하게 설계될 수 있으며, 선택적 지연부(200)와 퓨즈회로(300)는 뱅크 각각에 구비된다. 또한 본 발명에서 컬럼 커맨드 신호로 예시된 AYP신호는 각각의 로직을 거쳐 컬럼 선택 신호(YS)와 뱅크 쓰기 인에이블 신호(BWEN)를 생성한다.
상세허게, AYP신호는 메모리장치의 버스트 길이(BL: Burst Length)에 따라 한개 또는 두개의 BYPREp 신호를 생성하며(일반적으로 BL=8이면 두개 BL=4이면 한대), BYPREp신호를 이용하여 컬럼 셀렉트 신호(YS)와 뱅크 쓰기 인에이블 신호(BWEN)가 생성된다.
본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 상술한 실시예에서는 특정 신호들이 예시되고 있지만, 본 발명의 핵심은 쓰기 동작과 읽기 동작을 구분하여 쓰기 동작시에 컬럼 커맨드 신호의 지연값을 더 늘린다는데 있으므로, 동일한 목적을 달성하기 위해 여러가지의 다른 신호들이 사용될 수 있음은 자명하다 할 것이다.
상술한 본 발명은, 반도체 메모리장치의 쓰기 동작에서 컬럼 커맨드 신호의 딜레이 값을 더 늘린다.
따라서 읽기 동작에서의 컬럼 커맨드 신호의 딜레이값을 쓸데없이 늘릴 필요가 없어지고, 이는 반도체 메모리장치의 중요한 성능지수인 tAA(리드 커맨드 로부터 얼마나 빨리 데이터를 출력시킬 수 있는지를 나타내는 성능지수)를 개선하게 되는 효과가 있다.
또한, 각 뱅크별로 퓨즈회로와 선택적 지연부를 구비하기 때문에, 각 뱅크의 위치에 따라 상술한 선택적 지연동작을 하게 또는 하지않게 설정할 수 있다는 장점이 있다.

Claims (21)

  1. 메모리장치가 쓰기 동작을 수행하고 있음을 나타내는 구별신호를 생성하는 구별신호 생성부;
    각각의 뱅크 별로 구비되며, 해당 뱅크로 전달되는 메모리장치의 컬럼 커맨드 신호를 상기 구별신호에 응답하여 선택적으로 지연시키는 선택적 지연부; 및
    각각의 뱅크 별로 구비되며, 해당 뱅크의 상기 선택적 지연부가 상기 구별신호에 응답하여 상기 선택적 지연동작을 하게 할 것인지 아니면 구별신호에 상관없이 일정한 지연동작을 하게 할 것인지를 결정하기 위한 퓨즈회로
    를 포함하는 반도체 메모리장치.
  2. 제 1항에 있어서,
    상기 구별신호 생성부는,
    내부 쓰기명령 신호에 응답하여 상기 구별신호를 생성하며, 상기 내부 쓰기명령 신호가 한번 인에이블되면 미리 설정된 시간 동안 상기 구별신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 2항에 있어서,
    상기 미리 설정된 시간은,
    메모리장치의 쓰기 동작에 필요한 시간인 것을 특징으로 하는 반도체 메모리장치.
  4. 제 2항에 있어서,
    상기 퓨즈회로는,
    퓨즈의 컷팅 여부에 응답하여 상기 선택적 지연부로 상기 구별신호가 그대로 입력되게 또는 상기 구별신호의 논리레벨이 쓰기 동작 여부와 상관없이 일정값으로 고정되게 제어하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 4항에 있어서,
    상기 선택적 지연부는,
    상기 컬럼 커맨드 신호를 서로 다른 지연값으로 지연시키는 지연수단; 및
    상기 지연수단을 통과한 컬럼 커맨드 신호를 선택하기 위한 지연선택수단
    을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제 5항에 있어서,
    상기 지연수단은,
    상기 컬럼 커맨드 신호를 서로 다른 값으로 지연시켜 출력하는 두 개의 지연라인을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 6항에 있어서,
    상기 지연라인 중 하나는,
    지연값이 0인 것을 특징으로 하는 반도체 메모리장치.
  8. 제 6항에 있어서,
    상기 지연선택수단은,
    상기 지연라인의 출력을 각각 입력받는 두 개의 패스게이트를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제 8항에 있어서,
    상기 패스게이트는,
    상기 구별신호에 따라 온/오프되는 것을 특징으로 하는 반도체 메모리장치.
  10. 제 1항 내지 9항 중 어느 한 항에 있어서,
    상기 선택적 지연부는,
    상기 퓨즈회로에 의해 선택적 지연동작을 하도록 설정된 경우에, 쓰기동작을 수행할 때 읽기동작을 수행할 때 보다 상기 컬럼 커맨드 신호를 더 많이 지연시키는 것을 특징으로 하는 반도체 메모리장치.
  11. 삭제
  12. 삭제
  13. 제 2항에 있어서,
    상기 컬럼 커맨드 신호는,
    컬럼 선택 신호(YS), 쓰기 인에이블 신호(BWEN) 및 이들을 생성하기 위한 신호인 것을 특징으로 하는 반도체 메모리장치.
  14. 각각의 뱅크로 메모리셀에 저장된 데이터와 저장될 데이터가 이동하는 경로인 데이터계열 전송라인;
    각각의 뱅크 별로 구비되며, 메모리장치의 컬럼 커맨드 신호가 이동하는 경로인 커맨드계열 전송라인; 및
    각각의 뱅크 별로 구비되며, 해당 뱅크의 상기 커맨드계열 전송라인이 선택적 지연동작을 수행하게 알 것인지 아니면 일정한 지연동작을 수행하게 할 것인지의 여부를 결정하는 퓨즈회로를 포함하며,
    상기 퓨즈회로에서 선택적 지연동작을 수행하도록 결정된 경우 상기 커맨드계열 전송라인의 지연값은 메모리장치가 쓰기 동작을 수행할 때 더 커지는 것을 특징으로 하는 반도체 메모리장치.
  15. 제 14항에 있어서,
    상기 커맨드계열 전송라인은,
    메모리장치가 쓰기 동작을 수행할 때 인에이블되는 구별신호를 생성하는 구별신호 생성부; 및 상기 구별신호가 인에이블되면 상기 커맨드계열 전송라인의 지연값을 늘리는 선택적 지연부를 포함하며,
    상기 퓨즈회로는, 퓨즈의 컷팅 여부에 응답하여 상기 선택적 지연부로 상기 구별신호가 그대로 입력되게 또는 상기 구별신호의 논리레벨이 쓰기 동작 여부와 상관없이 일정값으로 고정되게 제어하는 것을 특징으로 하는 반도체 메모리장치.
  16. 제 15항에 있어서,
    상기 구별신호 생성부는,
    내부 쓰기명령 신호에 응답하여 상기 구별신호를 생성하고, 상기 내부 쓰기명령 신호가 한번 인에이블 되면 미리 설정된 시간 동안 상기 구별신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리장치.
  17. 제 16항에 있어서,
    상기 미리 설정된 시간은,
    메모리장치의 쓰기 동작에 필요한 시간인 것을 특징으로 하는 반도체 메모리장치.
  18. 제 16항에 있어서,
    상기 컬럼 커맨드 신호는,
    컬럼 선택 신호(YS), 뱅크 쓰기 인에이블 신호(BWEN) 및 이들을 생성하기 위한 신호인 것을 특징으로 하는 반도체 메모리장치.
  19. 삭제
  20. 삭제
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