KR20060040965A - 반도체 메모리 소자 - Google Patents

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Abstract

리드시 컬럼 어드레스 카운터 및 래치 블록에서 소모하는 전류를 제어하기 위하여 라이트 및 리드 동작 일 때 인에이블되는 신호(casp6) 및 라이트일 때 인에이블되고 리드 동작일 때 디스에이블되는 신호(WT6RD5Z)에 따라 컬럼 어드레스 카운터 및 래치 블록 내에 구성된 지연부가 쉬프팅 동작하도록 한 반도체 메모리 소자가 개시된다.
컬럼 어드레스 카운터 및 래치, 지연부

Description

반도체 메모리 소자{Semiconductor memory device}
도 1 은 DDR SDRAM의 기능적 블록 다이어그램이다.
도 2 는 도 1의 라이트 타이밍도이다.
도 3 은 본 발명의 제 1 실시예에 따른 컬럼 어드레스 카운터 및 래치의 일부 구성을 나타내는 블록도이다.
도 4 는 도 3의 동작 설명을 위한 타이밍도이다.
도 5 는 도 3의 지연부의 상세 회로도이다.
도 6 은 본 발명의 제 2 실시예에 따른 컬럼 어드레스 카운터 및 래치의 구성을 나타내는 블록도이다.
도 7 은 본 발명의 제 2 실시예에 따른 컬럼 어드레스 카운터 및 래치의 구성을 나타내는 블록도이다.
* 도면의 주요 부분에 대한 부호의 설명
802, 914, 915: 제어부 803, 1000:지연부
801: 바이패스부 804:카운터
본 발명은 리드 동작시 전류 소모를 줄이기 위한 반도체 메모리 소자에 관한 것으로, 특히 리드시 컬럼 어드레스 카운터 및 래치에서 소모되는 전류를 줄이기 위한 반도체 메모리 소자에 관한 것이다.
도 1 은 DDR SDRAM의 기능적 블록 다이어그램이다.
콘트롤 로직(10 )는 코맨드 디코더(20) 및 모드 레지스터(30)를 포함한다. 클럭 인에이블 신호(CKEn), 클럭 및 클럭바 신호(CK 및 /CK), 칩 셀렉트 신호(/CSn), 라이트 인에이블 신호(/WE), 컬럼 어드레스 스트로브 신호(/CAS) 및 로우 어드레스 스트로브 신호(/RAS)가 콘트롤 로직(10)에 입력된다. 또한, 블록 선택 어드레스(BA0, BA1) 및 어드레스(A0-A13)가 어드레스 레지스터(40)를 통해 콘트롤 로직(10)에 입력된다. 코맨드 디코더(20)에서는 입력되는 신호에 따라 리드, 라이트 및 프리차지 코맨드 등을 생성한다. 모드 레지스터(30)에서는 입력되는 어드레스에 따라 카스 레이턴시 및 버스트 랭쓰 값 등을 출력한다. 로우 어드레스 멀티플렉서(60)는 입력되는 어드레스에 따라 로우 어드레스를 생성하며 리프래쉬 카운터(50)에서 출력되는 어드레스에 따라 로우 어드레스를 생성한다.
뱅크 로우 어드레스 래치 및 디코더(90)에서는 메모리 뱅크를 선택하기 위한 뱅크 선택 신호를 출력하는데, 뱅크 콘트롤 로직(70)의 제어를 받는다. 컬럼 디코더(130)는 입력되는 어드레스에 따라 컬럼 어드레스를 생성한다. 컬럼 어드레스 카운터 및 래치(80)는 어드레스가 입력되면 버스트 동작을 위한 다수의 컬럼 어드레스를 생성하여 컬럼 디코더(130)에 제공하고 또한 메모리 뱅크의 이븐(even) 및 오 드(odd)영역을 구분하는 신호(col0)를 생성한다. 뱅크 메모리 어레이(100)는 다수의 메모리 뱅크로 이루어지며 뱅크 선택 신호에 따라 메모리 뱅크가 선택되고, 각 메모리 뱅크는 로우 어드레스 및 컬럼 어드레스에 따라 선택되는 다수의 셀로 이루어진다. I/O 게이팅 디엠 마스크 로직(120)은 메모리 뱅크로의 데이터 입력을 제어하는데 데이터 마스크 신호에 따라 데이터 쓰기가 차단된다.
메모리 뱅크의 데이터는 센스 증폭기(110)에서 증폭되고 I/O 게이팅 디엠 마스크 로직(120)을 경유해 리드 래치(140)에 래치된다. 리드 래치(140 )에 래치된 데이터는 멀티 플렉서(150)의 동작에 따라 드라이버(170)에 전달되고, DQS 생성기(180)로부터의DQS 데이터에 동기되어 외부 칩셋으로 출력된다.
외부 칩셋으로부터의 데이터는 외부 DQS 데이터에 동기되어 리시버(200)에 입력된다. 리시버(200)로부터의 데이터는 입력 레지스터(210)에 저장되고 서입 선입 선출기 및 드라이버(190)에 입력된다. 서입 선입 선출기 및 드라이버(190)로부터의 데이터는 마스크 신호에 따라 I/O 게이팅 DM 마스크 로직(120) 및 센스 증폭기(110)를 통해 해당 셀에 서입되게 된다. 한편, 클럭(CLK)은 지연 동기 루프(DLL;160)를 통해 드라이버(170)에 제공된다.
상술한 구조를 갖는 DDR SDRAM에는 리드 및 라이트시 버스트 동작이 있기 때문에 컬럼 어드레스 카운터가 필요하다. 컬럼 어드레스 카운터는 센스 증폭기에서 데이터를 리드 또는 라이트하는 타이밍에 맞춰 동작한다. 즉, 리드일 때는 리드 코맨드가 인가된 클럭에서 동작하고 라이트 일 때는 라이트 코맨드가 인가된 후 2*tCK 이후에 동작한다. 그 이유는 도 2를 보면 알수 있듯이 내부 데이터를 얼라인 하는데는 1*tCK가 필요하기 때문이다. DDR SDRAM에서 라이트 데이터는 라이트 코맨드보다 늦게 인가된다. 또한 DQS의 라이징 에지에서 래치한 데이터를 도 2와 같이 DQS의 폴링 에지에서 얼라인시켜야 한다. 즉, DQS의 첫 번째 라이징 에지에서 데이터(D0)가 래치되고, DQS의 첫 번째 폴링에지에서 데이터(D1)이 래치되면서 데이터(D0)가 얼라인된다. 마찬가지로 DQS의 두 번째 라이징 에지에서 데이터(D2)가 래치되고, DQS의 두 번째 폴링에지에서 데이터(D3)를 래치하면서 데이터(D2)를 얼라인한다. 따라서 센스 증폭기에서 데이터를 라이트 할 수 있는 가장 빠른 시점은 라이트로부터 2*tCK 이후이다. 그러므로 라이트시 라이트 코맨드, 뱅크 어드레스, 컬럼 어드레스 모두 2*tCK 만큼 딜레이되어야 한다. 이러한 딜레이를 위한 회로가 컬럼 어드레스 카운터 및 래치(80)에 제공되는데 종래에는 리드 동작시에도 이러한 딜레이 회로가 동작하여 파워 소모가 컸다
따라서 본 발명은 리드 동작시 컬럼 어드레스 카운터에서 소모하는 전류를 줄일 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치는 라이트시 뱅크 어드레스와 컬럼 어드레스를 각각 지연시키기 위한 지연회로들을 포함하는 반도체 메모리 소자에 있어서,
리드시 상기 지연회로들의 동작을 디스에이블시키기 위한 제어부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하기로 한다.
도 3 은 본 발명의 제 1 실시예에 따른 컬럼 어드레스 카운터 및 래치의 개략적인 구성을 나타내는 블록도이다.
리드 동작에서는 제어 신호(casp6_rd)가 인에이블되어 컬럼 어드레스(Y-add)가 바이패스부(801)를 통과해 카운터(804)에 제공된다. 라이트 및 리드 동작 일 때 인에이블되는 신호(casp6) 및 라이트일 때 인에이블되고 리드 동작일 때 디스에이블되는 신호(WT6RD5Z)에 따라 제어부(802)에서 제어 신호가 발생된다. 제어부(802)의 출력 신호에 따라 지연부(803)에 컬럼 어드레스(Y-add)가 제공되거나 차단된다. 지연부(803)에서는 입력되는 컬럼 어드레스(Y-add)를 2*tCK 만큼 지연시킨 후 지연된 컬럼 어드레스를 카운터(804)에 제공한다.
즉, 본 발명에서는 리드 동작일 때는 지연부(803)가 동작되지 않고 라이트 동작일 때만 동작되도록 하였다.
도 4 는 도 3의 제어부 및 지연부의 상세 회로도로서 도 5를 참조하여 그 동작을 상세히 설명하기로 한다.
제어부(802)는 낸드 게이트(G1)로 구성되며 도 5에 도시된 라이트 명령(WRITE) 또는 리드 명령(READ)에 따라 인에이블되는 신호(CASP6)와, 라이트 명령에 따라 인에이블되고 리드 명령에 따라 디스에이블되는 신호(WT6RD5Z)를 입력으로 한다. 이들 두 신호(CASP6 및 WT6RD5Z)가 모두 하이 상태이면 낸드 게이트(G1)의 출력은 로우 상태가 된다. 낸드 게이트(G1)의 출력이 로우 상태가 되면 인버터(G2)의 출력이 하이 상태가 되므로 전달 게이트(T1)가 턴온된다. 그로인하여 입력되는 컬럼 어드레스트는 전달 게이트를 지나 래치(L1)에 제공된다. 한편 클럭(CLK)의 라이징 에지에서 인에이블되는 신호(CLKP4) 및 이를 반전한 신호에 따라 전달 게이트(T2 내지 T5)가 턴온된다. 전달 게이트(T1)를 경유한 컬럼 어드레스는 래치(L1 내지 L5) 및 인버터(G4)를 경유해 출력 단자(out)로 출력된다. 즉, 지연부(803)는 라이트 동작일 때만 입력되는 컬럼 어드레스를 2*tck 지연시키게 되고 리드 동작 때는 쉬프팅 동작을 하지 않으므로 그 만큼 소비 전류를 줄일 수 있다.
보통 DDR DRAM과 같은 메모리 장치에서는 컬럼 어드레스 카운터 및 래치가 다수개로 이루어진다. 이 때에는 상술한 구조의 제어부를 각 블록에 설치하면 된다.
도 6 은 본 발명의 제 2 실시예를 설명하기 위한 블록도이다.
예를 들어, 256Mb DDR SDRAM의 경우 컬럼 어드레스 카운터 및 래치가 13개 있다. 따라서 리드 동작시 각각의 컬럼 어드레스 카운터 및 래치에 있는 총 13개의 지연부가 불필요하게 동작할 수 있다. 이를 해결하기 위해 도 4의 실시예서는 각각의 컬럼 어드레스 카운터 및 래치 마다 제어부를 별도로 구성하였지만 도 6의 실시예서는 하나의 제어부를 이용하여 13개의 컬럼 어드레스 카운터 및 래치 블록을 제어할 수 있는 구조를 제안하였다.
도 6에 도시된 바와 같이 제어부(914)의 출력(casp6-dly)따라 13개의 컬럼 어드레스 카운터 및 래치(901 내지 913)가 제어된다. 제어부(914)는 낸드 게이트(G5) 및 인버터(G6)로 구성되며 도 5에 도시된 라이트 명령(WRITE) 또는 리 드 명령(READ)에 따라 인에이블되는 신호(CASP6)와, 라이트 명령에 따라 인에이블되고 리드 명령에 따라 디스에이블되는 신호(WT6RD5Z)를 입력으로 한다. 이들 두 신호(CASP6 및 WT6RD5Z)가 모두 하이 상태이면 낸드 게이트(G5)의 출력은 로우 상태가 된다. 낸드 게이트(G5)의 출력이 로우 상태가 되면 인버터(G6)의 출력(casp_dly)이 하이 상태가 된다. 인버터(G6)의 출력(casp_dly)이 컬럼 어드레스 카운터 및 래치(901 내지 903)에 제공된다. 그로인하여 각각의 컬럼 어드레스 카운터 및 래치(901 내지 903)에 포함되며 리드시 컬럼 어드레스를 2*tck 만큼 지연시키기 위한 지연부의 쉬프팅 동작이 차단되므로 소비 전력을 그 만큼 줄일 수 있다.
도 7 은 본 발명의 제 3 실시예를 설명하기 위한 블록도이다.
DDR SDRAM의 경우 라이트 동작시 컬럼 어드레스뿐만 아니라 뱅크 어드레스도 2*tck만큼 지연시켜야 한다. 그런데 컬럼 어드레스 카운터 및 래치 블록과 마찬가지로 리드 동작시 뱅크 어드레스를 지연시키기 위한 지연부의 쉬프트 동작을 차단하면 그 만큼 소비 전력을 줄일 수 있다.
제어부(915)는 낸드 게이트(G7)로 구성되며 도 5에 도시된 라이트 명령(WRITE) 또는 리드 명령(READ)에 따라 인에이블되는 신호(CASP6)와, 라이트 명령에 따라 인에이블되고 리드 명령에 따라 디스에이블되는 신호(WT6RD5Z)를 입력으로 한다. 이들 두 신호(CASP6 및 WT6RD5Z)가 모두 하이 상태이면 낸드 게이트(G7)의 출력은 로우 상태가 된다. 낸드 게이트(G7)의 출력이 로우 상태가 되면 인버터(G10)의 출력이 하이 상태가 되므로 전달 게이트(T6)가 턴온된다. 한편 클럭(CLK)의 라이징 에지에서 인에이블되는 신호(CLKP4) 및 이를 반전한 신호(CLKPL4Z)에 따라 전달 게이트(T7 내지 T10)가 턴온된다. 그로인하여 래치된 뱅크 어드레스(eat_bk)는 전달 게이트(T6 내지 T10) 및 래치(L6 내지 L10)를 경유하면서 지연된다. 즉, 지연부(1000)는 라이트 동작 때만 예를 들어 입력되는 뱅크 어드레스를 2*tck 지연시키게 되고 리드 동작 때는 지연부의 쉬프트 동작이 발생하지 않으므로 그 만큼 소비 전류를 줄일 수 있다.
256Mb DDR SDRAM의 경우 4 뱅크이므로 도 7에 도시된 바와 같은 회로가 4개 필요하다. 따라서 리드시 이들 회로의 쉬프트 동작을 차단하면 그 만큼 전류 소비를 감소시킬 수 있다.
상술한 바와 같이 본 발명에 의하면 리드시 소모되는 불필요한 전류를 줄일 수 있다. 따라서 DDR SDRAM의 로우 파워 동작에 장점이 있다.

Claims (5)

  1. 라이트시 뱅크 어드레스와 컬럼 어드레스를 각각 지연시키기 위한 지연회로들을 포함하는 반도체 메모리 소자에 있어서,
    리드시 상기 지연회로들의 동작을 디스에이블시키기 위한 제어부를 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제어부는 리드 및 라이트 코맨드 인가시 인에이블되는 신호와 라이트시 인에이블되는 신호에 따라 동작하는 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제어부는 낸드 게이트 소자로 구성된 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 컬럼 어드레스를 지연시키기 위한 지연부를 제어하는 제어부는 컬럼 어드레스를 지연시키기 위한 상기 지연부를 포함하는 각각의 컬럼 어드레스 카운터 및 래치에 대응하는 수로 구성한 반도체 메모리 소자.
  5. 제 1 항에 있어서, 상기 컬럼 어드레스를 지연시키기 위한 지연부를 제어하는 제어부는 하나로 구성되며 그 출력에 따라 다수의 컬럼 어드레스 카운터 및 래치에 구성된 다수의 상기 지연부를 동시에 제어하는 반도체 메모리 소자.
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