JPH10275467A - 半導体記憶装置及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 クロック系の動作電流を低減することにあ
る。 【解決手段】 外部クロック信号を分周して内部クロッ
ク信号を生成する分周回路（２１４）と、内部クロック
信号の波形立ち上がりエッジに同期動作する第１論理回
路（ＣＡＢＨ，ＣＡＣＨ，ＣＡＤＨ，ＳＡＨ，ＭＡＨ）
と、上記内部クロックの波形立ち下がりエッジに同期動
作する第２論理回路（ＣＡＢＬ，ＣＡＣＬ，ＣＡＤＬ，
ＳＡＬ，ＭＡＬ）と含んで半導体記憶装置（３２）を構
成し、クロック系の充放電電流を低減して消費電力の低
減を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
さらにはそれにおける消費電力の低減化技術に関し、例
えばシンクロナス・ランダム・アクセス・メモリ（ＳＤ
ＲＡＭと略記する）に適用して有効な技術に関する。

【０００２】

【従来の技術】半導体記憶装置の一例とされるＤＲＡＭ
は、昭和５９年１１月３０日に株式会社オーム社から発
行された「ＬＳＩハンドブック（第４８６頁〜）」にも
記載されているように、ランダムアクセスが主体であ
り、アクセス毎にロウアドレス、カラムアドレスの読み
込みを順次行うことにより、メモリセルが選択される。
通常のＤＲＡＭはシステムに搭載された状態で、システ
ムクロックに非同期で、リードライト動作が行われる
が、それに対して、システムクロックに同期して動作さ
れる半導体記憶装置として、ＳＤＲＡＭ（シンクロナス
・ダイナミック・ランダム・アクセス・メモリ）があ
る。このＳＤＲＡＭは、クロックに同期してデータ、ア
ドレス、制御信号を入出力できるため、ＤＲＡＭと同様
の大容量メモリをＳＲＡＭに匹敵する高速動作させるこ
とが可能であり、また、選択された１本のワード線に対
して幾つのデータをアクセスするかをバーストレングス
によって指定することによって、内蔵カラムアドレスカ
ウンタで順次カラム系の選択状態を切換えていって複数
個のデータを連続的にリード又はライトできる。

【０００３】

【発明が解決しようとする課題】シンクロナスＤＲＡＭ
はクロック同期型であるため、基本的には、入力される
クロック信号の周波数が高いほど、リードライト動作が
高速化される。

【０００４】しかしながら、クロック信号の周波数が高
くなると、シンクロナスDRAMの内部クロック系の充放電
電流が膨大になり、シンクロナスＤＲＡＭの消費電力の
増大を招く。そうかといって、シンクロナスＤＲＡＭに
外部から与えられるクロック信号の周波数を下げたので
は、シンクロナスＤＲＡＭのリードライト動作の高速化
が阻害される。

【０００５】本発明の目的は、クロック系の動作電流を
低減するための技術を提供することあにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、外部クロック信号を分周して内
部クロック信号を生成する分周回路（２１４）と、内部
クロック信号の波形立ち上がりエッジに同期動作する第
１論理回路（ＣＡＢＨ，ＣＡＣＨ，ＣＡＤＨ，ＳＡＨ，
ＭＡＨ）と、上記内部クロックの波形立ち下がりエッジ
に同期動作する第２論理回路（ＣＡＢＬ，ＣＡＣＬ，Ｃ
ＡＤＬ，ＳＡＬ，ＭＡＬ）と含んで半導体記憶装置を構
成する。

【０００９】上記した手段によれば、分周回路でクロッ
ク信号が分周されてそれが各部に供給されることから、
クロック系の充放電電流が低減され、このことが、消費
電力の低減を達成する。

【００１０】また、ＤＬＬ回路（２２１，２２２，２２
３）を設けることにより、分周回路から出力された内部
クロック信号と、外部クロック信号とのタイミングのず
れを修正することができる。

【００１１】上記のような半導体記憶装置（３２）を含
んでデータ処理装置を構成することにより、データ処理
装置の消費電力の低減を達成する。

【００１２】

【発明の実施の形態】図２には本発明にかかるデータ処
理装置の一例であるコンピュータシステムが示される。

【００１３】このコンピュータシステムは、システムバ
スＢＵＳを介して、ＣＰＵ（中央処理装置）３１、ＳＤ
ＲＡＭ３２、ＳＲＡＭ３３、ＲＯＭ（リード・オンリ・
メモリ）３４、周辺装置制御部３５、表示制御部３６な
どが、互いに信号のやり取り可能に結合され、予め定め
られたプログラムに従って所定のデータ処理を行う。上
記ＣＰＵ３１は、本システムの論理的中核とされ、主と
して、アドレス指定、情報の読み出しと書き込み、デー
タの演算、命令のシーケンス、割り込の受付け、記憶装
置と入出力装置との情報交換の起動等の機能を有し、演
算制御部や、バス制御部、メモリアクセス制御部などか
ら構成される。上記ＳＤＲＡＭ３２や、ＳＲＡＭ３３、
及びＲＯＭ３４は内部記憶装置として位置付けられてい
る。ＳＤＲＡＭ３２は、ＣＰＵ３１での計算や制御にお
ける作業領域として利用される。ＳＲＡＭ３３はキャッ
シュメモリなどとして機能する。ＲＯＭ３４には読出し
専用のプログラムが格納される。周辺装置制御部３５に
よって、ハードディスクなどの外部憶装置３８の動作制
御や、キーボード３９などからの情報入力制御が行われ
る。また、上記表示制御部３６によってＣＲＴディスプ
レイ４０への情報表示制御が行われる。この表示制御部
３６には描画処理のための半導体チップや画像メモリな
どが含まれる。

【００１４】図１には上記ＳＤＲＡＭ３２の構成例が示
される。

【００１５】同図に示されるＳＤＲＡＭ３２は、特に制
限されないが、公知の半導体集積回路製造技術によって
単結晶シリコン基板のような一つの半導体基板に形成さ
れる。このＳＤＲＡＭ３２は、メモリバンクＡを構成す
るメモリアレイ２００ＡとメモリバンクＢを構成するメ
モリアレイ２００Ｂを備える。それぞれのメモリアレイ
２００Ａ，２００Ｂは、マトリクス配置されたダイナミ
ック型のメモリセルを備え、同一列に配置されたメモリ
セルの選択端子は列毎のワード線（図示せず）に結合さ
れ、同一行に配置されたメモリセルのデータ入出力端子
は行毎に相補ビット線（図示せず）に結合される。

【００１６】上記メモリアレイ２００Ａの図示しないワ
ード線は、ロウデコーダ２０１Ａによるロウアドレス信
号のデコード結果に従って１本が選択レベルに駆動され
る。メモリアレイ２００Ａの図示しない相補ビット線
は、センスアンプ及びカラム選択回路２０２Ａに結合さ
れる。センスアンプ及びカラム選択回路２０２Ａにおけ
るセンスアンプは、メモリセルからのデータ読み出しに
よってそれぞれの相補ビット線に現れる微小電位差を検
出して増幅する増幅回路である。それにおけるカラム選
択回路は、相補ビット線を各別に選択して相補共通デー
タ線２０４に導通させるためのスイッチ回路である。カ
ラム選択回路はカラムデコーダ２０３Ａによるカラムア
ドレス信号のデコード結果に従って選択動作される。メ
モリアレイ２００Ｂ側にも同様にロウデコーダ２０１
Ｂ，センスアンプ及びカラム選択回路２０２Ｂ，カラム
デコーダ２０３Ｂが設けられる。上記相補共通データ線
２０４は入力バッファ２１０の出力端子及び出力バッフ
ァ２１１の入力端子に接続される。入力バッファ２１０
の入力端子及び出力バッファ２１１の出力端子は１６ビ
ットのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に接続さ
れる。

【００１７】アドレス入力端子Ａ０〜Ａ１１から供給さ
れるロウアドレス信号とカラムアドレス信号はカラムア
ドレスバッファ２０５とロウアドレスバッファ２０６に
アドレスマルチプレクス形式で取り込まれる。カラムア
ドレスバッファ２０５の出力はカラムアドレスカウンタ
２０７のプリセットデータとして供給され、カラムアド
レスカウンタ２０７は、動作モードに応じて、上記プリ
セットデータとしてのカラムアドレス信号、又はそのカ
ラムアドレス信号を初期値として順次インクリメントし
た値を、カラムデコーダ２０３Ａ，２０３Ｂに向けて出
力する。

【００１８】メモリアレイ２００Ａ，２００Ｂがダイナ
ミック型メモリセルを含んでおり、記憶状態の維持のた
めに所定時間間隔でリフレッシュ動作を行う必要がある
ため、そのようなリフレッシュ動作のためのリフレッシ
ュ用アドレスを生成可能なリフレッシュカウンタ２０８
が設けられている。

【００１９】コントローラ２１２は、特に制限されない
が、外部から与えられたクロック信号ＣＬＫ、クロック
イネーブル信号ＣＫＥ、チップセレクト信号ＣＳ＊（＊
はローアクティブ又は信号反転を示す）、カラムアドレ
スストローブ信号ＣＡＳ＊、ロウアドレスストローブ信
号ＲＡＳ＊、及びライトイネーブル信号ＷＥ＊などの外
部制御信号の組合わせによって与えられるコマンドをデ
コードすることにより動作モード信号を生成するための
コマンドデコード回路や、内部タイミング信号を形成す
るタイミング制御回路、及び動作モード情報やテストモ
ード情報の保持のためのモードレジスタを備える。上記
内部制御回路には、外部から与えられたクロック信号
（これを「外部クロック信号」という）ＣＬＫを分周し
て内部クロックＣＣＬＫを生成するための分周回路２１
４が含まれる。特に制限されないが、上記分周回路２１
４では、外部クロック信号ＣＬＫを１／２分周して内部
クロック信号ＣＣＬＫを生成するようになっている。上
記内部クロック信号ＣＣＬＫは、特に制限されないが、
カラムアドレスバッファ２０５、カラムアドレスカウン
タ２０７、メモリアレイ２００Ａ，２００Ｂ、センスア
ンプ及びカラム選択回路２０２Ａ，２０２Ｂ、カラムデ
コーダ２０３Ａ，２０３Ｂ、入力バッファ２１０、及び
出力バッファ２１１に供給されるようになっている。内
部クロック信号ＣＣＬＫが供給される上記各回路は、入
力された内部クロックＣＣＬＫの立ち上がり波形エッジ
に同期動作する第１回路と、内部クロックＣＣＬＫの立
ち下がり波形エッジに同期動作する第２回路とを含む。
第１回路及び第２回路は、その動作タイミングが内部ク
ロック信号ＣＣＬＫの半サイクル分ずれているだけであ
り、基本的には同一の回路構成とされる。

【００２０】尚、外部クロック信号ＣＬＫに同期して毎
サイクル動作する回路、例えばロウアドレスバッファ２
０６等へは、分周回路２１４によるクロック分周前のク
ロック信号（外部クロック信号ＣＬＫと同一周波数）が
供給される。

【００２１】上記クロック信号ＣＬＫ、クロックイネー
ブル信号ＣＫＥや、チップセレクト信号ＣＳ＊、カラム
アドレスストローブ信号ＣＡＳ＊、ロウアドレスストロ
ーブ信号ＲＡＳ＊、及びライトイネーブル信号ＷＥ＊な
どの外部制御信号などの各種制御信号は、ＣＰＵ３１か
らシステムバスＢＵＳを介して伝達される。クロック信
号ＣＬＫはＳＤＲＡＭ３２のマスタクロックとされ、そ
の他の外部入力信号は当該クロック信号ＣＬＫの立ち上
がりエッジに同期して有意とされる。チップセレクト信
号ＣＳ＊はそのローレベルによってコマンド入力サイク
ルの開始を指示する。チップセレクト信号がハイレベル
のとき（チップ非選択状態）、その他の信号入力は意味
を持たない。ただし、メモリバンクの選択状態やバース
ト動作などの内部動作はチップ非選択状態への変化によ
って影響されない。ＲＡＳ＊，ＣＡＳ＊，ＷＥ＊の各信
号は、コマンドサイクルを定義するときに有意の信号と
される。クロックイネーブル信号ＣＫＥは次のクロック
信号の有効性を指示する信号であり、当該信号ＣＫＥが
ハイレベルであれば次のクロック信号ＣＬＫの立ち上が
りエッジが有効とされ、ローレベルのときは無効とされ
る。さらに、図示はしないが読み出しモードにおいて出
力バッファ２１１に対するアウトプットイネーブルの制
御を行う外部制御信号もコントローラ２１２に供給さ
れ、その信号が例えばハイレベルのときは出力バッファ
２１１は高出力インピーダンス状態にされる。

【００２２】また、上記アドレス入力端子Ａ１１からの
信号入力は、上記ロウアドレスストローブ・バンクアク
ティブコマンドサイクルにおいてバンク選択信号とみな
される。すなわち、アドレス入力端子Ａ１１からの入力
信号がローレベルの時はメモリバンクＡが選択され、ハ
イレベルの時はメモリバンクＢが選択される。メモリバ
ンクの選択制御は、特に制限されないが、選択メモリバ
ンク側のロウデコーダのみの活性化、非選択メモリバン
ク側のカラムスイッチ回路の全非選択、選択メモリバン
ク側のみの入力バッファ２１０及び出力バッファ２１１
への接続などの処理によって行うことができる。

【００２３】プリチャージコマンドサイクルにおいて、
アドレス入力端子Ａ１１からの入力信号は相補ビット線
などに対するプリチャージ動作の態様を指示し、そのハ
イレベルはプリチャージの対象が双方のメモリバンクで
あることを指示し、そのローレベルは、Ａ１１で指示さ
れている一方のメモリバンクがプリチャージ対象である
ことを指示する。

【００２４】上記カラムアドレス信号は、クロック信号
ＣＬＫの立ち上がりエッジに同期するリードコマンドサ
イクル又はライトコマンドサイクルにおけるＡ０〜Ａ７
の論理レベルによって定義される。そして、このように
して定義されたカラムアドレスはバーストアクセスのス
タートアドレスとされる。

【００２５】このＳＤＲＡＭにおいては、回路の消費電
力低減のため、外部から入力されたクロック信号ＣＬＫ
の周波数を、コントローラ２１４内に設けられた分周回
路２１４で１／２に分周し、その分周により得られた内
部クロック信号ＣＣＬＫを各部に供給するようにしてい
る。そのように、外部から入力されたクロック信号の周
波数を１／２に下げ、その周期を２倍にすることによ
り、クロック系の充放電電流は、外部クロック信号をそ
のまま使用する場合の１／２に低減される。

【００２６】ところで、１／２分周されたクロック信号
をそのまま内部で使用すると、メモリのリードライト動
作の回数が半減してしまうため、内部回路構成を１／２
に分周された内部クロック信号の波形立ち上がりエッジ
に同期動作する第１回路と、波形立ち下がりエッジに同
期動作する第２回路とに分け、クロック信号の波形立ち
上がりエッジ及び波形立ち下がりエッジの双方を使用す
ることにより、クロック信号を１／２分周した場合のリ
ードライトの動作回数低減を回避している。つまり、内
部クロック信号の波形立ち上がりエッジに同期して第１
回路を動作させ、内部クロック信号の波形立ち下がりエ
ッジに同期して第２回路を動作させるようにすれば、外
部クロックＣＬＫの波形立ち上がり毎に、上記第１回路
又は上記第２回路のいずれか一方が動作されることにな
るから、外部クロック信号ＣＬＫを１／２分周して得た
内部クロック信号を用いるにもかかわらず、リードライ
トの動作回数低減を回避することができる。

【００２７】具体的には、カラムアドレスバッファ２０
５、カラムアドレスカウンタ２０７、カラムデコーダ２
０３Ａ、センスアンプ及びカラム選択回路２０２Ａなど
は、それぞれ上記１／２分周された内部クロック信号Ｃ
ＣＬＫの波形立ち上がりエッジに同期動作する第１回路
と、当該内部クロック信号の波形立ち下がりエッジに同
期動作する第２回路とに分けられる。

【００２８】すなわち、カラムアドレスバッファ２０５
は、内部クロック信号ＣＣＬＫの波形立上りエッジに同
期動作する第１カラムアドレスバッファＣＡＢＨと、内
部クロック信号ＣＣＬＫの波形立ち下がりエッジに同期
動作する第２カラムアドレスバッファＣＡＢＬとを含
む。その後段のカラムアドレスカウンタ２０７は、内部
クロック信号ＣＣＬＫの立ち上がりエッジに同期動作す
る第１カラムアドレスカウンタＣＡＣＨと、内部クロッ
ク信号ＣＣＬＫの波形立ち下がりエッジに同期動作する
第２カラムアドレスカウンタＣＡＣＨを含む。また、メ
モリバンクＡ及びメモリバンクＢは、それぞれ内部クロ
ック信号ＣＣＬＫの波形立ち上がりエッジに同期動作さ
れる領域と、内部クロック信号ＣＣＬＫの波形立ち下が
りエッジに同期動作される領域とに分けられている。つ
まり、メモリアレイ２００Ａ，２００Ｂは、内部クロッ
ク信号ＣＣＬＫの波形立ち上がりエッジに同期してリー
ドライト可能なメモリマットＭＡＨと、内部クロック信
号ＣＣＬＫの波形立ち下がりエッジに同期してリードラ
イト可能なメモリマットＭＡＬを含む。センスアンプ及
びカラム選択回路２０２Ａ，２０２Ｂは、内部クロック
信号ＣＣＬＫの波形立ち上がりエッジに同期動作される
第１カラム選択系ＳＡＨ，内部クロック信号ＣＣＬＫの
波形立ち下がりエッジに同期動作される第２カラム選択
系ＳＡＬを含む。カラムデコーダ２０３Ａ，２０３Ｂ
は、内部クロック信号ＣＣＬＫの波形立ち上がりエッジ
に同期動作する第１カラムデコーダＣＡＤＨ、内部クロ
ック信号ＣＣＬＫの波形立ち下がりエッジに同期動作す
る第２カラムデコーダＣＡＤＬを含む。

【００２９】さらに、入力バッファ２１０は、内部クロ
ック信号ＣＣＬＫの波形立ち上がりエッジに同期動作す
るバッファ部ＩＢＨ，内部クロック信号ＣＣＬＫの波形
立ち下がりエッジに同期動作するバッファ部ＩＢＬを含
み、出力バッファ２１１は、クロック信号の波形立ち上
がりエッジに同期動作するバッファ部ＯＢＨ，内部クロ
ック信号ＣＣＬＫの波形立ち下がりエッジに同期動作す
るバッファ部ＩＢＬを含む。

【００３０】このように、クロックの立上り、立下り用
でメモリセルを分けた場合は、外部クロックのサイクル
によりアドレスが限定される。例えば偶数クロックでは
偶数アドレス、奇数クロックでは奇数アドレスしか認め
ないような仕様である。従って、図１のように、メモリ
セルをクロックの立上り、立下り用に分ける場合は、ダ
ブルデータレート仕様のＳＲＡＭで、開始アドレスが偶
数に限るというような限定をつける必要がある。同時
に、偶数番目のクロックであることを認識するために、
分周回路の動作・停止を制御する回路が必要となる。

【００３１】尚、図示はしないが、メモリセル部をクロ
ックの立上り、立下り用に分けない仕様も可能である。
この場合は、ＣＡＢ、ＣＡＣ、ＩＢ、ＯＢなどをクロッ
クの立上り、立下りで別に設けず、何れもクロックの立
上り、立下りで内部に１ショットパルスを発生させ、ク
ロックの立上り、立下りで動作する回路にする。

【００３２】内部クロック信号ＣＣＬＫの波形立ち上が
りエッジに同期動作する第１回路と、当該内部クロック
信号ＣＣＬＫの波形立ち下がりエッジに同期動作する第
２回路とは基本的に同一構成とされ、内部クロック信号
ＣＣＬＫの波形立ち上がりエッジに同期動作させるか、
内部クロック信号ＣＣＬＫの波形立ち下がりエッジに同
期動作させるかは、内部クロック信号ＣＣＬＫの論理に
よって決定される。つまり、内部クロック信号ＣＣＬＫ
の波形立ち上がりエッジに同期動作する第１回路に分周
回路２１４から出力された内部クロック信号ＣＣＬＫが
そのままの論理で入力される場合、当該内部クロック信
号ＣＣＬＫの波形立ち下がりエッジに同期動作する第２
回路には、上記内部クロック信号ＣＣＬＫがインバータ
で反転されてから入力される。例えば、図４に示される
ように、カラムアドレスバッファ２０５における第１カ
ラムアドレスバッファＣＡＢＨに、分周回路２１４から
出力された内部クロック信号ＣＣＬＫがそのままの論理
で入力される場合、第２カラムアドレスバッファＣＡＢ
Ｌには、分周回路２１４から出力された内部クロック信
号ＣＣＬＫがインバータ２２０で反転されてから入力さ
れる。そのように内部クロック信号ＣＣＬＫの論理を反
転させて用いることにより、一方を内部クロック信号Ｃ
ＣＬＫの波形立ち上がりエッジに同期動作させ、他方を
内部クロック信号ＣＣＬＫの波形立ち下がりエッジに同
期動作させることができる。つまり、第２カラムアドレ
スバッファＣＡＢＬは、第１カラムアドレスバッファＣ
ＡＢＨに比べて内部クロック信号ＣＣＬＫの半サイクル
分遅れて動作する。これにより、第１カラムアドレスバ
ッファＣＡＢＨと第２カラムアドレスバッファＣＡＢＬ
とは、ハードウェア的に同一構成とすることができ、既
存回路の大幅な変更を伴わずに済む。

【００３３】上記コントローラ２１２において、外部ク
ロックＣＬＫを分周する分周回路２１４は、次のように
構成することができる。

【００３４】図３には分周回路２１４の構成例が示され
る。

【００３５】ｐチャンネル型ＭＯＳトランジスタＮＰ
１，ＮＰ２、及びｎチャンネル型ＭＯＳトランジスタＭ
Ｎ１，ＭＮ２が直列接続されて第１クロックドインバー
タ５１が形成され、ｐチャンネル型ＭＯＳトランジスタ
ＮＰ３，ＮＰ４、及びｎチャンネル型ＭＯＳトランジス
タＭＮ３，ＭＮ４が直列接続されて第２クロックドイン
バータ５２が形成され、ｐチャンネル型ＭＯＳトランジ
スタＮＰ５，ＮＰ６、及びｎチャンネル型ＭＯＳトラン
ジスタＭＮ５，ＭＮ６が直列接続されて第３クロックド
インバータ５３が形成され、ｐチャンネル型ＭＯＳトラ
ンジスタＮＰ７，ＮＰ８、及びｎチャンネル型ＭＯＳト
ランジスタＭＮ７，ＭＮ８が直列接続されて第４クロッ
クドインバータ５４が形成される。この第１〜第４クロ
ックドインバータ５１〜５４と、入力論理を反転する通
常のインバータＩＶ１〜ＩＶ６とが結合され、上記第１
〜第４クロックドインバータ５１〜５４がクロック信号
に同期して動作されることにより、外部クロックＣＬＫ
を分周して内部クロックＣＬＫを生成することができ
る。

【００３６】ｐチャンネル型ＭＯＳトランジスタＮＰ
１，ＮＰ３，ＮＰ５，ＮＰ７のそれぞれのソース電極に
は高電位側電源電圧Ｖｃｃが供給される。ｎチャンネル
型ＭＯＳトランジスタＭＮ２，ＭＮ４，ＭＮ６，ＭＮ８
のソース電極には低電位側電源電圧Ｖｓｓが供給され
る。クロック入力端子ＩＮから外部クロックＣＬＫが入
力され、この外部クロックＣＬＫがインバータＩＮＶ１
で反転されてから、ｎチャンネル型ＭＯＳトランジスタ
ＭＮ２，ＭＮ８のゲート電極、ｐチャンネル型ＭＯＳト
ランジスタＮＰ３，５のゲート電極,に伝達される。イ
ンバータＩＶ２のの出力クロックは、後段に配置された
インバータＩＶ２で反転されてからｐチャンネル型ＭＯ
ＳトランジスタＮＰ１，ＮＰ７のゲート電極、及びｎチ
ャンネル型ＭＯＳトランジスタＭＮ４，ＭＮ６のゲート
電極に伝達される。

【００３７】ｐチャンネル型ＭＯＳトランジスタＮＰ２
とｎチャンネル型ＭＯＳトランジスタＭＮ１との直列接
続箇所からの出力信号が、後段に配置されたインバータ
ＩＶ３を介してｐチャンネル型ＭＯＳトランジスタＮＰ
４及びｎチャンネル型ＭＯＳトランジスタＭＮ３のゲー
ト電極に伝達されるとともに、ｐチャンネル型ＭＯＳト
ランジスタＮＰ６及びｎチャンネル型ＭＯＳトランジス
タＭＮ５を介して、インバータＩＶ３の入力端子側にフ
ィードバックされるようになっている。また、ｐチャン
ネル型ＭＯＳトランジスタＮＰ４及びｎチャンネル型Ｍ
ＯＳトランジスタＭＮ３の直列接続箇所からの出力信号
が、後段に配置されたインバータＩＶ５，ＩＶ６を介し
て出力端子ＯＵＴに伝達される。インバータＩＶ５の出
力信号はｐチャンネル型ＭＯＳトランジスタＮＰ８及び
ｎチャンネル型ＭＯＳトランジスタＭＮ７を介してイン
バータＩＶ５の入力端子側にフィードバックされるとと
もに、インバータＩＶ４を介してｐチャンネル型ＭＯＳ
トランジスタＮＰ２及びｎチャンネル型ＭＯＳトランジ
スタＭＮ１のゲート電極に伝達される。この回路構成例
では、入力端子ＩＮに外部クロックＣＬＫが入力される
と、それに応じて、ｐチャンネル型ＭＯＳトランジスタ
ＮＰ１，ＮＰ３，ＮＰ５，ＮＰ７、及びｎチャンネル型
ＭＯＳトランジスタＭＮ２，ＭＮ４，ＭＮ６，ＭＮ８の
動作が制御されて、外部クロック信号ＣＬＫの１／２分
周した内部クロックＣＣＬＫが出力端子ＯＵＴから出力
される。

【００３８】上記した例によれば以下の作用効果が得ら
れる。

【００３９】（１）外部クロック信号ＣＬＫを１／２分
周することにより生成した内部クロック信号ＣＣＬＫを
内部回路に供給するようにしているため、外部クロック
信号ＣＬＫを分周せずに使用する従来回路に比べると、
クロック系の充放電電流をほぼ１／２に低減することが
できるので、電流消費の低減を図ることができる。

【００４０】（２）上記のように、外部クロック信号Ｃ
ＬＫを１／２分周することにより生成した内部クロック
信号ＣＣＬＫを内部回路に供給することで、電流消費の
低減を図ったにもかかわらず、内部クロック信号ＣＣＬ
Ｋの波形立ち上がりエッジ、及び波形立ち下がりエッジ
の双方を使用して回路を動作させるようにしているの
で、結果的に、外部クロック信号ＣＬＫをそのまま使用
する従来回路の場合と同等のリードライト動作回数を得
ることができる。

【００４１】（３）分周回路２１４にＤＬＬ回路が結合
されることにより、分周回路２１４から出力された内部
クロック信号ＣＣＬＫと、外部クロック信号ＣＬＫとの
タイミングのずれを修正し、分周回路を使用しない場合
と同程度の動作速度を得ることができる。

【００４２】（４）上記（１）及び（２）の作用効果を
有するＳＤＲＡＭをコンピュータシステムに提供する場
合には、ＳＤＲＡＭ３３の電流消費の低減により、コン
ピュータシステムの消費電流の低減を図る上で有利とな
る。

【００４３】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００４４】例えば、分周回路２１４での信号遅延を抑
える必要がある場合には、ＤＬＬ（ディレイド・ロック
ド・ループ）回路の適用が効果的である。ＤＬＬ回路は
周波数を一定としてクロック信号の遅延量を制御する回
路であり、例えば、図５に示されるように、ＤＬＬ回路
ループ外に分周回路２１４を配置する。すなわち、分周
回路２１４と同程度の遅延を有する遅延回路２２２をＤ
ＬＬ回路遅延段２２１の後段に配置することで、内部ク
ロック信号ＣＣＬＫと外部クロック信号ＣＬＫとの波形
立ち上がりタイミングを一致させることができる。

【００４５】また、メモリアレイが複数のメモリマット
に分割され、この複数のメモリマットからの出力信号を
インタリーブにより取り出す方式に本願発明を提供する
ことができる。例えば、図６に示されるように、メモリ
マット３０１，３０２，３０３，３０４を有し、〜
で示される順番にデータが出力される場合において、メ
モリマット３０１，３０３に関しては、外部クロック信
号ＣＬＫの奇数サイクルのみアクセスされ、メモリマッ
ト３０２，３０４に関しては、外部クロック信号ＣＬＫ
の偶数サイクルでのみアクセスされるように、内部クロ
ック信号ＣＣＬＫを供給すればよい。

【００４６】また、毎サイクル動作させたほうが都合の
良い回路、例えばロウアドレスバッファ２０６等には、
分周回路２１４による分周前のクロック信号を供給すれ
ば良いが、分周回路２１４で分周された内部クロック信
号ＣＣＬＫを用いることもできる。その場合には、図７
に示されるように、内部クロック信号ＣＣＬＫの波形立
ち上がりエッジ、及び立ち下がりエッジの双方に同期し
てパルス信号を発生するようなパルス発生回路７２を配
置する。このパルス発生回路７２は、図８に示されるよ
うに構成することができる。図9には、図８に示される
回路の主要部の動作タイミングが示される。

【００４７】内部クロック信号ＣＣＬＫを遅延するディ
レイ回路８１が設けられ、このディレイ回路８１の出力
信号が後段のインバータ８２で反転されてからナンド回
路８３に伝達されて、内部クロックＣＣＬＫとのナンド
論理が得られる。また、内部クロック信号ＣＣＬＫを反
転するインバータ８８が設けられ、このインバータ８８
の出力信号が後段のディレイ回路８４で遅延され、イン
バータ８５で反転されてからナンド回路８６に伝達され
てインバータ８８の出力信号とのナンド論理が得られ
る。さらに、後段のナンド回路８７において、ナンド回
路８３，８６の出力信号のナンド論理が得られることに
より、図９に示されるように、内部クロック信号ＣＣＬ
Ｋの波形立ち上がりエッジ、及び立ち下がりエッジの双
方に同期するパルス信号Ｃを発生することができる。

【００４８】さらに、上記した例では分周回路２１４に
おいて外部クロック信号ＣＬＫを１／２分周して内部ク
ロックＣＣＬＫを生成し、それを各部に供給するように
したが、クロック系の充放電電流を低減する意味におい
て、分周回路２１４において外部クロック信号ＣＬＫを
１／４、あるいは１／８分周するようにしても良い。

【００４９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるコンピ
ュータシステムに適用した場合について説明したが、本
発明はそれに限定されるものではなく、各種データ処理
装置に適用することができる。

【００５０】本発明は、少なくとも外部から与えられた
クロック信号に同期して動作することを条件に適用する
ことができる。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５２】すなわち、外部クロック信号を分周して内
部クロック信号を生成する分周回路と、内部クロック信
号の波形立ち上がりエッジに同期動作する第１論理回路
と、上記内部クロックの波形立ち下がりエッジに同期動
作する第２論理回路とを設けることにより、分周回路で
クロック信号が分周されてそれが各部に供給されること
から、クロック系の充放電電流が低減され、それによっ
て、消費電力の低減を図ることができる。

【００５３】また、分周回路にＤＬＬ回路を結合するこ
とにより、分周回路から出力された内部クロック信号
と、外部クロック信号とのタイミングのずれを修正する
ことができる。

【００５４】さらに、上記のような半導体記憶装置を含
んでデータ処理装置を構成することにより、データ処理
装置の消費電力の低減を図ることができる。

【図面の簡単な説明】

【図１】本発明にかかるコンピュータシステムに適用さ
れるＳＤＲＡＭの構成例ブロック図である。

【図２】上記コンピュータシステムの全体的な構成例ブ
ロック図である。

【図３】上記ＳＤＲＡＭに含まれる分周回路の構成例回
路図である。

【図４】上記ＳＤＲＡＭに含まれるカラムアドレスバッ
ファへの内部クロック信号供給の説明図である。

【図５】上記分周回路にＤＬＬ回路を結合する場合の構
成例ブロック図である。

【図６】上記ＳＤＲＡＭにおける一部の変形例説明図で
ある。

【図７】上記ＳＤＲＡＭにおける一部の変形例説明図で
ある。

【図８】図７におけるパルス発生回路の構成例回路図で
ある。

【図９】図８に示される回路の動作タイミング図であ
る。

【符号の説明】

２００Ａ，２００Ｂ メモリアレイ ２０１Ａ，２０１Ｂ ロウデコーダ ２０２Ａ，２０２Ｂ センスアンプ及びカラムセンタ回
路 ２０３Ａ，２０３Ｂ カラムデコーダ ２０５ カラムアドレスバッファ ２０６ ロウアドレスバッファ ２０７ カラムアドレスカウンタ ２１０ 入力バッファ ２１１ 出力バッファ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部から与えられたクロック信号に同期
   動作する半導体記憶装置において、 上記外部クロック信号を分周して内部クロック信号を生
   成する分周回路と、 上記内部クロック信号の波形立ち上がりエッジに同期動
   作する第１論理回路と、 上記内部クロックの波形立ち下がりエッジに同期動作す
   る第２論理回路と、 を含むことを特徴とする半導体記憶装置。
2. 【請求項２】 上記第１論理回路は、上記内部クロック
   信号の波形立ち上がりエッジに同期動作してカラムアド
   レスを取り込む第１カラムアドレスバッファと、 上記第１カラムアドレスバッファから伝達されたアドレ
   ス信号を初期値としてそれに続くカラムアドレスを、上
   記内部クロック信号の波形立ち上がりエッジに同期動作
   して発生するための第１カラムアドレスカウンタと、 上記第１カラムアドレスカウンタの出力アドレスを、上
   記内部クロック信号の波形立ち上がりエッジに同期動作
   してデコードする第１カラムデコーダと、上記内部クロ
   ック信号の波形立ち上がりエッジに同期動作してカラム
   選択を行う第１カラム選択系とを含み、 上記第２論理回路は、上記内部クロック信号の波形立ち
   下がりエッジに同期動作してカラムアドレスを取り込む
   第２カラムアドレスバッファと、 上記第２カラムアドレスバッファから伝達されたアドレ
   ス信号を初期値としてそれに続くカラムアドレスを、上
   記内部クロック信号の波形立ち下がりエッジに同期動作
   して発生するための第２カラムアドレスカウンタと、 上記第２カラムアドレスカウンタの出力アドレスを、上
   記内部クロック信号の波形立ち下がりエッジに同期動作
   してデコードする第２カラムデコーダと、 上記内部クロック信号の波形立ち下がりエッジに同期動
   作してカラム選択を行う第２カラム選択系とを含む請求
   項１記載の半導体記憶装置。
3. 【請求項３】 上記分周回路の出力信号を遅延する遅延
   段と、上記遅延段の出力信号と上記外部クロック信号と
   の位相比較を行う位相比較回路とを含み、 上記位相比較回路の位相比較結果に基づいて上記遅延段
   での信号遅延量が制御されるように構成された請求項１
   又は２記載の半導体記憶装置。
4. 【請求項４】 請求項１乃至３のいずれか１項記載の半
   導体記憶装置と、それをアクセス可能な中央処理装置と
   を含んで成るデータ処理装置。