JPH07201172A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07201172A JPH07201172A JP5337220A JP33722093A JPH07201172A JP H07201172 A JPH07201172 A JP H07201172A JP 5337220 A JP5337220 A JP 5337220A JP 33722093 A JP33722093 A JP 33722093A JP H07201172 A JPH07201172 A JP H07201172A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory device
- semiconductor memory
- banks
- bank selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 メモリ外部から簡単な制御で複数のバンクを
高速にリフレッシュできる機能を有する半導体記憶装置
を提供する。 【構成】 外部からの制御信号を受け取り、リフレッシ
ュ信号（ＲＥＦＲ）を出力する第１の手段（３０）と、
前記リフレッシュ信号に応答して前記複数のバンクを選
択するためのバンク選択信号（ＢＳ０〜ＢＳ３）を生成
する第２の手段（３２）と、前記バンク選択信号を受け
て、前記複数のバンクにそれぞれ設けられた前記センス
アンプを駆動するラッチイネーブル信号（ＬＥ０〜ＬＥ
３）を生成する第３の手段（３４）とを有し、前記セン
スアンプを前記ラッチイネーブル信号で駆動して、メモ
リセルアレイのリフレッシュ動作を行う構成である。
高速にリフレッシュできる機能を有する半導体記憶装置
を提供する。 【構成】 外部からの制御信号を受け取り、リフレッシ
ュ信号（ＲＥＦＲ）を出力する第１の手段（３０）と、
前記リフレッシュ信号に応答して前記複数のバンクを選
択するためのバンク選択信号（ＢＳ０〜ＢＳ３）を生成
する第２の手段（３２）と、前記バンク選択信号を受け
て、前記複数のバンクにそれぞれ設けられた前記センス
アンプを駆動するラッチイネーブル信号（ＬＥ０〜ＬＥ
３）を生成する第３の手段（３４）とを有し、前記セン
スアンプを前記ラッチイネーブル信号で駆動して、メモ
リセルアレイのリフレッシュ動作を行う構成である。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
より詳細には外部から供給されるクロック信号に同期し
て動作するシンクロナスＤＲＡＭ等の同期式半導体装置
に関する。更に特定すれば、本発明はシンクロナスＤＲ
ＡＭのリフレッシュ動作に関する。従来から、種々の半
導体記憶装置が提案され、実用化されている。このうち
ＤＲＡＭの集積度は１６Ｍビット、６４Ｍビット及び２
５６Ｍビットと進歩している。大容量のＤＲＡＭが開発
されるにつれて、種々のニーズを満足させるためにいろ
いろなタイプのＤＲＡＭが提案されるようになってき
た。このうち、シンクロナスＤＲＡＭはシリアル・アク
セスのサイクル時間の短縮と高速インタフェースを目的
として、近年提案されたものである。シンクロナスＤＲ
ＡＭは、外部クロック信号に同期させて高速にデータを
転送できる。
より詳細には外部から供給されるクロック信号に同期し
て動作するシンクロナスＤＲＡＭ等の同期式半導体装置
に関する。更に特定すれば、本発明はシンクロナスＤＲ
ＡＭのリフレッシュ動作に関する。従来から、種々の半
導体記憶装置が提案され、実用化されている。このうち
ＤＲＡＭの集積度は１６Ｍビット、６４Ｍビット及び２
５６Ｍビットと進歩している。大容量のＤＲＡＭが開発
されるにつれて、種々のニーズを満足させるためにいろ
いろなタイプのＤＲＡＭが提案されるようになってき
た。このうち、シンクロナスＤＲＡＭはシリアル・アク
セスのサイクル時間の短縮と高速インタフェースを目的
として、近年提案されたものである。シンクロナスＤＲ
ＡＭは、外部クロック信号に同期させて高速にデータを
転送できる。
【０００２】
【従来の技術】シンクロナスＤＲＡＭでは、メモリセル
アレイをバンクと呼ばれる複数のブロックに分割し、各
々のバンクをインタリーブ動作させることができる。図
１７は、４つのバンク＃０〜＃３を有するシンクロナス
ＤＲＡＭの要部を示すブロック図である。クロックバッ
ファ１０は外部クロック信号ＣＬＫ及びクロック制御信
号に基づき、図示するように内部クロックを出力する。
コマンドデコーダ１２は外部からチップ選択信号／ＣＳ
（”／”は図のバーに相当する）、ロウアドレス・スト
ローブ信号／ＲＡＳ、コラムアドレス・ストローブ信号
／ＣＡＳ、及びライトイネーブル信号／ＷＥをデコード
して、内部制御信号を生成する。アドレスバッファ１４
は、外部からアドレス信号Ａ０〜Ａ１１及びリフレッシ
ュアドレスカウンタ２４からのリフレシュアドレス信号
選択して、モードレジスタ２０及びワード線駆動回路２
６に出力する。Ｉ／Ｏデータバッファ／レジスタはデー
タ信号ＤＱ０〜Ｄ１７を一時格納して、データの入出力
を行う。リフレッシュ動作時には、バンクから読み出し
たデータを一時保持して、バンクの入力側に出力する。
信号ＤＱＭはデータの出力を制御するための信号であ
る。
アレイをバンクと呼ばれる複数のブロックに分割し、各
々のバンクをインタリーブ動作させることができる。図
１７は、４つのバンク＃０〜＃３を有するシンクロナス
ＤＲＡＭの要部を示すブロック図である。クロックバッ
ファ１０は外部クロック信号ＣＬＫ及びクロック制御信
号に基づき、図示するように内部クロックを出力する。
コマンドデコーダ１２は外部からチップ選択信号／ＣＳ
（”／”は図のバーに相当する）、ロウアドレス・スト
ローブ信号／ＲＡＳ、コラムアドレス・ストローブ信号
／ＣＡＳ、及びライトイネーブル信号／ＷＥをデコード
して、内部制御信号を生成する。アドレスバッファ１４
は、外部からアドレス信号Ａ０〜Ａ１１及びリフレッシ
ュアドレスカウンタ２４からのリフレシュアドレス信号
選択して、モードレジスタ２０及びワード線駆動回路２
６に出力する。Ｉ／Ｏデータバッファ／レジスタはデー
タ信号ＤＱ０〜Ｄ１７を一時格納して、データの入出力
を行う。リフレッシュ動作時には、バンクから読み出し
たデータを一時保持して、バンクの入力側に出力する。
信号ＤＱＭはデータの出力を制御するための信号であ
る。
【０００３】コントロール信号ラッチ回路１８は、４つ
のバンク＃０〜＃３に対応して設けられており、コマン
ドデコータ１２が出力するロウアドレス・ストローブ信
号ＲＡＳ、コラムアドレス・ストローブ信号ＣＡＳ、及
びライトイネーブル信号ＷＥ等の制御信号をラッチし
て、バンク＃０〜＃３に出力する。なお、図１７中、図
面を簡単にするために、バンク＃０と＃１のみに制御信
号を出力するように示してある。モードレジスタ２０
は、コマンドデコーダ１２からの制御信号、及びアドレ
スバッファ１４からのアドレス信号に基づき、コラムア
ドレスカウンタ２２の内部動作（例えば、動作のタイミ
ング）を決める。コラムアドレスカウンタ２２は、４つ
のバンク＃０〜＃３に対応して設けられており、アドレ
スバッファ１４が出力するアドレス信号に応じて内部の
カウンタが動作し、バンク＃０〜＃３内部のビット線を
選択する。
のバンク＃０〜＃３に対応して設けられており、コマン
ドデコータ１２が出力するロウアドレス・ストローブ信
号ＲＡＳ、コラムアドレス・ストローブ信号ＣＡＳ、及
びライトイネーブル信号ＷＥ等の制御信号をラッチし
て、バンク＃０〜＃３に出力する。なお、図１７中、図
面を簡単にするために、バンク＃０と＃１のみに制御信
号を出力するように示してある。モードレジスタ２０
は、コマンドデコーダ１２からの制御信号、及びアドレ
スバッファ１４からのアドレス信号に基づき、コラムア
ドレスカウンタ２２の内部動作（例えば、動作のタイミ
ング）を決める。コラムアドレスカウンタ２２は、４つ
のバンク＃０〜＃３に対応して設けられており、アドレ
スバッファ１４が出力するアドレス信号に応じて内部の
カウンタが動作し、バンク＃０〜＃３内部のビット線を
選択する。
【０００４】リフレッシュアドレスカウンタ２４は、リ
フレッシュ動作時、バンク＃０〜＃３のワード線を駆動
するためのリフレッシュアドレスを生成して、アドレス
バッファ１４に出力する。ワード線駆動回路２６は、ア
ドレスバッファ１４からのアドレス信号、コントロール
信号ラッチ回路１８からの制御信号及び、後述するバン
ク選択／ラッチイネーブル信号２８からのバンク選択信
号ＢＳ０〜ＢＳ４を受け取り、バンク＃０〜＃３のワー
ド線を選択的に駆動する。バンク選択／ラッチイネーブ
ル回路２８は、コマンドデコーダ１２からの制御信号を
受け取り、バンク選択信号ＢＳ０〜ＢＳ４、及びバンク
＃０〜＃３内部に設けられたセンスアンプ（図示を省略
する）を駆動するためのラッチイネーブル信号ＬＥ０〜
ＬＥ３を出力する。
フレッシュ動作時、バンク＃０〜＃３のワード線を駆動
するためのリフレッシュアドレスを生成して、アドレス
バッファ１４に出力する。ワード線駆動回路２６は、ア
ドレスバッファ１４からのアドレス信号、コントロール
信号ラッチ回路１８からの制御信号及び、後述するバン
ク選択／ラッチイネーブル信号２８からのバンク選択信
号ＢＳ０〜ＢＳ４を受け取り、バンク＃０〜＃３のワー
ド線を選択的に駆動する。バンク選択／ラッチイネーブ
ル回路２８は、コマンドデコーダ１２からの制御信号を
受け取り、バンク選択信号ＢＳ０〜ＢＳ４、及びバンク
＃０〜＃３内部に設けられたセンスアンプ（図示を省略
する）を駆動するためのラッチイネーブル信号ＬＥ０〜
ＬＥ３を出力する。
【０００５】次に、図１８を参照して、図１７のシンク
ロナスＤＲＡＭのリフレッシュ動作について説明する。
内部クロック信号を制御する外部からのクロック制御信
号ＣＫＥをハイレベルに保った状態とし、クロックバッ
ファ１０から外部クロック信号ＣＬＫを各部にそのまま
出力させる。コマンドデコーダはチップ選択信号／Ｃ
Ｓ、ロウアドレス・ストローブ信号／ＲＡＳ及びコラム
アドレス・ストローブ信号／ＣＡＳをデコードして、こ
れらの信号がすべてローレベルに切り替わったときに、
リフレッシュ信号ＲＥＦＲ（図１７の＊２で示す信号）
を、バンク選択／ラッチイネーブル回路２８に出力す
る。バンク選択／ラッチイネーブル回路２８は、リフレ
ッシュ信号ＲＥＦＲを受けとるごとにバンク選択信号Ｂ
Ｓ０〜ＢＳ３を１つずつ出力する。図１８の例では、バ
ンク選択信号ＢＳ０〜ＢＳ３がこの順番に１つずつ出力
されている。更に、バンク選択／ラッチイネーブル回路
２８は、１つのバンク選択信号ＢＳ０〜ＢＳ４を出力す
るごとに、それぞれラッチイネーブル信号ＬＥ０〜ＬＥ
４を順番に出力する。なお、上記３つの制御信号に加
え、ライトイネーブル信号ＷＥを用いてリフレッシュ信
号を生成することもある。
ロナスＤＲＡＭのリフレッシュ動作について説明する。
内部クロック信号を制御する外部からのクロック制御信
号ＣＫＥをハイレベルに保った状態とし、クロックバッ
ファ１０から外部クロック信号ＣＬＫを各部にそのまま
出力させる。コマンドデコーダはチップ選択信号／Ｃ
Ｓ、ロウアドレス・ストローブ信号／ＲＡＳ及びコラム
アドレス・ストローブ信号／ＣＡＳをデコードして、こ
れらの信号がすべてローレベルに切り替わったときに、
リフレッシュ信号ＲＥＦＲ（図１７の＊２で示す信号）
を、バンク選択／ラッチイネーブル回路２８に出力す
る。バンク選択／ラッチイネーブル回路２８は、リフレ
ッシュ信号ＲＥＦＲを受けとるごとにバンク選択信号Ｂ
Ｓ０〜ＢＳ３を１つずつ出力する。図１８の例では、バ
ンク選択信号ＢＳ０〜ＢＳ３がこの順番に１つずつ出力
されている。更に、バンク選択／ラッチイネーブル回路
２８は、１つのバンク選択信号ＢＳ０〜ＢＳ４を出力す
るごとに、それぞれラッチイネーブル信号ＬＥ０〜ＬＥ
４を順番に出力する。なお、上記３つの制御信号に加
え、ライトイネーブル信号ＷＥを用いてリフレッシュ信
号を生成することもある。
【０００６】今、ワード線駆動回路２６はバンク選択信
号ＢＳ０に応答してバンク＃０を選択し、リフレッシュ
アドレスカウンタ２４からアドレスバッファ１４を介し
て受け取ったリフレッシュアドレスに応じたバンク＃０
のワード線を選択し、リフレッシュ動作を行う。このと
き、バンク選択信号ＢＳ０に応じてラッチイネーブル信
号ＬＥ０が出力されている。また、アドレスバッファ１
４は内部に選択回路を有し、コマンドデコーダ１２から
リフレッシュ信号ＲＥＦＲを受けて、リフレッシュアド
レスを選択する。なお、図１８ではラッチイネーブル信
号はオンの状態のまま示してあるが、公知のように所定
のタイミングでディスエーブルされる。
号ＢＳ０に応答してバンク＃０を選択し、リフレッシュ
アドレスカウンタ２４からアドレスバッファ１４を介し
て受け取ったリフレッシュアドレスに応じたバンク＃０
のワード線を選択し、リフレッシュ動作を行う。このと
き、バンク選択信号ＢＳ０に応じてラッチイネーブル信
号ＬＥ０が出力されている。また、アドレスバッファ１
４は内部に選択回路を有し、コマンドデコーダ１２から
リフレッシュ信号ＲＥＦＲを受けて、リフレッシュアド
レスを選択する。なお、図１８ではラッチイネーブル信
号はオンの状態のまま示してあるが、公知のように所定
のタイミングでディスエーブルされる。
【０００７】以上の動作を繰り返すことにより、リフレ
ッシュ動作は、バンク＃０〜＃３を１バンクずつ選択
し、順番にワード線を選択することで行われる。
ッシュ動作は、バンク＃０〜＃３を１バンクずつ選択
し、順番にワード線を選択することで行われる。
【０００８】
【発明が解決しようとする課題】しかしながら、図１７
及び図１８を参照して説明した従来のシンクロナスＤＲ
ＡＭでは、次の問題点がある。バンク毎のリフレッシュ
動作を決めるリフレッシュ信号ＲＥＦＲは、外部から供
給される制御信号、具体的には、チップ選択信号／Ｃ
Ｓ、ロウアドレス・ストローブ信号／ＲＡＳ、及びコラ
ムアドレス・ストローブ信号／ＣＡＳに基づいて生成さ
れるものである。これらの制御信号は、シンクロナスＤ
ＲＡＭのユーザにより任意に設定されるものである。
及び図１８を参照して説明した従来のシンクロナスＤＲ
ＡＭでは、次の問題点がある。バンク毎のリフレッシュ
動作を決めるリフレッシュ信号ＲＥＦＲは、外部から供
給される制御信号、具体的には、チップ選択信号／Ｃ
Ｓ、ロウアドレス・ストローブ信号／ＲＡＳ、及びコラ
ムアドレス・ストローブ信号／ＣＡＳに基づいて生成さ
れるものである。これらの制御信号は、シンクロナスＤ
ＲＡＭのユーザにより任意に設定されるものである。
【０００９】他方、集積度が向上するにつれて、上記リ
フレッシュ動作も高速に行う必要がある。このために
は、図１８に示すような、チップ選択信号／ＣＳ、ロウ
アドレス・ストローブ信号／ＲＡＳ、及びコラムアドレ
ス・ストローブ信号／ＣＡＳを高速に切り替えて１バン
クずつ選択する必要がある。しかしながら、チップ選択
信号／ＣＳ、ロウアドレス・ストローブ信号／ＲＡＳ及
びコラムアドレス・ストローブ信号／ＣＡＳの高速切り
替えのためのセッティングはユーザに過度の負担を強い
ることになり、好ましくない。すなわち、リフレッシュ
のために４つのバンクを一通りアクセスするには、リフ
レッシュ信号ＲＥＦＲを４回高速に生成しなければなら
ない。たとえ、ユーザでなくメーカー側で設定したとし
ても、図１８に示す動作を高速に行うためのチップ選択
信号／ＣＳ、ロウアドレス・ストローブ信号／ＲＡＳ及
びコラムアドレス・ストローブ信号／ＣＡＳの設定は煩
雑である。
フレッシュ動作も高速に行う必要がある。このために
は、図１８に示すような、チップ選択信号／ＣＳ、ロウ
アドレス・ストローブ信号／ＲＡＳ、及びコラムアドレ
ス・ストローブ信号／ＣＡＳを高速に切り替えて１バン
クずつ選択する必要がある。しかしながら、チップ選択
信号／ＣＳ、ロウアドレス・ストローブ信号／ＲＡＳ及
びコラムアドレス・ストローブ信号／ＣＡＳの高速切り
替えのためのセッティングはユーザに過度の負担を強い
ることになり、好ましくない。すなわち、リフレッシュ
のために４つのバンクを一通りアクセスするには、リフ
レッシュ信号ＲＥＦＲを４回高速に生成しなければなら
ない。たとえ、ユーザでなくメーカー側で設定したとし
ても、図１８に示す動作を高速に行うためのチップ選択
信号／ＣＳ、ロウアドレス・ストローブ信号／ＲＡＳ及
びコラムアドレス・ストローブ信号／ＣＡＳの設定は煩
雑である。
【００１０】従って、本発明は上記従来技術の問題点を
解消し、メモリ外部から簡単な制御で複数のバンクを高
速にリフレッシュできる機能を有する半導体記憶装置を
提供することを目的とする。
解消し、メモリ外部から簡単な制御で複数のバンクを高
速にリフレッシュできる機能を有する半導体記憶装置を
提供することを目的とする。
【００１１】
【課題を達成するための手段】図１は、本発明の原理を
示すブロック図である。リフレッシュ信号生成回路３０
は、外部からの制御信号を受け取り、リフレッシュ信号
ＲＥＦＲを生成する。図示の例では、リフレッシュ信号
生成回路３０はチップ選択信号／ＣＳ、ロウアドレス・
ストローブ信号／ＲＡＳ及びコラムアドレス・ストロー
ブ信号／ＣＡＳからリフレッシュ信号ＲＥＦＲを生成す
る。外部からの制御信号は、リフレッシュ動作時、複数
のバンク（図１の例では４つのバンク＃０〜＃３）を順
番に一回ずつアクセスする動作に対し一回生成されるも
のである。前述した従来技術では、４つのバンク＃０〜
＃３には４回制御信号を生成する必要がある。
示すブロック図である。リフレッシュ信号生成回路３０
は、外部からの制御信号を受け取り、リフレッシュ信号
ＲＥＦＲを生成する。図示の例では、リフレッシュ信号
生成回路３０はチップ選択信号／ＣＳ、ロウアドレス・
ストローブ信号／ＲＡＳ及びコラムアドレス・ストロー
ブ信号／ＣＡＳからリフレッシュ信号ＲＥＦＲを生成す
る。外部からの制御信号は、リフレッシュ動作時、複数
のバンク（図１の例では４つのバンク＃０〜＃３）を順
番に一回ずつアクセスする動作に対し一回生成されるも
のである。前述した従来技術では、４つのバンク＃０〜
＃３には４回制御信号を生成する必要がある。
【００１２】バンク選択信号自動生成回路３２は、上記
リフレッシュ信号ＲＥＦＲを受け取り、４つのバンク＃
０〜＃３を順番に一回ずつ選択するためのバンク選択信
号ＢＳ０〜ＢＳ３を自動的に出力する。ラッチイネーブ
ル信号生成回路３４は、リフレッシュ信号ＲＥＦＲ及び
バンク選択信号ＢＳ０〜ＢＳ３からそれぞれ、バンク＃
０〜＃３内のセンスアンプを活性化するためのラッチイ
ネーブル信号ＬＥ０〜ＬＥ３を生成する。
リフレッシュ信号ＲＥＦＲを受け取り、４つのバンク＃
０〜＃３を順番に一回ずつ選択するためのバンク選択信
号ＢＳ０〜ＢＳ３を自動的に出力する。ラッチイネーブ
ル信号生成回路３４は、リフレッシュ信号ＲＥＦＲ及び
バンク選択信号ＢＳ０〜ＢＳ３からそれぞれ、バンク＃
０〜＃３内のセンスアンプを活性化するためのラッチイ
ネーブル信号ＬＥ０〜ＬＥ３を生成する。
【００１３】
【作用】図２は、図１の構成の動作を示すタイミング図
である。外部からのクロック信号ＣＬＫに同期して、リ
フレッシュ信号生成回路３０はチップ選択信号／ＣＳ、
ロウアドレス・ストローブ信号／ＲＡＳ及びコラムアド
レス・ストローブ信号／ＣＡＳを受け取り、リフレッシ
ュ信号ＲＥＦＲを生成する。図２に示すように、チップ
選択信号／ＣＳ、ロウアドレス・ストローブ信号／ＲＡ
Ｓ及びコラムアドレス・ストローブ信号／ＣＡＳは４つ
のバンク＃０〜＃３に対し、一回のみ生成される。換言
すれば、４つのバンク＃０〜＃３を選択するのに、一回
のみチップ選択信号／ＣＳ、ロウアドレス・ストローブ
信号／ＲＡＳ及びコラムアドレス・ストローブ信号／Ｃ
ＡＳを図示するように変化させればよい。
である。外部からのクロック信号ＣＬＫに同期して、リ
フレッシュ信号生成回路３０はチップ選択信号／ＣＳ、
ロウアドレス・ストローブ信号／ＲＡＳ及びコラムアド
レス・ストローブ信号／ＣＡＳを受け取り、リフレッシ
ュ信号ＲＥＦＲを生成する。図２に示すように、チップ
選択信号／ＣＳ、ロウアドレス・ストローブ信号／ＲＡ
Ｓ及びコラムアドレス・ストローブ信号／ＣＡＳは４つ
のバンク＃０〜＃３に対し、一回のみ生成される。換言
すれば、４つのバンク＃０〜＃３を選択するのに、一回
のみチップ選択信号／ＣＳ、ロウアドレス・ストローブ
信号／ＲＡＳ及びコラムアドレス・ストローブ信号／Ｃ
ＡＳを図示するように変化させればよい。
【００１４】バンク選択信号自動生成回路３２は、リフ
レッシュ信号ＲＥＦＲに応答して４つのバンク選択信号
ＢＳ０〜ＢＳ３を自動的に生成する。図２に示す例で
は、リフレッシュ信号ＲＥＦＲに応答して、多少の時間
差を持って４つのバンク選択信号ＢＳ０〜ＢＳ３が順番
に生成されている。ラッチイネーブル信号生成回路３４
は、バンク選択信号自動生成回路３２が出力するバンク
選択信号ＢＳ０〜ＢＳ３及びリフレッシュ信号ＲＥＦＲ
からそれぞれ、ラッチイネーブル信号ＬＥ０〜ＬＥ３を
生成して、バンク＃０〜＃３のセンスアンプに出力す
る。
レッシュ信号ＲＥＦＲに応答して４つのバンク選択信号
ＢＳ０〜ＢＳ３を自動的に生成する。図２に示す例で
は、リフレッシュ信号ＲＥＦＲに応答して、多少の時間
差を持って４つのバンク選択信号ＢＳ０〜ＢＳ３が順番
に生成されている。ラッチイネーブル信号生成回路３４
は、バンク選択信号自動生成回路３２が出力するバンク
選択信号ＢＳ０〜ＢＳ３及びリフレッシュ信号ＲＥＦＲ
からそれぞれ、ラッチイネーブル信号ＬＥ０〜ＬＥ３を
生成して、バンク＃０〜＃３のセンスアンプに出力す
る。
【００１５】このように、４つのバンク＃０〜＃３を一
回リフレッシュするのに、１つのリフレッシュ信号ＲＥ
ＦＲを出力するように、外部からの制御信号を一回だけ
制御すればよいので、従来の問題点は解消できる。
回リフレッシュするのに、１つのリフレッシュ信号ＲＥ
ＦＲを出力するように、外部からの制御信号を一回だけ
制御すればよいので、従来の問題点は解消できる。
【００１６】
【実施例】図３は、本発明の第１の実施例による同期式
ＤＲＡＭの全体構成を示すブロック図である。図３中、
図１７に示す構成要素と同一のものには同一の参照番号
を付してある。図３の構成では、図１７に示すバンク選
択／ラッチイネーブル回路２８に代えて、図１に示すバ
ンク選択信号自動生成回路３２及びラッチイネーブル信
号生成回路３４を設けたものである。図１に示すリフレ
ッシュ信号生成回路３０は、コマンドデコーダ１２内に
設けられている。リフレッシュ動作については、図２を
参照して前述した通りである。前述したように、４つの
バンク＃０〜＃３を一回リフレッシュするのに、１つの
リフレッシュ信号ＲＥＦＲを出力するように、外部から
の制御信号を一回だけ制御すればよい。なお、図２に示
すように、リフレッシュ信号ＲＥＦＲを受けると、外部
クロック信号に非同期にバンク選択信号ＢＳ０〜ＢＳ３
が生成される。
ＤＲＡＭの全体構成を示すブロック図である。図３中、
図１７に示す構成要素と同一のものには同一の参照番号
を付してある。図３の構成では、図１７に示すバンク選
択／ラッチイネーブル回路２８に代えて、図１に示すバ
ンク選択信号自動生成回路３２及びラッチイネーブル信
号生成回路３４を設けたものである。図１に示すリフレ
ッシュ信号生成回路３０は、コマンドデコーダ１２内に
設けられている。リフレッシュ動作については、図２を
参照して前述した通りである。前述したように、４つの
バンク＃０〜＃３を一回リフレッシュするのに、１つの
リフレッシュ信号ＲＥＦＲを出力するように、外部から
の制御信号を一回だけ制御すればよい。なお、図２に示
すように、リフレッシュ信号ＲＥＦＲを受けると、外部
クロック信号に非同期にバンク選択信号ＢＳ０〜ＢＳ３
が生成される。
【００１７】更に、図２に示すリフレッシュ動作は、図
１８に示す従来のリフレッシュ動作にくらべ、以下の点
で優れている。図２に示すように、一回のリフレッシュ
信号ＲＥＦＲの出力に対し、バンク選択信号ＢＳ及びラ
ッチイネーブル信号ＬＥ０〜れ３は、所定の小さな時間
差を持って順番に生成されている。従って、バンク選択
信号ＢＳ３が出力され、これに応答してラッチ選択信号
ＬＥ３が出力された時には、４つのバンク＃０〜＃３が
同時に選択され、これらのセンスアンプ活性化された状
態にある。
１８に示す従来のリフレッシュ動作にくらべ、以下の点
で優れている。図２に示すように、一回のリフレッシュ
信号ＲＥＦＲの出力に対し、バンク選択信号ＢＳ及びラ
ッチイネーブル信号ＬＥ０〜れ３は、所定の小さな時間
差を持って順番に生成されている。従って、バンク選択
信号ＢＳ３が出力され、これに応答してラッチ選択信号
ＬＥ３が出力された時には、４つのバンク＃０〜＃３が
同時に選択され、これらのセンスアンプ活性化された状
態にある。
【００１８】図１８に示す動作では、４つのバンク＃０
〜＃３が外部クロック信号ＣＬＫの３クロックに相当す
る間隔をもって順番に選択され、それぞれのセンスアン
プが順番に駆動される。従って、リフレッシュ動作に時
間がかかり（リフレッシュサイクル数が増大し）、外部
から見たシンクロナスＤＲＡＭのビジー率が増加すると
いう問題点がある。
〜＃３が外部クロック信号ＣＬＫの３クロックに相当す
る間隔をもって順番に選択され、それぞれのセンスアン
プが順番に駆動される。従って、リフレッシュ動作に時
間がかかり（リフレッシュサイクル数が増大し）、外部
から見たシンクロナスＤＲＡＭのビジー率が増加すると
いう問題点がある。
【００１９】この問題点を解決するために、４つのバン
ク＃０〜＃３を同時に選択してこれらのバンクに設けら
れているすべてのセンスアンプを同時を駆動することが
考えられる。この方法では、リフレッシュ動作に要する
時間を短縮することができるが、他方図４の曲線Ｃ１に
示すように、センスアンプに一度に電流が流れるため、
シンクロナスＤＲＡＭ全体に大きなピーク電流が流れ、
消費電流は増大する。なお、図４のグラフにおいて、横
軸は時間を示し、縦軸は電流量を示す。
ク＃０〜＃３を同時に選択してこれらのバンクに設けら
れているすべてのセンスアンプを同時を駆動することが
考えられる。この方法では、リフレッシュ動作に要する
時間を短縮することができるが、他方図４の曲線Ｃ１に
示すように、センスアンプに一度に電流が流れるため、
シンクロナスＤＲＡＭ全体に大きなピーク電流が流れ、
消費電流は増大する。なお、図４のグラフにおいて、横
軸は時間を示し、縦軸は電流量を示す。
【００２０】これに対し、本発明の第１の実施例では、
所定の小さな時間差を持ってバンク＃０〜＃３のセンス
アンプが、ラッチイネーブル信号ＬＥ０〜ＬＥ３によっ
て順番に駆動される。センスアンプは活性化された直後
に大きな電流が流れ、電力を消費する。従って、センス
アンプを時間差をつけて駆動することにより、図２の動
作に対応する図４の曲線Ｃ２で示すように、ピーク電流
を抑えた状態でバンク＃０〜＃３のセンスアンプを連続
的に駆動することができる。
所定の小さな時間差を持ってバンク＃０〜＃３のセンス
アンプが、ラッチイネーブル信号ＬＥ０〜ＬＥ３によっ
て順番に駆動される。センスアンプは活性化された直後
に大きな電流が流れ、電力を消費する。従って、センス
アンプを時間差をつけて駆動することにより、図２の動
作に対応する図４の曲線Ｃ２で示すように、ピーク電流
を抑えた状態でバンク＃０〜＃３のセンスアンプを連続
的に駆動することができる。
【００２１】以上の通り、本発明の第１の実施例は、図
１７及び図１８に示す従来技術の問題点を解決すること
ができるとともに、図４に示すようにリフレッシュ動作
を高速にかつセンスアンプ駆動時のピーク電流を抑える
ことができる。図５は、図１に示すリフレッシュ信号生
成回路３０の一構成例を示す回路図である。図５に示す
ように、リフレッシュ信号生成回路３０はナンド回路４
０で構成されている。ナンド回路４０は、チップ選択信
号／ＣＳ、ロウアドレス・ストローブ信号／ＲＡＳ及び
コラムアドレス・ストローブ信号／ＣＡＳを入力し、リ
フレッシュ信号ＲＥＦＲを出力する。前述したように、
上記３つの外部制御信号に加え、ライトイネーブル信号
ＷＥを入力することとしてもよい。
１７及び図１８に示す従来技術の問題点を解決すること
ができるとともに、図４に示すようにリフレッシュ動作
を高速にかつセンスアンプ駆動時のピーク電流を抑える
ことができる。図５は、図１に示すリフレッシュ信号生
成回路３０の一構成例を示す回路図である。図５に示す
ように、リフレッシュ信号生成回路３０はナンド回路４
０で構成されている。ナンド回路４０は、チップ選択信
号／ＣＳ、ロウアドレス・ストローブ信号／ＲＡＳ及び
コラムアドレス・ストローブ信号／ＣＡＳを入力し、リ
フレッシュ信号ＲＥＦＲを出力する。前述したように、
上記３つの外部制御信号に加え、ライトイネーブル信号
ＷＥを入力することとしてもよい。
【００２２】図６は、図１及び図３に示すバンク選択信
号自動生成回路３２のブロック図である。図６に示すよ
うに、バンク選択信号自動生成回路３２は、４つの遅延
回路４２、４４、４６及び４８からなる。遅延回路４２
はリフレッシュ信号ＲＥＦＲを受け取り、所定時間だけ
遅延させて、バンク選択信号ＢＳ０を出力する。遅延回
路４４はバンク選択信号ＢＳ０を所定時間だけ遅延させ
て、バンク選択信号ＢＳ１を出力する。遅延回路４６は
バンク選択信号ＢＳ１を所定時間だけ遅延させて、バン
ク選択信号ＢＳ２を出力する。遅延回路４８はバンク選
択信号ＢＳ２を所定時間だけ遅延させて、バンク選択信
号ＢＳ３を出力する。遅延回路４２、４４、４６及び４
８は抵抗成分を有する配線（図９参照）やインバータな
どで構成できる。なお、バンクの数に応じて遅延回路の
数を決める。
号自動生成回路３２のブロック図である。図６に示すよ
うに、バンク選択信号自動生成回路３２は、４つの遅延
回路４２、４４、４６及び４８からなる。遅延回路４２
はリフレッシュ信号ＲＥＦＲを受け取り、所定時間だけ
遅延させて、バンク選択信号ＢＳ０を出力する。遅延回
路４４はバンク選択信号ＢＳ０を所定時間だけ遅延させ
て、バンク選択信号ＢＳ１を出力する。遅延回路４６は
バンク選択信号ＢＳ１を所定時間だけ遅延させて、バン
ク選択信号ＢＳ２を出力する。遅延回路４８はバンク選
択信号ＢＳ２を所定時間だけ遅延させて、バンク選択信
号ＢＳ３を出力する。遅延回路４２、４４、４６及び４
８は抵抗成分を有する配線（図９参照）やインバータな
どで構成できる。なお、バンクの数に応じて遅延回路の
数を決める。
【００２３】ここで、図９に示すようにリフレッシュ信
号ＲＥＦＲは抵抗Ｒ１、Ｒ２、Ｒ３を通る。一般に、配
線は抵抗成分の他、容量成分を有する。従って、配線は
ＣＲ時定数を有する。リフレッシュ信号ＲＥＦＲは各バ
ンクへ異なる抵抗及び容量の配線を通して与えられる。
従って、バンク選択信号ＢＳ０〜ＢＳ３を生成できる。
号ＲＥＦＲは抵抗Ｒ１、Ｒ２、Ｒ３を通る。一般に、配
線は抵抗成分の他、容量成分を有する。従って、配線は
ＣＲ時定数を有する。リフレッシュ信号ＲＥＦＲは各バ
ンクへ異なる抵抗及び容量の配線を通して与えられる。
従って、バンク選択信号ＢＳ０〜ＢＳ３を生成できる。
【００２４】図７は、図１及び図３に示すラッチイネー
ブル信号生成回路３４の回路図である。ラッチイネーブ
ル信号生成回路３４は、ナンド回路５０、５２、５４、
及び５６並びにインバータ５８、６０、６２及び６４を
有する。ナンド回路５０、５２、５４及び５６はそれぞ
れ、リフレッシュ信号ＲＥＦＲと、バンク選択信号ＢＳ
０、ＢＳ１、ＢＳ２及びＢＳ３とのナンド論理をとり、
その出力信号をインバータ５８、６０、６２及び６４を
通すことで、ラッチイネーブル信号ＬＥ０、ＬＥ１、Ｌ
Ｅ２及びＬＥ３を出力する。
ブル信号生成回路３４の回路図である。ラッチイネーブ
ル信号生成回路３４は、ナンド回路５０、５２、５４、
及び５６並びにインバータ５８、６０、６２及び６４を
有する。ナンド回路５０、５２、５４及び５６はそれぞ
れ、リフレッシュ信号ＲＥＦＲと、バンク選択信号ＢＳ
０、ＢＳ１、ＢＳ２及びＢＳ３とのナンド論理をとり、
その出力信号をインバータ５８、６０、６２及び６４を
通すことで、ラッチイネーブル信号ＬＥ０、ＬＥ１、Ｌ
Ｅ２及びＬＥ３を出力する。
【００２５】図８は、バンク＃０〜＃３にそれぞれ設け
られるセンスアンプ及びセンスアンプ駆動回路の構成例
を示す図である。図８では、各バンク毎に１つのビット
線対に対応する構成を示している。バンク＃０は、１対
のビット線に接続されるセンスアンプ６６及びセンスア
ンプ駆動回路６８とを有する。センスアンプ駆動回路６
８は、ＰチャネルＭＯＳトランジスタＴｒ１及びＴｒ２
と、ＮチャネルＭＯＳトランジスタＴｒ３及びＴｒ４
と、２つのインバータＩＮＶ１及びＩＮＶ２とを有す
る。図７に示す構成で生成されたラッチイネーブル信号
ＬＥ０はＬＥ０Ａ及びＬＥ０Ｂとして、センスアンプ駆
動回路６８に与えられる。ラッチイネーブル信号ＬＥ０
Ａが立ち上がると、センスアンプ６６はトランジスタＴ
ｒ２を有する電流路を介して高電位側電源電圧ラインＶ
ｃｃに接続され、またトランジスタＴｒ４を有する電流
路を介して低電位側電源電圧ラインＶｓｓに接続され、
センスアンプ６６は活性化される。また、ラッチイネー
ブル信号ＬＥ０Ｂが立ち上がると、センスアンプ６６は
トランジスタＴｒ１を有する電流路及びトランジスタＴ
ｒ３を有する電流路を介してそれぞれラインＶｃｃ及び
Ｖｓｓに接続される。なお、ＬＥ０Ａ〜ＬＥ３ＡとＬＥ
０Ｂ〜ＬＥ３Ｂとのタイミングを僅かにずらしてもよ
い。
られるセンスアンプ及びセンスアンプ駆動回路の構成例
を示す図である。図８では、各バンク毎に１つのビット
線対に対応する構成を示している。バンク＃０は、１対
のビット線に接続されるセンスアンプ６６及びセンスア
ンプ駆動回路６８とを有する。センスアンプ駆動回路６
８は、ＰチャネルＭＯＳトランジスタＴｒ１及びＴｒ２
と、ＮチャネルＭＯＳトランジスタＴｒ３及びＴｒ４
と、２つのインバータＩＮＶ１及びＩＮＶ２とを有す
る。図７に示す構成で生成されたラッチイネーブル信号
ＬＥ０はＬＥ０Ａ及びＬＥ０Ｂとして、センスアンプ駆
動回路６８に与えられる。ラッチイネーブル信号ＬＥ０
Ａが立ち上がると、センスアンプ６６はトランジスタＴ
ｒ２を有する電流路を介して高電位側電源電圧ラインＶ
ｃｃに接続され、またトランジスタＴｒ４を有する電流
路を介して低電位側電源電圧ラインＶｓｓに接続され、
センスアンプ６６は活性化される。また、ラッチイネー
ブル信号ＬＥ０Ｂが立ち上がると、センスアンプ６６は
トランジスタＴｒ１を有する電流路及びトランジスタＴ
ｒ３を有する電流路を介してそれぞれラインＶｃｃ及び
Ｖｓｓに接続される。なお、ＬＥ０Ａ〜ＬＥ３ＡとＬＥ
０Ｂ〜ＬＥ３Ｂとのタイミングを僅かにずらしてもよ
い。
【００２６】上記バンク＃０の構成と同様に、バンク＃
１はセンスアンプ７０及びセンスアンプ駆動回路７２を
有し、バンク＃２はセンスアンプ７４及びセンスアンプ
駆動回路７６を有し、バンク３３はセンスアンプ７８及
びセンスアンプ駆動回路８０を有する。次に、本発明の
第２の実施例について説明する。第１の実施例では、バ
ンク＃０〜＃４のセンスアンプの駆動タイミングを僅か
にずらしていたが（図２参照）、第２の実施例では完全
に同一タイミングで駆動することを特徴とする。ただ
し、単に同一タイミングですべてのセンスアンプを駆動
したのでは、前述したように大きなピーク電流が流れ、
電力消費が大となる。
１はセンスアンプ７０及びセンスアンプ駆動回路７２を
有し、バンク＃２はセンスアンプ７４及びセンスアンプ
駆動回路７６を有し、バンク３３はセンスアンプ７８及
びセンスアンプ駆動回路８０を有する。次に、本発明の
第２の実施例について説明する。第１の実施例では、バ
ンク＃０〜＃４のセンスアンプの駆動タイミングを僅か
にずらしていたが（図２参照）、第２の実施例では完全
に同一タイミングで駆動することを特徴とする。ただ
し、単に同一タイミングですべてのセンスアンプを駆動
したのでは、前述したように大きなピーク電流が流れ、
電力消費が大となる。
【００２７】図１０は、本発明の第２の実施例の動作タ
イミング図である。図示するように、リフレッシュ信号
ＲＥＦＲが出力された時点でラッチイネーブル信号ＬＥ
０Ａ〜ＬＥ３Ａを同時に立ち上げ、他方ラッチイネーブ
ル信号ＬＥ０Ｂ〜ＬＥ３Ｂは立ち上げず、ローレベルの
ままとする。これにより、図８に示す各バンク＃０〜＃
３のトランジスタＴｒ２及びＴｒ４のみがオンとなり、
センスアンプ６６、７０、７４及び７８の駆動能力は第
１の実施例の場合よりも小さくなる。よって、センスア
ンプ６６、７０、７４及び７８の電力消費は減少する。
イミング図である。図示するように、リフレッシュ信号
ＲＥＦＲが出力された時点でラッチイネーブル信号ＬＥ
０Ａ〜ＬＥ３Ａを同時に立ち上げ、他方ラッチイネーブ
ル信号ＬＥ０Ｂ〜ＬＥ３Ｂは立ち上げず、ローレベルの
ままとする。これにより、図８に示す各バンク＃０〜＃
３のトランジスタＴｒ２及びＴｒ４のみがオンとなり、
センスアンプ６６、７０、７４及び７８の駆動能力は第
１の実施例の場合よりも小さくなる。よって、センスア
ンプ６６、７０、７４及び７８の電力消費は減少する。
【００２８】図１１は、第２の実施例の要部構成を示す
回路図である。図１１に示す回路図は、図３に示すラッ
チイネーブル信号生成回路３４に置き換えて用いられ
る。ナンド回路５０、５２、５４及び５６の一方の入力
端子にリフレッシュ信号ＲＥＦＲを与え、他方にはそれ
ぞれバンク選択信号ＢＳ１、ＢＳ２、ＢＳ３及びＢＳ４
が与えられる。ナンド回路５０、５２、５４及び５６の
出力信号はラッチイネーブル信号ＬＥ０Ａ〜ＬＥ３Ａと
して用いられるとともに、ノア回路５０ａ、５２ａ、５
４ａ及び５６ａにそれぞれ与えられる。また、ノア回路
５０ａ、５２ａ、５４ａ及び５６ａの他方の入力には、
リフレッシュ信号ＲＥＦＲ信号が共通に与えられる。ノ
ア回路５０ａ、５２ａ、５４ａ及び５６ａの出力信号が
ラッチイネーブル信号ＬＥ０Ｂ〜ＬＥ３Ｂとして用いら
れる。リフレッシュ動作時、ＬＥ０Ｂ〜ＬＥ３Ｂは選択
されない。
回路図である。図１１に示す回路図は、図３に示すラッ
チイネーブル信号生成回路３４に置き換えて用いられ
る。ナンド回路５０、５２、５４及び５６の一方の入力
端子にリフレッシュ信号ＲＥＦＲを与え、他方にはそれ
ぞれバンク選択信号ＢＳ１、ＢＳ２、ＢＳ３及びＢＳ４
が与えられる。ナンド回路５０、５２、５４及び５６の
出力信号はラッチイネーブル信号ＬＥ０Ａ〜ＬＥ３Ａと
して用いられるとともに、ノア回路５０ａ、５２ａ、５
４ａ及び５６ａにそれぞれ与えられる。また、ノア回路
５０ａ、５２ａ、５４ａ及び５６ａの他方の入力には、
リフレッシュ信号ＲＥＦＲ信号が共通に与えられる。ノ
ア回路５０ａ、５２ａ、５４ａ及び５６ａの出力信号が
ラッチイネーブル信号ＬＥ０Ｂ〜ＬＥ３Ｂとして用いら
れる。リフレッシュ動作時、ＬＥ０Ｂ〜ＬＥ３Ｂは選択
されない。
【００２９】次に、本発明の第３の実施例を説明する。
第３の実施例では、１つのリフレッシュ信号ＲＥＦＲで
複数のバンクを外部クロック信号ＣＬＫに同期して選択
する。第３の実施例の全体構成は図３に示す第１の実施
例と同様である。図１２は、本発明の第３の実施例によ
るバンク選択信号自動生成回路３２の回路図である。図
１２に示すバンク選択信号自動生成回路３２は、タイミ
ング生成回路８２及び論理回路８４とを有する。タイミ
ング信号生成回路８２はリフレッシュ信号と外部クロッ
ク信号ＣＬＫとを受け取り、これらの信号からタイミン
グ信号φＴＲ０、φＴＲ１及びφＳＥＴを出力する。論
理回路８４は、ＭＯＳトランジスタＴｒ１１〜Ｔｒ２
０、遅延回路Ｄ１〜Ｄ１０、及びアンド回路Ｇ１〜Ｇ１
２とを有する。タイミング信号φＴＲ０はトランジスタ
Ｔｒ１１、Ｔｒ１３、Ｔｒ１５、Ｔｒ１７及びＴｒ１９
のゲートに与えられる。タイミング信号φＴＲ１はトラ
ンジスタＴｒ１２、Ｔｒ１４、Ｔｒ１６、Ｔｒ１８及び
Ｔｒ２０のゲートに与えられる。タイミング信号φＳＥ
Ｔは、トランジスタＴｒ１１〜Ｔｒ２０及び遅延回路Ｄ
１〜Ｄ１０を図示のようにシフトされる。外部制御信号
ＣＬ１、ＣＬ２及びＣＬ３は、バンクを選択するタイミ
ングを決めるための信号である。
第３の実施例では、１つのリフレッシュ信号ＲＥＦＲで
複数のバンクを外部クロック信号ＣＬＫに同期して選択
する。第３の実施例の全体構成は図３に示す第１の実施
例と同様である。図１２は、本発明の第３の実施例によ
るバンク選択信号自動生成回路３２の回路図である。図
１２に示すバンク選択信号自動生成回路３２は、タイミ
ング生成回路８２及び論理回路８４とを有する。タイミ
ング信号生成回路８２はリフレッシュ信号と外部クロッ
ク信号ＣＬＫとを受け取り、これらの信号からタイミン
グ信号φＴＲ０、φＴＲ１及びφＳＥＴを出力する。論
理回路８４は、ＭＯＳトランジスタＴｒ１１〜Ｔｒ２
０、遅延回路Ｄ１〜Ｄ１０、及びアンド回路Ｇ１〜Ｇ１
２とを有する。タイミング信号φＴＲ０はトランジスタ
Ｔｒ１１、Ｔｒ１３、Ｔｒ１５、Ｔｒ１７及びＴｒ１９
のゲートに与えられる。タイミング信号φＴＲ１はトラ
ンジスタＴｒ１２、Ｔｒ１４、Ｔｒ１６、Ｔｒ１８及び
Ｔｒ２０のゲートに与えられる。タイミング信号φＳＥ
Ｔは、トランジスタＴｒ１１〜Ｔｒ２０及び遅延回路Ｄ
１〜Ｄ１０を図示のようにシフトされる。外部制御信号
ＣＬ１、ＣＬ２及びＣＬ３は、バンクを選択するタイミ
ングを決めるための信号である。
【００３０】図１３は、外部制御信号ＣＬ１のみハイレ
ベルに設定し、その他の外部制御信号ＣＬ２及びＣＬ３
をローレベルに設定した場合の図１２に示す回路の動作
を示すタイミング図である。図示するように、バンク選
択信号ＢＳ０〜ＢＳ３は３０ｎｓの外部クロック信号Ｃ
ＬＫの各立ち上がりエッジに同期して、アンド回路Ｇ
３、Ｇ８、Ｇ１１及びＧ１２から順番に出力される。
ベルに設定し、その他の外部制御信号ＣＬ２及びＣＬ３
をローレベルに設定した場合の図１２に示す回路の動作
を示すタイミング図である。図示するように、バンク選
択信号ＢＳ０〜ＢＳ３は３０ｎｓの外部クロック信号Ｃ
ＬＫの各立ち上がりエッジに同期して、アンド回路Ｇ
３、Ｇ８、Ｇ１１及びＧ１２から順番に出力される。
【００３１】図１４は、外部制御信号ＣＬ２のみハイレ
ベルに設定し、その他の外部制御信号ＣＬ１及びＣＬ３
をローレベルに設定した場合の図１２に示す回路の動作
を示すタイミング図である。図示するように、バンク選
択信号ＢＳ０〜ＢＳ３は外部クロック信号ＣＬＫの立ち
上りエッジの１つおきに、順番に出力される。図１５
は、外部制御信号ＣＬ３のみハイレベルに設定し、その
他の外部制御信号ＣＬ１及びＣＬ２をローレベルに設定
した場合の図１２に示す回路の動作を示すタイミング図
である。図示するように、バンク選択信号ＢＳ０〜ＢＳ
３は外部クロック信号ＣＬＫの立ち上がりエッジの２つ
おきに、順番に出力される。
ベルに設定し、その他の外部制御信号ＣＬ１及びＣＬ３
をローレベルに設定した場合の図１２に示す回路の動作
を示すタイミング図である。図示するように、バンク選
択信号ＢＳ０〜ＢＳ３は外部クロック信号ＣＬＫの立ち
上りエッジの１つおきに、順番に出力される。図１５
は、外部制御信号ＣＬ３のみハイレベルに設定し、その
他の外部制御信号ＣＬ１及びＣＬ２をローレベルに設定
した場合の図１２に示す回路の動作を示すタイミング図
である。図示するように、バンク選択信号ＢＳ０〜ＢＳ
３は外部クロック信号ＣＬＫの立ち上がりエッジの２つ
おきに、順番に出力される。
【００３２】なお、図１５に示す動作は、リフレッシュ
信号ＲＥＦＲの生成方法を除き、ほぼ同様である。従っ
て、第１の実施例と同様に、４つのバンク＃０〜＃３を
一回リフレッシュするのに、１つのリフレッシュ信号Ｒ
ＥＦＲを出力するように、外部からの制御信号を一回だ
け制御すればよい。また、図１３及び図１４に示す動作
は、上記効果に加え、図１５に示す場合よりも高速にリ
フレッシュ動作を行うことができる。
信号ＲＥＦＲの生成方法を除き、ほぼ同様である。従っ
て、第１の実施例と同様に、４つのバンク＃０〜＃３を
一回リフレッシュするのに、１つのリフレッシュ信号Ｒ
ＥＦＲを出力するように、外部からの制御信号を一回だ
け制御すればよい。また、図１３及び図１４に示す動作
は、上記効果に加え、図１５に示す場合よりも高速にリ
フレッシュ動作を行うことができる。
【００３３】図１６は、図３に示すワード線駆動回路２
６の構成を示す図である。図１６に示す構成は本発明の
第１ないし第３の実施例に共通である。図１６に示すワ
ード線駆動回路２６は、ワード線ドライバ９０、選択回
路９２、９４、９６及び９８、並びにオア回路Ｇ２１を
有する。オア回路Ｇ２１はバンク選択信号ＢＳ０〜ＢＳ
３を受け取り、そのオア出力信号をワード線ドライバ９
０に出力する。ワード線ドライバ９０は、オア出力信号
に同期し、アドレスバッファ１４からのアドレス信号を
取り込み、対応するワード線を駆動するワード線駆動信
号を出力する。選択回路９２、９４、９６及び９８はバ
ンク選択信号ＢＳ０〜ＢＳ３を受け取ると、ワード線駆
動信号を通す。選択回路９２、９４、９６及び９８はバ
ンク＃０、＃１、＃２及び＃３のワード線に接続されて
いる。
６の構成を示す図である。図１６に示す構成は本発明の
第１ないし第３の実施例に共通である。図１６に示すワ
ード線駆動回路２６は、ワード線ドライバ９０、選択回
路９２、９４、９６及び９８、並びにオア回路Ｇ２１を
有する。オア回路Ｇ２１はバンク選択信号ＢＳ０〜ＢＳ
３を受け取り、そのオア出力信号をワード線ドライバ９
０に出力する。ワード線ドライバ９０は、オア出力信号
に同期し、アドレスバッファ１４からのアドレス信号を
取り込み、対応するワード線を駆動するワード線駆動信
号を出力する。選択回路９２、９４、９６及び９８はバ
ンク選択信号ＢＳ０〜ＢＳ３を受け取ると、ワード線駆
動信号を通す。選択回路９２、９４、９６及び９８はバ
ンク＃０、＃１、＃２及び＃３のワード線に接続されて
いる。
【００３４】
【発明の効果】以上説明したように、本発明によれば以
下の効果が得られる。請求項１記載の発明によれば、リ
フレッシュ信号に応じて複数のバンクを選択するバンク
選択信号が生成され、このバンク選択信号に応答してセ
ンスアンプを駆動するラッチイネーブル信号が生成され
るので、外部からの制御信号を与えるタイミングは内部
のバンク毎のリフレッシュ動作を意識することなく設定
できるので、リフレッシュ動作の設計及び制御が容易に
なる。
下の効果が得られる。請求項１記載の発明によれば、リ
フレッシュ信号に応じて複数のバンクを選択するバンク
選択信号が生成され、このバンク選択信号に応答してセ
ンスアンプを駆動するラッチイネーブル信号が生成され
るので、外部からの制御信号を与えるタイミングは内部
のバンク毎のリフレッシュ動作を意識することなく設定
できるので、リフレッシュ動作の設計及び制御が容易に
なる。
【００３５】請求項２記載の発明によれば、センスアン
プに流れるピーク電流を減少させるようにタイミングを
ずらしてバンク選択信号を生成し、このバンク選択信号
からラッチイネーブル信号を生成するので、センスアン
プ駆動時に多くの電力を消費するセンスアンプの電力消
費を減少させることができるとともに、リフレッシュ動
作と高速に行うことができる。 請求項３記載の発明に
よれば、リフレッシュ信号に応答してバンク選択信号を
同時に生成して同時に複数のバンクを選択し、更にセン
スアンプに流れる電流のピークが減少するように同時に
センスアンプを駆動するので、電力消費を抑制した状態
でリフレッシュ動作を高速に行うことができる。
プに流れるピーク電流を減少させるようにタイミングを
ずらしてバンク選択信号を生成し、このバンク選択信号
からラッチイネーブル信号を生成するので、センスアン
プ駆動時に多くの電力を消費するセンスアンプの電力消
費を減少させることができるとともに、リフレッシュ動
作と高速に行うことができる。 請求項３記載の発明に
よれば、リフレッシュ信号に応答してバンク選択信号を
同時に生成して同時に複数のバンクを選択し、更にセン
スアンプに流れる電流のピークが減少するように同時に
センスアンプを駆動するので、電力消費を抑制した状態
でリフレッシュ動作を高速に行うことができる。
【００３６】請求項４及び５記載の発明によれば、リフ
レッシュ動作を外部クロック信号に非同期又は同期して
行うことができる。請求項６記載の発明によれば、上記
請求項２記載の発明と同様の効果が得られる。請求項７
記載の発明によれば、既存のシンクロナスメモリのリフ
レッシュ動作を容易に、低電力消費で、高速に行える半
導体記憶装置を提供することができる。
レッシュ動作を外部クロック信号に非同期又は同期して
行うことができる。請求項６記載の発明によれば、上記
請求項２記載の発明と同様の効果が得られる。請求項７
記載の発明によれば、既存のシンクロナスメモリのリフ
レッシュ動作を容易に、低電力消費で、高速に行える半
導体記憶装置を提供することができる。
【００３７】請求項８記載の発明によれば、簡単な構成
でリフレッシュ信号を生成できるという効果が得られ
る。
でリフレッシュ信号を生成できるという効果が得られ
る。
【図１】本発明の原理を示すブロック図である。
【図２】図１に示す構成の動作を示すタイミング図であ
る。
る。
【図３】本発明の第１の実施例を示すブロック図であ
る。
る。
【図４】本発明の第１の実施例の効果を示すグラフであ
る。
る。
【図５】図１に示すリフレッシュ信号生成回路の一構成
例を示す図である。
例を示す図である。
【図６】図１及び３に示すバンク選択信号自動生成回路
の一構成例を示すブロック図である。
の一構成例を示すブロック図である。
【図７】図１及び３に示すラッチイネーブル信号生成回
路の一構成例を示す回路図である。
路の一構成例を示す回路図である。
【図８】各バンクに設けられたセンスアンプ及びセンス
アンプ駆動回路を示す図である。
アンプ駆動回路を示す図である。
【図９】バンク選択自動生成回路の別の構成例を示す図
である。
である。
【図１０】本発明の第２の実施例の動作を示すタイミン
グ図である。
グ図である。
【図１１】本発明の第２の実施例の要部の構成を示す回
路図である。
路図である。
【図１２】本発明の第３の実施例の要部の構成を示す回
路図である。
路図である。
【図１３】本発明の第３の実施例の第１の動作を示すタ
イミング図である。
イミング図である。
【図１４】本発明の第３の実施例の第２の動作を示すタ
イミング図である。
イミング図である。
【図１５】本発明の第３の実施例の第３の動作を示すタ
イミング図である。
イミング図である。
【図１６】本発明の第１、第２及び第３の実施例で用い
られるワード線駆動回路の一構成例を示す図である。
られるワード線駆動回路の一構成例を示す図である。
【図１７】従来の半導体記憶装置を示すブロック図であ
る。
る。
【図１８】図１７に示す従来の半導体記憶装置の動作を
示すタイミング図である。
示すタイミング図である。
３０ リフレッシュ信号生成回路 ３２ バンク選択信号自動生成回路 ３４ ラッチイネーブル信号生成回路 ４０ ナンド回路 ４２、４４、４６、４８ 遅延回路 ５０、５２、５４、５６ ナンド回路 ５０ａ、５２ａ、５４ａ、５６ａ ノア回路 ５８、６０、６２、６４ インバータ ６６、７０、７４、７８ センスアンプ ６８、７２、７６、８０ センスアンプ駆動回路
フロントページの続き (72)発明者 竹前 義博 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (8)
- 【請求項１】 メモリセルアレイ及びセンスアンプ（６
６、７０、７４、７８）を含む複数のバンク（＃０〜＃
３）と、データの入出力回路及びアドレス回路とを有す
る、半導体記憶装置において、 外部からの制御信号を受け取り、リフレッシュ信号（Ｒ
ＥＦＲ）を出力する第１の手段（３０）と、 前記リフレッシュ信号に応答して前記複数のバンクを選
択するためのバンクの数に応じた複数のバンク選択信号
（ＢＳ０〜ＢＳ３）を生成する第２の手段（３２）と、 前記バンク選択信号を受けて、前記複数のバンクにそれ
ぞれ設けられた前記センスアンプを駆動するラッチイネ
ーブル信号（ＬＥ０〜ＬＥ３）を生成する第３の手段
（３４）とを有し、 前記センスアンプを前記ラッチイネーブル信号で駆動し
て、メモリセルアレイのリフレッシュ動作を行うことを
特徴とする半導体記憶装置。 - 【請求項２】 前記第２の手段は、前記センスアンプに
流れる電流のピークが減少するように、所定の時間差を
持って連続的に前記バンク選択信号を生成する第４の手
段（４２、４４、４６及び４８）を有することを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項３】 前記第２の手段は、前記リフレッシュ信
号に応答して前記複数のバンクを同時に選択するするよ
うに同時にバンクの数に応じた数の前記バンク選択信号
を生成する第４の手段（５０、５２、５４、５６）を有
し、 前記第３の手段は、前記前記同時に生成されたバンク選
択信号を受けて、前記センスアンプに流れる電流のピー
クが減少するように前記ラッチイネーブル信号（ＬＥ０
Ａ〜ＬＥ３Ａ）を生成する第５の手段（５８、６０、６
２、６４）を有することを特徴するする請求項１記載の
半導体記憶装置。 - 【請求項４】 前記第２の手段は、前記半導体記憶装置
に外部から与えられるクロック信号に非同期に前記バン
ク選択信号を連続的に生成することを特徴とする請求項
２記載の半導体記憶装置。 - 【請求項５】 前記第２の手段は、前記半導体記憶装置
に外部から与えられるクロック信号に同期して前記バン
ク選択信号を連続的に生成することを特徴とする請求項
２記載の半導体記憶装置。 - 【請求項６】 前記半導体記憶装置は前記センスアンプ
に接続されるセンスアンプ駆動手段（６８、７２、７
６、８０）を有し、 前記センスアンプ駆動手段は、前記センスアンプと電源
系とを選択的に接続する複数の電流路（Ｔｒ１〜Ｔｒ
４）を有し、 前記第５の手段は、前記ラッチイネーブル信号を前記複
数の電流路の一部に出力して前記センスアンプと前記電
源系とを接続させることを特徴とする請求項３記載の半
導体記憶装置。 - 【請求項７】 前記半導体記憶装置は外部クロック信号
に同期して動作する同期形半導体記憶装置であることを
特徴とする請求項１、２、及び６のいずれか一項記載の
半導体記憶装置。 - 【請求項８】 前記第２の手段は、前記複数のバンクの
付近に配置され、ＣＲ時定数の差により前記バンク選択
信号を生成することを特徴とする請求項３記載の半導体
記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33722093A JP3220586B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
| US08/322,564 US5535169A (en) | 1993-12-28 | 1994-10-13 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33722093A JP3220586B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07201172A true JPH07201172A (ja) | 1995-08-04 |
| JP3220586B2 JP3220586B2 (ja) | 2001-10-22 |
Family
ID=18306577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33722093A Expired - Lifetime JP3220586B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5535169A (ja) |
| JP (1) | JP3220586B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997030453A1 (en) * | 1996-02-16 | 1997-08-21 | Micron Technology, Inc. | Auto refresh to specified bank |
| KR100557975B1 (ko) * | 1998-12-31 | 2006-05-17 | 주식회사 하이닉스반도체 | 메모리의 자동 리프레쉬 회로_ |
| JP2007188635A (ja) * | 2007-04-16 | 2007-07-26 | Elpida Memory Inc | 半導体記憶装置 |
| JP2007310960A (ja) * | 2006-05-18 | 2007-11-29 | Fujitsu Ltd | 半導体メモリ |
| JP2009224016A (ja) * | 2008-03-18 | 2009-10-01 | Hynix Semiconductor Inc | リフレッシュ制御装置及び方法 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09167488A (ja) * | 1995-12-18 | 1997-06-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3171097B2 (ja) * | 1996-03-25 | 2001-05-28 | 日本電気株式会社 | 半導体記憶装置 |
| JP4014669B2 (ja) * | 1996-04-22 | 2007-11-28 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| JP3311260B2 (ja) * | 1996-12-17 | 2002-08-05 | 富士通株式会社 | 半導体装置及び半導体記憶装置 |
| JPH10247384A (ja) * | 1997-03-03 | 1998-09-14 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| US6260101B1 (en) | 1997-03-07 | 2001-07-10 | Advanced Micro Devices, Inc. | Microcontroller having dedicated hardware for memory address space expansion supporting both static and dynamic memory devices |
| US5909703A (en) * | 1997-03-07 | 1999-06-01 | Advanced Micro Devices, Inc. | Method and apparatus for banking addresses for DRAMS |
| US6327640B1 (en) | 1997-03-07 | 2001-12-04 | Advanced Micro Devices, Inc. | Overlapping peripheral chip select space with DRAM on a microcontroller with an integrated DRAM controller |
| US6178130B1 (en) * | 1997-10-10 | 2001-01-23 | Rambus Inc. | Apparatus and method for refreshing subsets of memory devices in a memory system |
| JP2004288226A (ja) * | 2001-03-30 | 2004-10-14 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍ及びｄｒａｍのリフレッシュ方法 |
| US7085186B2 (en) * | 2001-04-05 | 2006-08-01 | Purple Mountain Server Llc | Method for hiding a refresh in a pseudo-static memory |
| US6590822B2 (en) | 2001-05-07 | 2003-07-08 | Samsung Electronics Co., Ltd. | System and method for performing partial array self-refresh operation in a semiconductor memory device |
| US6941416B2 (en) * | 2001-10-04 | 2005-09-06 | Zilog, Inc. | Apparatus and methods for dedicated command port in memory controllers |
| DE10154770B4 (de) * | 2001-11-08 | 2004-11-18 | Infineon Technologies Ag | Dynamische Speichervorrichtung mit einer Auswahleinrichtung für das selektive Ausblenden von nicht belegten Speicherzellen beim Refresh |
| US6618314B1 (en) * | 2002-03-04 | 2003-09-09 | Cypress Semiconductor Corp. | Method and architecture for reducing the power consumption for memory devices in refresh operations |
| KR100437463B1 (ko) * | 2002-07-18 | 2004-06-23 | 삼성전자주식회사 | 반도체 메모리 장치 내부전원전압발생기를 제어하는 회로및 방법 |
| KR100437468B1 (ko) * | 2002-07-26 | 2004-06-23 | 삼성전자주식회사 | 9의 배수가 되는 데이터 입출력 구조를 반도체 메모리 장치 |
| KR100486260B1 (ko) * | 2002-09-11 | 2005-05-03 | 삼성전자주식회사 | 동기식 디램의 고주파수 동작을 위한 비트라인 센스앰프구동 제어회로 및 그 구동 제어방법 |
| US6962399B2 (en) * | 2002-12-30 | 2005-11-08 | Lexmark International, Inc. | Method of warning a user of end of life of a consumable for an ink jet printer |
| KR100543914B1 (ko) * | 2003-04-30 | 2006-01-23 | 주식회사 하이닉스반도체 | 리프레쉬 동작시 피크 전류를 줄일 수 있는 반도체 메모리장치 |
| US6961281B2 (en) * | 2003-09-12 | 2005-11-01 | Sun Microsystems, Inc. | Single rank memory module for use in a two-rank memory module system |
| KR100596443B1 (ko) * | 2004-04-27 | 2006-07-05 | 주식회사 하이닉스반도체 | 다수 뱅크 구조 디램을 위한 리프레시 제어회로 및 그 방법 |
| US20070086261A1 (en) * | 2005-10-17 | 2007-04-19 | Freebern Margaret C | Directed auto-refresh for a dynamic random access memory |
| US7505349B2 (en) * | 2006-09-07 | 2009-03-17 | Honeywell International Inc. | Refresh sequence control for multiple memory elements |
| US7755967B2 (en) * | 2008-09-29 | 2010-07-13 | Qimonda North America Corp. | Memory device refresh method and apparatus |
| KR101185553B1 (ko) * | 2009-12-29 | 2012-09-24 | 에스케이하이닉스 주식회사 | 내부전압 제어회로 |
| US8411523B2 (en) * | 2010-09-24 | 2013-04-02 | Intel Corporation | Reduced current requirements for DRAM self-refresh modes via staggered refresh operations of subsets of memory banks or rows |
| US9620178B1 (en) * | 2015-12-28 | 2017-04-11 | Kabushiki Kaisha Toshiba | Memory system controlling power supply and control circuit for controlling power supply |
| KR102433093B1 (ko) * | 2016-06-01 | 2022-08-18 | 에스케이하이닉스 주식회사 | 리프레쉬 제어 장치 및 이를 포함하는 메모리 장치 |
| US10937468B2 (en) | 2019-07-03 | 2021-03-02 | Micron Technology, Inc. | Memory with configurable die powerup delay |
| US10991413B2 (en) | 2019-07-03 | 2021-04-27 | Micron Technology, Inc. | Memory with programmable die refresh stagger |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04109488A (ja) * | 1990-08-29 | 1992-04-10 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| US5251178A (en) * | 1991-03-06 | 1993-10-05 | Childers Jimmie D | Low-power integrated circuit memory |
| US5335201A (en) * | 1991-04-15 | 1994-08-02 | Micron Technology, Inc. | Method for providing synchronous refresh cycles in self-refreshing interruptable DRAMs |
| US5216635A (en) * | 1991-07-24 | 1993-06-01 | Ncr Corporation | System and method for requesting access to a computer memory for refreshing |
-
1993
- 1993-12-28 JP JP33722093A patent/JP3220586B2/ja not_active Expired - Lifetime
-
1994
- 1994-10-13 US US08/322,564 patent/US5535169A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997030453A1 (en) * | 1996-02-16 | 1997-08-21 | Micron Technology, Inc. | Auto refresh to specified bank |
| KR100557975B1 (ko) * | 1998-12-31 | 2006-05-17 | 주식회사 하이닉스반도체 | 메모리의 자동 리프레쉬 회로_ |
| JP2007310960A (ja) * | 2006-05-18 | 2007-11-29 | Fujitsu Ltd | 半導体メモリ |
| JP2007188635A (ja) * | 2007-04-16 | 2007-07-26 | Elpida Memory Inc | 半導体記憶装置 |
| JP2009224016A (ja) * | 2008-03-18 | 2009-10-01 | Hynix Semiconductor Inc | リフレッシュ制御装置及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5535169A (en) | 1996-07-09 |
| JP3220586B2 (ja) | 2001-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3220586B2 (ja) | 半導体記憶装置 | |
| KR100398165B1 (ko) | 반도체집적회로장치 | |
| US5537354A (en) | Semiconductor memory device and method of forming the same | |
| US4330852A (en) | Semiconductor read/write memory array having serial access | |
| US7327613B2 (en) | Input circuit for a memory device | |
| KR100600331B1 (ko) | 연속적인 버스트 모드로 동작 가능한 슈도 ｓｒａｍ | |
| US5754481A (en) | Clock synchronous type DRAM with latch | |
| KR100401506B1 (ko) | 비동기 프리차지 기능을 갖는 싱크로노스 메모리 디바이스 | |
| JP3177094B2 (ja) | 半導体記憶装置 | |
| JPH1196786A (ja) | 同期型バーストマスクロム及びそのデータ読出方法 | |
| JPH11317074A (ja) | ワード線制御回路 | |
| US6205069B1 (en) | Semiconductor memory device with fast input/output line precharge scheme and method of precharging input/output lines thereof | |
| JP3259764B2 (ja) | 半導体記憶装置 | |
| US4281401A (en) | Semiconductor read/write memory array having high speed serial shift register access | |
| JP2003059267A (ja) | 半導体記憶装置 | |
| US6456563B1 (en) | Semiconductor memory device that operates in sychronization with a clock signal | |
| JP3185672B2 (ja) | 半導体メモリ | |
| US6026041A (en) | Semiconductor memory device | |
| US6930952B2 (en) | Method of reading memory device in page mode and row decoder control circuit using the same | |
| KR19980018015A (ko) | 내부 동작 주파수 설정 가능한 dram | |
| JPH09180435A (ja) | 半導体記憶装置 | |
| JP3992901B2 (ja) | 書込みインタラプト書込み機能を有する同期式ｄｒａｍ半導体装置 | |
| JPH1145570A (ja) | 半導体記憶装置 | |
| JP2002184180A (ja) | クロック同期型ダイナミックメモリ | |
| KR100449638B1 (ko) | 스토리지 커패시터를 포함하는 셀을 갖는 에스램의리프레쉬장치 및 그 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010731 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080810 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090810 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090810 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090810 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090810 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120810 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130810 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term |