JP3171097B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3171097B2 JP3171097B2 JP06858496A JP6858496A JP3171097B2 JP 3171097 B2 JP3171097 B2 JP 3171097B2 JP 06858496 A JP06858496 A JP 06858496A JP 6858496 A JP6858496 A JP 6858496A JP 3171097 B2 JP3171097 B2 JP 3171097B2
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にメモリセル・アレイを形成する複数のバンクを
備え、当該複数のバンクの内より、読み出し、書き込み
およびプリチャージの各動作に対応するバンクを選択す
る機能を有するシンクロナスＤＲＡＭとして形成される
半導体記憶装置に関する。
し、特にメモリセル・アレイを形成する複数のバンクを
備え、当該複数のバンクの内より、読み出し、書き込み
およびプリチャージの各動作に対応するバンクを選択す
る機能を有するシンクロナスＤＲＡＭとして形成される
半導体記憶装置に関する。
【０００２】
【従来の技術】一般に、シンクロナスＤＲＡＭと呼ば
れ、高周波で動作する半導体記憶装置（以下、シンクロ
ナスＤＲＡＭと云う）においては、一定時間内に、どれ
だけのデータ量に対して読み出し／書き込みの処理を行
うことががきるかにより、その性能が評価されている。
そこで、ＤＲＡＭ特有のメモリセル・アレイのプリチャ
ージ時間によるデータの入出力の間隙に起因する損失時
間を無くして、データを間断なく読み書きすることがで
きるようにするために、メモリセル・アレイを幾つかの
グループに分割し、これらの分割されたメモリセル・ア
レイの各グループに対して、それぞれ別々の制御回路を
設けて交互に読み書き動作をさせることにより、上記の
ＤＲＡＭに特有のプリチャージ時間によるデータ入出力
の損失時間を排除する方式が用いられている。この分割
された幾つかのメモリセル・アレイのグループはメモリ
バンクまたはバンクと呼ばれており、一般に、２、４、
８等の個数のバンクを有するシンクロナスＤＲＡＭが開
発されている。以下、このメモリセル・アレイの各グル
ープをバンクと呼ぶこととする。このバンクの構成数
は、システムのアプリケーションの要請により異なって
おり、従来においては、別々のバンク構成数の要求に対
応することができるように、同一チップに対して、例え
ば２、４というバンク構成を共に動作することができる
ような回路構成が採られている。
れ、高周波で動作する半導体記憶装置（以下、シンクロ
ナスＤＲＡＭと云う）においては、一定時間内に、どれ
だけのデータ量に対して読み出し／書き込みの処理を行
うことががきるかにより、その性能が評価されている。
そこで、ＤＲＡＭ特有のメモリセル・アレイのプリチャ
ージ時間によるデータの入出力の間隙に起因する損失時
間を無くして、データを間断なく読み書きすることがで
きるようにするために、メモリセル・アレイを幾つかの
グループに分割し、これらの分割されたメモリセル・ア
レイの各グループに対して、それぞれ別々の制御回路を
設けて交互に読み書き動作をさせることにより、上記の
ＤＲＡＭに特有のプリチャージ時間によるデータ入出力
の損失時間を排除する方式が用いられている。この分割
された幾つかのメモリセル・アレイのグループはメモリ
バンクまたはバンクと呼ばれており、一般に、２、４、
８等の個数のバンクを有するシンクロナスＤＲＡＭが開
発されている。以下、このメモリセル・アレイの各グル
ープをバンクと呼ぶこととする。このバンクの構成数
は、システムのアプリケーションの要請により異なって
おり、従来においては、別々のバンク構成数の要求に対
応することができるように、同一チップに対して、例え
ば２、４というバンク構成を共に動作することができる
ような回路構成が採られている。
【０００３】以下においては、図面を参照して、２バン
クおよび４バンクのシンクロナスＤＲＡＭとして共に動
作することができるシンクロナスＤＲＡＭの１従来例に
ついて説明する。
クおよび４バンクのシンクロナスＤＲＡＭとして共に動
作することができるシンクロナスＤＲＡＭの１従来例に
ついて説明する。
【０００４】まず、４バンク動作時の従来例の動作につ
いて説明する。なお、以下においては、データ読み出し
時の動作を例として説明するものとする。データ書き込
み時の動作については、各バンク選択・活性化等の動作
は、データ読み出し時の場合と同様であり、説明が重複
するためその説明は省略する。このシンクロナスＤＲＡ
Ｍのシステム構成図は図６に示される。図６に示される
ように、４バンク動作に対応して、本従来例のシンクロ
ナスＤＲＡＭは、バンク選択信号２００および２０１
と、ＲＡＳＢコマンド信号２４０、ＣＡＳＢコマンド信
号２４１、ＷＥＢコマンド信号２４２およびＣＳＢコマ
ンド信号２４３（註：アクティブ・コマンド信号と呼ば
れるＲＡＳＢ、ＣＡＳＢ、ＷＥＢおよびＣＳＢの各コマ
ンド信号を、以下においては、それぞれＲＡＳＢコマン
ド信号、ＣＡＳＢコマンド信号、ＷＥＢコマンド信号お
よびＣＳＢコマンド信号と云う）と、所定のバンク切替
信号２４８の入力を受けて、バンク活性化信号２２０、
２２１、２２２および２２３と、読み出し書き込みバン
ク選択信号２２４、２２５、２２６および２２７とを出
力するバンク制御信号生成部６００と、アドレス信号Ａ
i （ｉ＝１、２、………、ｎ）２４４を入力して、内部
ロウ・アドレス信号Ｘi ２４５および内部カラム・アド
レス信号Ｙi ２４６を出力するアドレス信号生成部１０
２と、これらのバンク制御信号生成部６００およびアド
レス信号生成部１０２より出力される上記の各信号の入
力を受けて、データ入出力部１０３を介して所定の読み
出しデータ／書き込みデータを入出力するメモリセル・
アレイ１０１とを備えて構成される。また、メモリセル
・アレイ１０１を４分割して形成されるバンクの配置例
が図７に示される。図７においては、メモリセル・アレ
イ１０１が、それぞれにおいてメモリセルおよび制御回
路を含むバンク７００、７０１、７０２および７０３に
４分割されて形成されており、これらの各バンクに対す
る読み出しデータ／書き込みデータの入出力に対応する
入出力データ線７０４およびデータ入出部１０３が設け
られている。
いて説明する。なお、以下においては、データ読み出し
時の動作を例として説明するものとする。データ書き込
み時の動作については、各バンク選択・活性化等の動作
は、データ読み出し時の場合と同様であり、説明が重複
するためその説明は省略する。このシンクロナスＤＲＡ
Ｍのシステム構成図は図６に示される。図６に示される
ように、４バンク動作に対応して、本従来例のシンクロ
ナスＤＲＡＭは、バンク選択信号２００および２０１
と、ＲＡＳＢコマンド信号２４０、ＣＡＳＢコマンド信
号２４１、ＷＥＢコマンド信号２４２およびＣＳＢコマ
ンド信号２４３（註：アクティブ・コマンド信号と呼ば
れるＲＡＳＢ、ＣＡＳＢ、ＷＥＢおよびＣＳＢの各コマ
ンド信号を、以下においては、それぞれＲＡＳＢコマン
ド信号、ＣＡＳＢコマンド信号、ＷＥＢコマンド信号お
よびＣＳＢコマンド信号と云う）と、所定のバンク切替
信号２４８の入力を受けて、バンク活性化信号２２０、
２２１、２２２および２２３と、読み出し書き込みバン
ク選択信号２２４、２２５、２２６および２２７とを出
力するバンク制御信号生成部６００と、アドレス信号Ａ
i （ｉ＝１、２、………、ｎ）２４４を入力して、内部
ロウ・アドレス信号Ｘi ２４５および内部カラム・アド
レス信号Ｙi ２４６を出力するアドレス信号生成部１０
２と、これらのバンク制御信号生成部６００およびアド
レス信号生成部１０２より出力される上記の各信号の入
力を受けて、データ入出力部１０３を介して所定の読み
出しデータ／書き込みデータを入出力するメモリセル・
アレイ１０１とを備えて構成される。また、メモリセル
・アレイ１０１を４分割して形成されるバンクの配置例
が図７に示される。図７においては、メモリセル・アレ
イ１０１が、それぞれにおいてメモリセルおよび制御回
路を含むバンク７００、７０１、７０２および７０３に
４分割されて形成されており、これらの各バンクに対す
る読み出しデータ／書き込みデータの入出力に対応する
入出力データ線７０４およびデータ入出部１０３が設け
られている。
【０００５】次に、図８は、これらの４つのバンクに共
通する構成内容を、１図面にて、バンク７００、７０
１、７０２および７０３の各バンクの内部構成として示
した部分ブロック図であり、バンク活性化信号２２０〜
２２３の入力を受けるラッチ信号発生回路８２２と、内
部ロウ・アドレス信号Ｘi ２４５を入力とするＡＮＤゲ
ート８３２およびＤタイプ・ラッチ回路８０５を、それ
ぞれ含むデコード回路ブロック８００、８０１および８
０２と、ワード線ドライバ８０６を含むロウ・デコード
回路８０３と、カラム・スイッチ・ドライバ８１３を含
み、内部カラム・アドレス信号Ｙi ２４６および読み出
し書き込みバンク選択信号２２４〜２２７を入力とする
カラム・デコード回路８１２と、ＭＯＳトランジスタ８
１５、８１６、８１７および８１８を含むカラム・スイ
ッチ８１４と、当該バンク７００〜７０３内の分割メモ
リセル・アレイの１部として含まれているメモリセル８
０８、センスアンプ回路８１１、ディジット線８０９、
８１０およびワード線８０７と、読み出し用バス８１９
および８２０に接続されて、読み出し書き込みバンク選
択信号２２４により制御されるデータ・アンプ回路８２
１とを備えて構成される。なお、図８において、デコー
ド回路ブロック８０１および８０２の構成内容および動
作は、デコード回路ブロック８００の場合と全く同様で
ある。
通する構成内容を、１図面にて、バンク７００、７０
１、７０２および７０３の各バンクの内部構成として示
した部分ブロック図であり、バンク活性化信号２２０〜
２２３の入力を受けるラッチ信号発生回路８２２と、内
部ロウ・アドレス信号Ｘi ２４５を入力とするＡＮＤゲ
ート８３２およびＤタイプ・ラッチ回路８０５を、それ
ぞれ含むデコード回路ブロック８００、８０１および８
０２と、ワード線ドライバ８０６を含むロウ・デコード
回路８０３と、カラム・スイッチ・ドライバ８１３を含
み、内部カラム・アドレス信号Ｙi ２４６および読み出
し書き込みバンク選択信号２２４〜２２７を入力とする
カラム・デコード回路８１２と、ＭＯＳトランジスタ８
１５、８１６、８１７および８１８を含むカラム・スイ
ッチ８１４と、当該バンク７００〜７０３内の分割メモ
リセル・アレイの１部として含まれているメモリセル８
０８、センスアンプ回路８１１、ディジット線８０９、
８１０およびワード線８０７と、読み出し用バス８１９
および８２０に接続されて、読み出し書き込みバンク選
択信号２２４により制御されるデータ・アンプ回路８２
１とを備えて構成される。なお、図８において、デコー
ド回路ブロック８０１および８０２の構成内容および動
作は、デコード回路ブロック８００の場合と全く同様で
ある。
【０００６】また、図９は、図６に示されるバンク制御
信号生成部６００の内部構成を示すブロック図であり、
ＲＡＳＢコマンド信号２４０、ＣＡＳＢコマンド信号２
４１、ＷＥＢコマンド信号２４２およびＣＳＢコマンド
信号２４３の入力に対応するバッファ回路２１２、２１
３、２１４および２１５と、これらのバッファ回路の出
力を入力して、内部アクティブ・コマンド信号２０５、
内部プリチャージ信号２０６および内部リードライト・
コマンド信号２０７を生成して出力するコマンド・デコ
ード回路２０４と、バンク選択信号２００および２０１
の入力に対応するバッファ回路２１０および２１１と、
これらのバッファ回路より出力される内部バンク選択信
号２０８および２０９、外部から入力される所定のバン
ク切替信号２４８、前記内部アクティブ・コマンド信号
２０５および内部プリチャージ信号２０６を入力して、
４つのバンクに対するバンク活性化信号２２０、２２
１、２２２および２２３を生成して出力するバンク活性
化信号発生回路９００と、これらのバンク活性化信号２
２０、２２１、２２２および２２３、前記内部信号２０
８、２０９、内部リードライト・コマンド信号２０７お
よび前記バンク切替信号２４８の入力を受けて、４つの
バンクに対する読み出し書き込みバンク選択信号２２
４、２２５、２２６および２２７を生成して出力する読
み出し書き込みバンク選択信号発生回路９０１とを備え
て構成される。
信号生成部６００の内部構成を示すブロック図であり、
ＲＡＳＢコマンド信号２４０、ＣＡＳＢコマンド信号２
４１、ＷＥＢコマンド信号２４２およびＣＳＢコマンド
信号２４３の入力に対応するバッファ回路２１２、２１
３、２１４および２１５と、これらのバッファ回路の出
力を入力して、内部アクティブ・コマンド信号２０５、
内部プリチャージ信号２０６および内部リードライト・
コマンド信号２０７を生成して出力するコマンド・デコ
ード回路２０４と、バンク選択信号２００および２０１
の入力に対応するバッファ回路２１０および２１１と、
これらのバッファ回路より出力される内部バンク選択信
号２０８および２０９、外部から入力される所定のバン
ク切替信号２４８、前記内部アクティブ・コマンド信号
２０５および内部プリチャージ信号２０６を入力して、
４つのバンクに対するバンク活性化信号２２０、２２
１、２２２および２２３を生成して出力するバンク活性
化信号発生回路９００と、これらのバンク活性化信号２
２０、２２１、２２２および２２３、前記内部信号２０
８、２０９、内部リードライト・コマンド信号２０７お
よび前記バンク切替信号２４８の入力を受けて、４つの
バンクに対する読み出し書き込みバンク選択信号２２
４、２２５、２２６および２２７を生成して出力する読
み出し書き込みバンク選択信号発生回路９０１とを備え
て構成される。
【０００７】図１３は、４バンク動作時における本従来
例の動作を示すタイミング図である。シンクロナスＤＲ
ＡＭは、クロック信号に対応する完全な同期型のＤＲＡ
Ｍであり、入力信号は全てクロック信号の立ち上がりエ
ッジにおいてラッチされて内部に取り込まれる。その動
作は、全てＲＡＳＢコマンド信号２４０、ＣＡＳＢコマ
ンド信号２４１、ＷＥＢコマンド信号２４２およびＣＳ
Ｂコマンド信号２４３の論理値の組み合わせに従って行
われる。図１３のタイミング図において、タイミングＴ
1 の“ＡＣＴ”で示されるのは、前述のように、アクテ
ィブ・コマンドと呼ばれるＲＡＳＢコマンド信号２４
０、ＣＡＳＢコマンド信号２４１、ＷＥＢコマンド信号
２４２およびＣＳＢコマンド信号２４３の特定の入力論
理値の組み合わせにより認識される。これらのアクティ
ブ・コマンドは、従来のＤＲＡＭにおけるＲＡＳＢコマ
ンド信号２４０の立ち下がりに相当するコマンドであ
り、当該コマンドによって、アドレス信号Ａi ２４４お
よびバンク選択信号２００および２０１が取り込まれ
て、これらのバンク選択信号により選択されたバンクの
活性化信号が生成され、これにより対応するメモリセル
が活性化される。このバンク選択信号は、動作の対象と
なるバンクを選択するための信号であり、４バンク構成
の場合には、２ビット（バンク選択信号２００、２０１
に対応するビット）の入力論理値により特定のバンクが
選択される。なお、この場合には、バンク選択信号２０
０および２０１に対応して、それぞれ入力論理値が
“Ｌ”レベルと“Ｌ”レベルの場合にはバンク７００が
選択され、“Ｈ”レベルと“Ｌ”レベルの場合にはバン
ク７０１が選択され、“Ｌ”レベルと“Ｈ”レベルの場
合にはバンク７０２が選択されて、“Ｈ”レベルと
“Ｈ”レベルの場合にはバンク７０３が選択される。
例の動作を示すタイミング図である。シンクロナスＤＲ
ＡＭは、クロック信号に対応する完全な同期型のＤＲＡ
Ｍであり、入力信号は全てクロック信号の立ち上がりエ
ッジにおいてラッチされて内部に取り込まれる。その動
作は、全てＲＡＳＢコマンド信号２４０、ＣＡＳＢコマ
ンド信号２４１、ＷＥＢコマンド信号２４２およびＣＳ
Ｂコマンド信号２４３の論理値の組み合わせに従って行
われる。図１３のタイミング図において、タイミングＴ
1 の“ＡＣＴ”で示されるのは、前述のように、アクテ
ィブ・コマンドと呼ばれるＲＡＳＢコマンド信号２４
０、ＣＡＳＢコマンド信号２４１、ＷＥＢコマンド信号
２４２およびＣＳＢコマンド信号２４３の特定の入力論
理値の組み合わせにより認識される。これらのアクティ
ブ・コマンドは、従来のＤＲＡＭにおけるＲＡＳＢコマ
ンド信号２４０の立ち下がりに相当するコマンドであ
り、当該コマンドによって、アドレス信号Ａi ２４４お
よびバンク選択信号２００および２０１が取り込まれ
て、これらのバンク選択信号により選択されたバンクの
活性化信号が生成され、これにより対応するメモリセル
が活性化される。このバンク選択信号は、動作の対象と
なるバンクを選択するための信号であり、４バンク構成
の場合には、２ビット（バンク選択信号２００、２０１
に対応するビット）の入力論理値により特定のバンクが
選択される。なお、この場合には、バンク選択信号２０
０および２０１に対応して、それぞれ入力論理値が
“Ｌ”レベルと“Ｌ”レベルの場合にはバンク７００が
選択され、“Ｈ”レベルと“Ｌ”レベルの場合にはバン
ク７０１が選択され、“Ｌ”レベルと“Ｈ”レベルの場
合にはバンク７０２が選択されて、“Ｈ”レベルと
“Ｈ”レベルの場合にはバンク７０３が選択される。
【０００８】図９において、バンク選択信号２００およ
び２０１は、それぞれバッファ回路２１０および２１１
において内部クロック信号２３０を介してラッチされ、
内部バンク選択信号２０８および２０９として出力され
て、共にバンク活性化信号発生回路９００および読み出
し書き込みバンク選択信号発生回路９０１に入力され
る。図１３のタイミングＴ1 においては、バンク選択信
号２００および２０１の論理値“Ｌ”レベルに対応し
て、内部信号バンク選択信号２０８および２０９が共に
“Ｌ”レベルで出力されている。一方において、ＲＡＳ
Ｂコマンド信号２４０、ＣＡＳＢコマンド信号２４１、
ＷＥＢコマンド信号２４２およびＣＳＢコマンド信号２
４３を含むアクティブ・コマンド信号は、バッファ回路
２１２、２１３、２１４および２１５を介してコマンド
・デコード回路２０４に入力されてデコードされ、内部
アクティブ・コマンド信号２０５、内部プリチャージ・
コマンド信号２０６および内部リードライト・コマンド
信号２０７が出力される。この内の内部アクティブ・コ
マンド信号２０５および内部プリチャージ・コマンド信
号２０６は、バンク活性化信号発生回路９００に入力さ
れ、内部リードライト・コマンド信号２０７は、読み出
し書き込みバンク選択信号発生回路９０１に入力され
る。この場合、前記アクティブ・コマンド信号の入力に
対応して、コマンド・デコード回路２０４より出力され
る内部アクティブ・コマンド信号２０５は“Ｈ”レベル
となっている。
び２０１は、それぞれバッファ回路２１０および２１１
において内部クロック信号２３０を介してラッチされ、
内部バンク選択信号２０８および２０９として出力され
て、共にバンク活性化信号発生回路９００および読み出
し書き込みバンク選択信号発生回路９０１に入力され
る。図１３のタイミングＴ1 においては、バンク選択信
号２００および２０１の論理値“Ｌ”レベルに対応し
て、内部信号バンク選択信号２０８および２０９が共に
“Ｌ”レベルで出力されている。一方において、ＲＡＳ
Ｂコマンド信号２４０、ＣＡＳＢコマンド信号２４１、
ＷＥＢコマンド信号２４２およびＣＳＢコマンド信号２
４３を含むアクティブ・コマンド信号は、バッファ回路
２１２、２１３、２１４および２１５を介してコマンド
・デコード回路２０４に入力されてデコードされ、内部
アクティブ・コマンド信号２０５、内部プリチャージ・
コマンド信号２０６および内部リードライト・コマンド
信号２０７が出力される。この内の内部アクティブ・コ
マンド信号２０５および内部プリチャージ・コマンド信
号２０６は、バンク活性化信号発生回路９００に入力さ
れ、内部リードライト・コマンド信号２０７は、読み出
し書き込みバンク選択信号発生回路９０１に入力され
る。この場合、前記アクティブ・コマンド信号の入力に
対応して、コマンド・デコード回路２０４より出力され
る内部アクティブ・コマンド信号２０５は“Ｈ”レベル
となっている。
【０００９】図１０（ａ）、（ｂ）、（ｃ）および
（ｄ）は、４バンク動作時に対応できるように構成され
た従来例のバンク活性化信号発生回路９００の内部構成
を示す回路図であり、それぞれ、バンク７００、７０
１、７０２および７０３の対するバンク活性化信号２２
０、２２１、２２２および２２３を生成して出力できる
ように、４つの第１、第２、第３および第４のバンク活
性化信号発生回路が設けられている。図１３におけるタ
イミングＴ1 においては、バンク制御信号生成部６００
に入力されるバンク選択信号２００および２０１の論理
レベルは共に“Ｌ”レベルであり、これにより内部バン
ク選択信号２０８および２０９が双方ともに“Ｌ”レベ
ルとなって、上述のようにバンク７００が選択される。
４バンク動作時において、図１０（ａ）に示されるバン
ク７００に対応する第１のバンク活性化信号発生回路に
おいては、外部からの特定のバンク切替信号２４８は
“Ｈ”レベルで入力されている。なお、製品生産時の工
程においては、当該バンク切替信号２４８のレベルは、
“Ｈ”レベルまたは“Ｌ”レベルに固定化されるのが通
例である。また、この場合においては、内部プリチャー
ジ・コマンド信号２０６は“Ｌ”レベルに設定されてい
る。
（ｄ）は、４バンク動作時に対応できるように構成され
た従来例のバンク活性化信号発生回路９００の内部構成
を示す回路図であり、それぞれ、バンク７００、７０
１、７０２および７０３の対するバンク活性化信号２２
０、２２１、２２２および２２３を生成して出力できる
ように、４つの第１、第２、第３および第４のバンク活
性化信号発生回路が設けられている。図１３におけるタ
イミングＴ1 においては、バンク制御信号生成部６００
に入力されるバンク選択信号２００および２０１の論理
レベルは共に“Ｌ”レベルであり、これにより内部バン
ク選択信号２０８および２０９が双方ともに“Ｌ”レベ
ルとなって、上述のようにバンク７００が選択される。
４バンク動作時において、図１０（ａ）に示されるバン
ク７００に対応する第１のバンク活性化信号発生回路に
おいては、外部からの特定のバンク切替信号２４８は
“Ｈ”レベルで入力されている。なお、製品生産時の工
程においては、当該バンク切替信号２４８のレベルは、
“Ｈ”レベルまたは“Ｌ”レベルに固定化されるのが通
例である。また、この場合においては、内部プリチャー
ジ・コマンド信号２０６は“Ｌ”レベルに設定されてい
る。
【００１０】今、各バンクに対応するバンク活性化信号
発生回路より出力されるバンク活性化信号２２０、２２
１、２２２および２２３が、当初においては、全て
“Ｌ”レベルにて出力されているものとする。図１０
（ａ）において、内部のアクティブ・コマンド信号２０
５が、タイミングＴ1 において“Ｈ”レベルになると、
内部バンク選択信号２０８および２０９が共に“Ｌ”レ
ベルであるために、ＡＮＤゲート１０００の出力が
“Ｈ”レベルとなり、ＮＯＲゲート１００２の出力が
“Ｌ”レベル、インバータ１００３の出力が“Ｈ”レベ
ルとなって、バンク活性化信号２２０は“Ｈ”レベルと
なって出力される。また、内部のプリチャージ・コマン
ド信号２０６は“Ｌ”レベルであるため、ＡＮＤゲート
１００１の出力は“Ｌ”レベルとなっている。上記のよ
うに、ＮＯＲゲート１００２の出力が“Ｌ”レベルであ
るために、ＮＯＲゲート１００４の出力は“Ｈ”レベル
となる。従って、ＮＯＲゲート１００２の出力は、ＡＮ
Ｄゲート１０００の出力レベルの如何にかかわらず
“Ｌ”レベルに固定化された状態となる。これにより、
バンク活性化信号２２０の出力レベルは“Ｈ”レベルの
ままに保持される。また、図１３のタイミングＴ2 にお
けるクロック信号の立ち上がり時においては、再度、Ｒ
ＡＳＢコマンド信号２４０、ＣＡＳＢコマンド信号２４
１、ＷＥＢコマンド信号２４２およびＣＳＢコマンド信
号２４３を含むアクティブ・コマンド信号が、バッファ
ア回路２１２、２１３、２１４および２１５を介してコ
マンド・デコード回路２０４に入力されてデコードさ
れ、当該コマンド・デコード回路２０４より出力される
内部アクティブ・コマンド信号２０５は“Ｌ”レベルで
出力される。従って、ＡＮＤゲート１０００の出力レベ
ルは“Ｌ”レベルとなって出力される。
発生回路より出力されるバンク活性化信号２２０、２２
１、２２２および２２３が、当初においては、全て
“Ｌ”レベルにて出力されているものとする。図１０
（ａ）において、内部のアクティブ・コマンド信号２０
５が、タイミングＴ1 において“Ｈ”レベルになると、
内部バンク選択信号２０８および２０９が共に“Ｌ”レ
ベルであるために、ＡＮＤゲート１０００の出力が
“Ｈ”レベルとなり、ＮＯＲゲート１００２の出力が
“Ｌ”レベル、インバータ１００３の出力が“Ｈ”レベ
ルとなって、バンク活性化信号２２０は“Ｈ”レベルと
なって出力される。また、内部のプリチャージ・コマン
ド信号２０６は“Ｌ”レベルであるため、ＡＮＤゲート
１００１の出力は“Ｌ”レベルとなっている。上記のよ
うに、ＮＯＲゲート１００２の出力が“Ｌ”レベルであ
るために、ＮＯＲゲート１００４の出力は“Ｈ”レベル
となる。従って、ＮＯＲゲート１００２の出力は、ＡＮ
Ｄゲート１０００の出力レベルの如何にかかわらず
“Ｌ”レベルに固定化された状態となる。これにより、
バンク活性化信号２２０の出力レベルは“Ｈ”レベルの
ままに保持される。また、図１３のタイミングＴ2 にお
けるクロック信号の立ち上がり時においては、再度、Ｒ
ＡＳＢコマンド信号２４０、ＣＡＳＢコマンド信号２４
１、ＷＥＢコマンド信号２４２およびＣＳＢコマンド信
号２４３を含むアクティブ・コマンド信号が、バッファ
ア回路２１２、２１３、２１４および２１５を介してコ
マンド・デコード回路２０４に入力されてデコードさ
れ、当該コマンド・デコード回路２０４より出力される
内部アクティブ・コマンド信号２０５は“Ｌ”レベルで
出力される。従って、ＡＮＤゲート１０００の出力レベ
ルは“Ｌ”レベルとなって出力される。
【００１１】一方において、アドレス信号生成部１０２
においては、アドレス信号Ａi ２４４の入力を受けて、
図１３のタイミングＴ1 においては、“Ｈ”レベルの内
部アクティブ・コマンド信号２０５を介して、内部ロウ
・アドレス信号Ｘi ２４５が取り込まれて出力され、メ
モリセル・アレイ１０１に入力される。このタイミング
Ｔ1 において入力されるアドレス信号Ａi ２４４に対応
する内部ロウ・アドレス信号Ｘi ２４５のロウ・アドレ
ス値は、図１３においては“ＲＯＷ１”として示されて
いる。なお、上記のアドレス信号生成部１０２は、図５
に示されるように、バッファ回路２１６と、Ｄタイプ・
ラッチ回路５０１および５０２により構成されており、
アドレス信号Ａi ２４４は、バッファ回路２１６を介し
てＤタイプ・ラッチ回路５０１および５０２に入力さ
れ、Ｄタイプ・ラッチ回路５０１においては、内部アク
ティブ・コマンド信号２０５を介して内部ロウ・アドレ
ス信号Ｘi ２４５が取り込まれて出力され、Ｄタイプ・
ラッチ回路５０２においては、内部リードライト・コマ
ンド信号２０７を介して内部カラム・アドレス信号Ｙi
２４６が取り込まれて出力される。また、図５に示され
るバッファ回路２１６および図９に示される各バッファ
回路２１０〜２１５は、図１２に示されるように、入力
信号レシーバ回路１２００とＤタイプ・フリップフロッ
プ回路１２０１により構成されており、入力される信号
は、入力信号レシーバ回路１２００を介して、Ｄタイプ
・フリップフロップ回路１２０１に入力され、内部クロ
ック信号２３０を介してラッチされて、当該内部クロッ
ク信号２３０に同期して出力される。
においては、アドレス信号Ａi ２４４の入力を受けて、
図１３のタイミングＴ1 においては、“Ｈ”レベルの内
部アクティブ・コマンド信号２０５を介して、内部ロウ
・アドレス信号Ｘi ２４５が取り込まれて出力され、メ
モリセル・アレイ１０１に入力される。このタイミング
Ｔ1 において入力されるアドレス信号Ａi ２４４に対応
する内部ロウ・アドレス信号Ｘi ２４５のロウ・アドレ
ス値は、図１３においては“ＲＯＷ１”として示されて
いる。なお、上記のアドレス信号生成部１０２は、図５
に示されるように、バッファ回路２１６と、Ｄタイプ・
ラッチ回路５０１および５０２により構成されており、
アドレス信号Ａi ２４４は、バッファ回路２１６を介し
てＤタイプ・ラッチ回路５０１および５０２に入力さ
れ、Ｄタイプ・ラッチ回路５０１においては、内部アク
ティブ・コマンド信号２０５を介して内部ロウ・アドレ
ス信号Ｘi ２４５が取り込まれて出力され、Ｄタイプ・
ラッチ回路５０２においては、内部リードライト・コマ
ンド信号２０７を介して内部カラム・アドレス信号Ｙi
２４６が取り込まれて出力される。また、図５に示され
るバッファ回路２１６および図９に示される各バッファ
回路２１０〜２１５は、図１２に示されるように、入力
信号レシーバ回路１２００とＤタイプ・フリップフロッ
プ回路１２０１により構成されており、入力される信号
は、入力信号レシーバ回路１２００を介して、Ｄタイプ
・フリップフロップ回路１２０１に入力され、内部クロ
ック信号２３０を介してラッチされて、当該内部クロッ
ク信号２３０に同期して出力される。
【００１２】上述のように、図１０（ａ）の第１のバン
ク活性化信号発生回路から出力されるバンク活性化信号
２２０と、アドレス信号生成部１０２より出力される内
部ロウ・アドレス信号Ｘi ２４５は、図７に示されるよ
うに、それぞれバンク７００に入力される。このバンク
活性化信号２２０は、図８のバンク構成例の部分を示す
ブロック図において、ラッチ信号発生回路８２２に入力
され、当該バンク活性化信号２２０が“Ｌ”レベルから
“Ｈ”レベルに立ち上がる時点において所定のラッチ信
号が生成されて出力され、各デコード回路ブロック８０
０、８０１および８０２に含まれるＤタイプ・ラッチ回
路８３２のＧ端子に入力される。一方、内部ロウ・アド
レス信号Ｘi ２４５がデコード回路ブロック８００、８
０１および８０２内のＡＮＤゲート８３２に入力されて
おり、ＡＮＤゲート８３２による論理積出力は、Ｄタイ
プ・ラッチ回路８０５のＤ端子に入力される。各デコー
ド回路ブロック８００、８０１および８０２において
は、内部ロウ・アドレス信号Ｘi ２４５に対する第１段
階のデコード処理が行われ、当該ロウ・アドレス信号Ｘ
i ２４５は、ラッチ信号発生回路８２２より入力される
ラッチ信号によりラッチされる。そして、デコード回路
ブロック８００、８０１および８０２においてデコード
された内部ロウ・アドレス信号Ｘi ２４５は、ロウ・デ
コード回路８０３に入力される。ロウ・デコード回路８
０３においては、ワード線ドライバ８０６を介して、バ
ンク活性化信号２２０および内部ロウ・アドレス信号Ｘ
i ２４５により選択されるワード線８０７が“Ｈ”レベ
ルとなる。バンク活性化信号２２０によりセンスアンプ
回路８１１も活性化され、これによりワード線８０７が
“Ｈ”レベルとなることにより、ディジット線８０９お
よび８１０に読み出されるメモリセル８０８のデータが
増幅される。なお、図８においては、バンク７００に対
応する内部構成が示されているが、他のバンク７０１、
７０２および７０３においても、その動作はバンク７０
０の場合と全く同様である。
ク活性化信号発生回路から出力されるバンク活性化信号
２２０と、アドレス信号生成部１０２より出力される内
部ロウ・アドレス信号Ｘi ２４５は、図７に示されるよ
うに、それぞれバンク７００に入力される。このバンク
活性化信号２２０は、図８のバンク構成例の部分を示す
ブロック図において、ラッチ信号発生回路８２２に入力
され、当該バンク活性化信号２２０が“Ｌ”レベルから
“Ｈ”レベルに立ち上がる時点において所定のラッチ信
号が生成されて出力され、各デコード回路ブロック８０
０、８０１および８０２に含まれるＤタイプ・ラッチ回
路８３２のＧ端子に入力される。一方、内部ロウ・アド
レス信号Ｘi ２４５がデコード回路ブロック８００、８
０１および８０２内のＡＮＤゲート８３２に入力されて
おり、ＡＮＤゲート８３２による論理積出力は、Ｄタイ
プ・ラッチ回路８０５のＤ端子に入力される。各デコー
ド回路ブロック８００、８０１および８０２において
は、内部ロウ・アドレス信号Ｘi ２４５に対する第１段
階のデコード処理が行われ、当該ロウ・アドレス信号Ｘ
i ２４５は、ラッチ信号発生回路８２２より入力される
ラッチ信号によりラッチされる。そして、デコード回路
ブロック８００、８０１および８０２においてデコード
された内部ロウ・アドレス信号Ｘi ２４５は、ロウ・デ
コード回路８０３に入力される。ロウ・デコード回路８
０３においては、ワード線ドライバ８０６を介して、バ
ンク活性化信号２２０および内部ロウ・アドレス信号Ｘ
i ２４５により選択されるワード線８０７が“Ｈ”レベ
ルとなる。バンク活性化信号２２０によりセンスアンプ
回路８１１も活性化され、これによりワード線８０７が
“Ｈ”レベルとなることにより、ディジット線８０９お
よび８１０に読み出されるメモリセル８０８のデータが
増幅される。なお、図８においては、バンク７００に対
応する内部構成が示されているが、他のバンク７０１、
７０２および７０３においても、その動作はバンク７０
０の場合と全く同様である。
【００１３】図１３のタイミングＴ3 においては、再
度、ＲＡＳＢコマンド信号２４０、ＣＡＳＢコマンド信
号２４１、ＷＥＢコマンド信号２４２およびＣＳＢコマ
ンド信号２４３を含むアクティブ・コマンド信号が入力
され、また“Ｌ”レベルのバンク選択信号２００および
“Ｈ”レベルのバンク選択信号２０１の入力論理値に対
応して、内部バンク選択信号２０８および２０９は、そ
れぞれ“Ｌ”レベルおよび“Ｈ”レベルの信号として、
バンク活性化信号発生回路９００および読み出し書き込
みバンク選択信号発生回路９０１に入力される。前述し
たように、内部バンク選択信号２０８と２０９のレベル
が、それぞれ“Ｌ”レベルと“Ｈ”レベルの場合にはバ
ンク７０２が選択されて活性化される。図９に示される
バンク活性化信号発生回路９００に入力される内部アク
ティブ・コマンド信号２０５が“Ｈ”レベルで出力され
ると、図１０（ｃ）に示されるバンク７０２に対応する
第３のバンク活性化信号発生回路においては、ＡＮＤゲ
ート１０１３の出力レベルが“Ｈ”レベルとなり、ＮＯ
Ｒゲート１０１５の出力が“Ｌ”レベル、インバータ１
０１６の出力が“Ｈ”レベルとなって出力され、図１０
（ｃ）の第３のバンク活性化信号発生回路より出力され
るバンク活性化信号２２２は“Ｈ”レベルに保持されて
出力される。
度、ＲＡＳＢコマンド信号２４０、ＣＡＳＢコマンド信
号２４１、ＷＥＢコマンド信号２４２およびＣＳＢコマ
ンド信号２４３を含むアクティブ・コマンド信号が入力
され、また“Ｌ”レベルのバンク選択信号２００および
“Ｈ”レベルのバンク選択信号２０１の入力論理値に対
応して、内部バンク選択信号２０８および２０９は、そ
れぞれ“Ｌ”レベルおよび“Ｈ”レベルの信号として、
バンク活性化信号発生回路９００および読み出し書き込
みバンク選択信号発生回路９０１に入力される。前述し
たように、内部バンク選択信号２０８と２０９のレベル
が、それぞれ“Ｌ”レベルと“Ｈ”レベルの場合にはバ
ンク７０２が選択されて活性化される。図９に示される
バンク活性化信号発生回路９００に入力される内部アク
ティブ・コマンド信号２０５が“Ｈ”レベルで出力され
ると、図１０（ｃ）に示されるバンク７０２に対応する
第３のバンク活性化信号発生回路においては、ＡＮＤゲ
ート１０１３の出力レベルが“Ｈ”レベルとなり、ＮＯ
Ｒゲート１０１５の出力が“Ｌ”レベル、インバータ１
０１６の出力が“Ｈ”レベルとなって出力され、図１０
（ｃ）の第３のバンク活性化信号発生回路より出力され
るバンク活性化信号２２２は“Ｈ”レベルに保持されて
出力される。
【００１４】また内部プリチャージ・コマンド信号２０
６は“Ｌ”レベルとなっているために、ＡＮＤゲート１
０１４の出力レベルは“Ｌ”レベルの状態になってい
る。上記のようにＮＯＲゲート１０１５の出力が“Ｌ”
レベルとなることにより、ＮＯＲゲート１０１７の出力
が“Ｈ”レベルとなり、これによって、ＮＯＲゲート１
０１５の出力レベルは、ＡＮＤゲート１０１３の出力レ
ベルの如何にかかわらず“Ｌ”レベルに固定され保持さ
れる。従って、バンク活性化信号２２２としては“Ｈ”
レベルの状態のままに固定されて保持される。その際、
図１３に示されるように、同時に内部ロウ・アドレス信
号Ｘi としては、ロウ・アドレス値“ＲＯＷ２”が入力
されているために、当該ロウ・アドレス値“ＲＯＷ２”
に相当するワード線８０７が選択されて、メモリセル８
０８のデータがセンスアンプ回路８１１により増幅され
る。また、タイミングＴ4 におけるクロック信号の立ち
上がりの時点においては、外部からのアクティブ・コマ
ンド信号が、再度バッファ回路２１２〜２１５を介して
コマンド・デコード回路２０４に入力されてデコードさ
れ、内部アクティブ・コマンド信号２０５が“Ｌ”レベ
ルにて出力される。従って、このタイミングにおいて
は、図１０に示される第３のバンク活性化信号発生回路
におけるＡＮＤゲート１０１３の出力レベルは“Ｌ”レ
ベルとなる。
６は“Ｌ”レベルとなっているために、ＡＮＤゲート１
０１４の出力レベルは“Ｌ”レベルの状態になってい
る。上記のようにＮＯＲゲート１０１５の出力が“Ｌ”
レベルとなることにより、ＮＯＲゲート１０１７の出力
が“Ｈ”レベルとなり、これによって、ＮＯＲゲート１
０１５の出力レベルは、ＡＮＤゲート１０１３の出力レ
ベルの如何にかかわらず“Ｌ”レベルに固定され保持さ
れる。従って、バンク活性化信号２２２としては“Ｈ”
レベルの状態のままに固定されて保持される。その際、
図１３に示されるように、同時に内部ロウ・アドレス信
号Ｘi としては、ロウ・アドレス値“ＲＯＷ２”が入力
されているために、当該ロウ・アドレス値“ＲＯＷ２”
に相当するワード線８０７が選択されて、メモリセル８
０８のデータがセンスアンプ回路８１１により増幅され
る。また、タイミングＴ4 におけるクロック信号の立ち
上がりの時点においては、外部からのアクティブ・コマ
ンド信号が、再度バッファ回路２１２〜２１５を介して
コマンド・デコード回路２０４に入力されてデコードさ
れ、内部アクティブ・コマンド信号２０５が“Ｌ”レベ
ルにて出力される。従って、このタイミングにおいて
は、図１０に示される第３のバンク活性化信号発生回路
におけるＡＮＤゲート１０１３の出力レベルは“Ｌ”レ
ベルとなる。
【００１５】図１３のタイミングＴ6 において“ＲＥ
Ｄ”として示されるのはリード・コマンド信号と呼ばれ
ており、アクティブ・コマンド信号の場合と同様に、外
部からのアクティブ・コマンド信号（ＲＡＳＢコマンド
信号２４０、ＣＡＳＢコマンド信号２４１、ＷＥＢコマ
ンド信号２４２およびＣＳＢコマンド信号２４３）の特
定の入力論理値の組み合わせにより認識される。リード
・コマンド信号は、従来のＤＲＡＭにおけるＣＡＳＢコ
マンド信号の立ち下がりに相当するコマンド信号であ
り、アドレス信号Ａi ２４４およびバンク選択信号２０
０および２０１を取り込むことにより、バンク選択信号
により選択されるバンクの読み出し書き込みバンク選択
信号が生成され、アドレス信号に相当するカラム・アド
レスのデータが読み出される。
Ｄ”として示されるのはリード・コマンド信号と呼ばれ
ており、アクティブ・コマンド信号の場合と同様に、外
部からのアクティブ・コマンド信号（ＲＡＳＢコマンド
信号２４０、ＣＡＳＢコマンド信号２４１、ＷＥＢコマ
ンド信号２４２およびＣＳＢコマンド信号２４３）の特
定の入力論理値の組み合わせにより認識される。リード
・コマンド信号は、従来のＤＲＡＭにおけるＣＡＳＢコ
マンド信号の立ち下がりに相当するコマンド信号であ
り、アドレス信号Ａi ２４４およびバンク選択信号２０
０および２０１を取り込むことにより、バンク選択信号
により選択されるバンクの読み出し書き込みバンク選択
信号が生成され、アドレス信号に相当するカラム・アド
レスのデータが読み出される。
【００１６】図１３のタイミングＴ6 においては、ＲＡ
ＳＢコマンド信号２４０、ＣＡＳＢコマンド信号２４
１、ＷＥＢコマンド信号２４２およびＣＳＢコマンド信
号２４３を含む外部からのアクティブ・コマンド信号
が、再度バッファ回路２１２〜２１５を介してコマンド
・デコード回路２０４に入力されてデコードされ、内部
リードライト・コマンド信号２０７が“Ｈ”レベルにて
出力される。従って、このタイミングＴ6 の時点におい
ては、バンク活性化信号発生回路９００より出力される
バンク活性化信号２２０および２２２が共に“Ｈ”レベ
ルとなっており、これにより、バンク７００およびバン
ク７０２が活性化されている状態となる。従って、読み
出し動作に対応することのできるバンクは、これらのバ
ンク７００および７０２のみである。タイミングＴ6 に
おいては、バンク選択信号２００および２０１の入力論
理を“Ｌ”レベルと“Ｌ”レベルにして、バンク７００
が選択されている。バンク選択信号２００および２０１
は、それぞれバッファ回路２１０および２１１を介して
内部バンク選択信号２０８および２０９として出力さ
れ、読み出し書き込みバンク選択信号発生回路９０１に
入力される。このタイミングＴ6 においては、バンク選
択信号２００および２０１の入力論理値に従って、内部
バンク選択信号２０８および２０９は、共に“Ｌ”レベ
ルの信号として出力される。
ＳＢコマンド信号２４０、ＣＡＳＢコマンド信号２４
１、ＷＥＢコマンド信号２４２およびＣＳＢコマンド信
号２４３を含む外部からのアクティブ・コマンド信号
が、再度バッファ回路２１２〜２１５を介してコマンド
・デコード回路２０４に入力されてデコードされ、内部
リードライト・コマンド信号２０７が“Ｈ”レベルにて
出力される。従って、このタイミングＴ6 の時点におい
ては、バンク活性化信号発生回路９００より出力される
バンク活性化信号２２０および２２２が共に“Ｈ”レベ
ルとなっており、これにより、バンク７００およびバン
ク７０２が活性化されている状態となる。従って、読み
出し動作に対応することのできるバンクは、これらのバ
ンク７００および７０２のみである。タイミングＴ6 に
おいては、バンク選択信号２００および２０１の入力論
理を“Ｌ”レベルと“Ｌ”レベルにして、バンク７００
が選択されている。バンク選択信号２００および２０１
は、それぞれバッファ回路２１０および２１１を介して
内部バンク選択信号２０８および２０９として出力さ
れ、読み出し書き込みバンク選択信号発生回路９０１に
入力される。このタイミングＴ6 においては、バンク選
択信号２００および２０１の入力論理値に従って、内部
バンク選択信号２０８および２０９は、共に“Ｌ”レベ
ルの信号として出力される。
【００１７】図１１（ａ）、（ｂ）、（ｃ）および
（ｄ）は、４バンク動作時に対応できるように構成され
た従来例の読み出し書き込みバンク選択信号発生回路９
０１の内部構成を示す回路図であり、それぞれ、バンク
７００、７０１、７０２および７０３に対する読み出し
書き込みバンク選択信号２２４、２２５、２２６および
２２７を生成して出力できるように、４つの第１、第
２、第３および第４の読み出し書き込みバンク選択信号
発生回路が設けられている。図１１の従来例において
は、バンク数として、２バンクと４バンクとを切替える
ためのバンク切替信号２４８は“Ｈ”レベルに設定され
ており、内部バンク選択信号２０８は“Ｌ”レベル、内
部バンク選択信号２０９も“Ｌ”レベルであり、バンク
活性化信号２２０が“Ｈ”レベルとなっているために、
図１１（ａ）に示されるバンク７００に対応する読み出
し書き込み第１のバンク選択信号発生回路においては、
ＡＮＤゲート１１０２の出力レベルは“Ｈ”レベルとな
る。また、図１１（ｃ）に示されるバンク７０２に対応
する第３の読み出し書き込みバンク選択信号発生回路に
おいては、バンク活性化信号２２２が“Ｈ”レベルで入
力されているが、ＮＡＮＤゲート１１０５の出力が
“Ｌ”レベルであるため、ＡＮＤゲート１１０７の出力
レベルは“Ｌ”レベルである。また、図１１（ｂ）およ
び（ｄ）に示されるバンク７０１および７０３に対応す
る第２および第４の読み出し書き込みバンク選択信号発
生回路においても、この時点においては、ＡＮＤゲート
１１１１および１１１５の出力レベルは、それぞれ
“Ｌ”レベルとなっている。これらのＡＮＤゲート１１
０２、１１０７、１１１１および１１１５の出力は、内
部リードライト・コマンド信号２０７により、それぞれ
Ｄタイプ・ラッチ回路１１０３、１１０９、１１１２お
よび１１１６に取り込まれて、それぞれ“Ｈ”レベルの
読み出し書き込みバンク選択信号２２４と、“Ｌ”レベ
ルの読み出し書き込みバンク選択信号２２６、２２５お
よび２２７として出力される。また、リード・コマンド
と同時に入力されるアドレス信号Ａi ２４４は、図５に
示されるように、バッファ回路２１６において成形さ
れ、内部クロック信号２３０によりラッチされてＤタイ
プ・ラッチ回路５０２に入力され、内部リードライト・
コマンド信号２０７により内部カラム・アドレス信号Ｙ
i ２４６として取り込まれ、メモリセル・アレイ１０１
に入力される。図１３のタイミングＴ6 においては、ア
ドレス信号Ａi ２４４の入力に対応する内部カラム・ア
ドレス信号Ｙi ２４６のカラム・アドレス値が“ＣＯＬ
１”として示されている。
（ｄ）は、４バンク動作時に対応できるように構成され
た従来例の読み出し書き込みバンク選択信号発生回路９
０１の内部構成を示す回路図であり、それぞれ、バンク
７００、７０１、７０２および７０３に対する読み出し
書き込みバンク選択信号２２４、２２５、２２６および
２２７を生成して出力できるように、４つの第１、第
２、第３および第４の読み出し書き込みバンク選択信号
発生回路が設けられている。図１１の従来例において
は、バンク数として、２バンクと４バンクとを切替える
ためのバンク切替信号２４８は“Ｈ”レベルに設定され
ており、内部バンク選択信号２０８は“Ｌ”レベル、内
部バンク選択信号２０９も“Ｌ”レベルであり、バンク
活性化信号２２０が“Ｈ”レベルとなっているために、
図１１（ａ）に示されるバンク７００に対応する読み出
し書き込み第１のバンク選択信号発生回路においては、
ＡＮＤゲート１１０２の出力レベルは“Ｈ”レベルとな
る。また、図１１（ｃ）に示されるバンク７０２に対応
する第３の読み出し書き込みバンク選択信号発生回路に
おいては、バンク活性化信号２２２が“Ｈ”レベルで入
力されているが、ＮＡＮＤゲート１１０５の出力が
“Ｌ”レベルであるため、ＡＮＤゲート１１０７の出力
レベルは“Ｌ”レベルである。また、図１１（ｂ）およ
び（ｄ）に示されるバンク７０１および７０３に対応す
る第２および第４の読み出し書き込みバンク選択信号発
生回路においても、この時点においては、ＡＮＤゲート
１１１１および１１１５の出力レベルは、それぞれ
“Ｌ”レベルとなっている。これらのＡＮＤゲート１１
０２、１１０７、１１１１および１１１５の出力は、内
部リードライト・コマンド信号２０７により、それぞれ
Ｄタイプ・ラッチ回路１１０３、１１０９、１１１２お
よび１１１６に取り込まれて、それぞれ“Ｈ”レベルの
読み出し書き込みバンク選択信号２２４と、“Ｌ”レベ
ルの読み出し書き込みバンク選択信号２２６、２２５お
よび２２７として出力される。また、リード・コマンド
と同時に入力されるアドレス信号Ａi ２４４は、図５に
示されるように、バッファ回路２１６において成形さ
れ、内部クロック信号２３０によりラッチされてＤタイ
プ・ラッチ回路５０２に入力され、内部リードライト・
コマンド信号２０７により内部カラム・アドレス信号Ｙ
i ２４６として取り込まれ、メモリセル・アレイ１０１
に入力される。図１３のタイミングＴ6 においては、ア
ドレス信号Ａi ２４４の入力に対応する内部カラム・ア
ドレス信号Ｙi ２４６のカラム・アドレス値が“ＣＯＬ
１”として示されている。
【００１８】図７のバンク構成例に示されるように、読
み出し書き込みバンク選択信号２２４および内部カラム
・アドレス信号Ｙi ２４６はバンク７００に入力され
る。図８のバンク内部の部分構成例を示すブロック図に
おいて、読み出し書き込みバンク選択信号２２４は、カ
ラム・デコード回路８１２に含まれるカラム・スイッチ
・ドライバ８１３に入力される。また内部カラム・アド
レス信号Ｙi ２４６も、カラム・デコード回路８１２に
に入力される。読み出し書き込みバンク選択信号２２４
が“Ｈ”レベルになると、カラム・スイッチ・ドライバ
８１３が活性化され、前記カラム・アドレス値“ＣＯＬ
１”により選択されるカラム・スイッチ８１４が“Ｈ”
レベルになる。このカラム・スイッチ８１４が“Ｈ”レ
ベルになると、読み出し用スイッチとして作用するＭＯ
Ｓトランジスタ８１５および８１７がオン状態となり、
ディジット線８０９および８１０上のデータが、ＭＯＳ
トランジスタ８１６および８１８を介して読み出し用バ
ス８１９および８２０に伝達される。データ・アンプ回
路８２１は、“Ｈ”レベルの読み出し書き込みバンク選
択信号２２４により活性化されており、読み出し用バス
８１９および８２０上のデータは、データ・アンプ回路
８２１により増幅されて入出力データ線７０４に伝達さ
れ、外部に出力される。
み出し書き込みバンク選択信号２２４および内部カラム
・アドレス信号Ｙi ２４６はバンク７００に入力され
る。図８のバンク内部の部分構成例を示すブロック図に
おいて、読み出し書き込みバンク選択信号２２４は、カ
ラム・デコード回路８１２に含まれるカラム・スイッチ
・ドライバ８１３に入力される。また内部カラム・アド
レス信号Ｙi ２４６も、カラム・デコード回路８１２に
に入力される。読み出し書き込みバンク選択信号２２４
が“Ｈ”レベルになると、カラム・スイッチ・ドライバ
８１３が活性化され、前記カラム・アドレス値“ＣＯＬ
１”により選択されるカラム・スイッチ８１４が“Ｈ”
レベルになる。このカラム・スイッチ８１４が“Ｈ”レ
ベルになると、読み出し用スイッチとして作用するＭＯ
Ｓトランジスタ８１５および８１７がオン状態となり、
ディジット線８０９および８１０上のデータが、ＭＯＳ
トランジスタ８１６および８１８を介して読み出し用バ
ス８１９および８２０に伝達される。データ・アンプ回
路８２１は、“Ｈ”レベルの読み出し書き込みバンク選
択信号２２４により活性化されており、読み出し用バス
８１９および８２０上のデータは、データ・アンプ回路
８２１により増幅されて入出力データ線７０４に伝達さ
れ、外部に出力される。
【００１９】図１３のタイミングＴ7 においては再度リ
ード・コマンドが入力され、バンク選択信号２００およ
び２０１の入力論理は“Ｌ”レベルと“Ｈ”レベルにな
り、新たに他のバンク７０２に対応する読み出し動作が
行われる。外部からのＲＡＳＢコマンド信号２４０、Ｃ
ＡＳＢコマンド信号２４１、ＷＥＢコマンド信号２４２
およびＣＳＢコマンド信号２４３を含むアクティブ・コ
マンド信号が、バッファ回路２１２〜２１５を介してコ
マンド・デコード回路２０４に入力されてデコードさ
れ、コマンド・デコード回路２０４より出力される内部
リードライト・コマンド信号２０７は再度“Ｈ”レベル
にて出力される。また、上記のように、バンク選択信号
２００が“Ｌ”レベル、バンク選択信号２０１が“Ｈ”
レベルであるために、バッファ回路２１０および２１１
を介して出力される内部バンク選択信号２０８および２
０９は、それぞれ“Ｌ”レベルおよび“Ｈ”レベルとな
っている。これらの内部リードライト・コマンド信号２
０７、内部バンク選択信号２０８および２０９は読み出
し書き込みバンク選択信号発生回路９０１に入力される
が、図１１（ｃ）に示されるバンク７０２に対応する第
３の読み出し書き込みバンク選択信号発生回路において
は、内部バンク選択信号２０８が“Ｌ”レベル、内部バ
ンク選択信号２０９が“Ｈ”レベルであり、バンク活性
化信号２２２が“Ｈ”レベルとなっているために、ＡＮ
Ｄゲート１１０７の出力レベルは“Ｈ”レベルとなる。
一方において、図１１（ａ）に示されるバンク７００に
対応する第１の読み出し書き込みバンク選択信号発生回
路においては、バンク活性化信号２２０が“Ｈ”レベル
となってはいるが、内部バンク選択信号２０９が“Ｈ”
レベルであるために、ＡＮＤゲート１１０２の出力は
“Ｌ”レベルとなる。同様に、図１１（ｂ）および
（ｄ）に示されるバンク７０１および７０３に対応する
第２および第４の読み出し書き込みバンク選択信号発生
回路においても、ＡＮＤゲート１１１１および１１１５
の出力レベルは共に“Ｌ”レベルとなっている。これら
のＡＮＤゲート１１０２、１１０７、１１１１および１
１１５の出力は、内部リードライト・コマンド信号２０
７により、Ｄタイプ・ラッチ回路１１０３、１１１２、
１１０９および１１１６に取り込まれて、バンク７０２
に対応する第３の読み出し書き込みバンク選択信号発生
回路からは、読み出し書き込みバンク選択信号２２６が
“Ｈ”レベルにて出力され、バンク７００に対応する読
み出し書き込みバンク選択信号２２４は“Ｌ”レベルと
なり、バンク７０１および７０３に対応する読み出し書
き込みバンク選択信号２２５および２２７は“Ｌ”レベ
ルのままとなっている。この時点においては、同時に、
内部カラム・アドレス信号Ｙi ２４６としてカラム・ア
ドレス値“ＣＯＬ２”が入力されているので、バンク７
０２においては、“Ｈ”レベルの読み出し書き込みバン
ク選択信号２２６の入力に対応して、当該カラム・アド
レス値“ＣＯＬ２”により指定されるカラム・アドレス
のデータが読み出される。
ード・コマンドが入力され、バンク選択信号２００およ
び２０１の入力論理は“Ｌ”レベルと“Ｈ”レベルにな
り、新たに他のバンク７０２に対応する読み出し動作が
行われる。外部からのＲＡＳＢコマンド信号２４０、Ｃ
ＡＳＢコマンド信号２４１、ＷＥＢコマンド信号２４２
およびＣＳＢコマンド信号２４３を含むアクティブ・コ
マンド信号が、バッファ回路２１２〜２１５を介してコ
マンド・デコード回路２０４に入力されてデコードさ
れ、コマンド・デコード回路２０４より出力される内部
リードライト・コマンド信号２０７は再度“Ｈ”レベル
にて出力される。また、上記のように、バンク選択信号
２００が“Ｌ”レベル、バンク選択信号２０１が“Ｈ”
レベルであるために、バッファ回路２１０および２１１
を介して出力される内部バンク選択信号２０８および２
０９は、それぞれ“Ｌ”レベルおよび“Ｈ”レベルとな
っている。これらの内部リードライト・コマンド信号２
０７、内部バンク選択信号２０８および２０９は読み出
し書き込みバンク選択信号発生回路９０１に入力される
が、図１１（ｃ）に示されるバンク７０２に対応する第
３の読み出し書き込みバンク選択信号発生回路において
は、内部バンク選択信号２０８が“Ｌ”レベル、内部バ
ンク選択信号２０９が“Ｈ”レベルであり、バンク活性
化信号２２２が“Ｈ”レベルとなっているために、ＡＮ
Ｄゲート１１０７の出力レベルは“Ｈ”レベルとなる。
一方において、図１１（ａ）に示されるバンク７００に
対応する第１の読み出し書き込みバンク選択信号発生回
路においては、バンク活性化信号２２０が“Ｈ”レベル
となってはいるが、内部バンク選択信号２０９が“Ｈ”
レベルであるために、ＡＮＤゲート１１０２の出力は
“Ｌ”レベルとなる。同様に、図１１（ｂ）および
（ｄ）に示されるバンク７０１および７０３に対応する
第２および第４の読み出し書き込みバンク選択信号発生
回路においても、ＡＮＤゲート１１１１および１１１５
の出力レベルは共に“Ｌ”レベルとなっている。これら
のＡＮＤゲート１１０２、１１０７、１１１１および１
１１５の出力は、内部リードライト・コマンド信号２０
７により、Ｄタイプ・ラッチ回路１１０３、１１１２、
１１０９および１１１６に取り込まれて、バンク７０２
に対応する第３の読み出し書き込みバンク選択信号発生
回路からは、読み出し書き込みバンク選択信号２２６が
“Ｈ”レベルにて出力され、バンク７００に対応する読
み出し書き込みバンク選択信号２２４は“Ｌ”レベルと
なり、バンク７０１および７０３に対応する読み出し書
き込みバンク選択信号２２５および２２７は“Ｌ”レベ
ルのままとなっている。この時点においては、同時に、
内部カラム・アドレス信号Ｙi ２４６としてカラム・ア
ドレス値“ＣＯＬ２”が入力されているので、バンク７
０２においては、“Ｈ”レベルの読み出し書き込みバン
ク選択信号２２６の入力に対応して、当該カラム・アド
レス値“ＣＯＬ２”により指定されるカラム・アドレス
のデータが読み出される。
【００２０】図１３のタイミングＴ10において“ＰＲ
Ｅ”として示されるのは、プリチャージ・コマンドと呼
ばれており、他のコマンドと同様に、ＲＡＳＢコマンド
信号、ＣＡＳＢコマンド信号、ＷＥＢコマンド信号およ
びＣＳＢコマンド信号を含むアクティブ・コマンド信号
の特定の入力論理値の組合わせにより認識される。この
プリチャージ・コマンドは、従来のＤＲＡＭにおけるＲ
ＡＳＢコマンド信号の立ち上がりに相当するコマンドで
あり、バンク選択信号２００および２０１を取り込ん
で、バンク選択信号により選択されるバンクの活性化信
号をリセットしてメモリセル・アレイをプリチャージす
る機能を有している。
Ｅ”として示されるのは、プリチャージ・コマンドと呼
ばれており、他のコマンドと同様に、ＲＡＳＢコマンド
信号、ＣＡＳＢコマンド信号、ＷＥＢコマンド信号およ
びＣＳＢコマンド信号を含むアクティブ・コマンド信号
の特定の入力論理値の組合わせにより認識される。この
プリチャージ・コマンドは、従来のＤＲＡＭにおけるＲ
ＡＳＢコマンド信号の立ち上がりに相当するコマンドで
あり、バンク選択信号２００および２０１を取り込ん
で、バンク選択信号により選択されるバンクの活性化信
号をリセットしてメモリセル・アレイをプリチャージす
る機能を有している。
【００２１】図１３のタイミングＴ10においては、ＲＡ
ＳＢコマンド信号、ＣＡＳＢコマンド信号、ＷＥＢコマ
ンド信号およびＣＳＢコマンド信号を含むアクティブ・
コマンド信号が、バッファ回路２１２〜２１５を介して
コマンド・デコード回路２０４に入力されてデコードさ
れ、内部プリチャージ・コマンド信号２０６が“Ｈ”レ
ベルで出力される。タイミングＴ10の時点においては、
バンク活性化信号２２０および２２２が“Ｈ”レベルに
なっており、バンク７００および７０２が活性化されて
いる。従って、プリチャージの対象となるバンクは上記
のバンク７００および７０２である。タイミングＴ10に
おいては、バンク選択信号２００および２０１の入力論
理値は共に“Ｌ”レベルに設定されて、バンク７００が
選択されている。バンク選択信号２００および２０１
は、それぞれバッファ回路２１０および２１１を介して
内部バンク選択信号２０８および２０９として出力さ
れ、バンク活性化信号発生回路９００に入力される。タ
イミングＴ10においては、これらの内部バンク選択信号
２０８および２０９は、バンク選択信号２００および２
０１の入力論理値に対応して、共に“Ｌ”レベルとなっ
ている。
ＳＢコマンド信号、ＣＡＳＢコマンド信号、ＷＥＢコマ
ンド信号およびＣＳＢコマンド信号を含むアクティブ・
コマンド信号が、バッファ回路２１２〜２１５を介して
コマンド・デコード回路２０４に入力されてデコードさ
れ、内部プリチャージ・コマンド信号２０６が“Ｈ”レ
ベルで出力される。タイミングＴ10の時点においては、
バンク活性化信号２２０および２２２が“Ｈ”レベルに
なっており、バンク７００および７０２が活性化されて
いる。従って、プリチャージの対象となるバンクは上記
のバンク７００および７０２である。タイミングＴ10に
おいては、バンク選択信号２００および２０１の入力論
理値は共に“Ｌ”レベルに設定されて、バンク７００が
選択されている。バンク選択信号２００および２０１
は、それぞれバッファ回路２１０および２１１を介して
内部バンク選択信号２０８および２０９として出力さ
れ、バンク活性化信号発生回路９００に入力される。タ
イミングＴ10においては、これらの内部バンク選択信号
２０８および２０９は、バンク選択信号２００および２
０１の入力論理値に対応して、共に“Ｌ”レベルとなっ
ている。
【００２２】図１０（ａ）、（ｂ）、（ｃ）および
（ｄ）に内部構成が示されるバンク活性化信号発生回路
９００においては、内部プリチャージ・コマンド信号２
０６が“Ｈ”レベルで入力されると、内部バンク選択信
号２０８が“Ｌ”レベル、内部バンク選択信号２０９が
“Ｌ”レベルであることにより、図１０（ａ）のバンク
７００に対応する第１のバンク活性化信号発生回路にお
いて、ＡＮＤゲート１００１の出力が“Ｈ”レベルとな
り、ＮＯＲゲート１００４の出力は“Ｌ”レベルとな
る。また、内部アクティブ・コマンド信号２０５が
“Ｌ”レベルとなっているので、ＡＮＤゲート１０００
の出力は“Ｌ”レベルであり、ＮＯＲゲート１００２の
出力は“Ｈ”レベルとなる。従って、インバータ１００
３の出力は“Ｌ”レベルとなって、バンク７００に対応
するバンク活性化信号２２０は“Ｌ”レベルとなる。上
記のようにＮＯＲゲート１００２の出力が“Ｈ”レベル
になると、ＮＯＲゲート１００４の出力は“Ｌ”レベル
に固定されるので、ＡＮＤゲート１００１の出力レベル
の如何にかかわらず、バンク活性化信号２２０は“Ｌ”
レベルのままに保持される。そして、タイミングＴ11の
クロック信号の立ち上がり時においては、外部からのア
クティブ・コマンド信号が再度バッファ回路２１２〜２
１５を介してコマンド・デコード回路２０４に入力され
てデコードされ、内部プリチャージ・コマンド信号２０
６が“Ｌ”レベルで出力される。これにより、図１０
（ａ）に示されるバンク７００に対応する第１のバンク
活性化信号発生回路においては、ＡＮＤゲート１００１
の出力レベルは“Ｌ“レベルとなる。また、図８に示さ
れるバンク７００〜７０３の内部の部分構成例において
は、バンク活性化信号２２０が“Ｌ”レベルとなること
によりワード線ドライバ８０６が非活性化され、ワード
線８０７が“Ｌ”レベルになる。また、センスアンプ回
路８１１も“Ｌ”レベルのバンク活性化信号２２０の入
力を受けて非活性化され、ディジット線８０９および８
１０はプリチャージされる。
（ｄ）に内部構成が示されるバンク活性化信号発生回路
９００においては、内部プリチャージ・コマンド信号２
０６が“Ｈ”レベルで入力されると、内部バンク選択信
号２０８が“Ｌ”レベル、内部バンク選択信号２０９が
“Ｌ”レベルであることにより、図１０（ａ）のバンク
７００に対応する第１のバンク活性化信号発生回路にお
いて、ＡＮＤゲート１００１の出力が“Ｈ”レベルとな
り、ＮＯＲゲート１００４の出力は“Ｌ”レベルとな
る。また、内部アクティブ・コマンド信号２０５が
“Ｌ”レベルとなっているので、ＡＮＤゲート１０００
の出力は“Ｌ”レベルであり、ＮＯＲゲート１００２の
出力は“Ｈ”レベルとなる。従って、インバータ１００
３の出力は“Ｌ”レベルとなって、バンク７００に対応
するバンク活性化信号２２０は“Ｌ”レベルとなる。上
記のようにＮＯＲゲート１００２の出力が“Ｈ”レベル
になると、ＮＯＲゲート１００４の出力は“Ｌ”レベル
に固定されるので、ＡＮＤゲート１００１の出力レベル
の如何にかかわらず、バンク活性化信号２２０は“Ｌ”
レベルのままに保持される。そして、タイミングＴ11の
クロック信号の立ち上がり時においては、外部からのア
クティブ・コマンド信号が再度バッファ回路２１２〜２
１５を介してコマンド・デコード回路２０４に入力され
てデコードされ、内部プリチャージ・コマンド信号２０
６が“Ｌ”レベルで出力される。これにより、図１０
（ａ）に示されるバンク７００に対応する第１のバンク
活性化信号発生回路においては、ＡＮＤゲート１００１
の出力レベルは“Ｌ“レベルとなる。また、図８に示さ
れるバンク７００〜７０３の内部の部分構成例において
は、バンク活性化信号２２０が“Ｌ”レベルとなること
によりワード線ドライバ８０６が非活性化され、ワード
線８０７が“Ｌ”レベルになる。また、センスアンプ回
路８１１も“Ｌ”レベルのバンク活性化信号２２０の入
力を受けて非活性化され、ディジット線８０９および８
１０はプリチャージされる。
【００２３】図１３のタイミングＴ12においては、再度
プリチャージ・コマンドが入力されて、バンク選択信号
２００および２０１の入力論理値が“Ｌ”レベルと
“Ｈ”レベルに設定され、バンク７０２がプリチャージ
される。コマンド・デコード回路２０４より出力される
内部プリチャージ・コマンド信号２０６は再度“Ｈ”レ
ベルとなり、上記のバンク選択信号２００および２０１
の入力論理値に対応して、内部バンク選択信号２０８お
よび２０９は、それぞれ“Ｌ”レベルおよび“Ｈ”レベ
ルとなる。これにより、図１０（ｃ）に示されるバンク
７０２に対応するバンク活性化信号発生回路において
は、内部プリチャージ・コマンド信号２０６が“Ｈ”レ
ベルになると、内部バンク選択信号２０８が“Ｌ”レベ
ル、内部バンク選択信号２０９が“Ｈ”レベルであるこ
とにより、ＡＮＤゲート１０１４の出力が“Ｈ”レベル
となり、ＮＯＲゲート１０１７の出力は“Ｌ”レベルと
なる。また内部アクティブ・コマンド信号２０５が
“Ｌ”レベルとなっているので、ＡＮＤゲート１０１３
の出力は“Ｌ”レベルとなり、ＮＯＲゲート１０１５の
出力は“Ｈ”レベル、インバータ１０１６の出力は
“Ｌ”レベルとなって、バンク活性化信号２２２は
“Ｌ”レベルとなる。ＮＯＲゲート１０１５の出力が
“Ｈ”レベルになると、ＮＯＲゲート１０１７の出力は
“Ｌ”レベルに固定されるので、ＡＮＤゲート１０１４
の出力レベルの如何にかかわらず、バンク活性化信号２
２２のレベルは“Ｌ”レベルに保持される。Ｔ12のクロ
ック信号の立ち上がり時においては、外部からのアクテ
ィブ・コマンド信号が、再度バッファ回路２１２〜２１
５を介してコマンド・デコード回路２０４に入力されて
デコードされ、コマンド・デコード回路２０４より出力
される内部プリチャージ・コマンド信号２０６は“Ｌ”
レベルとなる。従って、ＡＮＤゲート１０１４の出力レ
ベルは“Ｌ”レベルとなる。この場合には、バンク７０
２においては、バンク活性化信号２２２が“Ｌ”レベル
になることにより、ワード線およびセンス・アンプ回路
が非活性化され、ディジット線がプリチャージされる。
プリチャージ・コマンドが入力されて、バンク選択信号
２００および２０１の入力論理値が“Ｌ”レベルと
“Ｈ”レベルに設定され、バンク７０２がプリチャージ
される。コマンド・デコード回路２０４より出力される
内部プリチャージ・コマンド信号２０６は再度“Ｈ”レ
ベルとなり、上記のバンク選択信号２００および２０１
の入力論理値に対応して、内部バンク選択信号２０８お
よび２０９は、それぞれ“Ｌ”レベルおよび“Ｈ”レベ
ルとなる。これにより、図１０（ｃ）に示されるバンク
７０２に対応するバンク活性化信号発生回路において
は、内部プリチャージ・コマンド信号２０６が“Ｈ”レ
ベルになると、内部バンク選択信号２０８が“Ｌ”レベ
ル、内部バンク選択信号２０９が“Ｈ”レベルであるこ
とにより、ＡＮＤゲート１０１４の出力が“Ｈ”レベル
となり、ＮＯＲゲート１０１７の出力は“Ｌ”レベルと
なる。また内部アクティブ・コマンド信号２０５が
“Ｌ”レベルとなっているので、ＡＮＤゲート１０１３
の出力は“Ｌ”レベルとなり、ＮＯＲゲート１０１５の
出力は“Ｈ”レベル、インバータ１０１６の出力は
“Ｌ”レベルとなって、バンク活性化信号２２２は
“Ｌ”レベルとなる。ＮＯＲゲート１０１５の出力が
“Ｈ”レベルになると、ＮＯＲゲート１０１７の出力は
“Ｌ”レベルに固定されるので、ＡＮＤゲート１０１４
の出力レベルの如何にかかわらず、バンク活性化信号２
２２のレベルは“Ｌ”レベルに保持される。Ｔ12のクロ
ック信号の立ち上がり時においては、外部からのアクテ
ィブ・コマンド信号が、再度バッファ回路２１２〜２１
５を介してコマンド・デコード回路２０４に入力されて
デコードされ、コマンド・デコード回路２０４より出力
される内部プリチャージ・コマンド信号２０６は“Ｌ”
レベルとなる。従って、ＡＮＤゲート１０１４の出力レ
ベルは“Ｌ”レベルとなる。この場合には、バンク７０
２においては、バンク活性化信号２２２が“Ｌ”レベル
になることにより、ワード線およびセンス・アンプ回路
が非活性化され、ディジット線がプリチャージされる。
【００２４】以上においては、４バンク構成の場合につ
いて、読み出し時の動作につき説明したが、このように
４バンク構成として動作する場合には、メモリ・バンク
の活性化、読み出し書き込み動作およびプリチャージ動
作等を含む各動作は、前述したように、４バンクに対応
して、２ビットのバンク選択信号２００および２０１の
入力論理値の組合わせにより選択されるバンクに対して
実行される。
いて、読み出し時の動作につき説明したが、このように
４バンク構成として動作する場合には、メモリ・バンク
の活性化、読み出し書き込み動作およびプリチャージ動
作等を含む各動作は、前述したように、４バンクに対応
して、２ビットのバンク選択信号２００および２０１の
入力論理値の組合わせにより選択されるバンクに対して
実行される。
【００２５】次に、２バンク構成の場合における読み出
し時の動作について説明する。２バンク構成の場合に
は、メモリセルおよび制御回路を含む４つのバンクの内
のバンク７００および７０２が同一のバンクとして構成
され、同様にバンク７０１および７０３も同一のバンク
として構成される（２バンク構成の場合に対応して、以
下においては、バンク７００、７０１、７０２および７
０３を、一時的に、それぞれグループ７００、７０１、
７０２および７０３と呼び変えるものとする）。これら
のバンクの選択は、バンク選択信号２００の入力論理値
のみによって２つのバンクの選択が行われる。ここにお
いては、バンク選択信号２００の入力論理値が“Ｌ”レ
ベルの時には、メモリセル・アレイ１０１のグループ７
００および７０２により形成される第１のバンクが選択
され、バンク選択信号２００の入力論理値が“Ｈ”レベ
ルの時には、メモリセル・アレイ１０１のグループ７０
１および７０３により形成される第２のバンクが選択さ
れるものとする。前述の４バンク構成時においては、バ
ンク選択信号として扱われていたバンク選択信号２０１
は、ロウ・アドレス信号の最上位ビットの入力として扱
われており、活性化時におけるメモリセル・アレイ１０
１において、前記第１のバンク（７００、７０２）、ま
たは第２のバンク（７０１、７０３）の各バンクを部分
動作させるための選択アドレスとして使用される（以下
においては、２ビット動作時に対応して、このバンク選
択信号２０１を、一時的に、アドレス信号２０１と呼び
変えるものとする）。
し時の動作について説明する。２バンク構成の場合に
は、メモリセルおよび制御回路を含む４つのバンクの内
のバンク７００および７０２が同一のバンクとして構成
され、同様にバンク７０１および７０３も同一のバンク
として構成される（２バンク構成の場合に対応して、以
下においては、バンク７００、７０１、７０２および７
０３を、一時的に、それぞれグループ７００、７０１、
７０２および７０３と呼び変えるものとする）。これら
のバンクの選択は、バンク選択信号２００の入力論理値
のみによって２つのバンクの選択が行われる。ここにお
いては、バンク選択信号２００の入力論理値が“Ｌ”レ
ベルの時には、メモリセル・アレイ１０１のグループ７
００および７０２により形成される第１のバンクが選択
され、バンク選択信号２００の入力論理値が“Ｈ”レベ
ルの時には、メモリセル・アレイ１０１のグループ７０
１および７０３により形成される第２のバンクが選択さ
れるものとする。前述の４バンク構成時においては、バ
ンク選択信号として扱われていたバンク選択信号２０１
は、ロウ・アドレス信号の最上位ビットの入力として扱
われており、活性化時におけるメモリセル・アレイ１０
１において、前記第１のバンク（７００、７０２）、ま
たは第２のバンク（７０１、７０３）の各バンクを部分
動作させるための選択アドレスとして使用される（以下
においては、２ビット動作時に対応して、このバンク選
択信号２０１を、一時的に、アドレス信号２０１と呼び
変えるものとする）。
【００２６】前記第１のバンクが活性化されている際
に、当該アドレス信号２０１の入力論理値が“Ｌ”レベ
ルである場合には、メモリセル・アレイ１０１のグルー
プ７００が活性化され、アドレス信号２０１の入力論理
値が“Ｈ”レベルの場合には、グループ７０２が活性化
される。また、前記第２のバンクが活性化されている際
に、アドレス信号２０１の入力論理値が“Ｌ”レベルの
場合には、メモリセル・アレイ１０１のグループ７０１
が活性化され、アドレス信号２０１の入力論理値が
“Ｈ”レベルの場合には、グループ７０３が活性化され
る。読み出し書き込み動作時およびプリチャージ動作時
においては、アドレス信号２０１に対しては無効入力値
が与えられる。
に、当該アドレス信号２０１の入力論理値が“Ｌ”レベ
ルである場合には、メモリセル・アレイ１０１のグルー
プ７００が活性化され、アドレス信号２０１の入力論理
値が“Ｈ”レベルの場合には、グループ７０２が活性化
される。また、前記第２のバンクが活性化されている際
に、アドレス信号２０１の入力論理値が“Ｌ”レベルの
場合には、メモリセル・アレイ１０１のグループ７０１
が活性化され、アドレス信号２０１の入力論理値が
“Ｈ”レベルの場合には、グループ７０３が活性化され
る。読み出し書き込み動作時およびプリチャージ動作時
においては、アドレス信号２０１に対しては無効入力値
が与えられる。
【００２７】図１４には、２バンク構成時における動作
を示すタイミング図が示されている。図１４のタイミン
グＴ1 においては、アクティブ・コマンドが入力され
て、同時にアドレス信号Ａi ２４４、アドレス信号２０
１の入力論理値“Ｌ”レベルおよびバンク選択信号２０
０の入力論理値“Ｌ”レベルが取込まれて、グループ７
００および７０２により構成される第１のバンクの内、
メモリセル・アレイ１０１におけるグループ７００が活
性化される。図９に示される内部バンク選択信号２０８
および内部アドレス信号２０９（４バンク構成時におけ
る内部バンク選択信号２０９）の入力論理値は、外部か
らのバンク選択信号２００の“Ｌ”レベルおよびアドレ
ス信号２０１の“Ｌ”レベルの入力に対応して、共に
“Ｌ”レベルとなる。
を示すタイミング図が示されている。図１４のタイミン
グＴ1 においては、アクティブ・コマンドが入力され
て、同時にアドレス信号Ａi ２４４、アドレス信号２０
１の入力論理値“Ｌ”レベルおよびバンク選択信号２０
０の入力論理値“Ｌ”レベルが取込まれて、グループ７
００および７０２により構成される第１のバンクの内、
メモリセル・アレイ１０１におけるグループ７００が活
性化される。図９に示される内部バンク選択信号２０８
および内部アドレス信号２０９（４バンク構成時におけ
る内部バンク選択信号２０９）の入力論理値は、外部か
らのバンク選択信号２００の“Ｌ”レベルおよびアドレ
ス信号２０１の“Ｌ”レベルの入力に対応して、共に
“Ｌ”レベルとなる。
【００２８】図１０（ａ）、（ｂ）、（ｃ）および
（ｄ）に内部構成が示されるバンク活性化信号発生回路
９００において、２、４バンクの切替信号２４８は
“Ｌ”レベルで入力されており、内部プリチャージ・コ
マンド信号２０６は“Ｌ”レベルとなっている。また、
各バンク活性化信号２２０、２２１、２２２および２２
３は、全て“Ｌ”レベルの状態にあるものとする。この
状態において、内部アクティブ・コマンド信号２０５が
“Ｈ”レベルになると、内部バンク選択信号２０８が
“Ｌ”レベルで、内部アドレス信号２０９が“Ｌ”レベ
ルであることにより、図１０（ａ）に示されるグールプ
７００に対応する第１のバンク活性化信号発生回路にお
いては、ＡＮＤゲート１０００の出力は“Ｈ”レベルと
なり、ＮＯＲゲート１００２の出力は“Ｌ”レベル、イ
ンバータ１００３の出力が“Ｈ”レベルとなって、バン
ク活性化信号２２０は“Ｈ”レベルで出力される。ま
た、内部プリチャージ・コマンド信号２０６が“Ｌ”レ
ベルとなっているため、ＡＮＤゲート１００１の出力は
“Ｌ”レベルとなっている。ＮＯＲゲート１００２の出
力が“Ｌ”レベルとなることにより、ＮＯＲゲート１０
０４の出力は“Ｈ”レベルとなる。これにより、ＮＯＲ
ゲート１００２の出力は、ＡＮＤゲート１０００の出力
レベルの如何にかかわらず“Ｌ”レベルに固定されて保
持される。従って、バンク活性化信号２２０のレベル
は、“Ｈ”レベルの状態に保持されている。
（ｄ）に内部構成が示されるバンク活性化信号発生回路
９００において、２、４バンクの切替信号２４８は
“Ｌ”レベルで入力されており、内部プリチャージ・コ
マンド信号２０６は“Ｌ”レベルとなっている。また、
各バンク活性化信号２２０、２２１、２２２および２２
３は、全て“Ｌ”レベルの状態にあるものとする。この
状態において、内部アクティブ・コマンド信号２０５が
“Ｈ”レベルになると、内部バンク選択信号２０８が
“Ｌ”レベルで、内部アドレス信号２０９が“Ｌ”レベ
ルであることにより、図１０（ａ）に示されるグールプ
７００に対応する第１のバンク活性化信号発生回路にお
いては、ＡＮＤゲート１０００の出力は“Ｈ”レベルと
なり、ＮＯＲゲート１００２の出力は“Ｌ”レベル、イ
ンバータ１００３の出力が“Ｈ”レベルとなって、バン
ク活性化信号２２０は“Ｈ”レベルで出力される。ま
た、内部プリチャージ・コマンド信号２０６が“Ｌ”レ
ベルとなっているため、ＡＮＤゲート１００１の出力は
“Ｌ”レベルとなっている。ＮＯＲゲート１００２の出
力が“Ｌ”レベルとなることにより、ＮＯＲゲート１０
０４の出力は“Ｈ”レベルとなる。これにより、ＮＯＲ
ゲート１００２の出力は、ＡＮＤゲート１０００の出力
レベルの如何にかかわらず“Ｌ”レベルに固定されて保
持される。従って、バンク活性化信号２２０のレベル
は、“Ｈ”レベルの状態に保持されている。
【００２９】タイミングＴ2 のクロック信号の立ち上が
り時においては、内部アクティブ・コマンド信号２０５
は“Ｌ”レベルとなる。従って、図１０（ａ）のグール
プ７００に対応する第１のバンク活性化信号発生回路に
おいては、ＡＮＤゲート１０００の出力は、この時点に
おいて“Ｌ”レベルとなる。
り時においては、内部アクティブ・コマンド信号２０５
は“Ｌ”レベルとなる。従って、図１０（ａ）のグール
プ７００に対応する第１のバンク活性化信号発生回路に
おいては、ＡＮＤゲート１０００の出力は、この時点に
おいて“Ｌ”レベルとなる。
【００３０】図１４のタイミングＴ1 においては、同時
にアドレス信号Ａi ２４４としてロウ・アドレス値“Ｒ
ＯＷ１”が入力されているので、対応する内部ロウ・ア
ドレス信号Ｘi ２４５により、当該ロウ・アドレス値
“ＲＯＷ１”が伝達される。前記“Ｈ”レベルのバンク
活性化信号２２０は、第１のバンクに含まれるグループ
７００に入力され、前記ロウ・アドレス値“ＲＯＷ１”
により指定されるワード線が選択され、対応するメモリ
セルのデータがセンスアンプ回路により増幅される。な
お、図１４のタイミングＴ6 においてはリード・コマン
ドが入力されて、バンク選択信号２００の入力論理を
“Ｌ”レベルとして、第１のバンクに対する読み出し動
作が行われる。バンク選択信号２００の入力論理値に従
って、内部バンク選択信号２０８は“Ｌ”レベルとなっ
ている。
にアドレス信号Ａi ２４４としてロウ・アドレス値“Ｒ
ＯＷ１”が入力されているので、対応する内部ロウ・ア
ドレス信号Ｘi ２４５により、当該ロウ・アドレス値
“ＲＯＷ１”が伝達される。前記“Ｈ”レベルのバンク
活性化信号２２０は、第１のバンクに含まれるグループ
７００に入力され、前記ロウ・アドレス値“ＲＯＷ１”
により指定されるワード線が選択され、対応するメモリ
セルのデータがセンスアンプ回路により増幅される。な
お、図１４のタイミングＴ6 においてはリード・コマン
ドが入力されて、バンク選択信号２００の入力論理を
“Ｌ”レベルとして、第１のバンクに対する読み出し動
作が行われる。バンク選択信号２００の入力論理値に従
って、内部バンク選択信号２０８は“Ｌ”レベルとなっ
ている。
【００３１】図１１（ａ）、（ｂ）、（ｃ）および
（ｄ）に内部構成が示される読み出し書き込みバンクて
選択信号発生回路９０１において、２、４バンク切替用
のバンク切替信号２４８は“Ｌ”レベルで入力されてお
り、内部プリチャージ・コマンド信号２０６は“Ｌ”レ
ベルとなっている。内部アドレス信号２０９の論理が入
力されるＮＡＮＤゲート１１０１、１１０５、１１１０
および１１１３の出力は、２、４バンクのバンク切替信
号２４８が“Ｌ”レベルにて入力されているために、全
て“Ｈ”レベルに固定化されている。従って、外部から
のアドレス信号２０１および対応する内部アドレス信号
２０９の論理値は、ここにおいては有効な値として取込
まれることはなく内部動作には一切関係しない。また、
内部バンク選択信号２０８が“Ｌ”レベルであることに
より、それぞれ図１１（ａ）および（ｃ）におけるイン
バータ１１０４およびインバータ１１０８の出力は共に
“Ｈ”レベルとなっており、図１１（ａ）においては、
バンク活性化信号２２０が“Ｈ”レベルであるために、
ＡＮＤゲート１１０２の出力は“Ｈ”レベルとなり、ま
た図１１（ｃ）においては、バンク活性化信号２２２が
“Ｌ”レベルであるために、ＡＮＤゲート１１０７の出
力は“Ｌ”レベルとなっている。その他のＡＮＤゲート
の出力は、内部バンク選択信号２０８が“Ｌ”レベルで
あることにより“Ｌ”レベルとなる。また、ＡＮＤゲー
ト１１０２、１１０７、１１１１および１１１５の出力
は、内部リードライト・コマンド信号２０７により、そ
れぞれＤタイプ・ラッチ回路１１０３、１１０９、１１
１２および１１１６に取込まれて、“Ｈ”レベルの読み
出し書き込みバンク選択信号２２４、“Ｌ”レベルの読
み出し書き込みバンク選択信号２２６、２２５および２
２７として出力される。その際、同時にアドレス信号と
しては、内部カラム・アドレス信号Ｙi ２４６のカラム
・アドレス値“ＣＯＬ１”が入力されており、読み出し
書き込みバンク選択信号２２４が第１のバンクのグルー
プ７００に入力され、前記カラム・アドレス値“ＣＯＬ
１”により指定されるカラム・アドレスのデータが読み
出される。
（ｄ）に内部構成が示される読み出し書き込みバンクて
選択信号発生回路９０１において、２、４バンク切替用
のバンク切替信号２４８は“Ｌ”レベルで入力されてお
り、内部プリチャージ・コマンド信号２０６は“Ｌ”レ
ベルとなっている。内部アドレス信号２０９の論理が入
力されるＮＡＮＤゲート１１０１、１１０５、１１１０
および１１１３の出力は、２、４バンクのバンク切替信
号２４８が“Ｌ”レベルにて入力されているために、全
て“Ｈ”レベルに固定化されている。従って、外部から
のアドレス信号２０１および対応する内部アドレス信号
２０９の論理値は、ここにおいては有効な値として取込
まれることはなく内部動作には一切関係しない。また、
内部バンク選択信号２０８が“Ｌ”レベルであることに
より、それぞれ図１１（ａ）および（ｃ）におけるイン
バータ１１０４およびインバータ１１０８の出力は共に
“Ｈ”レベルとなっており、図１１（ａ）においては、
バンク活性化信号２２０が“Ｈ”レベルであるために、
ＡＮＤゲート１１０２の出力は“Ｈ”レベルとなり、ま
た図１１（ｃ）においては、バンク活性化信号２２２が
“Ｌ”レベルであるために、ＡＮＤゲート１１０７の出
力は“Ｌ”レベルとなっている。その他のＡＮＤゲート
の出力は、内部バンク選択信号２０８が“Ｌ”レベルで
あることにより“Ｌ”レベルとなる。また、ＡＮＤゲー
ト１１０２、１１０７、１１１１および１１１５の出力
は、内部リードライト・コマンド信号２０７により、そ
れぞれＤタイプ・ラッチ回路１１０３、１１０９、１１
１２および１１１６に取込まれて、“Ｈ”レベルの読み
出し書き込みバンク選択信号２２４、“Ｌ”レベルの読
み出し書き込みバンク選択信号２２６、２２５および２
２７として出力される。その際、同時にアドレス信号と
しては、内部カラム・アドレス信号Ｙi ２４６のカラム
・アドレス値“ＣＯＬ１”が入力されており、読み出し
書き込みバンク選択信号２２４が第１のバンクのグルー
プ７００に入力され、前記カラム・アドレス値“ＣＯＬ
１”により指定されるカラム・アドレスのデータが読み
出される。
【００３２】図１４のタイミングＴ10においてはプリチ
ャージコマンドが入力され、バンク選択信号２００の入
力論理を“Ｌ”レベルとして、第１のバンクがプリチャ
ージされる。内部プリチャージ・コマンド信号２０６は
“Ｈ”レベルとなり、内部バンク選択信号２０８は、バ
ンク選択信号２００の論理値に対応して“Ｌ”レベルと
なる。
ャージコマンドが入力され、バンク選択信号２００の入
力論理を“Ｌ”レベルとして、第１のバンクがプリチャ
ージされる。内部プリチャージ・コマンド信号２０６は
“Ｈ”レベルとなり、内部バンク選択信号２０８は、バ
ンク選択信号２００の論理値に対応して“Ｌ”レベルと
なる。
【００３３】図１０（ａ）、（ｂ）、（ｃ）および
（ｄ）に内部構成が示されるバンク活性化信号発生回路
９００において、２、４バンク切替用のバンク切替信号
２４８は“Ｌ”レベルで入力されており、内部プリチャ
ージ・コマンド信号２０６は“Ｌ”レベルとなってい
る。内部アドレス信号２０９の論理が入力されるＮＡＮ
Ｄゲート１００６、１０１２、１０２８および１０３０
の出力は、バンク切替信号２４８が“Ｌ”レベルにて入
力されているために、全て“Ｈ”レベルに固定化されて
いる。従って、外部からのアドレス信号２０１および対
応する内部アドレス信号２０９の論理値は、ここにおい
ても有効な値として取込まれることはなく内部動作には
一切関係しない。また、内部バンク選択信号２０８が
“Ｌ”レベルであることにより、それぞれ図１０（ａ）
および（ｃ）におけるインバータ１００５およびインバ
ータ１０１８の出力は共に“Ｈ”レベルとなっている
が、図１０（ａ）におけるＡＮＤゲート１００１におい
ては、バンク活性化信号２２０が“Ｈ”レベルとなって
いることにより、内部プリチャージ・コマンド信号２０
６が“Ｈ”レベルになると、ＡＮＤゲート１００１の出
力は“Ｈ”レベルとなり、ＮＯＲゲート１００４の出力
は“Ｌ”レベルとなる。また、図１０（ｃ）におけるＡ
ＮＤゲートにおいては、バンク活性化信号２２２が
“Ｌ”レベルであるために、ＡＮＤゲート１１０７の出
力は“Ｌ”レベルとなっている。その他のＡＮＤゲート
の出力は、内部プリチャージ・コマンド信号２０６が
“Ｈ”レベルになっても、ＡＮＤゲート１０１４の出力
は“Ｌ”レベルのままである。また、図１０（ａ）にお
いては、内部アクティブ・コマンド信号２０５が“Ｌ”
レベルとなっているので、ＡＮＤゲート１０００の出力
は“Ｌ”レベルであり、ＮＯＲゲート１００２の出力は
“Ｈ”レベル、インバータ１００３の出力は“Ｌ”レベ
ルとなって、バンク活性化信号２２０は“Ｌ”レベルと
なる。また、ＮＯＲゲート１００２の出力が“Ｈ”レベ
ルになることにより、ＮＯＲゲート１００４の出力は
“Ｌ”レベルに固定化され、ＡＮＤゲート１００１の出
力レベルの如何にかかわらず、バンク活性化信号２２０
のレベルは“Ｌ”レベルのままに保持される。
（ｄ）に内部構成が示されるバンク活性化信号発生回路
９００において、２、４バンク切替用のバンク切替信号
２４８は“Ｌ”レベルで入力されており、内部プリチャ
ージ・コマンド信号２０６は“Ｌ”レベルとなってい
る。内部アドレス信号２０９の論理が入力されるＮＡＮ
Ｄゲート１００６、１０１２、１０２８および１０３０
の出力は、バンク切替信号２４８が“Ｌ”レベルにて入
力されているために、全て“Ｈ”レベルに固定化されて
いる。従って、外部からのアドレス信号２０１および対
応する内部アドレス信号２０９の論理値は、ここにおい
ても有効な値として取込まれることはなく内部動作には
一切関係しない。また、内部バンク選択信号２０８が
“Ｌ”レベルであることにより、それぞれ図１０（ａ）
および（ｃ）におけるインバータ１００５およびインバ
ータ１０１８の出力は共に“Ｈ”レベルとなっている
が、図１０（ａ）におけるＡＮＤゲート１００１におい
ては、バンク活性化信号２２０が“Ｈ”レベルとなって
いることにより、内部プリチャージ・コマンド信号２０
６が“Ｈ”レベルになると、ＡＮＤゲート１００１の出
力は“Ｈ”レベルとなり、ＮＯＲゲート１００４の出力
は“Ｌ”レベルとなる。また、図１０（ｃ）におけるＡ
ＮＤゲートにおいては、バンク活性化信号２２２が
“Ｌ”レベルであるために、ＡＮＤゲート１１０７の出
力は“Ｌ”レベルとなっている。その他のＡＮＤゲート
の出力は、内部プリチャージ・コマンド信号２０６が
“Ｈ”レベルになっても、ＡＮＤゲート１０１４の出力
は“Ｌ”レベルのままである。また、図１０（ａ）にお
いては、内部アクティブ・コマンド信号２０５が“Ｌ”
レベルとなっているので、ＡＮＤゲート１０００の出力
は“Ｌ”レベルであり、ＮＯＲゲート１００２の出力は
“Ｈ”レベル、インバータ１００３の出力は“Ｌ”レベ
ルとなって、バンク活性化信号２２０は“Ｌ”レベルと
なる。また、ＮＯＲゲート１００２の出力が“Ｈ”レベ
ルになることにより、ＮＯＲゲート１００４の出力は
“Ｌ”レベルに固定化され、ＡＮＤゲート１００１の出
力レベルの如何にかかわらず、バンク活性化信号２２０
のレベルは“Ｌ”レベルのままに保持される。
【００３４】図１４のタイミングＴ11のクロック信号の
立ち上がり時においては、内部プリチャージ・コマンド
信号２０６は“Ｌ”レベルになる。従って、ＡＮＤゲー
ト１００１の出力レベルは“Ｌ”レベルとなる。図８に
示される第１バンクのグーループ７００においては、バ
ンク活性化信号２２０が“Ｌ”レベルになることによ
り、ワード線ドライバ８０６が非活性化され、これによ
りワード線８０７は“Ｌ”レベルとなる。センスアンプ
回路８１１も非活性化されて、ディジット線８０９およ
び８１０はプリチャージされる。
立ち上がり時においては、内部プリチャージ・コマンド
信号２０６は“Ｌ”レベルになる。従って、ＡＮＤゲー
ト１００１の出力レベルは“Ｌ”レベルとなる。図８に
示される第１バンクのグーループ７００においては、バ
ンク活性化信号２２０が“Ｌ”レベルになることによ
り、ワード線ドライバ８０６が非活性化され、これによ
りワード線８０７は“Ｌ”レベルとなる。センスアンプ
回路８１１も非活性化されて、ディジット線８０９およ
び８１０はプリチャージされる。
【００３５】以上、２バンク構成としての動作について
説明したが、２バンク構成として動作させる場合には、
メモリ・バンクの活性化、読み出し書き込み動作および
プリチャージ動作等は、バンク選択信号２００の入力論
理値のみにより選択されるバンクに対してのみ行われ
る。
説明したが、２バンク構成として動作させる場合には、
メモリ・バンクの活性化、読み出し書き込み動作および
プリチャージ動作等は、バンク選択信号２００の入力論
理値のみにより選択されるバンクに対してのみ行われ
る。
【００３６】
【発明が解決しようとする課題】上記の、従来の同期型
ＤＲＡＭにより形成される半導体記憶装置においては、
４バンク構成として動作する場合には、読み出し書き込
み動作およびプリチャージ動作は、２ビットのバンク選
択信号（２００、２０１）の入力論理値により選択され
る４バンクの内の１つのバンクに対して行われている。
また、２バンク構成として動作する場合には、バンク選
択信号２００の入力論理値のみにより選択される２つの
バンクの内の１つのバンクの中で、活性化されているメ
モリセル・アレイのグループに対して行われている。こ
の場合に、２バンク構成として行われる読み出し書き込
み動作およびプリチャージ動作時においては、２、４バ
ンクに対応するバンク切替信号を“Ｌ”レベルに設定す
ることにより、４バンク構成時にバンク選択信号（２０
１）として扱われていた信号の入力を無効化することが
必要となる。このバンク切替信号は、製品生産時の製造
工程において“Ｈ”レベルまたは“Ｌ”レベルの何れか
のレべルに固定されており、シンクロナスＤＲＡＭとし
て形成される半導体記憶装置の製品区分としては、２バ
ンク構成の半導体記憶装置と４バンク構成の半導体記憶
装置の２つの製品に分けられて出荷されている。
ＤＲＡＭにより形成される半導体記憶装置においては、
４バンク構成として動作する場合には、読み出し書き込
み動作およびプリチャージ動作は、２ビットのバンク選
択信号（２００、２０１）の入力論理値により選択され
る４バンクの内の１つのバンクに対して行われている。
また、２バンク構成として動作する場合には、バンク選
択信号２００の入力論理値のみにより選択される２つの
バンクの内の１つのバンクの中で、活性化されているメ
モリセル・アレイのグループに対して行われている。こ
の場合に、２バンク構成として行われる読み出し書き込
み動作およびプリチャージ動作時においては、２、４バ
ンクに対応するバンク切替信号を“Ｌ”レベルに設定す
ることにより、４バンク構成時にバンク選択信号（２０
１）として扱われていた信号の入力を無効化することが
必要となる。このバンク切替信号は、製品生産時の製造
工程において“Ｈ”レベルまたは“Ｌ”レベルの何れか
のレべルに固定されており、シンクロナスＤＲＡＭとし
て形成される半導体記憶装置の製品区分としては、２バ
ンク構成の半導体記憶装置と４バンク構成の半導体記憶
装置の２つの製品に分けられて出荷されている。
【００３７】従って、従来のシンクロナスＤＲＡＭとし
て形成される半導体記憶装置においては、実使用面にお
いて、２バンク構成／４バンク構成の相互間における転
用が不可能であるという欠点かある。
て形成される半導体記憶装置においては、実使用面にお
いて、２バンク構成／４バンク構成の相互間における転
用が不可能であるという欠点かある。
【００３８】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１、第２、第３および第４のメモリ・バンクを含
む４グループのメモリ・バンクに分割して形成されるメ
モリセル・アレイを有する同期型の読み出し書き込み可
能な半導体記憶装置において、所定のＲＡＳＢ、ＣＡＳ
Ｂ、ＷＥＢおよびＣＳＢを含む外部からのアクティブ・
コマンド信号、および前記メモリ・バンクを選択する外
部からの第１および第２のバンク選択信号の入力を受け
て、選択の対象とする前記メモリ・バンクの活性化状態
を参照し所定の論理プロセスを介して前記第１および第
２のバンク選択信号の有効又は無効の選択処理を行い、
前記第１、第２、第３および第４の各メモリ・バンクを
選択・稼働させるための第１、第２、第３および第４の
読み出し書き込みバンク選択信号および第１、第２、第
３および第４のバンク活性化信号を生成して、前記メモ
リセル・アレイに対して出力するとともに、所定の内部
アクティブ・コマンド信号および内部リードライト・コ
マンド信号を生成して出力するバンク制御信号生成部
と、外部からのアドレス信号、ならびに前記バンク制御
信号生成部より出力される内部アクティブ・コマンド信
号および内部リードライト・コマンド信号の入力を受け
て、前記メモリ・バンクに対応する内部ロウ・アドレス
信号および内部カラム・アドレス信号を生成して、前記
メモリセル・アレイに対して出力するアドレス信号生成
部と、を少なくともデータの読み出し書き込み時に対応
して、前記メモリセル・アレイを形成するメモリ・バン
クを選択し稼働させるための手段として備えて構成さ
れ、前記バンク制御信号生成部が、前記外部からのアク
ティブ・コマンド信号を所定の内部クロック信号を介し
所定のバッファ回路を経由して取込み生成した内部コマ
ンド信号を入力してデコードし、所定の内部プリチャー
ジ・コマンド信号、前記内部アクティブ・コマンド信号
および前記内部リードライト・コマンド信号を生成して
出力するコマンド・デコード回路と、 外部からの前記第
１および第２のバンク選択信号を、前記内部クロック信
号を介して取込み生成した内部バンク選択信号、および
前記内部アクティブ・コマン ド信号および内部プリチャ
ージ・コマンド信号を入力して、前記第１、第２、第３
および第４の各メモリ・バンクに対応する第１、第２、
第３および第４のバンク活性化信号をそれぞれ生成して
出力する第１、第２、第３および第４のバンク活性化信
号発生回路を備えるバンク活性化信号発生回路と、 前記
第１および第２のバンク選択信号、前記内部リードライ
ト・コマンド信号および前記第１、第２、第３および第
４のバンク活性化信号の入力を受けて、前記第１、第
２、第３および第４の各メモリ・バンクに対応する第
１、第２、第３および第４の読み出し書き込みバンク選
択信号をそれぞれ生成して出力する第１、第２、第３お
よび第４の読み出し書き込みバンク選択信号発生回路を
備える読み出し書き込みバンク選択信号発生回路と、を
少なくも備え、 前記第１のバンク活性化信号発生回路
が、前記第１のバンク活性化信号および前記第３のバン
ク活性化信号の論理積を生成して出力する第１のＡＮＤ
ゲートと、 前記第１のＡＮＤゲートの論理積出力と前記
第２のバンク選択信号の論理積を生成して出力する第１
のＮＡＮＤゲートと、 前記第１のバンク選択信号を反転
出力する第１のインバータと、 前記第２のバンク選択信
号を反転出力する第２のインバータと、 前記内部アクテ
ィブ・コマンド信号、前記第１のインバータの反転出力
および第２のインバータの反転出力の論理積を生成して
出力する第２のＡＮＤゲートと、 前記内部プリチャージ
・コマンド信号、前記第１のインバータの反転出力、前
記第１のＮＡＮＤゲートの論理積出力および前記第１の
バンク活性化信号の論理積を生成して出力する第３のＡ
ＮＤゲートと、 一方の入力端には、それぞれ対応する前
記第２および第３のＡＮＤゲートの論理積出力を入力と
し、他方の入力端には、それぞれの論理和出力を入力と
するように形成され、それぞれの入力の論理和を生成し
て出力する第１および第２のＮＯＲゲートと、 前記第２
のＡＮＤゲートの論理積出力を入力とする前記第１のＮ
ＯＲゲートの論理和出力を入力して反転し、前記第１の
バンク活性化信号として出力する第３ のインバータと、
を備えて構成され、 前記第２のバンク活性化信号発生回
路が、前記第２のバンク活性化信号および前記第４のバ
ンク活性化信号の論理積を生成して出力する第４のＡＮ
Ｄゲートと、 前記第４のＡＮＤゲートの論理積出力およ
び前記第２のバンク選択信号の論理積を生成して出力す
る第２のＮＡＮＤゲートと、 前記第２のバンク選択信号
を反転出力する第４のインバータと、 前記内部アクティ
ブ・コマンド信号、前記第４のインバータの反転出力お
よび前記第１のバンク選択信号の論理積を生成して出力
する第５のＡＮＤゲートと、 前記内部プリチャージ・コ
マンド信号、前記第１のバンク選択信号、前記第２のＮ
ＡＮＤゲートの論理積出力および前記第２のバンク活性
化信号の論理積を生成して出力する第６のＡＮＤゲート
と、 一方の入力端には、それぞれ対応する前記第５およ
び第６のＡＮＤゲートの論理積出力を入力とし、他方の
入力端には、それぞれの論理和出力を入力とするように
形成され、それぞれの入力の論理和を生成して出力する
第３および第４のＮＯＲゲートと、 前記第５のＡＮＤゲ
ートの論理積出力を入力とする前記第３のＮＯＲゲート
の論理和出力を入力して反転し、前記第２のバンク活性
化信号として出力する第５のインバータと、 を備えて構
成され、 前記第３のバンク活性化信号発生回路が、前記
第１のバンク活性化信号およびあ前記第３のバンク活性
化信号の論理積を生成して出力する第７のＡＮＤゲート
と、 前記第２のバンク選択信号を反転出力する第６のイ
ンバータと、 前記第７のＡＮＤゲートの論理積出力と前
記第６のインバータの反転出力の論理積を生成して出力
する第３のＮＡＮＤゲートと、 前記第１のバンク選択信
号を反転出力する第７のインバータと、 前記内部アクテ
ィブ・コマンド信号、前記第２のコマンド選択信号およ
び前記 第７のインバータの反転出力の論理積を生成して
出力する第８のＡＮＤゲートと、 前記内部プリチャージ
・コマンド信号、前記第７のインバータの反転出力、前
記第３のＮＡＮＤゲートの論理積および前記第３のバン
ク活性化信号の論理積を生成して出力する第９のＡＮＤ
ゲートと、 一方の入力端には、それぞれ対応する前記第
８および第９のＡＮＤゲートの論理積出力を入力とし、
他方の入力端には、それぞれの論理和出力を入力とする
ように形成され、それぞれの入力の論理和を生成して出
力する第５および第６のＮＯＲゲートと、 前記第８のＡ
ＮＤゲートの論理積出力を入力とする前記第５のＮＯＲ
ゲートの論理和出力を入力して反転し、前記第３のバン
ク活性化信号として出力する第８のインバータと、 を備
えて構成され、 前記第４のバンク活性化信号発生回路
が、前記第２のバンク活性化信号および前記第４のバン
ク活性化信号の論理積を生成して出力する第１０のＡＮ
Ｄゲートと、 前記第２のバンク選択信号を反転出力する
第９のインバータと、 前記１０のＡＮＤゲートの論理積
出力および前記第９のインバータの反転出力の論理積を
生成して出力する第４のＮＡＮＤゲートと、 前記内部ア
クティブ・コマンド信号、前記第１のバンク選択信号お
よび第２のバンク選択信号の論理積を生成して出力する
第１１のＡＮＤゲートと、 前記内部プリチャージ・コマ
ンド信号、前記第１のバンク選択信号、前記第４のＮＡ
ＮＤゲートの論理積出力および前記第４のバンク活性化
信号の論理積を生成して出力する第１２のＡＮＤゲート
と、 一方の入力端には、それぞれ対応する前記第１１お
よび第１２のＡＮＤゲートの論理積出力を入力とし、他
方の入力端には、それぞれの論理和出力を入力とするよ
うに形成され、それぞれの入力の論理和を生成して出力
する第７および第８のＮＯＲゲートと、 前記第１１のＡ
ＮＤゲートの論理積出力を入力とする前記第７のＮＯＲ
ゲート の論理和出力を入力して反転し、前記第４のバン
ク活性化信号として出力する第９のインバータと、 を備
えて構成されるとともに、 前記第１の読み出し書き込み
バンク選択信号発生回路が、前記第１のバンク活性化信
号および前記第３のバンク活性化信号の論理積を生成し
て出力する第１３のＡＮＤゲートと、 前記第２のバンク
選択信号および前記第１３のＡＮＤゲートの論理積出力
の論積を生成して出力する第５のＮＡＮＤゲートと、 前
記第１のバンク選択信号を反転出力する第１０のインバ
ータと、 前記第５のＮＡＮＤゲートの論理積出力、前記
第１０のインバータの反転出力および前記第１のバンク
活性化信号の論理積を生成して出力する第１４のＡＮＤ
ゲートと、 前記第１４のＡＮＤゲートの論理積出力を前
記リードライト・コマンド信号を介してラッチし、前記
第１の読み出し書き込みバンク選択信号として出力する
第１のＤタイプ・ラッチ回路と、 を備えて構成され、 前
記第２の読み出し書き込みバンク選択信号発生回路が、
前記第２のバンク活性化信号および前記第４のバンク活
性化信号の論理積を生成して出力する第１５のＡＮＤゲ
ートと、 前記第２のバンク選択信号および前記第１５の
ＡＮＤゲートの論理積出力の論積を生成して出力する第
６のＮＡＮＤゲートと、 前記第１のバンク選択信号、前
記第６のＮＡＮＤゲートの論理積出力および前記第２の
バンク活性化信号の論理積を生成して出力する第１６の
ＡＮＤゲートと、前記第１６のＡＮＤゲートの論理積出
力を前記リードライト・コマンド信号を介してラッチ
し、前記第２の読み出し書き込みバンク選択信号として
出力する第２のＤタイプ・ラッチ回路と、 を備えて構成
され、 前記第３の読み出し書き込みバンク選択信号発生
回路が、前記第１のバンク活 性化信号および前記第３の
バンク活性化信号の論理積を生成して出力する第１７の
ＡＮＤゲートと、 前記第２のバンク選択信号を反転出力
する第１１のインバータと、 前記第１７のＡＮＤゲート
の論理積出力および前記第１１のインバータの反転出力
の論理積を生成して出力する第７のＮＡＮＤゲートと、
前記第７のＮＡＮＤゲートの論理積出力、前記第１２の
インバータの反転出力および前記第３のバンク活性化信
号の論理積を生成して出力する第１８のＡＮＤゲート
と、 前記第１８のＡＮＤゲートの論理積出力を前記リー
ドライト・コマンド信号を介してラッチし、前記第３の
読み出し書き込みバンク選択信号として出力する第３の
Ｄタイプ・ラッチ回路と、 を備えて構成され、 前記第４
の読み出し書き込みバンク選択信号発生回路が、前記第
２のバンク活性化信号および前記第４のバンク活性化信
号の論理積を生成して出力する第１９のＡＮＤゲート
と、 前記第２のバンク選択信号を反転出力する第１３の
インバータと、 前記第１９のＡＮＤゲートの論理積出力
および前記第１３のインバータの反転出力の論理積を生
成して出力する第８のＮＡＮＤゲートと、 前記第８のＮ
ＡＮＤゲートの論理積出力、第１のバンク選択信号およ
び前記第４のバンク活性化信号の論理積を生成して出力
する第２０のＡＮＤゲートと、 前記第２０のＡＮＤゲー
トの論理積出力を前記リードライト・コマンド信号を介
してラッチし、前記第４の読み出し書き込みバンク選択
信号として出力する第４のＤタイプ・ラッチ回路と、 を
備えて構成されている。
は、第１、第２、第３および第４のメモリ・バンクを含
む４グループのメモリ・バンクに分割して形成されるメ
モリセル・アレイを有する同期型の読み出し書き込み可
能な半導体記憶装置において、所定のＲＡＳＢ、ＣＡＳ
Ｂ、ＷＥＢおよびＣＳＢを含む外部からのアクティブ・
コマンド信号、および前記メモリ・バンクを選択する外
部からの第１および第２のバンク選択信号の入力を受け
て、選択の対象とする前記メモリ・バンクの活性化状態
を参照し所定の論理プロセスを介して前記第１および第
２のバンク選択信号の有効又は無効の選択処理を行い、
前記第１、第２、第３および第４の各メモリ・バンクを
選択・稼働させるための第１、第２、第３および第４の
読み出し書き込みバンク選択信号および第１、第２、第
３および第４のバンク活性化信号を生成して、前記メモ
リセル・アレイに対して出力するとともに、所定の内部
アクティブ・コマンド信号および内部リードライト・コ
マンド信号を生成して出力するバンク制御信号生成部
と、外部からのアドレス信号、ならびに前記バンク制御
信号生成部より出力される内部アクティブ・コマンド信
号および内部リードライト・コマンド信号の入力を受け
て、前記メモリ・バンクに対応する内部ロウ・アドレス
信号および内部カラム・アドレス信号を生成して、前記
メモリセル・アレイに対して出力するアドレス信号生成
部と、を少なくともデータの読み出し書き込み時に対応
して、前記メモリセル・アレイを形成するメモリ・バン
クを選択し稼働させるための手段として備えて構成さ
れ、前記バンク制御信号生成部が、前記外部からのアク
ティブ・コマンド信号を所定の内部クロック信号を介し
所定のバッファ回路を経由して取込み生成した内部コマ
ンド信号を入力してデコードし、所定の内部プリチャー
ジ・コマンド信号、前記内部アクティブ・コマンド信号
および前記内部リードライト・コマンド信号を生成して
出力するコマンド・デコード回路と、 外部からの前記第
１および第２のバンク選択信号を、前記内部クロック信
号を介して取込み生成した内部バンク選択信号、および
前記内部アクティブ・コマン ド信号および内部プリチャ
ージ・コマンド信号を入力して、前記第１、第２、第３
および第４の各メモリ・バンクに対応する第１、第２、
第３および第４のバンク活性化信号をそれぞれ生成して
出力する第１、第２、第３および第４のバンク活性化信
号発生回路を備えるバンク活性化信号発生回路と、 前記
第１および第２のバンク選択信号、前記内部リードライ
ト・コマンド信号および前記第１、第２、第３および第
４のバンク活性化信号の入力を受けて、前記第１、第
２、第３および第４の各メモリ・バンクに対応する第
１、第２、第３および第４の読み出し書き込みバンク選
択信号をそれぞれ生成して出力する第１、第２、第３お
よび第４の読み出し書き込みバンク選択信号発生回路を
備える読み出し書き込みバンク選択信号発生回路と、を
少なくも備え、 前記第１のバンク活性化信号発生回路
が、前記第１のバンク活性化信号および前記第３のバン
ク活性化信号の論理積を生成して出力する第１のＡＮＤ
ゲートと、 前記第１のＡＮＤゲートの論理積出力と前記
第２のバンク選択信号の論理積を生成して出力する第１
のＮＡＮＤゲートと、 前記第１のバンク選択信号を反転
出力する第１のインバータと、 前記第２のバンク選択信
号を反転出力する第２のインバータと、 前記内部アクテ
ィブ・コマンド信号、前記第１のインバータの反転出力
および第２のインバータの反転出力の論理積を生成して
出力する第２のＡＮＤゲートと、 前記内部プリチャージ
・コマンド信号、前記第１のインバータの反転出力、前
記第１のＮＡＮＤゲートの論理積出力および前記第１の
バンク活性化信号の論理積を生成して出力する第３のＡ
ＮＤゲートと、 一方の入力端には、それぞれ対応する前
記第２および第３のＡＮＤゲートの論理積出力を入力と
し、他方の入力端には、それぞれの論理和出力を入力と
するように形成され、それぞれの入力の論理和を生成し
て出力する第１および第２のＮＯＲゲートと、 前記第２
のＡＮＤゲートの論理積出力を入力とする前記第１のＮ
ＯＲゲートの論理和出力を入力して反転し、前記第１の
バンク活性化信号として出力する第３ のインバータと、
を備えて構成され、 前記第２のバンク活性化信号発生回
路が、前記第２のバンク活性化信号および前記第４のバ
ンク活性化信号の論理積を生成して出力する第４のＡＮ
Ｄゲートと、 前記第４のＡＮＤゲートの論理積出力およ
び前記第２のバンク選択信号の論理積を生成して出力す
る第２のＮＡＮＤゲートと、 前記第２のバンク選択信号
を反転出力する第４のインバータと、 前記内部アクティ
ブ・コマンド信号、前記第４のインバータの反転出力お
よび前記第１のバンク選択信号の論理積を生成して出力
する第５のＡＮＤゲートと、 前記内部プリチャージ・コ
マンド信号、前記第１のバンク選択信号、前記第２のＮ
ＡＮＤゲートの論理積出力および前記第２のバンク活性
化信号の論理積を生成して出力する第６のＡＮＤゲート
と、 一方の入力端には、それぞれ対応する前記第５およ
び第６のＡＮＤゲートの論理積出力を入力とし、他方の
入力端には、それぞれの論理和出力を入力とするように
形成され、それぞれの入力の論理和を生成して出力する
第３および第４のＮＯＲゲートと、 前記第５のＡＮＤゲ
ートの論理積出力を入力とする前記第３のＮＯＲゲート
の論理和出力を入力して反転し、前記第２のバンク活性
化信号として出力する第５のインバータと、 を備えて構
成され、 前記第３のバンク活性化信号発生回路が、前記
第１のバンク活性化信号およびあ前記第３のバンク活性
化信号の論理積を生成して出力する第７のＡＮＤゲート
と、 前記第２のバンク選択信号を反転出力する第６のイ
ンバータと、 前記第７のＡＮＤゲートの論理積出力と前
記第６のインバータの反転出力の論理積を生成して出力
する第３のＮＡＮＤゲートと、 前記第１のバンク選択信
号を反転出力する第７のインバータと、 前記内部アクテ
ィブ・コマンド信号、前記第２のコマンド選択信号およ
び前記 第７のインバータの反転出力の論理積を生成して
出力する第８のＡＮＤゲートと、 前記内部プリチャージ
・コマンド信号、前記第７のインバータの反転出力、前
記第３のＮＡＮＤゲートの論理積および前記第３のバン
ク活性化信号の論理積を生成して出力する第９のＡＮＤ
ゲートと、 一方の入力端には、それぞれ対応する前記第
８および第９のＡＮＤゲートの論理積出力を入力とし、
他方の入力端には、それぞれの論理和出力を入力とする
ように形成され、それぞれの入力の論理和を生成して出
力する第５および第６のＮＯＲゲートと、 前記第８のＡ
ＮＤゲートの論理積出力を入力とする前記第５のＮＯＲ
ゲートの論理和出力を入力して反転し、前記第３のバン
ク活性化信号として出力する第８のインバータと、 を備
えて構成され、 前記第４のバンク活性化信号発生回路
が、前記第２のバンク活性化信号および前記第４のバン
ク活性化信号の論理積を生成して出力する第１０のＡＮ
Ｄゲートと、 前記第２のバンク選択信号を反転出力する
第９のインバータと、 前記１０のＡＮＤゲートの論理積
出力および前記第９のインバータの反転出力の論理積を
生成して出力する第４のＮＡＮＤゲートと、 前記内部ア
クティブ・コマンド信号、前記第１のバンク選択信号お
よび第２のバンク選択信号の論理積を生成して出力する
第１１のＡＮＤゲートと、 前記内部プリチャージ・コマ
ンド信号、前記第１のバンク選択信号、前記第４のＮＡ
ＮＤゲートの論理積出力および前記第４のバンク活性化
信号の論理積を生成して出力する第１２のＡＮＤゲート
と、 一方の入力端には、それぞれ対応する前記第１１お
よび第１２のＡＮＤゲートの論理積出力を入力とし、他
方の入力端には、それぞれの論理和出力を入力とするよ
うに形成され、それぞれの入力の論理和を生成して出力
する第７および第８のＮＯＲゲートと、 前記第１１のＡ
ＮＤゲートの論理積出力を入力とする前記第７のＮＯＲ
ゲート の論理和出力を入力して反転し、前記第４のバン
ク活性化信号として出力する第９のインバータと、 を備
えて構成されるとともに、 前記第１の読み出し書き込み
バンク選択信号発生回路が、前記第１のバンク活性化信
号および前記第３のバンク活性化信号の論理積を生成し
て出力する第１３のＡＮＤゲートと、 前記第２のバンク
選択信号および前記第１３のＡＮＤゲートの論理積出力
の論積を生成して出力する第５のＮＡＮＤゲートと、 前
記第１のバンク選択信号を反転出力する第１０のインバ
ータと、 前記第５のＮＡＮＤゲートの論理積出力、前記
第１０のインバータの反転出力および前記第１のバンク
活性化信号の論理積を生成して出力する第１４のＡＮＤ
ゲートと、 前記第１４のＡＮＤゲートの論理積出力を前
記リードライト・コマンド信号を介してラッチし、前記
第１の読み出し書き込みバンク選択信号として出力する
第１のＤタイプ・ラッチ回路と、 を備えて構成され、 前
記第２の読み出し書き込みバンク選択信号発生回路が、
前記第２のバンク活性化信号および前記第４のバンク活
性化信号の論理積を生成して出力する第１５のＡＮＤゲ
ートと、 前記第２のバンク選択信号および前記第１５の
ＡＮＤゲートの論理積出力の論積を生成して出力する第
６のＮＡＮＤゲートと、 前記第１のバンク選択信号、前
記第６のＮＡＮＤゲートの論理積出力および前記第２の
バンク活性化信号の論理積を生成して出力する第１６の
ＡＮＤゲートと、前記第１６のＡＮＤゲートの論理積出
力を前記リードライト・コマンド信号を介してラッチ
し、前記第２の読み出し書き込みバンク選択信号として
出力する第２のＤタイプ・ラッチ回路と、 を備えて構成
され、 前記第３の読み出し書き込みバンク選択信号発生
回路が、前記第１のバンク活 性化信号および前記第３の
バンク活性化信号の論理積を生成して出力する第１７の
ＡＮＤゲートと、 前記第２のバンク選択信号を反転出力
する第１１のインバータと、 前記第１７のＡＮＤゲート
の論理積出力および前記第１１のインバータの反転出力
の論理積を生成して出力する第７のＮＡＮＤゲートと、
前記第７のＮＡＮＤゲートの論理積出力、前記第１２の
インバータの反転出力および前記第３のバンク活性化信
号の論理積を生成して出力する第１８のＡＮＤゲート
と、 前記第１８のＡＮＤゲートの論理積出力を前記リー
ドライト・コマンド信号を介してラッチし、前記第３の
読み出し書き込みバンク選択信号として出力する第３の
Ｄタイプ・ラッチ回路と、 を備えて構成され、 前記第４
の読み出し書き込みバンク選択信号発生回路が、前記第
２のバンク活性化信号および前記第４のバンク活性化信
号の論理積を生成して出力する第１９のＡＮＤゲート
と、 前記第２のバンク選択信号を反転出力する第１３の
インバータと、 前記第１９のＡＮＤゲートの論理積出力
および前記第１３のインバータの反転出力の論理積を生
成して出力する第８のＮＡＮＤゲートと、 前記第８のＮ
ＡＮＤゲートの論理積出力、第１のバンク選択信号およ
び前記第４のバンク活性化信号の論理積を生成して出力
する第２０のＡＮＤゲートと、 前記第２０のＡＮＤゲー
トの論理積出力を前記リードライト・コマンド信号を介
してラッチし、前記第４の読み出し書き込みバンク選択
信号として出力する第４のＤタイプ・ラッチ回路と、 を
備えて構成されている。
【００３９】
【００４０】
【００４１】
【００４２】
【００４３】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。なお、本発明の動作説明においても、従
来例の場合と同様に、２バンクおよび４バンクのシンク
ロナスＤＲＡＭとして動作する１実施形態について、デ
ータ読み出し時の動作を例として説明を行うものとす
る。
して説明する。なお、本発明の動作説明においても、従
来例の場合と同様に、２バンクおよび４バンクのシンク
ロナスＤＲＡＭとして動作する１実施形態について、デ
ータ読み出し時の動作を例として説明を行うものとす
る。
【００４４】図１は本発明の１実施形態を示すブロック
図である。本実施形態は４バンク構成のシンクロナスＤ
ＲＡＭとして形成される半導体記憶装置であり、バンク
選択信号２００および２０１と、ＲＡＳＢコマンド信号
２４０、ＣＡＳＢコマンド信号２４１、ＷＥＢコマンド
信号２４２およびＣＳＢコマンド信号２４３を含むアク
ティブ・コマンド信号との入力を受けて、バンク活性化
信号２２０、２２１、２２２および２２３と、読み出し
書き込みバンク選択信号２２４、２２５、２２６および
２２７とを出力するバンク制御信号生成部１００と、ア
ドレス信号Ａi２４４を入力して、内部ロウ・アドレス
信号Ｘi ２４５および内部カラム・アドレス信号Ｙi ２
４６を出力するアドレス信号生成部１０２と、複数のバ
ンクに分割され、バンク制御信号生成部１００およびア
ドレス信号生成部１０２より出力される上記の各信号の
入力を介して、データの読み出し／書き込み動作に対応
してデータの出力／データの書き込みが行われるメモリ
セル・アレイ１０１と、データ入出力部１０３とを備え
て構成される。
図である。本実施形態は４バンク構成のシンクロナスＤ
ＲＡＭとして形成される半導体記憶装置であり、バンク
選択信号２００および２０１と、ＲＡＳＢコマンド信号
２４０、ＣＡＳＢコマンド信号２４１、ＷＥＢコマンド
信号２４２およびＣＳＢコマンド信号２４３を含むアク
ティブ・コマンド信号との入力を受けて、バンク活性化
信号２２０、２２１、２２２および２２３と、読み出し
書き込みバンク選択信号２２４、２２５、２２６および
２２７とを出力するバンク制御信号生成部１００と、ア
ドレス信号Ａi２４４を入力して、内部ロウ・アドレス
信号Ｘi ２４５および内部カラム・アドレス信号Ｙi ２
４６を出力するアドレス信号生成部１０２と、複数のバ
ンクに分割され、バンク制御信号生成部１００およびア
ドレス信号生成部１０２より出力される上記の各信号の
入力を介して、データの読み出し／書き込み動作に対応
してデータの出力／データの書き込みが行われるメモリ
セル・アレイ１０１と、データ入出力部１０３とを備え
て構成される。
【００４５】図６との対比により明らかなように、図６
の従来例においては、２、４バンクの切替機能に対応す
るバンク切替信号２４８が、バンク制御信号生成部６０
０に入力されているのに対して、本発明においては、こ
のバンク切替信号２４８がバンク制御信号１００に入力
されてはいない。即ち、本発明においては、従来例にお
いては必要とされていたバンク切替信号が不要であり、
この点に本発明の大きな特徴がある。
の従来例においては、２、４バンクの切替機能に対応す
るバンク切替信号２４８が、バンク制御信号生成部６０
０に入力されているのに対して、本発明においては、こ
のバンク切替信号２４８がバンク制御信号１００に入力
されてはいない。即ち、本発明においては、従来例にお
いては必要とされていたバンク切替信号が不要であり、
この点に本発明の大きな特徴がある。
【００４６】図２は、図１に示されるバンク制御信号生
成部１００の内部構成を示すブロック図であり、ＲＡＳ
Ｂコマンド信号２４０、ＣＡＳＢコマンド信号２４１、
ＷＥＢコマンド信号２４２およびＣＳＢコマンド信号２
４３の入力に対応するバッファ回路２１２、２１３、２
１４および２１５と、これらのバッファ回路の出力を入
力して、アクティブ・コマンド信号２０５、プリチャー
ジ信号２０６およびリードライト・コマンド信号２０７
を生成して出力するコマンド・デコード回路２０４と、
バンク選択信号２００および２０１の入力に対応するバ
ッファ回路２１０および２１１と、これらのバッファ回
路より出力される内部信号２０８、２０９、前記アクテ
ィブ・コマンド信号２０５およびプリチャージ信号２０
６を入力して、４つのバンクに対するバンク活性化信号
２２０、２２１、２２２および２２３を生成して出力す
るバンク活性化信号発生回路２０２と、これらのバンク
活性化信号２２０、２２１、２２２および２２３、前記
内部信号２０８、２０９、リードライト・コマンド信号
２０７および前記バンク切替信号２４８の入力を受け
て、４つのバンクに対する読み出し書き込みバンク選択
信号２２４、２２５、２２６および２２７を生成して出
力する読み出し書き込みバンク選択信号発生回路２０３
とを備えて構成される。また、図５に示されるのは、ア
ドレス信号生成部１０２の内部構成例を示す図であり、
内部クロック信号２３０によりアドレス信号Ａi ２４４
を取り込むバッファ回路２１６と、Ｄタイプ・ラッチ回
路５０１および５０２により構成される。
成部１００の内部構成を示すブロック図であり、ＲＡＳ
Ｂコマンド信号２４０、ＣＡＳＢコマンド信号２４１、
ＷＥＢコマンド信号２４２およびＣＳＢコマンド信号２
４３の入力に対応するバッファ回路２１２、２１３、２
１４および２１５と、これらのバッファ回路の出力を入
力して、アクティブ・コマンド信号２０５、プリチャー
ジ信号２０６およびリードライト・コマンド信号２０７
を生成して出力するコマンド・デコード回路２０４と、
バンク選択信号２００および２０１の入力に対応するバ
ッファ回路２１０および２１１と、これらのバッファ回
路より出力される内部信号２０８、２０９、前記アクテ
ィブ・コマンド信号２０５およびプリチャージ信号２０
６を入力して、４つのバンクに対するバンク活性化信号
２２０、２２１、２２２および２２３を生成して出力す
るバンク活性化信号発生回路２０２と、これらのバンク
活性化信号２２０、２２１、２２２および２２３、前記
内部信号２０８、２０９、リードライト・コマンド信号
２０７および前記バンク切替信号２４８の入力を受け
て、４つのバンクに対する読み出し書き込みバンク選択
信号２２４、２２５、２２６および２２７を生成して出
力する読み出し書き込みバンク選択信号発生回路２０３
とを備えて構成される。また、図５に示されるのは、ア
ドレス信号生成部１０２の内部構成例を示す図であり、
内部クロック信号２３０によりアドレス信号Ａi ２４４
を取り込むバッファ回路２１６と、Ｄタイプ・ラッチ回
路５０１および５０２により構成される。
【００４７】また、図３（ａ）、（ｂ）、（ｃ）および
（ｄ）は、４バンク動作時に対応できるように構成され
たバンク活性化信号発生回路２０２の本発明による１実
施形態を示す回路図であり、それぞれ、バンク７００、
７０１、７０２および７０３の対するバンク活性化信号
２２０、２２１、２２２および２２３を生成して出力で
きるように、４つの第１、第２、第３および第４のバン
ク活性化信号発生回路が設けられている。また、図４
（ａ）、（ｂ）、（ｃ）および（ｄ）は、同様に、４バ
ンク動作時に対応できるように構成された読み出し書き
込みバンク選択信号発生回路９０１の本発明による１実
施形態を示す回路図であり、それぞれ、バンク７００、
７０１、７０２および７０３に対する読み出し書き込み
バンク選択信号２２４、２２５、２２６および２２７を
生成して出力できるように、４つの第１、第２、第３お
よび第４の読み出し書き込みバンク選択信号発生回路が
設けられている。
（ｄ）は、４バンク動作時に対応できるように構成され
たバンク活性化信号発生回路２０２の本発明による１実
施形態を示す回路図であり、それぞれ、バンク７００、
７０１、７０２および７０３の対するバンク活性化信号
２２０、２２１、２２２および２２３を生成して出力で
きるように、４つの第１、第２、第３および第４のバン
ク活性化信号発生回路が設けられている。また、図４
（ａ）、（ｂ）、（ｃ）および（ｄ）は、同様に、４バ
ンク動作時に対応できるように構成された読み出し書き
込みバンク選択信号発生回路９０１の本発明による１実
施形態を示す回路図であり、それぞれ、バンク７００、
７０１、７０２および７０３に対する読み出し書き込み
バンク選択信号２２４、２２５、２２６および２２７を
生成して出力できるように、４つの第１、第２、第３お
よび第４の読み出し書き込みバンク選択信号発生回路が
設けられている。
【００４８】始めに、本実施形態の２バンク構成時にお
ける読み出し動作について説明する。２バンク構成時に
おいては、メモリセルおよび対応する制御回路を含む４
つのバンクの内、バンク７００、７０２が同一バンクと
して構成され、またバンク７０１、７０３が同一バンク
として構成される。これらのバンクの選択は、バンク選
択信号２００のみにより行われる。即ち、バンク選択信
号２００の入力論理値が“Ｌ”レベルの時には、バンク
７００、７０２により構成される第１のバンクが選択さ
れ、バンク選択信号２００の入力論理値が“Ｈ”レベル
の時には、バンク７０１、７０３により構成される第２
のバンクが選択される。この場合、４バンク時のバンク
選択信号２０１（以下においては、仮にアドレス信号と
云う）は、ロウ・アドレス信号Ｘi ２４５の最上位ビッ
トの入力として扱われて、メモリセル・アレイの１０１
の活性化時におけるバンク７００、７０２を含む第１バ
ンク、またはバンク７０１、７０３を含む第２バンクを
部分動作させるための選択アドレスとなる。前記第１の
バンクが活性化された時には、アドレス信号２０１に対
して入力論理値が“Ｌ”レベルの場合にはメモリセル・
アレイ１０１のバンク７００が活性化され、当該入力論
理値が“Ｈ”レベルの場合にはメモリセル・アレイ１０
１のバンク７０２が活性化される。また、前記第２のバ
ンクが活性化された時には、アドレス信号２０１に対し
て入力論理値が“Ｌ”レベルの場合にはメモリセル・ア
レイ１０１のバンク７０１が活性化され、当該入力論理
値が“Ｈ”レベルの場合にはメモリセル・アレイ１０１
のバンク７０３が活性化される。なお、書き込み読み出
し動作時、プリチャージ動作時においては、アドレス信
号２０１の入力には無効な入力値が与えられる。図１４
には２バンク構成時における動作を示すタイミング図で
ある。図１４のタイミングＴ1 においては、アクティブ
・コマンドが入力され、同時にアドレス信号Ａi ２４
４、入力論理値が“Ｌ”のアドレス信号２０１および入
力論理値が“Ｌ”のバンク選択信号２００の入力が取り
込まれて、バンク７００、７０２により構成される第１
のバンクの内の、バンク７００が活性化される。
ける読み出し動作について説明する。２バンク構成時に
おいては、メモリセルおよび対応する制御回路を含む４
つのバンクの内、バンク７００、７０２が同一バンクと
して構成され、またバンク７０１、７０３が同一バンク
として構成される。これらのバンクの選択は、バンク選
択信号２００のみにより行われる。即ち、バンク選択信
号２００の入力論理値が“Ｌ”レベルの時には、バンク
７００、７０２により構成される第１のバンクが選択さ
れ、バンク選択信号２００の入力論理値が“Ｈ”レベル
の時には、バンク７０１、７０３により構成される第２
のバンクが選択される。この場合、４バンク時のバンク
選択信号２０１（以下においては、仮にアドレス信号と
云う）は、ロウ・アドレス信号Ｘi ２４５の最上位ビッ
トの入力として扱われて、メモリセル・アレイの１０１
の活性化時におけるバンク７００、７０２を含む第１バ
ンク、またはバンク７０１、７０３を含む第２バンクを
部分動作させるための選択アドレスとなる。前記第１の
バンクが活性化された時には、アドレス信号２０１に対
して入力論理値が“Ｌ”レベルの場合にはメモリセル・
アレイ１０１のバンク７００が活性化され、当該入力論
理値が“Ｈ”レベルの場合にはメモリセル・アレイ１０
１のバンク７０２が活性化される。また、前記第２のバ
ンクが活性化された時には、アドレス信号２０１に対し
て入力論理値が“Ｌ”レベルの場合にはメモリセル・ア
レイ１０１のバンク７０１が活性化され、当該入力論理
値が“Ｈ”レベルの場合にはメモリセル・アレイ１０１
のバンク７０３が活性化される。なお、書き込み読み出
し動作時、プリチャージ動作時においては、アドレス信
号２０１の入力には無効な入力値が与えられる。図１４
には２バンク構成時における動作を示すタイミング図で
ある。図１４のタイミングＴ1 においては、アクティブ
・コマンドが入力され、同時にアドレス信号Ａi ２４
４、入力論理値が“Ｌ”のアドレス信号２０１および入
力論理値が“Ｌ”のバンク選択信号２００の入力が取り
込まれて、バンク７００、７０２により構成される第１
のバンクの内の、バンク７００が活性化される。
【００４９】図２に示される内部バンク選択信号２０８
および内部アドレス信号２０９の論理値は、外部から入
力されるバンク選択信号２００およびアドレス信号２０
１の論理値に対応して、それぞれ“Ｌ”レベルおよび
“Ｌ”レベルとなる。図３（ａ）、（ｂ）、（ｃ）およ
び（ｄ）に示される本発明によるバンク活性化信号発生
回路２０２においては、内部プリチャージ・コマンド信
号２０６は“Ｌ”レベルとなっている。また、各バンク
活性化信号発生回路より出力されるバンク活性化信号２
２０、２２１、２２２および２２３も、全て“Ｌ”レベ
ルの状態にあるものとする。図３（ａ）のバンク７００
に対応する第１のバンク活性化信号発生回路において、
内部アクティブ・コマンド信号２０５が“Ｈ”レベルに
なると、内部バンク選択信号２０８が“Ｌ”レベル、内
部アドレス信号２０９が“Ｌ”レベルであることによ
り、ＡＮＤゲート３０１の出力が“Ｈ”レベルとなり、
ＮＯＲゲート３０２の出力が“Ｌ”レベル、インバータ
３０３の出力が“Ｈ”レベルとなって、バンク活性化信
号２２０は“Ｈ”レベルとなって出力される。また、内
部プリチャージ・コマンド信号２０６が“Ｌ”レベルで
あるため、ＡＮＤゲート３０５の出力は“Ｌ”レベルと
なっている。ＮＯＲゲート３０２の出力が“Ｌ”レベル
となることにより、ＮＯＲゲート３０６の出力は“Ｈ”
レベルとなる。従って、ＮＯＲゲート３０２の出力は、
ＡＮＤゲート３０１の出力レベルの如何にかかわらず、
“Ｌ”レベルに固定化された状態となる。これにより、
バンク活性化信号２２０のレベルは“Ｈ”レベルに保持
される。
および内部アドレス信号２０９の論理値は、外部から入
力されるバンク選択信号２００およびアドレス信号２０
１の論理値に対応して、それぞれ“Ｌ”レベルおよび
“Ｌ”レベルとなる。図３（ａ）、（ｂ）、（ｃ）およ
び（ｄ）に示される本発明によるバンク活性化信号発生
回路２０２においては、内部プリチャージ・コマンド信
号２０６は“Ｌ”レベルとなっている。また、各バンク
活性化信号発生回路より出力されるバンク活性化信号２
２０、２２１、２２２および２２３も、全て“Ｌ”レベ
ルの状態にあるものとする。図３（ａ）のバンク７００
に対応する第１のバンク活性化信号発生回路において、
内部アクティブ・コマンド信号２０５が“Ｈ”レベルに
なると、内部バンク選択信号２０８が“Ｌ”レベル、内
部アドレス信号２０９が“Ｌ”レベルであることによ
り、ＡＮＤゲート３０１の出力が“Ｈ”レベルとなり、
ＮＯＲゲート３０２の出力が“Ｌ”レベル、インバータ
３０３の出力が“Ｈ”レベルとなって、バンク活性化信
号２２０は“Ｈ”レベルとなって出力される。また、内
部プリチャージ・コマンド信号２０６が“Ｌ”レベルで
あるため、ＡＮＤゲート３０５の出力は“Ｌ”レベルと
なっている。ＮＯＲゲート３０２の出力が“Ｌ”レベル
となることにより、ＮＯＲゲート３０６の出力は“Ｈ”
レベルとなる。従って、ＮＯＲゲート３０２の出力は、
ＡＮＤゲート３０１の出力レベルの如何にかかわらず、
“Ｌ”レベルに固定化された状態となる。これにより、
バンク活性化信号２２０のレベルは“Ｈ”レベルに保持
される。
【００５０】タイミングＴ2 のクロック信号の立ち上が
り時においては、内部アクティブ・コマンド信号２０５
は“Ｌ”レベルになる。従って、ＡＮＤゲート３０１の
出力レベルは“Ｌ”レベルとなる。図１４のタイミング
Ｔ1 においては、同時に、アドレス信号Ａi ２４４とし
てロウ・アドレス値“ＲＯＷ１”が入力されているの
で、内部ロウ・アドレス信号Ｘi ２４５により当該ロウ
・アドレス値“ＲＯＷ１”が、メモリセル・アレイ１０
１に伝達される。バンク活性化信号２２０は、前記第１
のバンクに含まれるバンク７００に入力され、ロウ・ア
ドレス値“ＲＯＷ１”により指定されるワード線が選択
されて、対応するメモリセルのデータがセンスアンプ回
路により増幅される。図１４のタイミングＴ6 において
は、リード・コマンドが入力され、バンク選択信号２０
０の入力論理値に従って、内部バンク選択信号２０８の
論理値は“Ｌ”レベルとなっている。
り時においては、内部アクティブ・コマンド信号２０５
は“Ｌ”レベルになる。従って、ＡＮＤゲート３０１の
出力レベルは“Ｌ”レベルとなる。図１４のタイミング
Ｔ1 においては、同時に、アドレス信号Ａi ２４４とし
てロウ・アドレス値“ＲＯＷ１”が入力されているの
で、内部ロウ・アドレス信号Ｘi ２４５により当該ロウ
・アドレス値“ＲＯＷ１”が、メモリセル・アレイ１０
１に伝達される。バンク活性化信号２２０は、前記第１
のバンクに含まれるバンク７００に入力され、ロウ・ア
ドレス値“ＲＯＷ１”により指定されるワード線が選択
されて、対応するメモリセルのデータがセンスアンプ回
路により増幅される。図１４のタイミングＴ6 において
は、リード・コマンドが入力され、バンク選択信号２０
０の入力論理値に従って、内部バンク選択信号２０８の
論理値は“Ｌ”レベルとなっている。
【００５１】図４（ａ）、（ｂ）、（ｃ）および（ｄ）
に示される本発明による読み出し書き込みバンク選択信
号発生回路２０３においては、図３（ａ）の第１のバン
ク活性化信号発生回路より出力される“Ｈ”レベルのバ
ンク活性化信号２２０の入力を受けて、当該バンク活性
化信号２２０が“Ｈ”レベル、バンク活性化信号２２
２、２２３および２２３は“Ｌ”レベルとなっている。
２バンク動作時においては、同一バンクを構成するメモ
リセル・アレイ１０１におけるバンク７００、７０２を
含む第１バンク、またはバンク７０１、７０３を含む第
２バンクは、同時に活性化されることがないので、バン
ク活性化信号２２０および２２２の内の一方のバンク活
性化信号と、バンク活性化信号２２１および２２３の内
の一方のバンク活性化信号は、必らず“Ｌ”レベルとな
っている。図４（ａ）のバンク７００に対応する第１の
読み出し書き込みバンク選択信号発生回路においては、
ＡＮＤゲート４００にはバンク活性化信号２２０および
２２２が入力されており、従って、２バンク動作時にお
いては、ＡＮＤゲート４００の出力は、必らず“Ｌ”レ
ベルとなっている。４バンク動作時のメモリセル・アレ
イ１０１におけるバンク７００、７０２を含む第１バン
クの選択信号２０１、およびその内部バンク選択信号２
０９の論理値が入力されるＮＡＮＤゲート４０１の出力
は、ＡＮＤゲート４００の“Ｌ”レベル出力の入力によ
り“Ｈ”レベルに固定される。同様に、図４（ｃ）、
（ｂ）および（ｄ）に示される第３、第２および第４の
読み出し書き込みバンク選択信号発生回路においても、
ＡＮＤゲート４０５、４１１および４１５の出力レベル
が全て“Ｌ”レベルとなっているので、それぞれ対応す
るＮＡＮＤゲート４０６、４１２および４１６の出力
は、全て“Ｈ”レベルに固定される。即ち、２バンク動
作時のアドレス信号２０１に対応する内部アドレス信号
２０９の論理値は、読み出し書き込みバンク選択信号発
生回路２０３においては、有効の値として内部に取り込
まれることはなく、内部動作には一切関与することがな
い。
に示される本発明による読み出し書き込みバンク選択信
号発生回路２０３においては、図３（ａ）の第１のバン
ク活性化信号発生回路より出力される“Ｈ”レベルのバ
ンク活性化信号２２０の入力を受けて、当該バンク活性
化信号２２０が“Ｈ”レベル、バンク活性化信号２２
２、２２３および２２３は“Ｌ”レベルとなっている。
２バンク動作時においては、同一バンクを構成するメモ
リセル・アレイ１０１におけるバンク７００、７０２を
含む第１バンク、またはバンク７０１、７０３を含む第
２バンクは、同時に活性化されることがないので、バン
ク活性化信号２２０および２２２の内の一方のバンク活
性化信号と、バンク活性化信号２２１および２２３の内
の一方のバンク活性化信号は、必らず“Ｌ”レベルとな
っている。図４（ａ）のバンク７００に対応する第１の
読み出し書き込みバンク選択信号発生回路においては、
ＡＮＤゲート４００にはバンク活性化信号２２０および
２２２が入力されており、従って、２バンク動作時にお
いては、ＡＮＤゲート４００の出力は、必らず“Ｌ”レ
ベルとなっている。４バンク動作時のメモリセル・アレ
イ１０１におけるバンク７００、７０２を含む第１バン
クの選択信号２０１、およびその内部バンク選択信号２
０９の論理値が入力されるＮＡＮＤゲート４０１の出力
は、ＡＮＤゲート４００の“Ｌ”レベル出力の入力によ
り“Ｈ”レベルに固定される。同様に、図４（ｃ）、
（ｂ）および（ｄ）に示される第３、第２および第４の
読み出し書き込みバンク選択信号発生回路においても、
ＡＮＤゲート４０５、４１１および４１５の出力レベル
が全て“Ｌ”レベルとなっているので、それぞれ対応す
るＮＡＮＤゲート４０６、４１２および４１６の出力
は、全て“Ｈ”レベルに固定される。即ち、２バンク動
作時のアドレス信号２０１に対応する内部アドレス信号
２０９の論理値は、読み出し書き込みバンク選択信号発
生回路２０３においては、有効の値として内部に取り込
まれることはなく、内部動作には一切関与することがな
い。
【００５２】また、内部バンク選択信号２０８が“Ｌ”
レベルであるために、インバータ４０４および４１０の
出力は共に“Ｈ”レベルとなるが、ＡＮＤゲート４０２
の出力は、バンク活性化信号２２０が“Ｈ”レベルであ
るので“Ｈ”レベルとなり、ＡＮＤゲート４０７の出力
は、バンク活性化信号２２２が“Ｌ”レベルであるため
に“Ｌ”レベルとなる。また、他のＡＮＤゲート４１３
および４１７の出力は、内部バンク選択信号２０８が
“Ｌ”レベルであるために、“Ｌ”レベルとなってい
る。ＡＮＤゲート４０２、４０７、４１３および４１７
の出力レベルは、それぞれ内部リードライト・コマンド
信号２０７により、対応するＤタイプ・ラッチ回路４０
３、４０８、４１４および４１８に取り込まれ、“Ｈ”
レベルの読み出し書き込みバンク選択信号２２４、
“Ｌ”レベルの読み出し書き込みバンク選択信号２２
６、２２５および２２７として出力される。その際、同
時にアドレス信号Ａi ２４４として、カラム・アドレス
値“ＣＯＬ１”が入力されているので、内部カラム・ア
ドレス信号Ｙi により、当該カラム・アドレス値“ＣＯ
Ｌ１”がメモリセル・アレイ１０１に入力される。読み
出し書き込みバンク選択信号２２４は、第１のバンクに
含まれるバンク７００に入力され、前記カラム・アドレ
ス値“ＣＯＬ１”により指定されるカラム・アドレスに
対応するメモリセルのデータが読み出される。
レベルであるために、インバータ４０４および４１０の
出力は共に“Ｈ”レベルとなるが、ＡＮＤゲート４０２
の出力は、バンク活性化信号２２０が“Ｈ”レベルであ
るので“Ｈ”レベルとなり、ＡＮＤゲート４０７の出力
は、バンク活性化信号２２２が“Ｌ”レベルであるため
に“Ｌ”レベルとなる。また、他のＡＮＤゲート４１３
および４１７の出力は、内部バンク選択信号２０８が
“Ｌ”レベルであるために、“Ｌ”レベルとなってい
る。ＡＮＤゲート４０２、４０７、４１３および４１７
の出力レベルは、それぞれ内部リードライト・コマンド
信号２０７により、対応するＤタイプ・ラッチ回路４０
３、４０８、４１４および４１８に取り込まれ、“Ｈ”
レベルの読み出し書き込みバンク選択信号２２４、
“Ｌ”レベルの読み出し書き込みバンク選択信号２２
６、２２５および２２７として出力される。その際、同
時にアドレス信号Ａi ２４４として、カラム・アドレス
値“ＣＯＬ１”が入力されているので、内部カラム・ア
ドレス信号Ｙi により、当該カラム・アドレス値“ＣＯ
Ｌ１”がメモリセル・アレイ１０１に入力される。読み
出し書き込みバンク選択信号２２４は、第１のバンクに
含まれるバンク７００に入力され、前記カラム・アドレ
ス値“ＣＯＬ１”により指定されるカラム・アドレスに
対応するメモリセルのデータが読み出される。
【００５３】図１４のタイミングＴ10においては、プリ
チャージ・コマンドが入力され、バク選択信号２００の
入力論理を“Ｌ”レベルとして、第１のバンクがプリチ
ャージされる。この場合には、内部プリチャージ・コマ
ンド信号２０６は“Ｈ”レベルとなり、内部バンク選択
信号２０８は、バンク選択信号２００の入力に対応して
“Ｌ”レベルとなる。図３（ａ）、（ｂ）、（ｃ）およ
び（ｄ）に示されるバンク活性化信号発生回路２０２に
おいては、バンク活性化信号２２０が“Ｈ”レベル、バ
ンク活性化信号２２１、２２２および２２３が“Ｌ”レ
ベルとなっている。ＡＮＤゲート３０７にはバンク活性
化信号２２０および２２２が入力される。従って、この
場合においても、２バンク動作時においては、ＡＮＤゲ
ート３０７の出力は、必らず“Ｌ”レベルとなってい
る。４バンク動作時におけるメモリセル・アレイ１０１
のバンク７００、７０２を含む第１のバンクに対するバ
ンク選択信号２０１に対応する内部バンク選択信号２０
９が入力されるＮＡＮＤゲート３０８の出力は、ＡＮＤ
ゲート３０７の出力レベルが“Ｌ”レベルとなるため
“Ｈ”レベルに固定される。同様に、ＡＮＤゲート３１
３、３２０および３２９の出力レベルも、全て“Ｌ”レ
ベルとなっているので、それぞれ、対応するＮＡＮＤゲ
ート３１４、３２１および３３の出力も全て“Ｈ”レベ
ルに固定される。即ち、上記の内部バンク選択信号２０
９の論理値は、有効の値として内部に取り込まれること
はなく、内部動作には一切関与しない。
チャージ・コマンドが入力され、バク選択信号２００の
入力論理を“Ｌ”レベルとして、第１のバンクがプリチ
ャージされる。この場合には、内部プリチャージ・コマ
ンド信号２０６は“Ｈ”レベルとなり、内部バンク選択
信号２０８は、バンク選択信号２００の入力に対応して
“Ｌ”レベルとなる。図３（ａ）、（ｂ）、（ｃ）およ
び（ｄ）に示されるバンク活性化信号発生回路２０２に
おいては、バンク活性化信号２２０が“Ｈ”レベル、バ
ンク活性化信号２２１、２２２および２２３が“Ｌ”レ
ベルとなっている。ＡＮＤゲート３０７にはバンク活性
化信号２２０および２２２が入力される。従って、この
場合においても、２バンク動作時においては、ＡＮＤゲ
ート３０７の出力は、必らず“Ｌ”レベルとなってい
る。４バンク動作時におけるメモリセル・アレイ１０１
のバンク７００、７０２を含む第１のバンクに対するバ
ンク選択信号２０１に対応する内部バンク選択信号２０
９が入力されるＮＡＮＤゲート３０８の出力は、ＡＮＤ
ゲート３０７の出力レベルが“Ｌ”レベルとなるため
“Ｈ”レベルに固定される。同様に、ＡＮＤゲート３１
３、３２０および３２９の出力レベルも、全て“Ｌ”レ
ベルとなっているので、それぞれ、対応するＮＡＮＤゲ
ート３１４、３２１および３３の出力も全て“Ｈ”レベ
ルに固定される。即ち、上記の内部バンク選択信号２０
９の論理値は、有効の値として内部に取り込まれること
はなく、内部動作には一切関与しない。
【００５４】また、上記の内部バンク選択信号２０８が
“Ｌ”レベルとなっているので、インバータ３０４およ
び３２３の出力レベルは共に“Ｈ”レベルとなるが、Ａ
ＮＤゲート３０５においては、バンク活性化信号２２０
が“Ｈ”レベルとなっているので、内部プリチャージ・
コマンド信号２０６が“Ｈ”レベルになると、ＡＮＤゲ
ート３０５の出力は“Ｈ”レベルになり、ＮＯＲゲート
３０６の出力は“Ｌ”レベルとなる。ＡＮＤゲート３２
４においては、バンク活性化信号２２２が“Ｌ”レベル
となっているので、内部プリチャージ・コマンド信号２
０６が“Ｈ”レベルになっても、ＡＮＤゲート３２４の
出力は“Ｌ”レベルのままである。内部アクティブ・コ
マンド信号２０５は“Ｌ”レベルとなっているので、Ａ
ＮＤゲート３０１の出力は“Ｌ”レベルとなり、ＮＯＲ
ゲート３０２の出力は“Ｈ”レベル、インバータ３０３
の出力は“Ｌ”レベルとなって、バンク活性化信号２２
０は“Ｌ”レベルとなる。また、ＮＯＲゲート３０２の
出力が“Ｈ”レベルになると、ＮＯＲゲート３０６の出
力は“Ｌ”レベルに固定されるので、ＡＮＤゲート３０
５の出力レベルの如何にかかわらず、バンク活性化信号
２２０のレベルは“Ｌ”レベルに保持される。タイミン
グＴ11のクロック信号の立ち上がり時においては、内部
プリチャージ・コマンド信号２０６は“Ｌ”レベルとな
る。従って、ＡＮＤゲート３０５の出力レベルは“Ｌ”
レベルとなる。図８に示される第１バンクのバンク７０
０においては、バンク活性化信号２２０が“Ｌ”レベル
となることにより、ワード線ドライバ８０６が非活性化
されて、対応するワード線８０７のレベルは“Ｌ”レベ
ルとなる。また、センスアンプ回路８１１も非活性化さ
れて、ディジット線８０９および８１０はプリチャージ
される。
“Ｌ”レベルとなっているので、インバータ３０４およ
び３２３の出力レベルは共に“Ｈ”レベルとなるが、Ａ
ＮＤゲート３０５においては、バンク活性化信号２２０
が“Ｈ”レベルとなっているので、内部プリチャージ・
コマンド信号２０６が“Ｈ”レベルになると、ＡＮＤゲ
ート３０５の出力は“Ｈ”レベルになり、ＮＯＲゲート
３０６の出力は“Ｌ”レベルとなる。ＡＮＤゲート３２
４においては、バンク活性化信号２２２が“Ｌ”レベル
となっているので、内部プリチャージ・コマンド信号２
０６が“Ｈ”レベルになっても、ＡＮＤゲート３２４の
出力は“Ｌ”レベルのままである。内部アクティブ・コ
マンド信号２０５は“Ｌ”レベルとなっているので、Ａ
ＮＤゲート３０１の出力は“Ｌ”レベルとなり、ＮＯＲ
ゲート３０２の出力は“Ｈ”レベル、インバータ３０３
の出力は“Ｌ”レベルとなって、バンク活性化信号２２
０は“Ｌ”レベルとなる。また、ＮＯＲゲート３０２の
出力が“Ｈ”レベルになると、ＮＯＲゲート３０６の出
力は“Ｌ”レベルに固定されるので、ＡＮＤゲート３０
５の出力レベルの如何にかかわらず、バンク活性化信号
２２０のレベルは“Ｌ”レベルに保持される。タイミン
グＴ11のクロック信号の立ち上がり時においては、内部
プリチャージ・コマンド信号２０６は“Ｌ”レベルとな
る。従って、ＡＮＤゲート３０５の出力レベルは“Ｌ”
レベルとなる。図８に示される第１バンクのバンク７０
０においては、バンク活性化信号２２０が“Ｌ”レベル
となることにより、ワード線ドライバ８０６が非活性化
されて、対応するワード線８０７のレベルは“Ｌ”レベ
ルとなる。また、センスアンプ回路８１１も非活性化さ
れて、ディジット線８０９および８１０はプリチャージ
される。
【００５５】以上、説明したように、２バンク構成時に
おける読み出し書き込み動作時およびプリチャージ動作
時においては、同一バンクを構成しているメモリセル・
アレイ１０１の第１のバンク（バンク７００、７０
２）、または第２のバンク（バンク７０１、７０３）の
一方が活性化されていないことにより、換言すれば、バ
ンク活性化信号２２０および２２２、またはバンク活性
化信号２２１および２２３において、その内の一方のバ
ンク活性化信号が“Ｌ”レベルとなることにより、４バ
ンク構成時にバンク７００および７０２、またはバンク
７０１および７０３を選択的に動作させるためのバンク
選択信号２０１およびその内部バンク選択信号２０９の
論理値が全て無効化される。その際に、選択された同一
バンク内においては、バンク活性化信号２２０、２２
１、２２２および２２３により活性化されているメモリ
セル・アレイ１０１内のバンクに対して、読み出し書き
込み動作およびプリチャージ動作が行われる。
おける読み出し書き込み動作時およびプリチャージ動作
時においては、同一バンクを構成しているメモリセル・
アレイ１０１の第１のバンク（バンク７００、７０
２）、または第２のバンク（バンク７０１、７０３）の
一方が活性化されていないことにより、換言すれば、バ
ンク活性化信号２２０および２２２、またはバンク活性
化信号２２１および２２３において、その内の一方のバ
ンク活性化信号が“Ｌ”レベルとなることにより、４バ
ンク構成時にバンク７００および７０２、またはバンク
７０１および７０３を選択的に動作させるためのバンク
選択信号２０１およびその内部バンク選択信号２０９の
論理値が全て無効化される。その際に、選択された同一
バンク内においては、バンク活性化信号２２０、２２
１、２２２および２２３により活性化されているメモリ
セル・アレイ１０１内のバンクに対して、読み出し書き
込み動作およびプリチャージ動作が行われる。
【００５６】次に、本発明の４バンク構成時における動
作について説明する。４バンク構成時においては、メモ
リセル・アレイ１０１における各バンク７００、７０
１、７０２および７０３は、バンク選択信号２００およ
び２０１の入力論理値により、その内の特定のバンクが
選択される。ここにおいては、バンク選択信号２００お
よび２０１の入力論理値が“Ｌ”レベルと“Ｌ”レベル
の時にバンク７００、“Ｈ”レベルと“Ｌ”レベルの時
にバンク７０１、“Ｌ”レベルと“Ｈ”レベルの時にバ
ンク７０２、“Ｈ”レベルと“Ｈ”レベルの時にバンク
７０３が、それぞれ選択されるものとする。図１３に
は、４バンク構成時の動作を示すタイミング図が示され
る。図１３のタイミングＴ1 においては、アクティブ・
コマンドが入力され、同時にアドレス信号Ａi およびバ
ンク選択信号２００および２０１の入力論理値“Ｌ”レ
ベルと“Ｌ”レベルが取り込まれて、バンク７００が活
性化される。
作について説明する。４バンク構成時においては、メモ
リセル・アレイ１０１における各バンク７００、７０
１、７０２および７０３は、バンク選択信号２００およ
び２０１の入力論理値により、その内の特定のバンクが
選択される。ここにおいては、バンク選択信号２００お
よび２０１の入力論理値が“Ｌ”レベルと“Ｌ”レベル
の時にバンク７００、“Ｈ”レベルと“Ｌ”レベルの時
にバンク７０１、“Ｌ”レベルと“Ｈ”レベルの時にバ
ンク７０２、“Ｈ”レベルと“Ｈ”レベルの時にバンク
７０３が、それぞれ選択されるものとする。図１３に
は、４バンク構成時の動作を示すタイミング図が示され
る。図１３のタイミングＴ1 においては、アクティブ・
コマンドが入力され、同時にアドレス信号Ａi およびバ
ンク選択信号２００および２０１の入力論理値“Ｌ”レ
ベルと“Ｌ”レベルが取り込まれて、バンク７００が活
性化される。
【００５７】図２のバンク制御信号生成部１００の内部
構成において示される内部バンク選択信号２０８および
２０９の論理値は、外部からのバンク選択信号２００お
よび２０１に対応して“Ｌ”レベルと“Ｌ”レベルにな
る。図３（ａ）、（ｂ）、（ｃ）および（ｄ）に内部構
成が示される、本発明によるバンク活性化信号発生回路
２０２においては、内部プリチャージ・コマンド信号２
０６は“Ｌ”レベルとなっている。また、バンク活性化
信号発生回路２０２より出力される各バンク活性化信号
２２０、２２１、２２２および２２３も、全て“Ｌ”レ
ベルとなっているものとする。この状態において、内部
アクティブ・コマンド信号２０５が“Ｈ”レベルになる
と、内部バンク選択信号２０８および２０９が共に
“Ｌ”レベルであることにより、図３（ａ）のバンク７
００に対応する第１のバンク活性化信号発生回路におい
ては、ＡＮＤゲート３０１の出力は“Ｈ”レベルとな
り、ＮＯＲゲート３０２の出力が“Ｌ”レベル、インバ
ータ３０３の出力が“Ｈ”レベルとなって、バンク活性
化信号２２０は“Ｈ”レベルで出力される。また、内部
プリチャージ・コマンド信号２０６が“Ｌ”レベルであ
るため、ＡＮＤゲート３０５の出力レベルは“Ｌ”レベ
ルとなっている。ＮＯＲゲート３０２の出力が“Ｌ”レ
ベルとなることにより、ＮＯＲゲート３０６の出力は
“Ｈ”レベルとなる。従って、ＮＯＲゲート３０２の出
力は、ＡＮＤゲート３０１の出力レベルの如何にかかわ
らず“Ｌ”レベルに固定化された状態となる。これによ
り、バンク活性化信号２２０のレベルは“Ｈ”レベルに
保持される。そして、タイミングＴ2 のクロック信号の
立ち上がり時においては、内部アクティブ・コマンド信
号２０５は“Ｌ”レベルとなり、これにより、ＡＮＤゲ
ート３０１の出力レベルは“Ｌ”レベルとなる。図１３
のタイミングＴ1 においては、同時にアドレス信号Ａi
としてロウ・アドレス値“ＲＯＷ１”が入力されている
ので、内部ロウ・アドレス信号２４５により、当該ロウ
・アドレス値“ＲＯＷ１”がメモリセル・アレイ１０１
に伝達される。バンク活性化信号２２０はバンク７００
に入力され、ロウ・アドレス値“ＲＯＷ１”により指定
されるワード線が選択され、対応するメモリセルのデー
タがセンスアンプ回路により増幅されることになる。
構成において示される内部バンク選択信号２０８および
２０９の論理値は、外部からのバンク選択信号２００お
よび２０１に対応して“Ｌ”レベルと“Ｌ”レベルにな
る。図３（ａ）、（ｂ）、（ｃ）および（ｄ）に内部構
成が示される、本発明によるバンク活性化信号発生回路
２０２においては、内部プリチャージ・コマンド信号２
０６は“Ｌ”レベルとなっている。また、バンク活性化
信号発生回路２０２より出力される各バンク活性化信号
２２０、２２１、２２２および２２３も、全て“Ｌ”レ
ベルとなっているものとする。この状態において、内部
アクティブ・コマンド信号２０５が“Ｈ”レベルになる
と、内部バンク選択信号２０８および２０９が共に
“Ｌ”レベルであることにより、図３（ａ）のバンク７
００に対応する第１のバンク活性化信号発生回路におい
ては、ＡＮＤゲート３０１の出力は“Ｈ”レベルとな
り、ＮＯＲゲート３０２の出力が“Ｌ”レベル、インバ
ータ３０３の出力が“Ｈ”レベルとなって、バンク活性
化信号２２０は“Ｈ”レベルで出力される。また、内部
プリチャージ・コマンド信号２０６が“Ｌ”レベルであ
るため、ＡＮＤゲート３０５の出力レベルは“Ｌ”レベ
ルとなっている。ＮＯＲゲート３０２の出力が“Ｌ”レ
ベルとなることにより、ＮＯＲゲート３０６の出力は
“Ｈ”レベルとなる。従って、ＮＯＲゲート３０２の出
力は、ＡＮＤゲート３０１の出力レベルの如何にかかわ
らず“Ｌ”レベルに固定化された状態となる。これによ
り、バンク活性化信号２２０のレベルは“Ｈ”レベルに
保持される。そして、タイミングＴ2 のクロック信号の
立ち上がり時においては、内部アクティブ・コマンド信
号２０５は“Ｌ”レベルとなり、これにより、ＡＮＤゲ
ート３０１の出力レベルは“Ｌ”レベルとなる。図１３
のタイミングＴ1 においては、同時にアドレス信号Ａi
としてロウ・アドレス値“ＲＯＷ１”が入力されている
ので、内部ロウ・アドレス信号２４５により、当該ロウ
・アドレス値“ＲＯＷ１”がメモリセル・アレイ１０１
に伝達される。バンク活性化信号２２０はバンク７００
に入力され、ロウ・アドレス値“ＲＯＷ１”により指定
されるワード線が選択され、対応するメモリセルのデー
タがセンスアンプ回路により増幅されることになる。
【００５８】図１３のタイミングＴ3 においては、再度
アクティブコマンドが入力され、バンク選択信号２００
および２０１の入力論理値の“Ｌ”レベルと“Ｈ”レベ
ルが取り込まれて、対応するバンク選択信号２０８およ
び２０９の入力論理値が“Ｌ”レベルと“Ｈ”レベルと
なり、バンク７０２が活性化される。図３に示されるバ
ンク活性化信号発生回路２０２においては、図３（ｃ）
に示されるバンク７０２に対応する第３のバンク活性化
信号発生回路において、内部アクティブ・コマンド信号
２０５が“Ｈ”レベルになるとＡＮＤゲート３１７の出
力が“Ｈ”レベルとなり、ＮＯＲゲート３１８の出力が
“Ｌ”レベル、インバータ３１９の出力が“Ｈ”レベル
となって、バンク活性化信号２２２が“Ｈ”レベルで出
力される。また、内部プリチャージ・コマンド信号２０
６が“Ｌ”レベルであるため、ＡＮＤゲート３２４の出
力レベルは“Ｌ”レベルとなっている。ＮＯＲゲート３
１８の出力が“Ｌ”レベルとなることにより、ＮＯＲゲ
ート３２５の出力は“Ｈ”レベルとなる。従って、ＮＯ
Ｒゲート３１８の出力は、ＡＮＤゲート３１７の出力レ
ベルの如何にかかわらず“Ｌ”レベルに固定化された状
態となる。これにより、バンク活性化信号２２２のレベ
ルは“Ｈ”レベルに保持される。この時に、同時にアド
レス信号Ａi ２４４としてロウ・アドレス値“ＲＯＷ
２”が入力されているので、内部ロウ・アドレス信号２
４５により、当該ロウ・アドレス値“ＲＯＷ２”がメモ
リセル・アレイ１０１に伝達される。バンク活性化信号
２２２はバンク７０２に入力され、ロウ・アドレス値
“ＲＯＷ２”により指定されるワード線が選択されて、
対応するメモリセルのデータがセンスアンプ回路により
増幅されることになる。また、タイミングＴ4 のクロッ
ク信号の立ち上がり時には、内部アクティブ・コマンド
信号２０５は“Ｌ”レベルとなり、これによりＡＮＤゲ
ート３１７の出力レベルは“Ｌ”レベルとなる。
アクティブコマンドが入力され、バンク選択信号２００
および２０１の入力論理値の“Ｌ”レベルと“Ｈ”レベ
ルが取り込まれて、対応するバンク選択信号２０８およ
び２０９の入力論理値が“Ｌ”レベルと“Ｈ”レベルと
なり、バンク７０２が活性化される。図３に示されるバ
ンク活性化信号発生回路２０２においては、図３（ｃ）
に示されるバンク７０２に対応する第３のバンク活性化
信号発生回路において、内部アクティブ・コマンド信号
２０５が“Ｈ”レベルになるとＡＮＤゲート３１７の出
力が“Ｈ”レベルとなり、ＮＯＲゲート３１８の出力が
“Ｌ”レベル、インバータ３１９の出力が“Ｈ”レベル
となって、バンク活性化信号２２２が“Ｈ”レベルで出
力される。また、内部プリチャージ・コマンド信号２０
６が“Ｌ”レベルであるため、ＡＮＤゲート３２４の出
力レベルは“Ｌ”レベルとなっている。ＮＯＲゲート３
１８の出力が“Ｌ”レベルとなることにより、ＮＯＲゲ
ート３２５の出力は“Ｈ”レベルとなる。従って、ＮＯ
Ｒゲート３１８の出力は、ＡＮＤゲート３１７の出力レ
ベルの如何にかかわらず“Ｌ”レベルに固定化された状
態となる。これにより、バンク活性化信号２２２のレベ
ルは“Ｈ”レベルに保持される。この時に、同時にアド
レス信号Ａi ２４４としてロウ・アドレス値“ＲＯＷ
２”が入力されているので、内部ロウ・アドレス信号２
４５により、当該ロウ・アドレス値“ＲＯＷ２”がメモ
リセル・アレイ１０１に伝達される。バンク活性化信号
２２２はバンク７０２に入力され、ロウ・アドレス値
“ＲＯＷ２”により指定されるワード線が選択されて、
対応するメモリセルのデータがセンスアンプ回路により
増幅されることになる。また、タイミングＴ4 のクロッ
ク信号の立ち上がり時には、内部アクティブ・コマンド
信号２０５は“Ｌ”レベルとなり、これによりＡＮＤゲ
ート３１７の出力レベルは“Ｌ”レベルとなる。
【００５９】図１３のタイミングＴ6 においてはリード
コマンドが入力され、バンク選択信号２００および２０
１の入力論理値の“Ｌ”レベルと“Ｌ”レベルが取り込
まれて、対応する内部バンク選択信号２０８および２０
９の入力論理値が“Ｌ”レベルと“Ｌ”レベルになり、
バンク７００が活性化されて、当該バンク７００のデー
タの読み出し動作が行われる。図４（ａ）、（ｂ）、
（ｃ）および（ｄ）に内部構成が示される、本発明によ
る読み出し書き込みバンク選択信号発生回路２０３にお
いては、バンク活性化信号２２０および２２２が“Ｈ”
レベル、バンク活性化信号２２１および２２３が“Ｌ”
レベルとなっている。なお、４バンク動作時において
は、一般的にメモリセル・アレイ１０１における４つの
バンク７００、７０１、７０２および７０３が、同時に
活性化されていることもあり得る。そのような状態にお
いては、当然のことながら、各バンク活性化信号２２
０、２２１、２２２および２２３は、全て“Ｈ”レベル
となっている。
コマンドが入力され、バンク選択信号２００および２０
１の入力論理値の“Ｌ”レベルと“Ｌ”レベルが取り込
まれて、対応する内部バンク選択信号２０８および２０
９の入力論理値が“Ｌ”レベルと“Ｌ”レベルになり、
バンク７００が活性化されて、当該バンク７００のデー
タの読み出し動作が行われる。図４（ａ）、（ｂ）、
（ｃ）および（ｄ）に内部構成が示される、本発明によ
る読み出し書き込みバンク選択信号発生回路２０３にお
いては、バンク活性化信号２２０および２２２が“Ｈ”
レベル、バンク活性化信号２２１および２２３が“Ｌ”
レベルとなっている。なお、４バンク動作時において
は、一般的にメモリセル・アレイ１０１における４つの
バンク７００、７０１、７０２および７０３が、同時に
活性化されていることもあり得る。そのような状態にお
いては、当然のことながら、各バンク活性化信号２２
０、２２１、２２２および２２３は、全て“Ｈ”レベル
となっている。
【００６０】図４における本発明の読み出し書き込みバ
ンク選択信号発生回路２０３においては、図４（ａ）お
よび（ｃ）のバンク７００および７０２に対応する第１
および第３の読み出し書き込みバンク選択信号発生回路
において、ＡＮＤゲート４００および４０５にはバンク
活性化信号２２０および２２２が入力される。従って、
４バンク動作時において、メモリセル・アレイ１０１の
バンク７００と７０２が、共に活性化されている時に
は、これらのＡＮＤゲート４００および４０５の出力レ
ベルは“Ｈ”レベルとなっており、バンク選択信号２０
１および対応する内部バンク選択信号２０９の論理値
は、有効な値として内部に取り込まれる。そして、その
際には、バンク選択信号２０１の入力論理値により、バ
ンク７００および７０２が選択的に稼働状態となる。同
様に、メモリセル・アレイ１０１のバンク７０１と７０
３が共に活性化されている時には、図４（ｂ）および
（ｄ）のバンク７０１および７０３に対応する第２およ
び第４の読み出し書き込みバンク選択信号発生回路にお
いて、ＡＮＤゲート４１１および４１５の出力レベルは
“Ｈ”レベルとなっており、バンク選択信号２０１およ
び対応する内部バンク選択信号２０９の論理値は、有効
な値として内部に取り込まれる。そして、その際には、
バンク選択信号２０１の入力論理値により、バンク７０
１および７０３が選択されて稼働状態となる。
ンク選択信号発生回路２０３においては、図４（ａ）お
よび（ｃ）のバンク７００および７０２に対応する第１
および第３の読み出し書き込みバンク選択信号発生回路
において、ＡＮＤゲート４００および４０５にはバンク
活性化信号２２０および２２２が入力される。従って、
４バンク動作時において、メモリセル・アレイ１０１の
バンク７００と７０２が、共に活性化されている時に
は、これらのＡＮＤゲート４００および４０５の出力レ
ベルは“Ｈ”レベルとなっており、バンク選択信号２０
１および対応する内部バンク選択信号２０９の論理値
は、有効な値として内部に取り込まれる。そして、その
際には、バンク選択信号２０１の入力論理値により、バ
ンク７００および７０２が選択的に稼働状態となる。同
様に、メモリセル・アレイ１０１のバンク７０１と７０
３が共に活性化されている時には、図４（ｂ）および
（ｄ）のバンク７０１および７０３に対応する第２およ
び第４の読み出し書き込みバンク選択信号発生回路にお
いて、ＡＮＤゲート４１１および４１５の出力レベルは
“Ｈ”レベルとなっており、バンク選択信号２０１およ
び対応する内部バンク選択信号２０９の論理値は、有効
な値として内部に取り込まれる。そして、その際には、
バンク選択信号２０１の入力論理値により、バンク７０
１および７０３が選択されて稼働状態となる。
【００６１】メモリセル・アレイ１０１におけるバンク
７００および７０２、またはバンク７０１および７０３
が同時には活性化されていない状態においては、バンク
活性化信号２２０および２２２の内の一方のバンク活性
化信号、またはバンク活性化２２１および２２３の内の
一方のバンク活性化信号が“Ｌ”レベルとなっている。
従って、２バンク動作時の場合と同様に、ＡＮＤゲート
１００および１０５、またはＡＮＤゲート４１１および
４１５の出力レベルは“Ｌ”レベルとなり、バンク選択
信号２０１および対応する内部バンク選択信号２０９の
論理値は、有効な値として内部に取り込まれることはな
く、バンク活性化信号２２０および２２２の内の一方の
バンク活性化信号、またはバンク活性化２２１および２
２３の内の一方のバンク活性化信号により活性化されて
いるバンクに対して、読み出し書き込み動作が行われ
る、但し、その時には、バンク選択信号２０１により選
択されるバンクは、バンク７００および７０２、または
バンク７０１および７０３の内の活性化されている方の
バンクのみが選択の対象となっていることが明らかであ
るため、シンクロナスＤＲＡＭとしての動作上において
は問題がない。この場合においては、内部バンク選択信
号２０９が“Ｌ”レベルとなっているので、図４におい
て、ＮＡＮＤゲート４０１の出力が“Ｈ”レベルとな
り、ＮＡＮＤゲート４０６の出力は“Ｌ”レベルとなっ
ている。従って、ＡＮＤゲート１０２の出力は“Ｈ”レ
ベル、ＡＮＤゲート１０７の出力は“Ｌ”レベルとな
る。他のＡＮＤゲート４１３および４１７の出力も
“Ｌ”レベルとなっている。また、ＡＮＤゲート４０
２、４０７、４１３および４１７の出力は、内部リード
ライト・コマンド信号２０７により、それぞれＤタイプ
・ラッチ回路４０３、４０８、４１４および４１８に取
り込まれて、それぞれ、“Ｈ”レベルの読み出し書き込
みバンク選択信号２２４、“Ｌ”レベルの読み出し書き
込みバンク選択信号２２６、２２５および２２７が出力
される。その際に、同時に、アドレス信号Ａi としてカ
ラム・アドレス値“ＣＯＬ１”が入力されているので、
内部カラム・アドレス信号Ｙi ２４６により、当該カラ
ム・アドレス値“ＣＯＬ１”がメモリセル・アレイ１０
１に伝達される。この“Ｈ”レベルの読み出し書き込み
バンク選択信号２２４はバンク７００に入力され、当該
カラム・アドレス値“ＣＯＬ１”により指定されるカラ
ム・アドレスに対応するメモリセルのデータが読み出さ
れる。
７００および７０２、またはバンク７０１および７０３
が同時には活性化されていない状態においては、バンク
活性化信号２２０および２２２の内の一方のバンク活性
化信号、またはバンク活性化２２１および２２３の内の
一方のバンク活性化信号が“Ｌ”レベルとなっている。
従って、２バンク動作時の場合と同様に、ＡＮＤゲート
１００および１０５、またはＡＮＤゲート４１１および
４１５の出力レベルは“Ｌ”レベルとなり、バンク選択
信号２０１および対応する内部バンク選択信号２０９の
論理値は、有効な値として内部に取り込まれることはな
く、バンク活性化信号２２０および２２２の内の一方の
バンク活性化信号、またはバンク活性化２２１および２
２３の内の一方のバンク活性化信号により活性化されて
いるバンクに対して、読み出し書き込み動作が行われ
る、但し、その時には、バンク選択信号２０１により選
択されるバンクは、バンク７００および７０２、または
バンク７０１および７０３の内の活性化されている方の
バンクのみが選択の対象となっていることが明らかであ
るため、シンクロナスＤＲＡＭとしての動作上において
は問題がない。この場合においては、内部バンク選択信
号２０９が“Ｌ”レベルとなっているので、図４におい
て、ＮＡＮＤゲート４０１の出力が“Ｈ”レベルとな
り、ＮＡＮＤゲート４０６の出力は“Ｌ”レベルとなっ
ている。従って、ＡＮＤゲート１０２の出力は“Ｈ”レ
ベル、ＡＮＤゲート１０７の出力は“Ｌ”レベルとな
る。他のＡＮＤゲート４１３および４１７の出力も
“Ｌ”レベルとなっている。また、ＡＮＤゲート４０
２、４０７、４１３および４１７の出力は、内部リード
ライト・コマンド信号２０７により、それぞれＤタイプ
・ラッチ回路４０３、４０８、４１４および４１８に取
り込まれて、それぞれ、“Ｈ”レベルの読み出し書き込
みバンク選択信号２２４、“Ｌ”レベルの読み出し書き
込みバンク選択信号２２６、２２５および２２７が出力
される。その際に、同時に、アドレス信号Ａi としてカ
ラム・アドレス値“ＣＯＬ１”が入力されているので、
内部カラム・アドレス信号Ｙi ２４６により、当該カラ
ム・アドレス値“ＣＯＬ１”がメモリセル・アレイ１０
１に伝達される。この“Ｈ”レベルの読み出し書き込み
バンク選択信号２２４はバンク７００に入力され、当該
カラム・アドレス値“ＣＯＬ１”により指定されるカラ
ム・アドレスに対応するメモリセルのデータが読み出さ
れる。
【００６２】図１３のタイミングＴ7 においては、再度
リードコマンドが入力され、バンク選択信号２００およ
び２０１の入力論理値の“Ｌ”レベルと“Ｈ”レベルが
取り込まれて、対応する内部バンク選択信号２０８およ
び２０９の入力論理値が“Ｌ”レベルと“Ｈ”レベルと
なり、バンク７０２が活性化されて、当該バンク７０２
のデータの読み出し動作が行われる。図４（ａ）、
（ｂ）、（ｃ）および（ｄ）に内部構成が示される、本
発明による読み出し書き込みバンク選択信号発生回路２
０３においては、バンク活性化信号２２０および２２２
が、共に“Ｈ”レベルとなっているので、ＡＮＤゲート
４００および４０５の出力は“Ｈ”レベルとなってい
る。これにより、バンク選択信号２０１および対応する
内部バンク選択信号２０９の論理値は有効な値として内
部に取り込まれる。内部バンク選択信号２０８は“Ｌ”
レベル、内部バンク選択信号２０９は“Ｈ”レベルとな
っているので、ＡＮＤゲート４０７の出力は“Ｈ”レベ
ル、ＡＮＤゲート４０２の出力は“Ｌ”レベルとなる。
また、他のＡＮＤゲート４１３および４１７の出力も
“Ｌ”レベルとなっている。ＡＮＤゲート４０２、４０
７、４１３および４１７の出力は、内部リードライト・
コマンド信号２０７により、それぞれＤタイプ・ラッチ
回路４０３、４０８、４１４および４１８に取り込まれ
て、“Ｈ”レベルの読み出し書き込みバンク選択信号２
２６および“Ｌ”レベル読み出し書き込みバンク選択信
号２２４が出力される。なお、読み出し書き込みバンク
選択信号２２５および２２７は“Ｌ”レベルのままであ
る。その際には、同時に、アドレス信号Ａi としてカラ
ム・アドレス値“ＣＯＬ２”が入力されているので、内
部カラム・アドレス信号Ｙi ２４６により、当該カラム
・アドレス値“ＣＯＬ２”がメモリセル・アレイ１０１
に伝達される。この“Ｈ”レベルの読み出し書き込みバ
ンク選択信号２２６はバンク７０２に入力され、当該カ
ラム・アドレス値“ＣＯＬ２”により指定されるカラム
・アドレスに対応するメモリセルのデータが読み出され
る。
リードコマンドが入力され、バンク選択信号２００およ
び２０１の入力論理値の“Ｌ”レベルと“Ｈ”レベルが
取り込まれて、対応する内部バンク選択信号２０８およ
び２０９の入力論理値が“Ｌ”レベルと“Ｈ”レベルと
なり、バンク７０２が活性化されて、当該バンク７０２
のデータの読み出し動作が行われる。図４（ａ）、
（ｂ）、（ｃ）および（ｄ）に内部構成が示される、本
発明による読み出し書き込みバンク選択信号発生回路２
０３においては、バンク活性化信号２２０および２２２
が、共に“Ｈ”レベルとなっているので、ＡＮＤゲート
４００および４０５の出力は“Ｈ”レベルとなってい
る。これにより、バンク選択信号２０１および対応する
内部バンク選択信号２０９の論理値は有効な値として内
部に取り込まれる。内部バンク選択信号２０８は“Ｌ”
レベル、内部バンク選択信号２０９は“Ｈ”レベルとな
っているので、ＡＮＤゲート４０７の出力は“Ｈ”レベ
ル、ＡＮＤゲート４０２の出力は“Ｌ”レベルとなる。
また、他のＡＮＤゲート４１３および４１７の出力も
“Ｌ”レベルとなっている。ＡＮＤゲート４０２、４０
７、４１３および４１７の出力は、内部リードライト・
コマンド信号２０７により、それぞれＤタイプ・ラッチ
回路４０３、４０８、４１４および４１８に取り込まれ
て、“Ｈ”レベルの読み出し書き込みバンク選択信号２
２６および“Ｌ”レベル読み出し書き込みバンク選択信
号２２４が出力される。なお、読み出し書き込みバンク
選択信号２２５および２２７は“Ｌ”レベルのままであ
る。その際には、同時に、アドレス信号Ａi としてカラ
ム・アドレス値“ＣＯＬ２”が入力されているので、内
部カラム・アドレス信号Ｙi ２４６により、当該カラム
・アドレス値“ＣＯＬ２”がメモリセル・アレイ１０１
に伝達される。この“Ｈ”レベルの読み出し書き込みバ
ンク選択信号２２６はバンク７０２に入力され、当該カ
ラム・アドレス値“ＣＯＬ２”により指定されるカラム
・アドレスに対応するメモリセルのデータが読み出され
る。
【００６３】図１３のタイミングＴ10においては、プリ
チャージ・コマンドが入力され、バンク選択信号２００
および２０１の入力論理値“Ｌ”レベルと“Ｌ”レベル
が取り込まれて、対応するバンク選択信号２０８および
２０９の入力論理値が“Ｌ”レベルと“Ｌ”レベルとな
り、バンク７００がプリチャージされる。図３に示され
るバンク活性化信号発生回路２０２においては、バンク
活性化信号２２０および２２２が“Ｈ”レベル、バンク
活性化信号２２２が“Ｌ”レベルとなっている。また、
メモリセル・アレイ１０１内のバンク７００および７０
２、またはバンク７０１および７０３が同時に活性化さ
れている時には、バンク活性化信号２２０および２２
２、またはバンク活性化信号２２１および２２３は、共
に“Ｈ”レベルとなっている。図３（ａ）および（ｃ）
において、ＡＮＤゲート３０７およい３２０には、バン
ク活性化信号２２０および２２２が入力される。従っ
て、メモリセル・アレイ１０１内のバンク７００および
７０２が共に活性化されている時には、ＡＮＤゲート３
０７および３２０の出力は共に“Ｈ”レベルとなってお
り、バンク選択信号２０１および対応する内部バンク選
択信号２０９の論理値は有効な値として内部に取り込ま
れる。その際には、バンク選択信号２０１の入力論理値
によりバンク７００とバンク７０２は選択的に稼働状態
となる。同様に、メモリセル・アレイ１０１内のバンク
７０１および７０３が共に活性化されている時には、図
３（ｂ）および（ｄ）において、ＡＮＤゲート３１３お
よび３２９の出力は共に“Ｈ”レベルとなっており、バ
ンク選択信号２０１および対応する内部バンク選択信号
２０９の論理値は有効な値として内部に取り込まれる。
その際には、バンク選択信号２０１の入力論理値により
バンク７０１とバンク７０３は選択的に稼働状態とな
る。
チャージ・コマンドが入力され、バンク選択信号２００
および２０１の入力論理値“Ｌ”レベルと“Ｌ”レベル
が取り込まれて、対応するバンク選択信号２０８および
２０９の入力論理値が“Ｌ”レベルと“Ｌ”レベルとな
り、バンク７００がプリチャージされる。図３に示され
るバンク活性化信号発生回路２０２においては、バンク
活性化信号２２０および２２２が“Ｈ”レベル、バンク
活性化信号２２２が“Ｌ”レベルとなっている。また、
メモリセル・アレイ１０１内のバンク７００および７０
２、またはバンク７０１および７０３が同時に活性化さ
れている時には、バンク活性化信号２２０および２２
２、またはバンク活性化信号２２１および２２３は、共
に“Ｈ”レベルとなっている。図３（ａ）および（ｃ）
において、ＡＮＤゲート３０７およい３２０には、バン
ク活性化信号２２０および２２２が入力される。従っ
て、メモリセル・アレイ１０１内のバンク７００および
７０２が共に活性化されている時には、ＡＮＤゲート３
０７および３２０の出力は共に“Ｈ”レベルとなってお
り、バンク選択信号２０１および対応する内部バンク選
択信号２０９の論理値は有効な値として内部に取り込ま
れる。その際には、バンク選択信号２０１の入力論理値
によりバンク７００とバンク７０２は選択的に稼働状態
となる。同様に、メモリセル・アレイ１０１内のバンク
７０１および７０３が共に活性化されている時には、図
３（ｂ）および（ｄ）において、ＡＮＤゲート３１３お
よび３２９の出力は共に“Ｈ”レベルとなっており、バ
ンク選択信号２０１および対応する内部バンク選択信号
２０９の論理値は有効な値として内部に取り込まれる。
その際には、バンク選択信号２０１の入力論理値により
バンク７０１とバンク７０３は選択的に稼働状態とな
る。
【００６４】また、メモリセル・アレイ１０１内のバン
ク７００および７０２、またはバンク７０１および７０
３が同時には活性化されていない時には、バンク活性化
信号２２０および２２２の内の一方のバンク活性化信
号、またはバンク活性化信号２２１および２２３の内の
一方のバンク活性化信号が“Ｌ”レベルになっている。
従って、２バンク動作時の場合と同様に、ＡＮＤゲート
３０７および３２０、またはＡＮＤゲート３１３および
３２９の出力は“Ｌ”レベルになって、バンク選択信号
２０１および対応する内部バンク選択信号２０９の論理
値は有効の値として内部に取り込まれることはなく、バ
ンク活性化信号２２０および２２２の内の一方のバンク
活性化信号、またはバンク活性化信号２２０および２２
２の内の一方のバンク活性化信号により活性化されてい
るバンクに対してプリチャージ動作が行われる。但し、
この場合には、バンク選択信号２０１により選択される
バンクは、バンク７００および７０２、またはバンク７
０１および７０３の内の活性化されている方のバンクの
みが選択の対象となるため、シンクロナスＤＲＡＭとし
ての動作上において問題が生じることはない。
ク７００および７０２、またはバンク７０１および７０
３が同時には活性化されていない時には、バンク活性化
信号２２０および２２２の内の一方のバンク活性化信
号、またはバンク活性化信号２２１および２２３の内の
一方のバンク活性化信号が“Ｌ”レベルになっている。
従って、２バンク動作時の場合と同様に、ＡＮＤゲート
３０７および３２０、またはＡＮＤゲート３１３および
３２９の出力は“Ｌ”レベルになって、バンク選択信号
２０１および対応する内部バンク選択信号２０９の論理
値は有効の値として内部に取り込まれることはなく、バ
ンク活性化信号２２０および２２２の内の一方のバンク
活性化信号、またはバンク活性化信号２２０および２２
２の内の一方のバンク活性化信号により活性化されてい
るバンクに対してプリチャージ動作が行われる。但し、
この場合には、バンク選択信号２０１により選択される
バンクは、バンク７００および７０２、またはバンク７
０１および７０３の内の活性化されている方のバンクの
みが選択の対象となるため、シンクロナスＤＲＡＭとし
ての動作上において問題が生じることはない。
【００６５】図３（ａ）、（ｂ）、（ｃ）および（ｄ）
に内部構成が示される本発明のバンク活性化信号発生回
路２０２においては、内部プリチャージ・コマンド信号
２０６が“Ｈ”レベルになると、内部バンク選択信号２
０８および２０９が共に“Ｌ”レベルであることによ
り、ＡＮＤゲート３０５の出力は“Ｈ”レベルになり、
ＮＯＲゲート３０６の出力は“Ｌ”レベルとなる。内部
アクティブ・コマンド信号２０５が“Ｌ”レベルとなっ
ているので、ＡＮＤゲート３０１の出力は“Ｌ”レベ
ル、ＮＯＲゲート３０２の出力は“Ｈ”レベルとなり、
インバータ３０３の出力は“Ｌ”レベルとなって、バン
ク活性化信号２２０は“Ｌ”レベルとなる。ＮＯＲゲー
ト３０２の出力が“Ｈ”レベルになると、ＮＯＲゲート
３０６の出力は“Ｌ”レベルに固定されるので、ＡＮＤ
ゲート３０５の出力レベルの如何にかかわらずバンク活
性化信号２２０のレベルは“Ｌ”レベルに保持される。
そして、タイミングＴ11のクロック信号の立ち上がり時
においては、内部プリチャージコマンド信号２０６は
“Ｌ”レベルとなり、これにより、ＡＮＤゲート３０５
の出力レベルは“Ｌ”レベルとなる。図８において、バ
ンク７００の場合には、バンク活性化信号２２０が
“Ｌ”レベルとなるためにワード線ドライバ８０６は非
活性化され、ワード線８０７は“Ｌ”レベルとなる。ま
た、センスアンプ回路８１１も非活性化され、ディジッ
ト線８０９および８１０はプリチャージされる。
に内部構成が示される本発明のバンク活性化信号発生回
路２０２においては、内部プリチャージ・コマンド信号
２０６が“Ｈ”レベルになると、内部バンク選択信号２
０８および２０９が共に“Ｌ”レベルであることによ
り、ＡＮＤゲート３０５の出力は“Ｈ”レベルになり、
ＮＯＲゲート３０６の出力は“Ｌ”レベルとなる。内部
アクティブ・コマンド信号２０５が“Ｌ”レベルとなっ
ているので、ＡＮＤゲート３０１の出力は“Ｌ”レベ
ル、ＮＯＲゲート３０２の出力は“Ｈ”レベルとなり、
インバータ３０３の出力は“Ｌ”レベルとなって、バン
ク活性化信号２２０は“Ｌ”レベルとなる。ＮＯＲゲー
ト３０２の出力が“Ｈ”レベルになると、ＮＯＲゲート
３０６の出力は“Ｌ”レベルに固定されるので、ＡＮＤ
ゲート３０５の出力レベルの如何にかかわらずバンク活
性化信号２２０のレベルは“Ｌ”レベルに保持される。
そして、タイミングＴ11のクロック信号の立ち上がり時
においては、内部プリチャージコマンド信号２０６は
“Ｌ”レベルとなり、これにより、ＡＮＤゲート３０５
の出力レベルは“Ｌ”レベルとなる。図８において、バ
ンク７００の場合には、バンク活性化信号２２０が
“Ｌ”レベルとなるためにワード線ドライバ８０６は非
活性化され、ワード線８０７は“Ｌ”レベルとなる。ま
た、センスアンプ回路８１１も非活性化され、ディジッ
ト線８０９および８１０はプリチャージされる。
【００６６】図１３のタイミングＴ12においては、再度
プリチャージコマンドが入力され、バンク選択信号２０
０および２０１の入力論理値の“Ｌ”レベルと“Ｈ”レ
ベルが取り込まれて、対応する内部バンク選択信号２０
８および２０９の入力論理値が“Ｌ”レベルと“Ｈ”レ
ベルとなり、バンク７０２がプリチャージされる。この
時には、バンク活性化信号２２２が“Ｈ”レベル、バン
ク活性化信号２２０、２２１および２２３が“Ｌ”レベ
ルとなっている。従って、図３（ａ）、（ｂ）、（ｃ）
および（ｄ）に内部構成が示される、本発明によるバン
ク活性化信号発生回路２０２においては、ＡＮＤゲート
３０７、３１３、３２０および３２９の出力レベルは全
て“Ｌ”レベルとなっており、ＮＡＮＤゲート３０８、
３１４、３２１および３３１の出力が全て“Ｈ”レベル
に固定される。これにより、バンク選択信号２０１およ
び対応する内部バンク選択信号２０９の論理値は、有効
の値として内部には取り込まれない。また、内部バンク
選択信号２０８が“Ｌ”レベルであるためインバータ３
０４および３２３の出力は共に“Ｈ”レベルとなるが、
ＡＮＤゲート３２４においては、バンク活性化信号２２
２が“Ｈ”レベルとなっていることにより、内部プリチ
ャージ・コマンド信号２０６が“Ｈ”レベルになると、
ＡＮＤゲート３２４の出力が“Ｈ”レベルとなり、ＮＯ
Ｒゲート３２５の出力は“Ｌ”レベルとなる。ＡＮＤゲ
ート３０５においては、バンク活性化信号２２０が
“Ｌ”レベルとなっているので、内部プリチャージ・コ
マンド信号２０６が“Ｈ”レベルとなっても、ＡＮＤゲ
ート３０５の出力レベルは“Ｌ”レベルのままである。
内部アクティブ・コマンド信号２０５が“Ｌ”レベルと
なっているので、ＡＮＤゲート３１７の出力は“Ｌ”レ
ベルであり、ＮＯＲゲート３１８の出力は“Ｈ”レベ
ル、インバータ３１９の出力は“Ｌ”レベルとなって、
バンク活性化信号２２２は“Ｌ”レベルとなる。ＮＯＲ
ゲート３１８の出力が“Ｈ”レベルになると、ＮＯＲゲ
ート３２５の出力は“Ｌ”レベルに固定されるために、
ＡＮＤゲート３２４の出力レベルの如何にかかわらず、
バンク活性化信号２２２のレベルは“Ｌ”レベルに保持
される。タイミングＴ13のクロック信号の立ち上がり時
においては、内部プリチャージ・コマンド信号２０６が
“Ｌ”レベルとなる。従って、ＡＮＤゲート３２４の出
力レベルは“Ｌ”レベルとなる。図８に示されるバンク
がバンク７０２である場合には、バンク活性化信号２２
２が“Ｌ”レベルとなることにより、ワード線ドライバ
８０６が非活性化され、これによりワード線８０７が
“Ｌ”レベルとなる。センスアンプ回路８１１も非活性
化されて、ディジット線８０９および８１０はプリチャ
ージされる。
プリチャージコマンドが入力され、バンク選択信号２０
０および２０１の入力論理値の“Ｌ”レベルと“Ｈ”レ
ベルが取り込まれて、対応する内部バンク選択信号２０
８および２０９の入力論理値が“Ｌ”レベルと“Ｈ”レ
ベルとなり、バンク７０２がプリチャージされる。この
時には、バンク活性化信号２２２が“Ｈ”レベル、バン
ク活性化信号２２０、２２１および２２３が“Ｌ”レベ
ルとなっている。従って、図３（ａ）、（ｂ）、（ｃ）
および（ｄ）に内部構成が示される、本発明によるバン
ク活性化信号発生回路２０２においては、ＡＮＤゲート
３０７、３１３、３２０および３２９の出力レベルは全
て“Ｌ”レベルとなっており、ＮＡＮＤゲート３０８、
３１４、３２１および３３１の出力が全て“Ｈ”レベル
に固定される。これにより、バンク選択信号２０１およ
び対応する内部バンク選択信号２０９の論理値は、有効
の値として内部には取り込まれない。また、内部バンク
選択信号２０８が“Ｌ”レベルであるためインバータ３
０４および３２３の出力は共に“Ｈ”レベルとなるが、
ＡＮＤゲート３２４においては、バンク活性化信号２２
２が“Ｈ”レベルとなっていることにより、内部プリチ
ャージ・コマンド信号２０６が“Ｈ”レベルになると、
ＡＮＤゲート３２４の出力が“Ｈ”レベルとなり、ＮＯ
Ｒゲート３２５の出力は“Ｌ”レベルとなる。ＡＮＤゲ
ート３０５においては、バンク活性化信号２２０が
“Ｌ”レベルとなっているので、内部プリチャージ・コ
マンド信号２０６が“Ｈ”レベルとなっても、ＡＮＤゲ
ート３０５の出力レベルは“Ｌ”レベルのままである。
内部アクティブ・コマンド信号２０５が“Ｌ”レベルと
なっているので、ＡＮＤゲート３１７の出力は“Ｌ”レ
ベルであり、ＮＯＲゲート３１８の出力は“Ｈ”レベ
ル、インバータ３１９の出力は“Ｌ”レベルとなって、
バンク活性化信号２２２は“Ｌ”レベルとなる。ＮＯＲ
ゲート３１８の出力が“Ｈ”レベルになると、ＮＯＲゲ
ート３２５の出力は“Ｌ”レベルに固定されるために、
ＡＮＤゲート３２４の出力レベルの如何にかかわらず、
バンク活性化信号２２２のレベルは“Ｌ”レベルに保持
される。タイミングＴ13のクロック信号の立ち上がり時
においては、内部プリチャージ・コマンド信号２０６が
“Ｌ”レベルとなる。従って、ＡＮＤゲート３２４の出
力レベルは“Ｌ”レベルとなる。図８に示されるバンク
がバンク７０２である場合には、バンク活性化信号２２
２が“Ｌ”レベルとなることにより、ワード線ドライバ
８０６が非活性化され、これによりワード線８０７が
“Ｌ”レベルとなる。センスアンプ回路８１１も非活性
化されて、ディジット線８０９および８１０はプリチャ
ージされる。
【００６７】以上、説明したように、４バンク構成時に
おける読み出し書き込み動作時およびプリチャージ動作
時においては、バンク選択信号２０１により選択稼働さ
れるバンク７００および７０２、またはバンク７０１お
よび７０３が共に活性化されている状態にあることによ
り、換言すれば、バンク活性化信号２２０および２２
２、または活性化信号２２１および２２３が共に“Ｈ”
レベルになっていることにより、バンク選択信号２０１
および対応する内部バンク選択信号２０９の入力論理値
が有効の値として内部に取り込まれて、バンク７００お
よび７０２、またはバンク７０１および７０３が選択さ
れて稼働する。一方、バンク選択信号２０１により選択
されて稼働するバンク７００および７０２、またはバン
クン７０１および７０３の内の一方が活性化されていな
い場合には、バンク活性化信号２２０および２２２、ま
たはバンク活性化信号２２１および２２３の内の一方の
バンク活性化信号が“Ｌ”レベルとなっていることによ
り、バンク選択信号２０１および対応する内部バンク選
択信号２０９の論理値は無効となる。この場合には、バ
ンク選択信号２０１により行われる選択動作はバンク活
性化信号２２０、２２１、２２２および２２３により行
われる。
おける読み出し書き込み動作時およびプリチャージ動作
時においては、バンク選択信号２０１により選択稼働さ
れるバンク７００および７０２、またはバンク７０１お
よび７０３が共に活性化されている状態にあることによ
り、換言すれば、バンク活性化信号２２０および２２
２、または活性化信号２２１および２２３が共に“Ｈ”
レベルになっていることにより、バンク選択信号２０１
および対応する内部バンク選択信号２０９の入力論理値
が有効の値として内部に取り込まれて、バンク７００お
よび７０２、またはバンク７０１および７０３が選択さ
れて稼働する。一方、バンク選択信号２０１により選択
されて稼働するバンク７００および７０２、またはバン
クン７０１および７０３の内の一方が活性化されていな
い場合には、バンク活性化信号２２０および２２２、ま
たはバンク活性化信号２２１および２２３の内の一方の
バンク活性化信号が“Ｌ”レベルとなっていることによ
り、バンク選択信号２０１および対応する内部バンク選
択信号２０９の論理値は無効となる。この場合には、バ
ンク選択信号２０１により行われる選択動作はバンク活
性化信号２２０、２２１、２２２および２２３により行
われる。
【００６８】即ち、本発明の半導体記憶装置は、特定の
バンク切替信号によるバンク切替機能を不要とすること
により、バンク数の異なるシンクロナスＤＲＡＭに対応
して、相互間において共用される一体化されたシンクロ
ナスＤＲＡＭとして形成することが可能となり、これに
より、当該半導体記憶装置の生産・製造過程において、
バンク数の異なる相互のバンク間における製品の振分け
を容易に行うことが可能となる。
バンク切替信号によるバンク切替機能を不要とすること
により、バンク数の異なるシンクロナスＤＲＡＭに対応
して、相互間において共用される一体化されたシンクロ
ナスＤＲＡＭとして形成することが可能となり、これに
より、当該半導体記憶装置の生産・製造過程において、
バンク数の異なる相互のバンク間における製品の振分け
を容易に行うことが可能となる。
【００６９】なお、上記の本発明の実施形態の動作説明
においては、メモリセル・アレイが２バンクおよび４バ
ンクに分割され、バンク数が２と４の場合に共用されて
相互に転用可能なシンクロナスＤＲＡＭとして形成され
る半導体記憶装置を対象として説明を行っているが、本
発明は、上記のバンク数が２と４の場合に共用される半
導体記憶装置に限定されるものではなく、メモリセル・
アレイが２バンク、４バンクおおび８バンクに分割さ
れ、バンク数が２、４および８の場合に共用されて相互
に転用可能なシンクロナスＤＲＡＭとして形成される半
導体記憶装置としても有効に適用されることは云うまで
もない。
においては、メモリセル・アレイが２バンクおよび４バ
ンクに分割され、バンク数が２と４の場合に共用されて
相互に転用可能なシンクロナスＤＲＡＭとして形成され
る半導体記憶装置を対象として説明を行っているが、本
発明は、上記のバンク数が２と４の場合に共用される半
導体記憶装置に限定されるものではなく、メモリセル・
アレイが２バンク、４バンクおおび８バンクに分割さ
れ、バンク数が２、４および８の場合に共用されて相互
に転用可能なシンクロナスＤＲＡＭとして形成される半
導体記憶装置としても有効に適用されることは云うまで
もない。
【００７０】
【発明の効果】以上説明したように、本発明は、選択の
対象とするバンクの活性化状態を参照し、所定の論理プ
ロセスを介して外部から入力されるバンク選択信号を有
効とするか、または無効とするかの選定処理を行うこと
により、特定のバンク切替信号による拘束を受けること
なく、４バンク構成時および２バンク構成時の何れの場
合の読み出し書き込み動作ならびにプリチャージ動作に
対しても適用することが可能となり、これにより、４バ
ンク構成および２バンク構成、更には、８バンク構成、
４バンク構成および２バンク構成に対応するシンクロナ
スＤＲＡＭとして形成される半導体記憶装置の製造過程
において、必要に応じて双方のバンク間における製品振
分けを容易に行うことが可能となり、生産性の向上を図
ることができるという効果がある。
対象とするバンクの活性化状態を参照し、所定の論理プ
ロセスを介して外部から入力されるバンク選択信号を有
効とするか、または無効とするかの選定処理を行うこと
により、特定のバンク切替信号による拘束を受けること
なく、４バンク構成時および２バンク構成時の何れの場
合の読み出し書き込み動作ならびにプリチャージ動作に
対しても適用することが可能となり、これにより、４バ
ンク構成および２バンク構成、更には、８バンク構成、
４バンク構成および２バンク構成に対応するシンクロナ
スＤＲＡＭとして形成される半導体記憶装置の製造過程
において、必要に応じて双方のバンク間における製品振
分けを容易に行うことが可能となり、生産性の向上を図
ることができるという効果がある。
【図１】本発明の１実施形態を示すブロック図である。
【図２】前記１実施形態におけるバンク制御信号生成部
を示すブロック図である。
を示すブロック図である。
【図３】前記バンク制御信号生成部に含まれるバンク活
性化信号発生回路の１実施形態を示す回路図である。
性化信号発生回路の１実施形態を示す回路図である。
【図４】前記バンク制御信号生成部に含まれる読み出し
書き込みバンク選択信号発生回路の１実施形態を示す回
路図である。
書き込みバンク選択信号発生回路の１実施形態を示す回
路図である。
【図５】アドレス信号生成部の構成例を示す回路図であ
る。
る。
【図６】従来例を示すブロック図である。
【図７】メモリセル・アレイ内における４バンク構成時
のバンクの配置例を示すブロック図である。
のバンクの配置例を示すブロック図である。
【図８】前記バンク内部の部分構成例を示すブロック図
である。
である。
【図９】前記従来例におけるバンク制御信号生成部を示
すブロック図である。
すブロック図である。
【図１０】前記従来例のバンク制御信号生成部に含まれ
るバンク活性化信号発生回路を示す回路図である。
るバンク活性化信号発生回路を示す回路図である。
【図１１】前記従来例のバンク制御信号生成部に含まれ
る読み出し書き込みバンク選択信号発生回路を示す回路
図である。
る読み出し書き込みバンク選択信号発生回路を示す回路
図である。
【図１２】バッファ回路の回路構成例を示す図である。
【図１３】４バンク構成時における動作を示すタイミン
グ図である。
グ図である。
【図１４】２バンク構成時における動作を示すタイミン
グ図である。
グ図である。
１００、６００ バンク制御信号生成部 １０１ メモリセル・アレイ １０２ アドレス信号生成部 １０３ データ入出力部 ２００、２０１ バンク選択信号 ２０２、９００ バンク活性化信号発生回路 ２０３、９０１ 読み出し書き込みバンク選択信号発
生回路 ２０４ コマンド・デコード回路 ２０５ 内部アクティブ・コマンド信号 ２０６ 内部プリチャージ・コマンド信号 ２０７ 内部リードライト・コマンド信号 ２０８、２０９ 内部バンク選択信号 ２１０〜２１６ バッファ回路 ２２０〜２２３ バンク活性化信号 ２２４〜２２７ 読み出し書き込みバンク選択信号 ２３０ 内部クロック信号 ２４０ ＲＡＳＢコマンド信号 ２４１ ＣＡＳＢコマンド信号 ２４２ ＷＳＢコマンド信号 ２４３ ＣＳＢコマンド信号 ２４４ アドレス信号Ａi ２４５ 内部ロウ・アドレス信号Ｘi ２４６ 内部カレム・アドレス信号Ｙi ２４７ 読み出しデータ信号 ２４８ バンク切替信号 ３００、３０３、３０４、３０９、３１２、３１９、３
２２、３２３、３２８、３３０、４００、４０９、４１
０、４１９、１００３、１００５、１０１０、１０１
６、１０１８、１０２２、１０２５、１０２６、１０２
７、１０２９、１１０４、１１０６、１１０８、１１１
４ インバータ ３０１、３０５、３０７、３１０、３１３、３１５、３
１７、３２０、３２４、３２６、３２９、３３２、１０
００、１００１、１００７、１００８、１０１３、１０
１４、１０１９、１０２０、１１０２、１１０７、１１
１１、１１１５ＡＮＤゲート ３０２、３０６、３１１、３１６、３１８、３２５、３
２７、３３３、１００２、１００４、１００９、１０１
１、１０１５、１０１７、１０２１、１０２３ＮＯＲゲ
ート ３０８、３１４、３２１、３３１、４０１、４０６、４
１２、４１６、１００６、１０１２、１０２８、１０３
０、１１０１、１１０５、１１１０、１１１３ＮＡＮＤ
ゲート ４０３、４０８、４１４、４１８、５０１、５０２、８
０５、１１０３、１１０９、１１１２、１１１６ Ｄ
タイプ・ラッチ回路 ５０３ アドレス信号 ７００〜７０３ バンク ７０４ 入出力データ線 ８００〜８０２ デコード回路ブロック ８０３ ロウ・デコード回路 ８０４ 内部ロード・アドレス信号 ８０６ ワード線ドライバ ８０７ ワード線 ８０８ メモリセル ８０９、８１０ ディジット線 ８１１ センスアンプ回路 ８１２ カラム・デコード回路 ８１３ カラム・スイッチドライバ ８１４ カラム・スイッチ ８１５、８１７ ＮＭＯＳトランジスタ ８１６、８１８ ＰＭＯＳトランジスタ ８１９、８２０ 読み出し用バス ８２１ データ・アンプ回路 ８２２ ラッチ信号発生回路 １２００ 入力信号レシーバ回路 １２０１ Ｄタイプ・フリップフロップ回路
生回路 ２０４ コマンド・デコード回路 ２０５ 内部アクティブ・コマンド信号 ２０６ 内部プリチャージ・コマンド信号 ２０７ 内部リードライト・コマンド信号 ２０８、２０９ 内部バンク選択信号 ２１０〜２１６ バッファ回路 ２２０〜２２３ バンク活性化信号 ２２４〜２２７ 読み出し書き込みバンク選択信号 ２３０ 内部クロック信号 ２４０ ＲＡＳＢコマンド信号 ２４１ ＣＡＳＢコマンド信号 ２４２ ＷＳＢコマンド信号 ２４３ ＣＳＢコマンド信号 ２４４ アドレス信号Ａi ２４５ 内部ロウ・アドレス信号Ｘi ２４６ 内部カレム・アドレス信号Ｙi ２４７ 読み出しデータ信号 ２４８ バンク切替信号 ３００、３０３、３０４、３０９、３１２、３１９、３
２２、３２３、３２８、３３０、４００、４０９、４１
０、４１９、１００３、１００５、１０１０、１０１
６、１０１８、１０２２、１０２５、１０２６、１０２
７、１０２９、１１０４、１１０６、１１０８、１１１
４ インバータ ３０１、３０５、３０７、３１０、３１３、３１５、３
１７、３２０、３２４、３２６、３２９、３３２、１０
００、１００１、１００７、１００８、１０１３、１０
１４、１０１９、１０２０、１１０２、１１０７、１１
１１、１１１５ＡＮＤゲート ３０２、３０６、３１１、３１６、３１８、３２５、３
２７、３３３、１００２、１００４、１００９、１０１
１、１０１５、１０１７、１０２１、１０２３ＮＯＲゲ
ート ３０８、３１４、３２１、３３１、４０１、４０６、４
１２、４１６、１００６、１０１２、１０２８、１０３
０、１１０１、１１０５、１１１０、１１１３ＮＡＮＤ
ゲート ４０３、４０８、４１４、４１８、５０１、５０２、８
０５、１１０３、１１０９、１１１２、１１１６ Ｄ
タイプ・ラッチ回路 ５０３ アドレス信号 ７００〜７０３ バンク ７０４ 入出力データ線 ８００〜８０２ デコード回路ブロック ８０３ ロウ・デコード回路 ８０４ 内部ロード・アドレス信号 ８０６ ワード線ドライバ ８０７ ワード線 ８０８ メモリセル ８０９、８１０ ディジット線 ８１１ センスアンプ回路 ８１２ カラム・デコード回路 ８１３ カラム・スイッチドライバ ８１４ カラム・スイッチ ８１５、８１７ ＮＭＯＳトランジスタ ８１６、８１８ ＰＭＯＳトランジスタ ８１９、８２０ 読み出し用バス ８２１ データ・アンプ回路 ８２２ ラッチ信号発生回路 １２００ 入力信号レシーバ回路 １２０１ Ｄタイプ・フリップフロップ回路
Claims (1)
- 【請求項１】 第１、第２、第３および第４のメモリ・
バンクを含む４グループのメモリ・バンクに分割して形
成されるメモリセル・アレイを有する同期型の読み出し
書き込み可能な半導体記憶装置において、 所定のＲＡＳＢ、ＣＡＳＢ、ＷＥＢおよびＣＳＢを含む
外部からのアクティブ・コマンド信号、および前記メモ
リ・バンクを選択する外部からの第１および第２のバン
ク選択信号の入力を受けて、選択の対象とする前記メモ
リ・バンクの活性化状態を参照し所定の論理プロセスを
介して前記第１および第２のバンク選択信号の有効又は
無効の選択処理を行い、前記第１、第２、第３および第
４の各メモリ・バンクを選択・稼働させるための第１、
第２、第３および第４の読み出し書き込みバンク選択信
号および第１、第２、第３および第４のバンク活性化信
号を生成して、前記メモリセル・アレイに対して出力す
るとともに、所定の内部アクティブ・コマンド信号およ
び内部リードライト・コマンド信号を生成して出力する
バンク制御信号生成部と、 外部からのアドレス信号、ならびに前記バンク制御信号
生成部より出力される内部アクティブ・コマンド信号お
よび内部リードライト・コマンド信号の入力を受けて、
前記メモリ・バンクに対応する内部ロウ・アドレス信号
および内部カラム・アドレス信号を生成して、前記メモ
リセル・アレイに対して出力するアドレス信号生成部
と、を少なくともデータの読み出し書き込み時に対応し
て、前記メモリセル・アレイを形成するメモリ・バンク
を選択し稼働させるための手段として備えて構成され、 前記バンク制御信号生成部が、前記外部からのアクティ
ブ・コマンド信号を所定の内部クロック信号を介し所定
のバッファ回路を経由して取込み生成した内部コマンド
信号を入力してデコードし、所定の内部プリチャージ・
コマンド信号、前記内部アクティブ・コマンド信号およ
び前記内部リードライト・コマンド信号を生成して出力
するコマンド・デコード回路と、 外部からの前記第１および第２のバンク選択信号を、前
記内部クロック信号を介して取込み生成した内部バンク
選択信号、および前記内部アクティブ・コマンド信号お
よび内部プリチャージ・コマンド信号を入力して、前記
第１、第２、第 ３および第４の各メモリ・バンクに対応
する第１、第２、第３および第４のバンク活性化信号を
それぞれ生成して出力する第１、第２、第３および第４
のバンク活性化信号発生回路を備えるバンク活性化信号
発生回路と、 前記第１および第２のバンク選択信号、前記内部リード
ライト・コマンド信号および前記第１、第２、第３およ
び第４のバンク活性化信号の入力を受けて、前記第１、
第２、第３および第４の各メモリ・バンクに対応する第
１、第２、第３および第４の読み出し書き込みバンク選
択信号をそれぞれ生成して出力する第１、第２、第３お
よび第４の読み出し書き込みバンク選択信号発生回路を
備える読み出し書き込みバンク選択信号発生回路と、を
少なくも備え、 前記第１のバンク活性化信号発生回路が、前記第１のバ
ンク活性化信号および前記第３のバンク活性化信号の論
理積を生成して出力する第１のＡＮＤゲートと、 前記第１のＡＮＤゲートの論理積出力と前記第２のバン
ク選択信号の論理積を生成して出力する第１のＮＡＮＤ
ゲートと、 前記第１のバンク選択信号を反転出力する第１のインバ
ータと、 前記第２のバンク選択信号を反転出力する第２のインバ
ータと、 前記内部アクティブ・コマンド信号、前記第１のインバ
ータの反転出力および第２のインバータの反転出力の論
理積を生成して出力する第２のＡＮＤゲートと、 前記内部プリチャージ・コマンド信号、前記第１のイン
バータの反転出力、前記第１のＮＡＮＤゲートの論理積
出力および前記第１のバンク活性化信号の論理積を生成
して出力する第３のＡＮＤゲートと、 一方の入力端には、それぞれ対応する前記第２および第
３のＡＮＤゲートの論理積出力を入力とし、他方の入力
端には、それぞれの論理和出力を入力とするように形成
され、それぞれの入力の論理和を生成して出力する第１
および第２のＮＯＲゲートと、 前記第２のＡＮＤゲートの論理積出力を入力とする前記
第１のＮＯＲゲートの論理和出力を入力して反転し、前
記第１のバンク活性化信号として出力する第３のインバ
ータと、 を備えて構成され、 前記第２のバンク活性化信号発生回路が、前記第２のバ
ンク活性化信号および前記第４のバンク活性化信号の論
理積を生成して出力する第４のＡＮＤゲートと、 前記第４のＡＮＤゲートの論理積出力および前記第２の
バンク選択信号の論理積を生成して出力する第２のＮＡ
ＮＤゲートと、 前記第２のバンク選択信号を反転出力する第４のインバ
ータと、 前記内部アクティブ・コマンド信号、前記第４のインバ
ータの反転出力および前記第１のバンク選択信号の論理
積を生成して出力する第５のＡＮＤゲートと、 前記内部プリチャージ・コマンド信号、前記第１のバン
ク選択信号、前記第２のＮＡＮＤゲートの論理積出力お
よび前記第２のバンク活性化信号の論理積を生成して出
力する第６のＡＮＤゲートと、 一方の入力端には、それぞれ対応する前記第５および第
６のＡＮＤゲートの論理積出力を入力とし、他方の入力
端には、それぞれの論理和出力を入力とするように形成
され、それぞれの入力の論理和を生成して出力する第３
および第４のＮＯＲゲートと、 前記第５のＡＮＤゲートの論理積出力を入力とする前記
第３のＮＯＲゲートの論理和出力を入力して反転し、前
記第２のバンク活性化信号として出力する第５のインバ
ータと、 を備えて構成され、 前記第３のバンク活性化信号発生回路が、前記第１のバ
ンク活性化信号およびあ前記第３のバンク活性化信号の
論理積を生成して出力する第７のＡＮＤゲートと、 前記第２のバンク選択信号を反転出力する第６のインバ
ータと、 前記第７のＡＮＤゲートの論理積出力と前記第６のイン
バータの反転出力の論理積を生成して出力する第３のＮ
ＡＮＤゲートと、 前記第１のバンク選択信号を反転出力する第７のインバ
ータと、 前記内部アクティブ・コマンド信号、前記第２のコマン
ド選択信号および前記第７のインバータの反転出力の論
理積を生成して出力する第８のＡＮＤゲートと 、 前記内部プリチャージ・コマンド信号、前記第７のイン
バータの反転出力、前記第３のＮＡＮＤゲートの論理積
および前記第３のバンク活性化信号の論理積を生成して
出力する第９のＡＮＤゲートと、 一方の入力端には、それぞれ対応する前記第８および第
９のＡＮＤゲートの論理積出力を入力とし、他方の入力
端には、それぞれの論理和出力を入力とするように形成
され、それぞれの入力の論理和を生成して出力する第５
および第６のＮＯＲゲートと、 前記第８のＡＮＤゲートの論理積出力を入力とする前記
第５のＮＯＲゲートの論理和出力を入力して反転し、前
記第３のバンク活性化信号として出力する第８のインバ
ータと、 を備えて構成され、 前記第４のバンク活性化信号発生回路が、前記第２のバ
ンク活性化信号および前記第４のバンク活性化信号の論
理積を生成して出力する第１０のＡＮＤゲートと、 前記第２のバンク選択信号を反転出力する第９のインバ
ータと、 前記１０のＡＮＤゲートの論理積出力および前記第９の
インバータの反転出力の論理積を生成して出力する第４
のＮＡＮＤゲートと、 前記内部アクティブ・コマンド信号、前記第１のバンク
選択信号および第２のバンク選択信号の論理積を生成し
て出力する第１１のＡＮＤゲートと、 前記内部プリチャージ・コマンド信号、前記第１のバン
ク選択信号、前記第４のＮＡＮＤゲートの論理積出力お
よび前記第４のバンク活性化信号の論理積を生成して出
力する第１２のＡＮＤゲートと、 一方の入力端には、それぞれ対応する前記第１１および
第１２のＡＮＤゲートの論理積出力を入力とし、他方の
入力端には、それぞれの論理和出力を入力とするように
形成され、それぞれの入力の論理和を生成して出力する
第７および第８のＮＯＲゲートと、 前記第１１のＡＮＤゲートの論理積出力を入力とする前
記第７のＮＯＲゲートの論理和出力を入力して反転し、
前記第４のバンク活性化信号として出力する第 ９のイン
バータと、 を備えて構成されるとともに、 前記第１の読み出し書き込みバンク選択信号発生回路
が、前記第１のバンク活性化信号および前記第３のバン
ク活性化信号の論理積を生成して出力する第１３のＡＮ
Ｄゲートと、 前記第２のバンク選択信号および前記第１３のＡＮＤゲ
ートの論理積出力の論積を生成して出力する第５のＮＡ
ＮＤゲートと、 前記第１のバンク選択信号を反転出力する第１０のイン
バータと、 前記第５のＮＡＮＤゲートの論理積出力、前記第１０の
インバータの反転出力および前記第１のバンク活性化信
号の論理積を生成して出力する第１４のＡＮＤゲート
と、 前記第１４のＡＮＤゲートの論理積出力を前記リードラ
イト・コマンド信号を介してラッチし、前記第１の読み
出し書き込みバンク選択信号として出力する第１のＤタ
イプ・ラッチ回路と、 を備えて構成され、 前記第２の読み出し書き込みバンク選択信号発生回路
が、前記第２のバンク活性化信号および前記第４のバン
ク活性化信号の論理積を生成して出力する第１５のＡＮ
Ｄゲートと、 前記第２のバンク選択信号および前記第１５のＡＮＤゲ
ートの論理積出力の論積を生成して出力する第６のＮＡ
ＮＤゲートと、 前記第１のバンク選択信号、前記第６のＮＡＮＤゲート
の論理積出力および前記第２のバンク活性化信号の論理
積を生成して出力する第１６のＡＮＤゲートと、 前記第１６のＡＮＤゲートの論理積出力を前記リードラ
イト・コマンド信号を介してラッチし、前記第２の読み
出し書き込みバンク選択信号として出力する第２のＤタ
イプ・ラッチ回路と、 を備えて構成され、 前記第３の読み出し書き込みバンク選択信号発生回路
が、前記第１のバンク活性化信号および前記第３のバン
ク活性化信号の論理積を生成して出力する第１７ のＡＮ
Ｄゲートと、 前記第２のバンク選択信号を反転出力する第１１のイン
バータと、 前記第１７のＡＮＤゲートの論理積出力および前記第１
１のインバータの反転出力の論理積を生成して出力する
第７のＮＡＮＤゲートと、 前記第７のＮＡＮＤゲートの論理積出力、前記第１２の
インバータの反転出力および前記第３のバンク活性化信
号の論理積を生成して出力する第１８のＡＮＤゲート
と、 前記第１８のＡＮＤゲートの論理積出力を前記リードラ
イト・コマンド信号を介してラッチし、前記第３の読み
出し書き込みバンク選択信号として出力する第３のＤタ
イプ・ラッチ回路と、 を備えて構成され、 前記第４の読み出し書き込みバンク選択信号発生回路
が、前記第２のバンク活性化信号および前記第４のバン
ク活性化信号の論理積を生成して出力する第１９のＡＮ
Ｄゲートと、 前記第２のバンク選択信号を反転出力する第１３のイン
バータと、 前記第１９のＡＮＤゲートの論理積出力および前記第１
３のインバータの反転出力の論理積を生成して出力する
第８のＮＡＮＤゲートと、 前記第８のＮＡＮＤゲートの論理積出力、第１のバンク
選択信号および前記第４のバンク活性化信号の論理積を
生成して出力する第２０のＡＮＤゲートと、 前記第２０のＡＮＤゲートの論理積出力を前記リードラ
イト・コマンド信号を介してラッチし、前記第４の読み
出し書き込みバンク選択信号として出力する第４のＤタ
イプ・ラッチ回路と、 を備えて構成される ことを特徴とする半導体記憶装置。
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