JP3415664B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、入力信号を受け、その入力信号をデコードす
る回路を備えた半導体記憶装置に関するものである。

【０００２】

【従来の技術】図２３は、従来のシンクロナススタティ
ックランダムアクセスメモリ（以下シンクロナスＳＲＡ
Ｍという）の構成を示すブロック図である。

【０００３】このシンクロナスＳＲＡＭは、メモリセル
アレイ７、行アドレスバッファ２０２、ラッチ回路２１
１、行アドレスデコーダ２０３、列アドレスバッファ２
０５、ラッチ回路２１２、列アドレスデコーダ２０６、
マルチプレクサ８、読出・書込回路９、データ入出力バ
ッファ・ラッチ回路１０および読出・書込制御回路１６
を含む。

【０００４】メモリセルアレイ７においては、情報を記
憶するメモリセルがマトリックス状に配列される。行ア
ドレスバッファ２０２およびラッチ回路２１１は、外部
から与えられる行アドレス信号ＲＡＤＤを受け、その行
アドレス信号ＲＡＤＤを増幅および反転増幅し保持す
る。行アドレスデコーダ２０３は、ラッチ回路２１１か
ら与えられる行アドレス信号を復号化する。

【０００５】列アドレスバッファ２０５およびラッチ回
路２１２は、外部から与えられる列アドレス情報ＣＡＤ
Ｄを増幅および反転増幅し保持する。列アドレスデコー
ダ２０６は、ラッチ回路２１２から与えられる列アドレ
ス信号を復号化する。

【０００６】マルチプレクサ８は、列アドレスデコーダ
２０６の出力信号に応答して、読出・書込回路９から与
えられる書込データをメモリセルアレイ７に与えるとと
もに、メモリセルアレイ７からの読出データを読出・書
込回路９に与える。

【０００７】読出・書込回路９は、小振幅の読出電圧を
感知増幅する読出のためのセンスアンプと書込のための
書込バッファとを含む。データ入出力バッファ・ラッチ
回路２１０は、読出・書込回路９のセンスアンプの出力
を増幅し保持するための出力データバッファと、外部か
ら与えられる書込データＷＤを示す信号を増幅し保持す
るための入力データバッファとを含む。

【０００８】このデータ入出力バッファ・ラッチ回路２
１０は、読出・書込回路９から与えられる読出データを
示す信号を増幅して外部に出力するとともに、外部から
与えられる書込データを示す信号を増幅して読出・書込
回路９に与える。読出・書込制御回路１６は、チップイ
ネーブル信号ＣＥおよびライトイネーブル信号ＷＥを受
け、これらの信号に基づいて読出・書込回路９およびデ
ータ入出力バッファ・ラッチ回路２１０を制御する。

【０００９】図２４は、図２３に示されるシンクロナス
ＳＲＡＭのメモリセルアレイ７の周辺部の詳細な構成を
示すブロック図である。この図２４では、説明の簡略化
のため、メモリセルアレイ７のメモリセルの配置が２行
２列である場合について説明する。

【００１０】図２４を参照して、メモリセルアレイ７に
おいては、行アドレスデコーダ２０３に接続されたワー
ド線２２２および２２３のそれぞれと、ビット線対２２
０ａ，２２０ｂおよび２２１ａ，２２１ｂのそれぞれと
の交点にメモリセル２２４ａ，２２４ｂ，２２４ｃ，２
２４ｄが配置される。

【００１１】電源電位を受ける電源ノード９０とビット
線２２０ａ，２２０ｂ，２２１ａ，２２１ｂのそれぞれ
との間にビット線負荷２２５ａ，２２５ｂ，２２６ａ，
２２６ｂが接続される。

【００１２】Ｉ／Ｏ線対２２９ａ，２２９ｂは、読出・
書込回路９に接続される。ビット線２２０ａおよび２２
１ａのそれぞれと、Ｉ／Ｏ線２２９ａとの間に、トラン
スファーゲート２２７ａ，２２８ａがそれぞれ接続され
る。トランスファゲート２２７ａ，２２８ａの各々は、
列アドレスデコーダ２０６の出力信号をゲートに受け
る。

【００１３】ビット線２２０ｂおよび２２１ｂのそれぞ
れと、Ｉ／Ｏ線２２９ｂとの間に、トランスファゲート
２２７ｂ，２２８ｂがそれぞれ接続される。トランスフ
ァゲート２２７ｂおよび２２８ｂの各々は、列アドレス
デコーダ２０６の出力信号をゲートに受ける。

【００１４】読出・書込回路９は、Ｉ／Ｏ線対２２９
ａ，２２９ｂの間の電位差を増幅し、増幅された信号を
データ入出力バッファ・ラッチ回路２１０に与える。デ
ータ入出力バッファ・ラッチ回路２１０は、読出・書込
回路９の出力信号を増幅して読出データＲＤとして出力
する。

【００１５】たとえば、メモリセル２２４ａを選択する
場合は、次のような動作が行なわれる。行アドレスデコ
ーダ２０３に入力される行アドレス信号に応答して、メ
モリセル２２４ａが接続されたワード線２２２が選択レ
ベル（たとえばＨレベル）にされ、他のワード線２２３
が非選択レベル（たとえばＬレベル）にされる。

【００１６】また、列アドレスデコーダ２０６に入力さ
れる列アドレス信号に応答して、メモリセル２２４ａが
接続されたビット線対２２０ａ，２２０ｂに対応するト
ランスファゲート２２７ａ，２２７ｂがそれぞれ導通さ
れる。

【００１７】これにより、ビット線対２２０ａ，２２０
ｂがＩ／Ｏ線対２２９ａ，２２９ｂにそれぞれ接続さ
れ、他のビット線対２２１ａ，２２１ｂがＩ／Ｏ線対２
２９ａ，２２９ｂからそれぞれ切り離される。

【００１８】データの読出の場合には、読出・書込制御
回路１６を介して読出・書込回路９に与えられるライト
イネーブル信号ＷＥがＬレベルとされ、Ｉ／Ｏ線対２２
９ａ，２２９ｂが、データ入力端子１２から切り離され
る。また、この場合、読出・書込制御回路１６を介して
読出・書込回路９に与えられるチップイネーブル信号Ｃ
ＥがＨレベルにされ、読出・書込回路９のセンスアンプ
が動作状態にされる。

【００１９】そして、行アドレスデコーダ２０３によっ
て、ワード線２２２または２２３が選択され、その選択
されたワード線に接続されたすべてのメモリセルが活性
化される。これとともに、列アドレスデコーダ２０６に
よって、ビット線対２２０ａ，２２０ｂまたは２２１
ａ，２２１ｂが選択される。これにより、ワード線およ
びビット線対によって選択されたメモリセルからＩ／Ｏ
線対２２９ａ，２２９ｂにデータが読出される。

【００２０】このデータの読出によってＩ／Ｏ線対２２
９ａ，２２９ｂ間に発生する電位差が読出・書込回路９
のセンスアンプによって増幅され、その増幅された信号
がデータ入出力バッファ・ラッチ回路２１０に与えられ
る。

【００２１】図２５は、ラッチ回路２１１の構成の一例
を示す回路図である。図２５を参照して、このラッチ回
路は、ＮＭＯＳトランジスタ２３１およびインバータ２
３３，２３５，２３７を含む。このラッチ回路において
は、入力端子２３０が行アドレスバッファ２０２の出力
信号を受け、ＮＭＯＳトランジスタ２３１が同期信号Ｃ
ＬＫを受ける。また、出力端子２３６から図２３の行ア
ドレスデコーダ２０３に向けて出力信号が出力される。

【００２２】同期信号ＣＬＫがＨレベルである場合に
は、入力端子２３０から入力された信号がＭＯＳトラン
ジスタ２３１、インバータ２３３および２３５を介して
出力端子２３６に与えられるとともに、インバータ２３
３および２３７によりラッチされる。一方、同期信号Ｃ
ＬＫがＬレベルである場合は、インバータ２３３および
２３７によりラッチされた信号がインバータ２３５を介
して出力端子２３６に与えられる。

【００２３】次に、図２３のラッチ回路２１１のその他
の例について説明する。図２６は、ラッチ回路２１１の
構成のその他の例を示す回路図である。この図２６のラ
ッチ回路は、図２５に示されるラッチ回路を直列に２段
接続した回路である。

【００２４】図２６を参照して、このラッチ回路は、Ｎ
ＭＯＳトランジスタ２４１，２４８およびインバータ２
４３，２４５，２４７，２５０，２５２，２５４を含
む。

【００２５】入力端子２４０は、行アドレスバッファ２
０２の出力信号を受ける。ＮＭＯＳトランジスタ２４１
はゲートに同期信号ＣＬＫを受ける。ＮＭＯＳトランジ
スタ２４８は、ゲートに同期信号ＣＬＫの反転信号であ
る反転同期信号／ＣＬＫを受ける。出力端子２５３は、
図２３の行アドレスデコーダ２０３に向けて出力信号を
出力する。

【００２６】同期信号ＣＬＫがＨレベルである場合は、
ＮＭＯＳトランジスタ２４１が導通するため、入力端子
２４０から入力された信号は、ＮＭＯＳトランジスタ２
４１、インバータ２４３および２４５を介してインバー
タ２４５およびＮＭＯＳトランジスタ２４８の間のノー
ド２４６に伝達される。それとともに、インバータ２４
３および２４７により信号がラッチされる。

【００２７】そして、反転同期信号／ＣＬＫがＨレベル
になった場合は、ＮＭＯＳトランジスタ２４８が導通す
るため、ノード２４６に伝達される信号がＮＭＯＳトラ
ンジスタ２４８、インバータ２５０および２５２を介し
て出力端子２５３に伝達される。それとともに、インバ
ータ２５０および２５４により信号がラッチされる。

【００２８】すなわち、同期信号ＣＬＫがＨレベルであ
る場合にインバータ２４３および２４７に信号がラッチ
され、そのラッチされた信号が、反転同期信号／ＣＬＫ
がＨレベルになった場合にインバータ２５０および２５
４にラッチされるとともに出力端子２５３に伝達され
る。

【００２９】次に、図２３のＳＲＡＭにおけるアドレス
選択動作のタイミングについて説明する。図２７は、図
２３のＳＲＡＭのアドレス選択動作のタイミングを示す
タイミングチャートである。

【００３０】この図２７においては、同期信号ＣＬＫ、
行アドレスバッファ２０２から出力されるプリデコード
信号ＰＤＯ、ラッチ回路２１１から出力されるラッチ出
力信号ＬＯ、行アドレスデコーダ２０３におけるサブデ
コーダ出力信号ＳＤＯおよびワード線選択信号ＷＬが示
される。ここで、サブデコーダ出力信号ＳＤＯは、行ア
ドレスデコーダ２０３に含まれるサブデコーダの出力信
号である。

【００３１】図２７を参照して、ワード線を選択する場
合には、選択すべきワード線に対応する行アドレス信号
ＲＡＤＤが行アドレスバッファ２０２に与えられる。行
アドレスバッファ２０２においては、与えられた行アド
レス信号ＲＡＤＤが、増幅および反転増幅されるととも
にプリデコードされ、内部信号に変換されて内部信号で
あるプリデコード信号ＰＤＯとして出力される。そし
て、そのプリデコード信号ＰＤＯがラッチ回路２１１に
おいて同期信号ＣＬＫに基づいてラッチされ、行アドレ
スデコーダ２０３に伝達される。

【００３２】行アドレスデコーダ２０３においては、ラ
ッチ回路２１１から与えられるラッチ出力信号ＬＯに応
答してサブデコーダ出力信号ＳＤＯが変化し、それに応
答してワード線選択信号ＷＬが変化する。

【００３３】この行アドレスデコーダ２０３において
は、ワード線の選択および非選択のタイミングが、行ア
ドレス信号ＲＡＤＤの変化から同程度の遅延時間を有す
るように設定されている。すなわち、ワード線の選択と
非選択が同じタイミングで実行される。この行アドレス
デコーダ２０３におけるワード線選択信号ＷＬにより特
定のワード線が選択レベルにされ、その他のワード線が
非選択レベルにされる。

【００３４】同様に、ビット線の選択もワード線の選択
と同様に行なわれる。この場合、選択すべきビット線に
対応する列アドレス信号が列アドレスバッファ２０５に
与えられる。

【００３５】そして、それに応答して、その選択すべき
ビット線対に接続されたトランスファゲートのみが導通
し、選択されたビット線対のみがＩ／Ｏ線対２２９ａ，
２２９ｂに接続され、その他のビット線対はＩ／Ｏ線対
から切り離される。

【００３６】このビット線対の選択においても、ワード
線の選択の場合と同様に、選択および非選択のタイミン
グが列アドレス信号ＣＡＤＤの変化から同程度の遅延時
間を有するように設定されている。

【００３７】このように、従来のシンクロナスＳＲＡＭ
においては、動作を同期信号ＣＬＫに同期させるため
に、行アドレスバッファ２０２と行アドレスデコーダ２
０３との間にラッチ回路２１１を設けるとともに、列ア
ドレスバッファ２０５と列アドレスデコーダ２０６との
間にラッチ回路２１２を設けていた。

【００３８】このため、同期信号ＣＬＫが活性化状態に
あるタイミングにおいてのみアドレス信号を取込んでラ
ッチし、そのラッチしたアドレス信号をアドレスデコー
ダに伝達する。したがって、常にいずれかのワード線お
よびビット線が選択される。

【００３９】また、行アドレスデコーダ２０３および列
アドレスデコーダ２０６の各々は、ワード線またはビッ
ト線について、選択のタイミングと非選択のタイミング
が同じであった。

【００４０】

【発明が解決しようとする課題】ところが、従来のシン
クロナスＳＲＡＭにおいては、次のような問題があっ
た。常にいずれかのワード線またはビット線対が選択さ
れるため、その選択のタイミングと非選択のタイミング
とを同じにしなければ、多重選択が生じる。したがっ
て、動作の高速化を図るためには、選択動作および非選
択動作をともに高速化しなければならないため、動作の
高速化が困難であった。その理由は、たとえば、選択動
作を行なうためのトランジスタおよび非選択動作を行な
うためのトランジスタのサイズをともに大きくする必要
があるからである。

【００４１】この発明は、このような問題を解決するた
めになされたものであり、容易に装置の動作の高速化を
図ることを可能とする半導体記憶装置を提供することを
目的とする。

【００４２】

【００４３】

【００４４】

【００４５】

【００４６】

【００４７】

【課題を解決するための手段】請求項１に記載の本発明
は、外部入力信号と同期信号とを受け、同期信号に同期
して外部入力信号をデコードする半導体記憶装置であっ
て、論理ゲート手段を備え、その論理ゲート手段が、信
号発生ノード、トランジスタ手段、プリチャージ手段、
ゲート手段および電位制御手段を含む。

【００４８】論理ゲート手段は、外部入力信号に基づい
て得られる複数の内部信号の論理和または論理積により
デコードし、その結果としての出力信号を発生する。

【００４９】信号発生ノードは、出力信号を発生させ
る。トランジスタ手段は、複数の内部信号を受け、それ
らの内部信号に応答して信号発生ノードを第１の電位に
制御する。プリチャージ信号発生手段は、信号発生ノー
ドが第１の電位になることに応答してプリチャージ信号
を発生する。

【００５０】ゲート手段は、複数の内部信号およびプリ
チャージ信号を受け、それらの内部信号に応答して、前
記トランジスタ手段が信号発生ノードを第１の電位に制
御していない場合に、そのプリチャージ信号を出力す
る。電位制御手段は、ゲート手段から出力されるプリチ
ャージ信号に応答して信号発生ノードを第２の電位に制
御する。

【００５１】

【００５２】

【００５３】

【００５４】

【００５５】

【００５６】

【００５７】

【００５８】

【００５９】請求項２に記載の本発明は、外部入力信号
と同期信号とを受け、同期信号に同期して外部入力信号
をデコードする半導体記憶装置であって、論理ゲート手
段を備え、その論理ゲート手段が、第１のトランジスタ
手段および第２のトランジスタ手段を含む。

【００６０】論理ゲート手段は、外部入力信号に基づい
て得られる複数の内部信号の論理和または論理積により
デコードし、その結果としての出力信号を発生する。

【００６１】第１のトランジスタ手段は、複数の内部信
号および同期信号を受け、それらの信号に応答して出力
信号を第１のレベルにする。第２のトランジスタ手段
は、複数の内部信号および同期信号を受け、それらの信
号に応答して出力信号を第２のレベルにする。

【００６２】第１および第２のトランジスタ手段の一方
の入力容量が他方の入力容量よりも大きくされる。

【００６３】請求項３に記載の本発明は、請求項２に記
載の本発明において、第１および第２のトランジスタ手
段のうちの入力容量が大きい方のトランジスタ手段のし
きい値電圧を入力容量が小さい方のトランジスタ手段の
しきい値電圧よりも小さくする。

【００６４】

【００６５】

【００６６】

【作用】請求項１に記載の本発明によれば、トランジス
タ手段は、内部信号に応答して信号発生ノードの電位を
第１の電位に制御する。一方、信号発生ノードの電位を
第２の電位に制御する電位制御手段は、プリチャージ信
号に応答して信号発生ノードの電位を制御するため、内
部信号を直接的には受けない。このため、トランジスタ
手段を構成するトランジスタのサイズを大きくすること
により、出力信号のレベルの上昇および下降の一方の動
作のみを高速化し得る。したがって、デコード動作の高
速化が図りやすい。

【００６７】

【００６８】

【００６９】

【００７０】

【００７１】請求項２に記載の本発明によれば、第１お
よび第２のトランジスタ手段のうちの一方の入力容量が
他方のトランジスタの入力容量よりも大きくされる。具
体的には、一方のトランジスタ手段のサイズが大きくさ
れることにより入力容量が大きくされる。これにより、
サイズが大きくされたトランジスタ手段に対応する出力
信号のレベル変化のみが高速化される。

【００７２】請求項３に記載の本発明によれば、請求項
２に記載のトランジスタ手段のうちの入力容量が大きい
方のトランジスタ手段のしきい値電圧を入力容量が小さ
い方のしきい値電圧よりも小さくするので、トランジス
タ手段の論理しきい値が変化し、しきい値電圧が小さく
されたトランジスタ手段は、さらにレベル変化が高速化
される。

【００７３】

【実施例】以下、この発明の実施例を図面に基づいて詳
細に説明する。

【００７４】第１実施例 図１は、第１実施例によるシンクロナスＳＲＡＭの構成
を示すブロック図である。この図１は、図２３に対応す
るものであり、図１において図２３と一致する部分には
同一の参照符号を付し、その説明を省略する。図１のシ
ンクロナスＳＲＡＭが、図２３のものと異なるのは、特
に、同期信号ＣＬＫに同期して動作するラッチ回路が設
けられていないことである。

【００７５】また、図１においては、行アドレス信号Ｒ
ＡＤＤが、行アドレス処理回路２に与えられる。行アド
レス処理回路２は、行アドレスバッファおよび行アドレ
スデコーダを含む。前記行アドレスバッファは、フェー
ズスプリッタ、プリデコーダおよび論理積ゲートを含
む。前記行アドレスデコーダは、複数段のデコーダであ
り、グローバルデコーダおよびサブデコーダを含む。

【００７６】この行アドレス処理回路２は、同期信号Ｃ
ＬＫに同期して動作する。動作において、行アドレス処
理回路２は、行アドレス信号ＲＡＤＤをデコードし、メ
モリセルアレイ７のワード線を選択する。

【００７７】また、列アドレス信号ＣＡＤＤが、列アド
レス処理回路５に与えられる。列アドレス処理回路５
は、列アドレスバッファ回路および列アドレスデコーダ
を含む。列アドレス処理回路５において、列アドレスバ
ッファ回路および列アドレスデコーダは、行アドレス処
理回路２における行アドレスバッファおよび行アドレス
デコーダと同様の構成である。

【００７８】列アドレスデコーダ５は、同期信号ＣＬＫ
に同期して動作する。動作において、列アドレス処理回
路５は、列アドレス信号ＣＡＤＤをデコードし、マルチ
プレクサ８を介してメモリセルアレイ７のビット線対を
選択する。

【００７９】このシンクロナスＳＲＡＭの行アドレス処
理回路２においては、前記フェーズスプリッタの出力信
号またはプリデコーダの出力信号と、同期信号ＣＬＫと
の論理積が論理ゲートによってとられる。

【００８０】したがって、行アドレスバッファの出力信
号は、同期信号ＣＬＫが活性化されている場合に活性化
され、同期信号ＣＬＫが非活性化されている場合に非活
性化される。

【００８１】また、行アドレス処理回路２の行アドレス
デコーダは、それを構成する論理ゲートの各々におい
て、ワード線の選択のための動作が、ワード線の非選択
のための動作よりも高速化されている。

【００８２】列アドレス処理回路５における列アドレス
バッファおよび列アドレスデコーダも、行アドレス処理
回路２における行アドレスバッファおよび行アドレスデ
コーダと同様の機能を有する。

【００８３】次に、図１のシンクロナスＳＲＡＭの動作
について説明する。図２は、図１のシンクロナスＳＲＡ
Ｍの動作を示すタイミング図である。この図２において
は、同期信号ＣＬＫ、行アドレス信号ＲＡＤＤ、プリデ
コーダ出力信号ＰＤＯ、行アドレスバッファ出力信号Ｂ
Ｏ、サブデコーダ出力信号ＳＤＯおよびワード線選択信
号ＷＬが示される。

【００８４】まず、行アドレス信号ＲＡＤＤが、行アド
レス処理回路２に入力される。行アドレスバッファにお
いては、フェーズスプリッタにより増幅および反転増幅
された信号またはプリデコーダによりプリデコードされ
た信号と、同期信号ＣＬＫとの論理積がとられ、その結
果としての信号が出力される。

【００８５】このため、同期信号ＣＬＫが活性化状態
（たとえばＨレベル）にある場合に、行アドレスバッフ
ァ出力信号ＢＯが行アドレスデコーダに伝達される。

【００８６】行アドレスデコーダにおいては、前述のよ
うにワード線の選択のための動作が高速化されているた
め、選択信号は、高速で最終段まで伝達される。一方、
非選択信号は、同期信号ＣＬＫの周期内に収まる程度の
速度で最終段まで伝達される。

【００８７】行アドレスデコーダの最終段（ローカルデ
コーダ）は、ワード線の選択段であり、この最終段にお
いて、特定のワード線が選択レベルになり、その他のワ
ード線が非選択レベルになる。このように、行アドレス
デコーダにおいては、ワード線の選択動作がワード線の
非選択動作よりも優先的に高速化されるため、ワード線
の選択は、高速で実行される。一方、ワード線の非選択
は、比較的遅くてもよいため、前述のように同期信号Ｃ
ＬＫの周期内に収まる程度の速度で実行される。

【００８８】また、ビット線対の選択動作においては、
列アドレス信号ＣＡＤＤが列アドレス処理回路５に入力
される。列アドレス処理回路５においても、行アドレス
処理回路２と同様に、ビット線対の選択動作がビット線
対の非選択動作よりも優先的に高速化されるため、ビッ
ト線対の選択が高速で実行される。

【００８９】一方、ビット線対の非選択動作は、比較的
遅くてもよいため、同期信号ＣＬＫの周期内に収まる程
度の速度で実行される。

【００９０】以下に、行アドレス処理回路５を構成する
各回路の具体例を説明する。図３は、図１のシンクロナ
スＳＲＡＭの行アドレス処理回路２で用いられる行アド
レスバッファの第１の例を示す回路図である。

【００９１】図３を参照して、この行アドレスバッファ
は、フェーズスプリッタ２６、プリデコーダ２７および
論理積ゲート２８を含む。

【００９２】フェーズスプリッタ２６は、バッファアン
プ２２ａ，２２ｃおよびインバータ２２ｂ，２２ｄを含
む。入力信号ノード２０からアドレス信号Ａ０が入力さ
れる。入力されたアドレス信号Ａ０は、バッファアンプ
２２ａで増幅されるとともに、インバータ２２ｂで反転
増幅される。

【００９３】入力信号ノード２１からアドレス信号Ａ１
が入力される。入力されたアドレス信号Ａ１は、バッフ
ァアンプ２２ｃで増幅されるとともに、インバータ２２
ｄで反転増幅される。

【００９４】プリデコーダ２７は、ＡＮＤゲート２３ａ
〜２３ｄを含む。ＡＮＤゲート２３ａは、バッファアン
プ２２ａの出力信号とインバータ２２ｃの出力信号とを
受ける。ＡＮＤゲート２３ｂは、インバータ２２ｂの出
力信号とバッファアンプ２２ｃの出力信号とを受ける。

【００９５】ＡＮＤゲート２３ｃは、バッファアンプ２
２ａおよびインバータ２２ｄを受ける。ＡＮＤゲート２
３ｄは、インバータ２２ｂの出力信号およびインバータ
２２ｄの出力信号を受ける。ＡＮＤゲート２３ａ〜２３
ｄの各々は、入力される２つの信号がともにＨレベルで
ある場合に出力信号をＨレベルとする。

【００９６】論理積ゲート２８は、ＡＮＤゲート２４ａ
〜２４ｄを含む。ＡＮＤゲート２４ａ〜２４ｄのそれぞ
れは、同期信号ＣＬＫを受ける。その他に、ＡＮＤゲー
ト２４ａは、ＡＮＤゲート２３ａの出力信号を受ける。
ＡＮＤゲート２４ｂは、その他にＡＮＤゲート２３ｂの
出力信号を受ける。ＡＮＤゲート２４ｃは、その他にＡ
ＮＤゲート２３ｃの出力信号を受ける。ＡＮＤゲート２
４ｄは、その他にＡＮＤゲート２３ｄの出力信号を受け
る。

【００９７】ＡＮＤゲート２４ａ〜２４ｄの各々は、入
力される２つの信号がともにＨレベルになった場合、出
力信号をＨレベルとする。ＡＮＤゲート２４ａ〜２４ｄ
の出力信号は、出力ノード２５ａ〜２５ｄからそれぞれ
出力される。

【００９８】したがって、同期信号ＣＬＫがＨレベルで
ある場合にプリデコーダから出力されるプリデコード信
号が次段のアドレスデコーダに向けて伝達される。

【００９９】図４は、図１のシンクロナスＳＲＡＭの行
アドレス処理回路２で用いられる行アドレスバッファの
第２の例を示す回路図である。

【０１００】図４を参照して、この行アドレスバッファ
も、フェーズスプリッタ２６、プリデコーダ２７および
論理積ゲート２８を含む。図４の行アドレスバッファが
図３のものと異なるのは、フェーズスプリッタ２６とプ
リデコーダ２７との間に論理積ゲート２８が設けられた
ことである。

【０１０１】論理積ゲート２８において、ＡＮＤゲート
２４ａは、バッファアンプ２２ａの出力信号および同期
信号ＣＬＫを受ける。ＡＮＤゲート２４ｂは、インバー
タ２２ｂの出力信号および同期信号ＣＬＫを受ける。Ａ
ＮＤゲート２４ｃは、バッファアンプ２２ｃの出力信号
および同期信号ＣＬＫを受ける。ＡＮＤゲート２４ｄ
は、インバータ２２ｄの出力信号および同期信号ＣＬＫ
を受ける。

【０１０２】ＡＮＤゲート２４ａ〜２４ｄの各々は、入
力される２つの信号がともにＨレベルである場合に出力
信号をＨレベルにする。

【０１０３】また、ＡＮＤゲート２３ａは、ＡＮＤゲー
ト２４ａの出力信号およびＡＮＤゲート２４ｃの出力信
号を受ける。ＡＮＤゲート２３ｂは、ＡＮＤゲート２４
ｂの出力信号およびＡＮＤゲート２４ｃの出力信号を受
ける。ＡＮＤゲート２３ｃは、ＡＮＤゲート２４ａの出
力信号およびＡＮＤゲート２４ｄの出力信号を受ける。
ＡＮＤゲート２３ｄは、ＡＮＤゲート２４ｂの出力信号
およびＡＮＤゲート２４ｄの出力信号を受ける。

【０１０４】ＡＮＤゲート２３ａ〜２３ｄの各々は、入
力される２つの信号がともにＨレベルである場合に、出
力信号をＨレベルにする。

【０１０５】したがって、同期信号ＣＬＫがＨレベルで
ある場合に、プリデコード信号が次段のアドレスデコー
ダに向けて伝達される。

【０１０６】図５は、図１のシンクロナスＳＲＡＭの行
アドレス処理回路で用いられる行アドレスデコーダの論
理ゲートの第１の例を示す回路図である。

【０１０７】この論理ゲートは、第１のネットワーク回
路４３、充電回路４４、プリチャージ信号発生回路４５
および第２ネットワーク回路４６を含む。

【０１０８】第１のネットワーク回路４３は、ＮＭＯＳ
トランジスタ３２ａおよび３２ｂを含む。トランジスタ
３２ａおよび３２ｂは、ノード３４と第１の電位を受け
る第１の電源ノードＮ１との間に接続される。トランジ
スタ３２ａは、入力ノード３０から入力される内部信号
ＩＮ１をゲートに受ける。トランジスタ３２ｂは、入力
ノード３１から入力される内部信号ＩＮ２をゲートに受
ける。

【０１０９】プリチャージ信号発生回路４５は、インバ
ータ３５，３８および遅延回路３７を含む。インバータ
３５は、ノード３４と出力ノード３６との間に接続され
る。出力ノード３６と、第２のネットワーク回路４６お
よびプリチャージ信号発生回路４５の間のノード３９と
の間に遅延回路３７およびインバータ３８が接続され
る。

【０１１０】第２のネットワーク回路４６は、ドレイン
およびソースが共通接続されたＰＭＯＳトランジスタ４
０，４１を含む。トランジスタ４０，４１は、ノード３
９と、第２のネットワーク回路４６および充電回路４４
の間のノード４２との間に接続される。充電回路４４
は、ＰＭＯＳトランジスタ３３を含む。トランジスタ３
３は、第２の電位を受ける第２の電源ノードとノード３
４との間に接続され、ゲートがノード４２の電位を受け
る。

【０１１１】このような構成により、第１のネットワー
ク回路４３のトランジスタ３２ａ，３２ｂが導通する場
合には、第２のネットワーク回路４６のトランジスタ４
０，４１が非導通となる。逆に、第１のネットワーク回
路４３のトランジスタ３２ａ，３２ｂが非導通になる場
合には、第２のネットワーク回路４６のトランジスタ４
０，４１が導通する。次に、図５の論理ゲートの動作を
説明する。図６は、図５の論理ゲートの動作を示すタイ
ミングチャートである。この図６においては、ノード３
０（ＩＮ１），３１（ＩＮ２），３４，３６，３９およ
び４２のそれぞれにおける信号波形が示される。

【０１１２】ここでは、説明の簡略化のために、内部信
号ＩＮ１およびＩＮ２が矩形波で同位相に変化した場合
について説明する。

【０１１３】まず、トランジスタ３２ａ，３２ｂのゲー
トに入力される内部信号ＩＮ１，ＩＮ２がＬレベルから
Ｈレベルに変化すると、トランジスタ３２ａ，３２ｂが
ともに導通状態となるが、ノード３４，３６および３９
のそれぞれにおいては、信号が順次遅延して反転されて
伝播される。その場合、ノード３９の信号は、遅延回路
３７の存在により、予め設定された時間だけ遅れてＬレ
ベルになる。

【０１１４】この時点では、第２のネットワーク回路４
６のトランジスタ４０，４１が導通していないため、ノ
ード４２には、Ｌレベルが伝播しない。

【０１１５】次に、内部信号ＩＮ１およびＩＮ２がＨレ
ベルからＬレベルに変化した場合、ノード３４、出力ノ
ード３６、ノード３９のそれぞれにおいては、信号が順
次遅延して反転されて伝播される。その場合、ノード３
９の電位は、Ｈレベルとなる。

【０１１６】ところで、内部信号ＩＮ１およびＩＮ２の
それぞれがＨレベルからＬレベルに変化した時点で、第
２のネットワーク回路４６のトランジスタ４０，４１が
導通する。このため、ノード３９のＬレベルがノード４
２へ伝播される。これにより、トランジスタ３３が導通
し、ノード３４が第２の電位に充電される。この場合、
出力ノード３６はＬレベルになる。

【０１１７】そして、次に、内部信号ＩＮ１，ＩＮ２の
それぞれがともにＨレベルになるまで出力ノード３６の
Ｌレベルが維持される。

【０１１８】このような動作を行なう図５の論理ゲート
においては、入力信号をＰＭＯＳトランジスタおよびＮ
ＭＯＳトランジスタに受ける一般的なＮＡＮＤ回路と比
べて、入力信号をＮＭＯＳトランジスタのみに受けるた
め、従来のものよりも入力容量を減少させ得る。

【０１１９】このため、出力信号をＬレベルからＨレベ
ルに変化させる動作の速度を高速化できる。また、ノー
ド３４の容量は、トランジスタ３２ａのドレイン容量、
トランジスタ３３のドレイン容量およびインバータ３５
のゲート容量の合計値となるため、その値が小さい。

【０１２０】次に、その他の論理ゲートの例について説
明する。図７は、図１のシンクロナスＳＲＡＭの行アド
レス処理回路２で用いられる行アドレスデコーダの論理
ゲートの第２の例を示す回路図である。この論理ゲート
は、第１のネットワーク回路６３、充電回路６４、プリ
チャージ信号発生回路６５および第２ネットワーク回路
６６を含む。

【０１２１】第１のネットワーク回路６３は、ＰＭＯＳ
トランジスタ５２ａおよび５２ｂを含む。トランジスタ
５２ａおよび５２ｂは、ノード５４と第２の電源ノード
Ｎ２との間に接続される。トランジスタ５２ａは、入力
ノード５０から入力される内部信号ＩＮ１をゲートに受
ける。トランジスタ５２ｂは、入力ノード５１から入力
される内部信号ＩＮ２をゲートに受ける。

【０１２２】プリチャージ信号発生回路６５は、インバ
ータ５５，５８および遅延回路５７を含む。

【０１２３】インバータ５５は、ノード５４と出力ノー
ド５６との間に接続される。出力ノード５６と、プリチ
ャージ信号発生回路６５および第２のネットワーク回路
６６の間のノード５９との間に遅延回路５７およびイン
バータ５８が接続される。

【０１２４】第２のネットワーク回路６６は、ドレイン
およびソースが共通接続されたＮＭＯＳトランジスタ６
０，６１を含む。トランジスタ６０，６１は、ノード５
９と、第２のネットワーク回路６６および充電回路６４
の間のノード６２との間に接続される。充電回路６４
は、ＮＭＯＳトランジスタ５３を含む。トランジスタ５
３は、第１の電源ノードとノード５４との間に接続さ
れ、ゲートがノード６２の電位を受ける。

【０１２５】このような構成により、第１のネットワー
ク回路６３のトランジスタ５２ａ，５２ｂが導通する場
合には、第２のネットワーク回路６６のトランジスタ６
０，６１が非導通となる。逆に、第１のネットワーク回
路６３のトランジスタ５２ａ，５２ｂが非導通になる場
合は、第２のネットワーク回路６６のトランジスタ６
０，６１が導通する。

【０１２６】次に、図７の論理ゲートの動作を説明す
る。図８は、図７の論理ゲートの動作を示すタイミング
チャートである。

【０１２７】図８においては、ノード５０，５１，５
４，５６，５９および６２のそれぞれにおける信号波形
が示される。ここでは、説明の簡略化のために、内部信
号ＩＮ１およびＩＮ２がそれぞれ矩形波形で同位相に変
化した場合について説明する。

【０１２８】まず、ノード５０，５１に入力される内部
信号ＩＮ１，ＩＮ２がＨレベルからＬレベルに変化する
と、トランジスタ５２ａ，５２ｂがともに導通状態とな
る。このため、ノード５４、出力ノード５６およびノー
ド５９のそれぞれにおいては、信号が順次遅延して反転
されて伝播される。

【０１２９】その場合、ノード５９の信号は、遅延回路
５７の存在により、予め設定された時間遅れてＨレベル
になる。この時点では、第２のネットワーク回路６６の
トランジスタ６０，６１は、導通していないため、ノー
ド６２には、Ｈレベルが伝播しない。

【０１３０】次に、内部信号ＩＮ１およびＩＮ２のそれ
ぞれがＬレベルからＨレベルに変化した場合には、ノー
ド５４、出力ノード５６、ノード５９のそれぞれにおい
ては、信号が順次遅延して反転されて伝播される。その
場合、ノード５９の電位は、Ｌレベルとなる。

【０１３１】ところで、内部信号ＩＮ１およびＩＮ２の
それぞれがＬレベルからＨレベルに変化した時点で第２
のネットワーク回路６６のトランジスタ６０，６１が導
通する。このため、ノード５９のＨレベルがノード６２
へ伝播される。これにより、トランジスタ５３が導通
し、ノード５４が第１の電位に充電される。この場合、
出力ノード５６は、Ｈレベルになる。

【０１３２】そして、次に、内部信号ＩＮ１，ＩＮ２が
ともにＬレベルになるまで、出力ノード５６のＨレベル
が維持される。

【０１３３】このような動作を行なう図７の論理ゲート
においては、入力信号をＰＭＯＳトランジスタおよびＮ
ＭＯＳトランジスタに受ける一般的なＮＯＲ回路と比べ
て、入力信号をＰＭＯＳトランジスタのみに受けるた
め、従来のものよりも入力容量を減少させ得る。

【０１３４】このため、出力信号をＨレベルからＬレベ
ルに変化させる動作の速度を高速化できる。また、ノー
ド５４の容量は、トランジスタ５２ｂのドレイン容量、
トランジスタ５３のドレイン容量およびインバータ５５
のゲート容量の合計値となるため、その値は小さい。

【０１３５】次に、図１の行アドレス処理回路２の行ア
ドレスデコーダを構成する論理ゲートの第３の例につい
て説明する。図９は、図１のシンクロナスＳＲＡＭの行
アドレス処理回路２で用いられる行アドレスデコーダの
論理ゲートの第３の例を示す回路図である。

【０１３６】この図９の論理ゲートは、出力信号がＬレ
ベルからＨレベルに変化させる動作を出力信号がＨレベ
ルからＬレベルに変化させる動作よりも高速化したもの
である。

【０１３７】図９を参照して、この論理ゲートは、ＮＭ
ＯＳトランジスタ７２ａ，７２ｂ、負荷７３，７７およ
びＰＭＯＳトランジスタ７５ａ，７５ｂを含む。ノード
７４と第１の電源ノードＮ１との間にトランジスタ７２
ａおよび７２ｂが直列に接続される。トランジスタ７２
ａは、ゲートが入力ノード７０に接続される。トランジ
スタ７２ｂは、ゲートが入力ノード７１に接続される。
入力ノード７０および７１は、内部信号ＩＮ１およびＩ
Ｎ２をそれぞれ受ける。

【０１３８】第２の電源ノードＮ２とノード７４との間
に負荷７３が接続される。第２の電源ノードＮ２と出力
ノード７８との間にトランジスタ７５ａおよび７５ｂが
接続される。トランジスタ７５ａは、ゲートが入力ノー
ド７６に接続される。入力ノード７６は、内部信号／Ｉ
Ｎ３をゲートに受ける。

【０１３９】トランジスタ７５ｂは、ゲートがノード７
４に接続される。ノード７８と第１の電源ノードＮ１と
の間に負荷７７が接続される。

【０１４０】次に、図９の論理ゲートの動作について説
明する。この論理ゲートにおいては、内部信号ＩＮ１，
ＩＮ２がともにＨレベルの場合にノード７４の電位がＬ
レベルになる。逆に、内部信号ＩＮ１，ＩＮ２のいずれ
かがＬレベルの場合にノード７４の電位が負荷７３によ
ってＨレベルになる。

【０１４１】また、ノード７４の電位および内部信号／
ＩＮ３がともにＬレベルの場合に、出力ノード７８の電
位がＨレベルになる。逆に、ノード７４の電位および内
部信号／ＩＮ３のいずれかがＨレベルの場合に、出力ノ
ード７８の電位が負荷７７によってＬレベルになる。

【０１４２】この図９の論理ゲートにおいては、トラン
ジスタ７５ａおよび７５ｂのサイズを大きくする。この
ため、出力ノード７８から出力される出力信号がＬレベ
ルからＨレベルになる動作が高速化される。このため、
ワード線の選択に関する動作が高速化される。

【０１４３】次に、図１の行アドレス処理回路２の行ア
ドレスデコーダを構成する論理ゲートの第４の例につい
て説明する。図１０は、図１のシンクロナスＳＲＡＭの
行アドレス処理回路２で用いられる行アドレスデコーダ
の論理ゲートの第４の例を示す回路図である。

【０１４４】この図１０の論理ゲートは、出力信号がＬ
レベルからＨレベルに変化させる動作を出力信号がＨレ
ベルからＬレベルに変化させる動作よりも高速化したも
のである。

【０１４５】図１０を参照して、この論理ゲートは、Ｎ
ＭＯＳトランジスタ８２ａ，８２ｂ，８７およびＰＭＯ
Ｓトランジスタ８３，８５ａ，８５ｂを含む。図１０に
おけるトランジスタ８２ａ，８２ｂ，８５ａ，８５ｂ、
入力ノード８０，８１，８６、ノード８４および出力ノ
ード８８は、図９におけるトランジスタ７２ａ，７２
ｂ，７５ａ，７５ｂ、入力ノード７０，７１，７６、ノ
ード７４および出力ノード７８にそれぞれ対応する。

【０１４６】図１０の論理ゲートが図９の論理ゲートと
異なるのは、ノード８４と第２の電源ノードＮ２との間
にＰＭＯＳトランジスタ８３が接続されていることおよ
び出力ノード８８と第１の電源ノードＮ１との間にＮＭ
ＯＳトランジスタ８７が接続されていることである。

【０１４７】トランジスタ８３は、ゲートに入力ノード
８９１からの同期信号ＣＬＫを受ける。トランジスタ８
７は、ゲートに入力ノード８９２からの反転同期信号／
ＣＬＫを受ける。

【０１４８】次に、図１０の論理ゲートの動作について
説明する。同期信号ＣＬＫがＨレベルの場合に信号が次
段の論理ゲートに伝達される。逆に、同期信号ＣＬＫが
Ｌレベルの場合には、ノード８４および出力ノード８８
のそれぞれの電位がともにプリチャージレベルにされ
る。

【０１４９】同期信号ＣＬＫがＨレベルである場合につ
いて説明すると次のようになる。内部信号ＩＮ１，ＩＮ
２がともにＨレベルである場合に、ノード８４の電位が
Ｌレベルになる。一方、内部信号ＩＮ１，ＩＮ２のいず
れかがＬレベルである場合に、ノード８４の電位がプリ
チャージレベルであるＨレベルを維持する。

【０１５０】ノード８４の電位および内部信号／ＩＮ３
がともにＬレベルである場合に、出力ノード８８の電位
がＨレベルになる。一方、ノード８４の電位および内部
信号／ＩＮ３のいずれかがＨレベルの場合に、出力ノー
ド８８の電位が、プリチャージレベルであるＬレベルを
維持する。

【０１５１】この図１０の論理ゲートにおいては、トラ
ンジスタ８５ａおよび８５ｂのサイズが大きく設定され
る。これにより、出力信号をＬレベルからＨレベルに変
化させる動作が高速化される。また、この論理ゲート
は、同期信号ＣＬＫおよび反転同期信号／ＣＬＫに同期
して動作する。

【０１５２】次に、図１の行アドレス処理回路２のアド
レスデコーダを構成する論理ゲートの第５の例について
説明する。図１１は、図１のシンクロナスＳＲＡＭの行
アドレス処理回路２で用いられる行アドレスデコーダの
論理ゲートの第５の例を示す回路図である。

【０１５３】この図１１の論理ゲートは、出力信号がＬ
レベルからＨレベルに変化する動作を高速化したもので
ある。

【０１５４】図１１を参照して、この論理ゲートは、Ｎ
ＭＯＳトランジスタ９２ａ，９２ｂ、負荷９３，９６お
よびＰＭＯＳトランジスタ９５を含む。図１１における
トランジスタ９２ａ，９２ｂ，９５、負荷９３，９６、
入力ノード９０，９１、ノード９４および出力ノード９
７は、図９のトランジスタ７２ａ，７２ｂ，７５ｂ、負
荷７３，７７、入力ノード７０，７１、ノード７４およ
び出力ノード７８にそれぞれ対応する。

【０１５５】図１１の論理ゲートが図９のものと異なる
のは、第２の電源ノードＮ２とトランジスタ９５との間
に内部信号に応答して動作するトランジスタが設けられ
ていないことである。

【０１５６】次に、図１１の論理ゲートの動作について
説明する。内部信号ＩＮ１，ＩＮ２がともにＨレベルで
ある場合に、ノード９４がＬレベルになる。一方、内部
信号ＩＮ１，ＩＮ２のいずれかがＬレベルである場合
に、ノード９４の電位が負荷９３によってＨレベルにな
る。

【０１５７】ノード９４の電位がＬレベルである場合
に、出力ノード９７の電位がＨレベルになる。一方、ノ
ード９４の電位がＨレベルである場合に、出力ノード９
７の電位が負荷９６によりＬレベルになる。

【０１５８】この論理ゲートにおいても、トランジスタ
９５のサイズが大きく設定される。これにより、出力信
号がＬレベルからＨレベルに変化する動作が高速化され
る。

【０１５９】次に、行アドレス処理回路２のアドレスデ
コーダを構成する論理ゲートの第６の例について説明す
る。図１２は、図１のシンクロナスＳＲＡＭの行アドレ
ス処理回路２で用いられる行アドレスデコーダの論理ゲ
ートの第６の例を示す回路図である。この図１２の論理
ゲートは、出力信号がＬレベルからＨレベルに変化する
動作を高速化したものである。

【０１６０】図１２を参照して、この論理ゲートは、Ｎ
ＭＯＳトランジスタ１０２ａ，１０２ｂ，１０６および
ＰＭＯＳトランジスタ１０３，１０５を含む。図１２に
おけるトランジスタ１０２ａ，１０２ｂ，１０３，１０
５，１０６、入力ノード１００，１０１，１０８，１０
９、ノード１０４および出力ノード１０７は、図１０の
トランジスタ８２ａ，８２ｂ，８３，８５ｂ，８７、入
力ノード８０，８１，８９１，８９２、ノード８４およ
び出力ノード８８にそれぞれ対応するものである。

【０１６１】図１２の論理ゲートが図１０のものと異な
るのは、第２の電源ノードＮ２とトランジスタ１０５と
の間に内部信号を受けて動作するトランジスタが設けら
れていないことである。

【０１６２】次に、図１２の論理ゲートの動作について
説明する。同期信号ＣＬＫがＨレベルの場合に、出力信
号が次段の論理ゲートに伝達される。一方、同期信号Ｃ
ＬＫがＬレベルの場合に、信号が伝達されるノード１０
４および出力ノード１０７がともにプリチャージレベル
に設定される。

【０１６３】同期信号ＣＬＫがＨレベルである場合につ
いて説明すると次のようになる。内部信号ＩＮ１，ＩＮ
２がともにＨレベルである場合に、ノード１０４の電位
がＬレベルになる。一方、内部信号ＩＮ１，ＩＮ２のい
ずれかがＬレベルである場合に、ノード１０４の電位が
プリチャージレベルであるＨレベルを維持する。

【０１６４】ノード１０４の電位がＬレベルである場合
に、出力ノード１０７の電位がＨレベルになる。一方、
ノード１０４の電位がＨレベルである場合に、出力ノー
ド１０７の電位が、プリチャージレベルであるＬレベル
を維持する。

【０１６５】この論理ゲートにおいては、トランジスタ
１０５のサイズが大きく設定される。このため、出力信
号がＬレベルからＨレベルに変化する動作が高速化され
る。さらに、この論理ゲートは、同期信号ＣＬＫおよび
反転同期信号／ＣＬＫに同期して動作する。

【０１６６】次に、行アドレス処理回路２のアドレスデ
コーダを構成する論理ゲートの第７の例について説明す
る。図１３は、図１のシンクロナスＳＲＡＭの行アドレ
ス処理回路２で用いられる行アドレスデコーダの論理ゲ
ートの第７の例を示す回路図である。

【０１６７】この論理ゲートは、出力信号がＨレベルか
らＬレベルに変化する動作を高速化したものである。

【０１６８】この図１３の論理ゲートは、ＰＭＯＳトラ
ンジスタ１１２ａ，１１２ｂ、負荷１１３，１１６およ
びＮＭＯＳトランジスタ１１５を含む。

【０１６９】第２の電源ノードＮ２とノード１１４との
間にトランジスタ１１２ａ，１１２ｂが直列に接続され
る。トランジスタ１１２ａは、ゲートに入力ノード１１
０からの内部信号ＩＮ１を受ける。トランジスタ１１２
ｂは、ゲートに入力ノード１１１からの内部信号ＩＮ２
を受ける。

【０１７０】ノード１１４と第１の電源ノードＮ１との
間に負荷１１３が接続される。第２の電源ノードＮ２と
出力ノード１１７との間に負荷１１６が接続される。出
力ノード１１７と第１の電源ノードＮ１との間にトラン
ジスタ１１５が接続される。トランジスタ１１５は、ゲ
ートがノード１１４に接続される。

【０１７１】次に、図１３の論理ゲートの動作について
説明する。内部信号ＩＮ１，ＩＮ２がともにＬレベルで
ある場合に、ノード１１４がＨレベルになる。一方、内
部信号ＩＮ１，ＩＮ２のいずれかがＨレベルである場合
に、ノード１１４が負荷１１３によってＬレベルにな
る。

【０１７２】ノード１１４の電位がＨレベルである場合
に、出力ノード１１７の電位がＬレベルになる。一方、
ノード１１４の電位がＬレベルである場合に、出力ノー
ドが負荷１１６によりＨレベルになる。

【０１７３】この論理ゲートにおいては、トランジスタ
１１５のサイズが大きく設定される。これにより、出力
信号がＨレベルからＬレベルに変化する動作が高速化さ
れる。

【０１７４】次に、行アドレス処理回路２のアドレスデ
コーダを構成する論理ゲートの第８の例について説明す
る。図１４は、図１のシンクロナスＳＲＡＭの行アドレ
ス処理回路２で用いられる行アドレスデコーダの論理ゲ
ートの第８の例を示す回路図である。

【０１７５】この論理ゲートは、出力信号がＨレベルか
らＬレベルに変化する動作を高速化したものである。

【０１７６】図１４を参照して、この論理ゲートは、Ｐ
ＭＯＳトランジスタ１２２ａ，１２２ｂ，１２６および
ＮＭＯＳトランジスタ１２３，１２５を含む。図１４に
おけるトランジスタ１２２ａ，１２２ｂ，１２５、入力
ノード１２０，１２１、ノード１２４および出力ノード
１２７は、図１３のトランジスタ１１２ａ，１１２ｂ，
１１５、入力ノード１１０，１１１、ノード１１４およ
び出力ノード１１７に対応する。

【０１７７】図１４の論理ゲートが図１３のものと異な
るのは、ノード１２４と第１の電源ノードＮ１との間に
ＮＭＯＳトランジスタ１２３が接続されていることおよ
び出力ノード１２７と第２の電源ノードＮ２との間にＰ
ＭＯＳトランジスタ１２６が接続されていることであ
る。

【０１７８】トランジスタ１２３は、ゲートに入力ノー
ド１２８から反転同期信号／ＣＬＫを受ける。トランジ
スタ１２６は、ゲートに入力ノード１２９から同期信号
ＣＬＫを受ける。

【０１７９】次に、図１４の論理ゲートの動作について
説明する。同期信号ＣＬＫがＨレベルの場合に信号が次
段の論理ゲートに伝達される。一方、同期信号ＣＬＫが
Ｌレベルの場合に、信号が伝達されるノード１２４およ
び出力ノード１２７のそれぞれのがともにプリチャージ
レベルに設定される。

【０１８０】同期信号ＣＬＫがＨレベルである場合につ
いて説明すると次のようになる。内部信号ＩＮ１，ＩＮ
２がともにＬレベルである場合に、ノード１２４の電位
がＨレベルになる。一方、内部信号ＩＮ１，ＩＮ２のい
ずれかがＨレベルである場合に、ノード１２４の電位
が、プリチャージレベルであるＬレベルを維持する。

【０１８１】ノード１２４の電位がＨレベルである場合
に、出力ノード１２７の電位がＬレベルになる。一方、
ノード１２４の電位がＬレベルである場合に、出力ノー
ド１２７の電位が、プリチャージレベルであるＨレベル
を維持する。

【０１８２】この図１４の論理ゲートにおいては、トラ
ンジスタ１２５のサイズが大きく設定される。これによ
り、出力信号がＨレベルからＬレベルに変化する動作が
高速化される。さらに、この論理ゲートは、同期信号Ｃ
ＬＫおよび反転同期信号／ＣＬＫに同期して動作する。

【０１８３】次に、行アドレス処理回路２の行アドレス
デコーダを構成する論理ゲートの第９の例について説明
する。図１５は、行アドレス処理回路２で用いられる行
アドレスデコーダの論理ゲートの第９の例を示す回路図
である。この論理ゲートは、フィードバック信号を用い
るものである。

【０１８４】図１５を参照して、この論理ゲートは、Ｎ
ＭＯＳトランジスタ１３２ａ，１３２ｂ，１３３、ＰＭ
ＯＳトランジスタ１３４，１３８およびインバータ１３
６を含む。

【０１８５】ノード１３５と第１の電源ノードＮ１との
間にトランジスタ１３２ａ，１３２ｂ，１３３が直列に
接続される。トランジスタ１３２ａは、ゲートに入力ノ
ード１３０から内部信号ＩＮ１を受ける。トランジスタ
１３２ｂは、ゲートに入力ノード１３１から内部信号Ｉ
Ｎ２を受ける。トランジスタ１３３は、ゲートに同期信
号ＣＬＫを受ける。

【０１８６】第２の電源ノードＮ２とノード１３５との
間にトランジスタ１３４が接続される。トランジスタ１
３４は、ゲートに同期信号ＣＬＫを受ける。ノード１３
５と出力ノード１３７との間にインバータ１３６が接続
される。第２の電源ノードＮ２とノード１３５との間に
トランジスタ１３８が接続される。トランジスタ１３８
は、ゲートが出力ノード１３７に接続される。

【０１８７】この図１５の論理ゲートにおいては、トラ
ンジスタ１３２ａおよび１３２ｂのサイズがその他のト
ランジスタのサイズよりも大きく設定される。

【０１８８】次に動作について説明する。同期信号ＣＬ
ＫがＨレベルの場合に、信号が次段の論理ゲートに伝達
される。一方、同期信号ＣＬＫがＬレベルである場合
に、信号が伝達されるノード１３５がプリチャージレベ
ルに設定される。

【０１８９】同期信号ＣＬＫがＨレベルの場合について
説明すると次のようになる。内部信号ＩＮ１，ＩＮ２が
ともにＨレベルである場合に、ノード１３５の電位がＬ
レベルになる。一方、内部信号ＩＮ１，ＩＮ２のいずれ
かがＬレベルである場合に、ノード１３５の電位は、プ
リチャージレベルであるＨレベルを維持する。

【０１９０】ノード１３５の電位がＬレベルである場合
に、出力ノード１３７の電位がＨレベルになる。一方、
ノード１３５の電位がＨレベルである場合に、出力ノー
ド１３７の電位がＬレベルを維持する。

【０１９１】ここで、同期信号ＣＬＫがＨレベルであ
り、かつ内部信号ＩＮ１，ＩＮ２のいずれかがＬレベル
である場合に、トランジスタ１３８によりノード１３５
の電位が、プリチャージレベルであるＨレベルに維持さ
れる。一方、同期信号ＣＬＫがＨレベルであり、かつ内
部信号ＩＮ１，ＩＮ２がともにＨレベルである場合に、
トランジスタ１３８がオフするため、ノード１３５の電
位がＬレベルとなる。

【０１９２】次に、行アドレス処理回路２の行アドレス
デコーダを構成する論理ゲートの第１０の例について説
明する。図１６は、行アドレス処理回路２で用いられる
行アドレスデコーダの論理ゲートの第１０の例を示す回
路図である。この論理ゲートは、図１５のものと同様に
フィードバック信号を用いるものである。

【０１９３】この論理ゲートは、ＰＭＯＳトランジスタ
１４２ａ，１４２ｂ，１４４、ＮＭＯＳトランジスタ１
４３，１４８およびインバータ１４６を含む。

【０１９４】第２の電源ノードＮ２とノード１４５との
間にトランジスタ１４４，１４２ａ，１４２ｂが直列に
接続される。トランジスタ１４２ａは、ゲートに入力ノ
ード１４０から内部信号ＩＮ１を受ける。トランジスタ
１４２ｂは、ゲートに入力ノード１４１から内部信号Ｉ
Ｎ２を受ける。トランジスタ１４４は、ゲートに同期信
号ＣＬＫを受ける。

【０１９５】第１の電源ノードＮ１とノード１４５との
間にトランジスタ１４３が接続される。トランジスタ１
４３は、ゲートに同期信号ＣＬＫを受ける。ノード１４
５と出力ノード１４７との間にインバータ１４６が接続
される。第１の電源ノードＮ１とノード１４５との間に
トランジスタ１４８が接続される。トランジスタ１４８
は、ゲートが出力ノード１４７に接続される。

【０１９６】このような図１６の論理ゲートでは、トラ
ンジスタ１４２ａおよび１４２ｂのサイズがその他のト
ランジスタのサイズよりも大きく設定される。

【０１９７】反転同期信号／ＣＬＫがＬレベルの場合
に、信号が次段の論理ゲートに伝達される。一方、反転
同期信号／ＣＬＫがＨレベルの場合に、信号が伝達され
るノード１４５の電位がプリチャージレベルに設定され
る。

【０１９８】反転同期信号／ＣＬＫがＨレベルである場
合について説明すると次のようになる。内部信号ＩＮ
１，ＩＮ２がともにＬレベルである場合に、ノード１４
５の電位がＨレベルになる。一方、内部信号ＩＮ１，Ｉ
Ｎ２のいずれかがＨレベルである場合に、ノード１４５
の電位が、プリチャージレベルであるＬレベルを維持す
る。

【０１９９】ノード１４５の電位がＨレベルの場合に、
出力ノード１４７の電位がＬレベルになる。一方、ノー
ド１４５の電位がＬレベルである場合に、出力ノード１
４７の電位がＨレベルを維持する。

【０２００】ここで、反転同期信号／ＣＬＫがＬレベル
であり、かつ内部信号ＩＮ１，ＩＮ２のいずれかがＨレ
ベルである場合に、トランジスタ１４８によりノード１
４５の電位がプリチャージレベルであるＬレベルに維持
される。一方、反転同期信号／ＣＬＫがＬレベルであ
り、かつ内部信号ＩＮ１，ＩＮ２がともにＬレベルであ
る場合に、トランジスタ１４８がオフするため、ノード
１４５の電位がＨレベルになる。

【０２０１】この図１６の論理ゲートにおいては、トラ
ンジスタ１４２ａおよび１４２ｂのサイズが大きく設定
されているため、ノード１４５の出力信号をＬレベルか
らＨレベルに変化させる動作が高速化される。

【０２０２】次に、行アドレス処理回路２の行アドレス
デコーダを構成する論理ゲートの第１１の例について説
明する。図１７は、行アドレス処理回路で用いられる行
アドレスデコーダの論理ゲートの第１１の例を示す回路
図である。

【０２０３】この論理ゲートは、出力信号をＨレベルか
らＬレベルに変化させる動作を高速化したＮＡＮＤ回路
である。図１７の論理ゲートは、ＮＭＯＳトランジスタ
１５２ａ，１５２ｂおよびＰＭＯＳトランジスタ１５
４，１５５を含む。

【０２０４】出力ノード１５３と第１の電源ノードＮ１
との間にトランジスタ１５２ａおよび１５２ｂが直列に
接続される。トランジスタ１５２ａは、ゲートに入力ノ
ード１５０から内部信号ＩＮ１を受ける。トランジスタ
１５２ｂは、ゲートに入力ノード１５１から内部信号Ｉ
Ｎ２を受ける。

【０２０５】第２の電源ノードＮ２と出力ノード１５３
との間にトランジスタ１５４および１５５が並列に接続
される。トランジスタ１５５は、ゲートに入力ノード１
５０から内部信号ＩＮ１を受ける。トランジスタ１５４
は、ゲートに入力ノード１５１から内部信号ＩＮ２を受
ける。

【０２０６】このような図１７の論理ゲートにおいて
は、トランジスタ１５２ａおよび１５２ｂのそれぞれの
サイズがトランジスタ１５４および１５５のそれぞれの
サイズよりも十分大きいサイズに設定される。このた
め、出力信号をＨレベルからＬレベルに変化させる動作
が高速化される。

【０２０７】次に、行アドレス処理回路２の行アドレス
デコーダを構成する論理ゲートの第１２の例について説
明する。図１８は、行アドレス処理回路２で用いられる
行アドレスデコーダの論理ゲートの第１２の例を示す回
路図である。この論理ゲートは、出力信号をＬレベルか
らＨレベルに変化させる動作を高速化したＮＯＲ回路で
ある。

【０２０８】図１８を参照して、この論理ゲートは、Ｎ
ＭＯＳトランジスタ１６２，１６３およびＰＭＯＳトラ
ンジスタ１６４ａ，１６４ｂを含む。

【０２０９】第２の電源ノードＮ２と出力ノード１６５
との間にトランジスタ１６４ａおよび１６４ｂが直列に
接続される。トランジスタ１６４ａは、入力ノード１６
０から内部信号ＩＮ１を受ける。トランジスタ１６４ｂ
は、入力ノード１６１から内部信号ＩＮ２を受ける。

【０２１０】ノード１６５と第１の電源ノードＮ１との
間にトランジスタ１６２および１６３が並列に接続され
る。トランジスタ１６２は、ゲートに入力ノード１６０
から内部信号ＩＮ１を受ける。トランジスタ１６３は、
ゲートに入力ノード１６１からの内部信号ＩＮ２を受け
る。

【０２１１】このような図１８の論理ゲートにおいて
は、トランジスタ１６４ａ，１６４ｂのそれぞれのサイ
ズがトランジスタ１６２，１６３のそれぞれのサイズよ
りも十分に大きいサイズに設定される。これにより、出
力信号をＬレベルからＨレベルに変化させる動作が高速
化される。

【０２１２】次に、行アドレス処理回路２の行アドレス
デコーダを構成する論理ゲートの第１３の例について説
明する。図１９は、行アドレス処理回路２で用いられる
行アドレスデコーダの論理ゲートの第１３の例を示す回
路図である。

【０２１３】この論理ゲートは、出力信号をＬレベルか
らＨレベルに変化させる動作の高速化または出力信号を
ＨレベルからＬレベルに変化させる動作の高速化を図っ
た反転増幅回路である。

【０２１４】この論理ゲートは、ＮＭＯＳトランジスタ
１７１およびＰＭＯＳトランジスタ１７２を含む。第２
の電源ノードＮ２と第１の電源ノードとの間にトランジ
スタ１７１および１７２が直列に接続される。トランジ
スタ１７１および１７２は、それぞれのゲートに入力ノ
ード１７０から内部信号ＩＮを受ける。また、トランジ
スタ１７１および１７２の間のノードが出力ノード１７
３である。

【０２１５】この論理ゲートにおいては、トランジスタ
１７１または１７２のどちらか一方のサイズが他方のサ
イズよりも十分に大きくされる。トランジスタ１７１の
サイズをトランジスタ１７２のサイズよりも大きくした
場合には、出力信号をＨレベルからＬレベルに変化させ
る動作が高速化される。一方、トランジスタ１７２のサ
イズをトランジスタ１７１のサイズよりも十分に大きく
した場合には、出力信号をＬレベルからＨレベルに変化
させる動作が高速化される。

【０２１６】次に、行アドレス処理回路２の行アドレス
デコーダを構成する論理ゲートの第１４の例について説
明する。図２０は、行アドレス処理回路２で用いられる
行アドレスデコーダの論理ゲートの第１４の例を示す回
路図である。

【０２１７】この論理ゲートは、出力信号をＨレベルか
らＬレベルに変化させる動作および出力信号をＬレベル
からＨレベルに変化させる動作をともに高速化した反転
増幅回路である。

【０２１８】図２０を参照して、この論理ゲートは、Ｎ
ＭＯＳトランジスタ１８１およびＰＭＯＳトランジスタ
１８２を含む。図２０における入力ノード１８０および
出力ノード１８３は、図１９の入力ノード１７０および
出力ノード１７３のそれぞれに対応するものである。

【０２１９】この論理ゲートにおいては、出力信号をＨ
レベルからＬレベルに変化させる動作を主として高速化
させる場合は、トランジスタ１８１のサイズをトランジ
スタ１８２のサイズよりも十分に大きくする。それとと
もに、トランジスタ１８２のしきい値電圧を大きくす
る。ただし、そのしきい値電圧の値は、絶対値において
は小さくする。

【０２２０】これにより、出力信号をＨレベルからＬレ
ベルに変化させる動作が高速化されるとともに出力信号
をＬレベルからＨレベルに変化させる動作も高速化され
る。

【０２２１】一方、出力信号をＬレベルからＨレベルに
変化させる動作を主として高速化する場合は、トランジ
スタ１８２のサイズをトランジスタ１８１のサイズより
も十分に大きくする。それとともに、トランジスタ１８
１のしきい値電圧の値を小さくする。これにより、出力
信号をＬレベルからＨレベルに変化させる動作が高速化
されるとともに出力信号をＨレベルからＬレベルに変化
させる動作も高速化される。

【０２２２】次に、行アドレス処理回路２の行アドレス
デコーダを構成する論理ゲートの第１５の例について説
明する。図２１は、行アドレス処理回路２で用いられる
行アドレスデコーダの論理ゲートの第１５の例を示す回
路図である。この論理ゲートは、出力信号をＨレベルか
らＬレベルに変化させる動作または出力信号をＬレベル
からＨレベルに変化させる動作を図１９のものよりもさ
らに高速化した反転増幅回路である。

【０２２３】図２１を参照して、この論理ゲートは、Ｎ
ＭＯＳトランジスタ１８５およびＰＭＯＳトランジスタ
１８６を含む。図２１において入力ノード１８４および
出力ノード１８７は、図１９の入力ノード１７０および
出力ノード１７３のそれぞれに対応するものである。

【０２２４】この論理ゲートにおいて出力信号をＨレベ
ルからＬレベルに変化させる動作を高速化する場合は、
トランジスタ１８５のサイズをトランジスタ１８６のサ
イズよりも十分に大きくするとともに、トランジスタ１
８５のしきい値電圧の値を小さくする。これにより、出
力信号をＨレベルからＬレベルに変化させる動作を図１
９のものよりもさらに高速化される。

【０２２５】一方、出力信号をＬレベルからＨレベルに
変化させる動作を高速化させる場合は、トランジスタ１
８６のサイズをトランジスタ１８５のサイズよりも十分
に大きくするとともに、トランジスタ１８６のしきい値
電圧の値を大きくする。ただし、そのしきい値電圧の値
は絶対値については小さくする。これにより、出力信号
をＬレベルからＨレベルに変化させる動作が図１９のも
のよりもさらに高速化される。

【０２２６】次に、以上の実施例において説明した行ア
ドレスバッファ（図３，図４）および論理ゲート（図
５，図７，図９〜図２１）を組合わせて図１の行アドレ
ス処理回路２を構成する例について説明する。

【０２２７】図２２は、この発明の実施例による行アド
レスバッファおよび論理ゲートを用いて構成される行ア
ドレス処理回路の構成の一例を示す回路図である。

【０２２８】図２２を参照して、行アドレス処理回路
は、行アドレスバッファ（プリデコーダを含む）１０
０，グローバルデコーダ２００，ローカルデコーダ３０
０および増幅回路４００を含む。この場合、グローバル
デコーダ２００は、１６個設けられる。また、ローカル
デコーダは６４個設けられる。

【０２２９】ここでは、説明を簡略化するため、行アド
レス信号がＡ０〜Ａ５の５つの信号である場合について
示す。行アドレスバッファ１００でプリデコードされた
アドレス信号Ａ０１（０）〜Ａ０１（３）およびＡ２３
（０）〜Ａ２３（３）が、グローバルデコーダでデコー
ドされる。グローバルデコーダ２００から出力されるグ
ローバルワード線選択信号ＧＷＬ（０）〜ＧＷＬ（１
５）がローカルデコーダ３００に与えられる。

【０２３０】ローカルデコーダ３００においては、グロ
ーバルワード線選択信号およびアドレス信号Ａ４５
（０）〜Ａ４５（３）および増幅回路４００からの同期
信号に基づいて、ワード線選択信号ＷＬ（０）〜ＷＬ
（６３）を発生する。

【０２３１】ここで、行アドレスバッファ１００として
は、図３および図４に示される行アドレスバッファが用
いられる。グローバルデコーダ２００としては、図５，
図７，図９〜図１８に示される論理ゲートが用いられ
る。増幅回路４００としては、図１９〜図２１に示され
る論理ゲートが用いられる。ローカルデコーダ３００と
しては、図１５および図１６に示される論理ゲートが用
いられる。

【０２３２】

【０２３３】

【０２３４】

【０２３５】

【発明の効果】請求項１に記載の本発明によれば、トラ
ンジスタ手段のみが内部信号に応答して信号発生ノード
の電位を制御するため、このトランジスタ手段を構成す
るトランジスタのサイズを大きくすることにより、出力
信号の上昇および下降の一方の動作のみを高速化でき
る。

【０２３６】

【０２３７】

【０２３８】請求項２に記載の本発明によれば、第１お
よび第２のトランジスタ手段のうちの一方の入力容量が
他方の入力容量よりも大きくされる。すなわち、トラン
ジスタ手段のサイズが大きくされることにより入力容量
が大きくされる。これにより、サイズが大きくされたト
ランジスタに対応する出力信号のレベル変化のみが高速
化される。

【０２３９】請求項３に記載の本発明によれば、請求項
２に記載のトランジスタ手段のうちの入力容量が大きい
方のトランジスタ手段のしきい値電圧が入力容量が小さ
い方のトランジスタ手段のしきい値電圧よりも小さくさ
れるので、しきい値電圧が小さくされたトランジスタ手
段は、さらに出力信号のレベル変化を高速化できる。

【図面の簡単な説明】

【図１】第１実施例によるシンクロナスＳＲＡＭの構成
を示すブロック図である。

【図２】図１のシンクロナスＳＲＡＭの動作を示すタイ
ミング図である。

【図３】行アドレス処理回路で用いられる行アドレスバ
ッファの第１の例を示す回路図である。

【図４】行アドレス処理回路で用いられる行アドレスバ
ッファの第２の例を示す回路図である。

【図５】行アドレス処理回路で用いられる行アドレスデ
コーダの論理ゲートの第１の例を示す回路図である。

【図６】図５の論理ゲートの動作を示すタイミングチャ
ートである。

【図７】行アドレス処理回路で用いられる行アドレスデ
コーダの論理ゲートの第２の例を示す回路図である。

【図８】図７の論理ゲートの動作を示すタイミングチャ
ートである。

【図９】行アドレス処理回路で用いられる行アドレスデ
コーダの論理ゲートの第３の例を示す回路図である。

【図１０】行アドレス処理回路で用いられる行アドレス
デコーダの論理ゲートの第４の例を示す回路図である。

【図１１】行アドレス処理回路で用いられる行アドレス
デコーダの論理ゲートの第５の例を示す回路図である。

【図１２】行アドレス処理回路で用いられる行アドレス
デコーダの論理ゲートの第６の例を示す回路図である。

【図１３】行アドレス処理回路で用いられる行アドレス
デコーダの論理ゲートの第７の例を示す回路図である。

【図１４】行アドレス処理回路で用いられる行アドレス
デコーダの論理ゲートの第８の例を示す回路図である。

【図１５】行アドレス処理回路で用いられる行アドレス
デコーダの論理ゲートの第９の例を示す回路図である。

【図１６】行アドレス処理回路で用いられる行アドレス
デコーダの論理ゲートの第１０の例を示す回路図であ
る。

【図１７】行アドレス処理回路で用いられる行アドレス
デコーダの論理ゲートの第１１の例を示す回路図であ
る。

【図１８】行アドレス処理回路で用いられる行アドレス
デコーダの論理ゲートの第１２の例を示す回路図であ
る。

【図１９】行アドレス処理回路で用いられる行アドレス
デコーダの論理ゲートの第１３の例を示す回路図であ
る。

【図２０】行アドレス処理回路で用いられる行アドレス
デコーダの論理ゲートの第１４の例を示す回路図であ
る。

【図２１】行アドレス処理回路で用いられる行アドレス
デコーダの論理ゲートの第１５の例を示す回路図であ
る。

【図２２】この発明の実施例による行アドレスバッファ
および論理ゲートを用いて構成される行アドレス処理回
路の構成の一例を示す回路図である。

【図２３】従来のシンクロナスＳＲＡＭの構成を示すブ
ロック図である。

【図２４】図２３のＳＲＡＭのメモリセルアレイの周辺
部の詳細な構成を示すブロック図である。

【図２５】ラッチ回路の構成の一例を示す回路図であ
る。

【図２６】ラッチ回路の構成のその他の例を示す回路図
である。

【図２７】図２３のＳＲＡＭのアドレス選択動作のタイ
ミングを示すタイミングチャートである。

【符号の説明】

２ 行アドレス処理回路 ５ 列アドレス処理回路 ２６ フェーズスプリッタ ２７ プリデコーダ ２８ 論理積ゲート ４３，６３ 第１のネットワーク回路 ４４，６４ 充電回路 ４５，６５ プリチャージ信号発生回路 ４６，６６ 第２のネットワーク回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−30188（ＪＰ，Ａ) 特開 平３−142783（ＪＰ，Ａ) 特開 昭62−296627（ＪＰ，Ａ) 特開 平７−73674（ＪＰ，Ａ) 特開 昭63−300629（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/40 - 11/4197

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 外部入力信号と同期信号とを受け、前記
   同期信号に同期して前記外部入力信号をデコードする半
   導体記憶装置であって、 前記外部入力信号に基づいて得られる複数の内部信号の
   論理和または論理積によりデコードし、その結果として
   の出力信号を発生する論理ゲート手段を備え、 前記論理ゲート手段は、 前記出力信号を発生させる信号発生ノードと、 前記複数の内部信号を受け、それらの内部信号に応答し
   て前記信号発生ノードを第１の電位に制御するトランジ
   スタ手段と、 前記信号発生ノードが前記第１の電位になることに応答
   してプリチャージ信号を発生するプリチャージ信号発生
   手段と、 前記複数の内部信号および前記プリチャージ信号を受
   け、それらの内部信号に応答して、前記トランジスタ手
   段が前記信号発生ノードを前記第１の電位に制御してい
   ない場合に、そのプリチャージ信号を出力するゲート手
   段と、 前記ゲート手段から出力されるプリチャージ信号に応答
   して前記信号発生ノードを第２の電位に制御する電位制
   御手段とを含む 、半導体記憶装置。
2. 【請求項２】 外部入力信号と同期信号とを受け、前記
   同期信号に同期して前記外部入力信号をデコードする半
   導体記憶装置であって、 前記外部入力信号に基づいて得られる複数の内部信号の
   論理和または論理積によりデコードし、その結果として
   の出力信号を発生する論理ゲート手段を備え、 前記論理ゲート手段は、前記複数の内部信号および前記同期信号を受け、それら
   の信号に応答して前記出力信号を第１のレベルにする第
   １のトランジスタ手段と、 前記複数の内部信号および前記同期信号を受け、それら
   の信号に応答して前記出力信号を第２のレベルにする第
   ２のトランジスタ手段とを含み、 前記第１および第２のトランジスタ手段の一方の入力容
   量を他方の入力容量よりも大きくした 、半導体記憶装
   置。
3. 【請求項３】 前記第１および第２のトランジスタ手段
   のうちの入力容量が大きい方のトランジスタ手段のしき
   い値電圧を入力容量が小さい方のトランジス タ手段のし
   きい値電圧よりも小さくした、請求項２記載の半導体記
   憶装置。