JP3415664B2 - 半導体記憶装置 - Google Patents
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Description
し、特に、入力信号を受け、その入力信号をデコードす
る回路を備えた半導体記憶装置に関するものである。
ックランダムアクセスメモリ(以下シンクロナスSRA
Mという)の構成を示すブロック図である。
アレイ7、行アドレスバッファ202、ラッチ回路21
1、行アドレスデコーダ203、列アドレスバッファ2
05、ラッチ回路212、列アドレスデコーダ206、
マルチプレクサ8、読出・書込回路9、データ入出力バ
ッファ・ラッチ回路10および読出・書込制御回路16
を含む。
憶するメモリセルがマトリックス状に配列される。行ア
ドレスバッファ202およびラッチ回路211は、外部
から与えられる行アドレス信号RADDを受け、その行
アドレス信号RADDを増幅および反転増幅し保持す
る。行アドレスデコーダ203は、ラッチ回路211か
ら与えられる行アドレス信号を復号化する。
路212は、外部から与えられる列アドレス情報CAD
Dを増幅および反転増幅し保持する。列アドレスデコー
ダ206は、ラッチ回路212から与えられる列アドレ
ス信号を復号化する。
206の出力信号に応答して、読出・書込回路9から与
えられる書込データをメモリセルアレイ7に与えるとと
もに、メモリセルアレイ7からの読出データを読出・書
込回路9に与える。
感知増幅する読出のためのセンスアンプと書込のための
書込バッファとを含む。データ入出力バッファ・ラッチ
回路210は、読出・書込回路9のセンスアンプの出力
を増幅し保持するための出力データバッファと、外部か
ら与えられる書込データWDを示す信号を増幅し保持す
るための入力データバッファとを含む。
10は、読出・書込回路9から与えられる読出データを
示す信号を増幅して外部に出力するとともに、外部から
与えられる書込データを示す信号を増幅して読出・書込
回路9に与える。読出・書込制御回路16は、チップイ
ネーブル信号CEおよびライトイネーブル信号WEを受
け、これらの信号に基づいて読出・書込回路9およびデ
ータ入出力バッファ・ラッチ回路210を制御する。
SRAMのメモリセルアレイ7の周辺部の詳細な構成を
示すブロック図である。この図24では、説明の簡略化
のため、メモリセルアレイ7のメモリセルの配置が2行
2列である場合について説明する。
おいては、行アドレスデコーダ203に接続されたワー
ド線222および223のそれぞれと、ビット線対22
0a,220bおよび221a,221bのそれぞれと
の交点にメモリセル224a,224b,224c,2
24dが配置される。
線220a,220b,221a,221bのそれぞれ
との間にビット線負荷225a,225b,226a,
226bが接続される。
書込回路9に接続される。ビット線220aおよび22
1aのそれぞれと、I/O線229aとの間に、トラン
スファーゲート227a,228aがそれぞれ接続され
る。トランスファゲート227a,228aの各々は、
列アドレスデコーダ206の出力信号をゲートに受け
る。
れと、I/O線229bとの間に、トランスファゲート
227b,228bがそれぞれ接続される。トランスフ
ァゲート227bおよび228bの各々は、列アドレス
デコーダ206の出力信号をゲートに受ける。
a,229bの間の電位差を増幅し、増幅された信号を
データ入出力バッファ・ラッチ回路210に与える。デ
ータ入出力バッファ・ラッチ回路210は、読出・書込
回路9の出力信号を増幅して読出データRDとして出力
する。
場合は、次のような動作が行なわれる。行アドレスデコ
ーダ203に入力される行アドレス信号に応答して、メ
モリセル224aが接続されたワード線222が選択レ
ベル(たとえばHレベル)にされ、他のワード線223
が非選択レベル(たとえばLレベル)にされる。
れる列アドレス信号に応答して、メモリセル224aが
接続されたビット線対220a,220bに対応するト
ランスファゲート227a,227bがそれぞれ導通さ
れる。
bがI/O線対229a,229bにそれぞれ接続さ
れ、他のビット線対221a,221bがI/O線対2
29a,229bからそれぞれ切り離される。
回路16を介して読出・書込回路9に与えられるライト
イネーブル信号WEがLレベルとされ、I/O線対22
9a,229bが、データ入力端子12から切り離され
る。また、この場合、読出・書込制御回路16を介して
読出・書込回路9に与えられるチップイネーブル信号C
EがHレベルにされ、読出・書込回路9のセンスアンプ
が動作状態にされる。
て、ワード線222または223が選択され、その選択
されたワード線に接続されたすべてのメモリセルが活性
化される。これとともに、列アドレスデコーダ206に
よって、ビット線対220a,220bまたは221
a,221bが選択される。これにより、ワード線およ
びビット線対によって選択されたメモリセルからI/O
線対229a,229bにデータが読出される。
9a,229b間に発生する電位差が読出・書込回路9
のセンスアンプによって増幅され、その増幅された信号
がデータ入出力バッファ・ラッチ回路210に与えられ
る。
を示す回路図である。図25を参照して、このラッチ回
路は、NMOSトランジスタ231およびインバータ2
33,235,237を含む。このラッチ回路において
は、入力端子230が行アドレスバッファ202の出力
信号を受け、NMOSトランジスタ231が同期信号C
LKを受ける。また、出力端子236から図23の行ア
ドレスデコーダ203に向けて出力信号が出力される。
は、入力端子230から入力された信号がMOSトラン
ジスタ231、インバータ233および235を介して
出力端子236に与えられるとともに、インバータ23
3および237によりラッチされる。一方、同期信号C
LKがLレベルである場合は、インバータ233および
237によりラッチされた信号がインバータ235を介
して出力端子236に与えられる。
の例について説明する。図26は、ラッチ回路211の
構成のその他の例を示す回路図である。この図26のラ
ッチ回路は、図25に示されるラッチ回路を直列に2段
接続した回路である。
MOSトランジスタ241,248およびインバータ2
43,245,247,250,252,254を含
む。
02の出力信号を受ける。NMOSトランジスタ241
はゲートに同期信号CLKを受ける。NMOSトランジ
スタ248は、ゲートに同期信号CLKの反転信号であ
る反転同期信号/CLKを受ける。出力端子253は、
図23の行アドレスデコーダ203に向けて出力信号を
出力する。
NMOSトランジスタ241が導通するため、入力端子
240から入力された信号は、NMOSトランジスタ2
41、インバータ243および245を介してインバー
タ245およびNMOSトランジスタ248の間のノー
ド246に伝達される。それとともに、インバータ24
3および247により信号がラッチされる。
になった場合は、NMOSトランジスタ248が導通す
るため、ノード246に伝達される信号がNMOSトラ
ンジスタ248、インバータ250および252を介し
て出力端子253に伝達される。それとともに、インバ
ータ250および254により信号がラッチされる。
る場合にインバータ243および247に信号がラッチ
され、そのラッチされた信号が、反転同期信号/CLK
がHレベルになった場合にインバータ250および25
4にラッチされるとともに出力端子253に伝達され
る。
選択動作のタイミングについて説明する。図27は、図
23のSRAMのアドレス選択動作のタイミングを示す
タイミングチャートである。
行アドレスバッファ202から出力されるプリデコード
信号PDO、ラッチ回路211から出力されるラッチ出
力信号LO、行アドレスデコーダ203におけるサブデ
コーダ出力信号SDOおよびワード線選択信号WLが示
される。ここで、サブデコーダ出力信号SDOは、行ア
ドレスデコーダ203に含まれるサブデコーダの出力信
号である。
合には、選択すべきワード線に対応する行アドレス信号
RADDが行アドレスバッファ202に与えられる。行
アドレスバッファ202においては、与えられた行アド
レス信号RADDが、増幅および反転増幅されるととも
にプリデコードされ、内部信号に変換されて内部信号で
あるプリデコード信号PDOとして出力される。そし
て、そのプリデコード信号PDOがラッチ回路211に
おいて同期信号CLKに基づいてラッチされ、行アドレ
スデコーダ203に伝達される。
ッチ回路211から与えられるラッチ出力信号LOに応
答してサブデコーダ出力信号SDOが変化し、それに応
答してワード線選択信号WLが変化する。
は、ワード線の選択および非選択のタイミングが、行ア
ドレス信号RADDの変化から同程度の遅延時間を有す
るように設定されている。すなわち、ワード線の選択と
非選択が同じタイミングで実行される。この行アドレス
デコーダ203におけるワード線選択信号WLにより特
定のワード線が選択レベルにされ、その他のワード線が
非選択レベルにされる。
と同様に行なわれる。この場合、選択すべきビット線に
対応する列アドレス信号が列アドレスバッファ205に
与えられる。
ビット線対に接続されたトランスファゲートのみが導通
し、選択されたビット線対のみがI/O線対229a,
229bに接続され、その他のビット線対はI/O線対
から切り離される。
線の選択の場合と同様に、選択および非選択のタイミン
グが列アドレス信号CADDの変化から同程度の遅延時
間を有するように設定されている。
においては、動作を同期信号CLKに同期させるため
に、行アドレスバッファ202と行アドレスデコーダ2
03との間にラッチ回路211を設けるとともに、列ア
ドレスバッファ205と列アドレスデコーダ206との
間にラッチ回路212を設けていた。
あるタイミングにおいてのみアドレス信号を取込んでラ
ッチし、そのラッチしたアドレス信号をアドレスデコー
ダに伝達する。したがって、常にいずれかのワード線お
よびビット線が選択される。
アドレスデコーダ206の各々は、ワード線またはビッ
ト線について、選択のタイミングと非選択のタイミング
が同じであった。
クロナスSRAMにおいては、次のような問題があっ
た。常にいずれかのワード線またはビット線対が選択さ
れるため、その選択のタイミングと非選択のタイミング
とを同じにしなければ、多重選択が生じる。したがっ
て、動作の高速化を図るためには、選択動作および非選
択動作をともに高速化しなければならないため、動作の
高速化が困難であった。その理由は、たとえば、選択動
作を行なうためのトランジスタおよび非選択動作を行な
うためのトランジスタのサイズをともに大きくする必要
があるからである。
めになされたものであり、容易に装置の動作の高速化を
図ることを可能とする半導体記憶装置を提供することを
目的とする。
は、外部入力信号と同期信号とを受け、同期信号に同期
して外部入力信号をデコードする半導体記憶装置であっ
て、論理ゲート手段を備え、その論理ゲート手段が、信
号発生ノード、トランジスタ手段、プリチャージ手段、
ゲート手段および電位制御手段を含む。
て得られる複数の内部信号の論理和または論理積により
デコードし、その結果としての出力信号を発生する。
る。トランジスタ手段は、複数の内部信号を受け、それ
らの内部信号に応答して信号発生ノードを第1の電位に
制御する。プリチャージ信号発生手段は、信号発生ノー
ドが第1の電位になることに応答してプリチャージ信号
を発生する。
チャージ信号を受け、それらの内部信号に応答して、前
記トランジスタ手段が信号発生ノードを第1の電位に制
御していない場合に、そのプリチャージ信号を出力す
る。電位制御手段は、ゲート手段から出力されるプリチ
ャージ信号に応答して信号発生ノードを第2の電位に制
御する。
と同期信号とを受け、同期信号に同期して外部入力信号
をデコードする半導体記憶装置であって、論理ゲート手
段を備え、その論理ゲート手段が、第1のトランジスタ
手段および第2のトランジスタ手段を含む。
て得られる複数の内部信号の論理和または論理積により
デコードし、その結果としての出力信号を発生する。
号および同期信号を受け、それらの信号に応答して出力
信号を第1のレベルにする。第2のトランジスタ手段
は、複数の内部信号および同期信号を受け、それらの信
号に応答して出力信号を第2のレベルにする。
の入力容量が他方の入力容量よりも大きくされる。
載の本発明において、第1および第2のトランジスタ手
段のうちの入力容量が大きい方のトランジスタ手段のし
きい値電圧を入力容量が小さい方のトランジスタ手段の
しきい値電圧よりも小さくする。
タ手段は、内部信号に応答して信号発生ノードの電位を
第1の電位に制御する。一方、信号発生ノードの電位を
第2の電位に制御する電位制御手段は、プリチャージ信
号に応答して信号発生ノードの電位を制御するため、内
部信号を直接的には受けない。このため、トランジスタ
手段を構成するトランジスタのサイズを大きくすること
により、出力信号のレベルの上昇および下降の一方の動
作のみを高速化し得る。したがって、デコード動作の高
速化が図りやすい。
よび第2のトランジスタ手段のうちの一方の入力容量が
他方のトランジスタの入力容量よりも大きくされる。具
体的には、一方のトランジスタ手段のサイズが大きくさ
れることにより入力容量が大きくされる。これにより、
サイズが大きくされたトランジスタ手段に対応する出力
信号のレベル変化のみが高速化される。
2に記載のトランジスタ手段のうちの入力容量が大きい
方のトランジスタ手段のしきい値電圧を入力容量が小さ
い方のしきい値電圧よりも小さくするので、トランジス
タ手段の論理しきい値が変化し、しきい値電圧が小さく
されたトランジスタ手段は、さらにレベル変化が高速化
される。
細に説明する。
を示すブロック図である。この図1は、図23に対応す
るものであり、図1において図23と一致する部分には
同一の参照符号を付し、その説明を省略する。図1のシ
ンクロナスSRAMが、図23のものと異なるのは、特
に、同期信号CLKに同期して動作するラッチ回路が設
けられていないことである。
ADDが、行アドレス処理回路2に与えられる。行アド
レス処理回路2は、行アドレスバッファおよび行アドレ
スデコーダを含む。前記行アドレスバッファは、フェー
ズスプリッタ、プリデコーダおよび論理積ゲートを含
む。前記行アドレスデコーダは、複数段のデコーダであ
り、グローバルデコーダおよびサブデコーダを含む。
LKに同期して動作する。動作において、行アドレス処
理回路2は、行アドレス信号RADDをデコードし、メ
モリセルアレイ7のワード線を選択する。
レス処理回路5に与えられる。列アドレス処理回路5
は、列アドレスバッファ回路および列アドレスデコーダ
を含む。列アドレス処理回路5において、列アドレスバ
ッファ回路および列アドレスデコーダは、行アドレス処
理回路2における行アドレスバッファおよび行アドレス
デコーダと同様の構成である。
に同期して動作する。動作において、列アドレス処理回
路5は、列アドレス信号CADDをデコードし、マルチ
プレクサ8を介してメモリセルアレイ7のビット線対を
選択する。
理回路2においては、前記フェーズスプリッタの出力信
号またはプリデコーダの出力信号と、同期信号CLKと
の論理積が論理ゲートによってとられる。
号は、同期信号CLKが活性化されている場合に活性化
され、同期信号CLKが非活性化されている場合に非活
性化される。
デコーダは、それを構成する論理ゲートの各々におい
て、ワード線の選択のための動作が、ワード線の非選択
のための動作よりも高速化されている。
バッファおよび列アドレスデコーダも、行アドレス処理
回路2における行アドレスバッファおよび行アドレスデ
コーダと同様の機能を有する。
について説明する。図2は、図1のシンクロナスSRA
Mの動作を示すタイミング図である。この図2において
は、同期信号CLK、行アドレス信号RADD、プリデ
コーダ出力信号PDO、行アドレスバッファ出力信号B
O、サブデコーダ出力信号SDOおよびワード線選択信
号WLが示される。
レス処理回路2に入力される。行アドレスバッファにお
いては、フェーズスプリッタにより増幅および反転増幅
された信号またはプリデコーダによりプリデコードされ
た信号と、同期信号CLKとの論理積がとられ、その結
果としての信号が出力される。
(たとえばHレベル)にある場合に、行アドレスバッフ
ァ出力信号BOが行アドレスデコーダに伝達される。
うにワード線の選択のための動作が高速化されているた
め、選択信号は、高速で最終段まで伝達される。一方、
非選択信号は、同期信号CLKの周期内に収まる程度の
速度で最終段まで伝達される。
コーダ)は、ワード線の選択段であり、この最終段にお
いて、特定のワード線が選択レベルになり、その他のワ
ード線が非選択レベルになる。このように、行アドレス
デコーダにおいては、ワード線の選択動作がワード線の
非選択動作よりも優先的に高速化されるため、ワード線
の選択は、高速で実行される。一方、ワード線の非選択
は、比較的遅くてもよいため、前述のように同期信号C
LKの周期内に収まる程度の速度で実行される。
列アドレス信号CADDが列アドレス処理回路5に入力
される。列アドレス処理回路5においても、行アドレス
処理回路2と同様に、ビット線対の選択動作がビット線
対の非選択動作よりも優先的に高速化されるため、ビッ
ト線対の選択が高速で実行される。
遅くてもよいため、同期信号CLKの周期内に収まる程
度の速度で実行される。
各回路の具体例を説明する。図3は、図1のシンクロナ
スSRAMの行アドレス処理回路2で用いられる行アド
レスバッファの第1の例を示す回路図である。
は、フェーズスプリッタ26、プリデコーダ27および
論理積ゲート28を含む。
プ22a,22cおよびインバータ22b,22dを含
む。入力信号ノード20からアドレス信号A0が入力さ
れる。入力されたアドレス信号A0は、バッファアンプ
22aで増幅されるとともに、インバータ22bで反転
増幅される。
が入力される。入力されたアドレス信号A1は、バッフ
ァアンプ22cで増幅されるとともに、インバータ22
dで反転増幅される。
〜23dを含む。ANDゲート23aは、バッファアン
プ22aの出力信号とインバータ22cの出力信号とを
受ける。ANDゲート23bは、インバータ22bの出
力信号とバッファアンプ22cの出力信号とを受ける。
2aおよびインバータ22dを受ける。ANDゲート2
3dは、インバータ22bの出力信号およびインバータ
22dの出力信号を受ける。ANDゲート23a〜23
dの各々は、入力される2つの信号がともにHレベルで
ある場合に出力信号をHレベルとする。
〜24dを含む。ANDゲート24a〜24dのそれぞ
れは、同期信号CLKを受ける。その他に、ANDゲー
ト24aは、ANDゲート23aの出力信号を受ける。
ANDゲート24bは、その他にANDゲート23bの
出力信号を受ける。ANDゲート24cは、その他にA
NDゲート23cの出力信号を受ける。ANDゲート2
4dは、その他にANDゲート23dの出力信号を受け
る。
力される2つの信号がともにHレベルになった場合、出
力信号をHレベルとする。ANDゲート24a〜24d
の出力信号は、出力ノード25a〜25dからそれぞれ
出力される。
ある場合にプリデコーダから出力されるプリデコード信
号が次段のアドレスデコーダに向けて伝達される。
アドレス処理回路2で用いられる行アドレスバッファの
第2の例を示す回路図である。
も、フェーズスプリッタ26、プリデコーダ27および
論理積ゲート28を含む。図4の行アドレスバッファが
図3のものと異なるのは、フェーズスプリッタ26とプ
リデコーダ27との間に論理積ゲート28が設けられた
ことである。
24aは、バッファアンプ22aの出力信号および同期
信号CLKを受ける。ANDゲート24bは、インバー
タ22bの出力信号および同期信号CLKを受ける。A
NDゲート24cは、バッファアンプ22cの出力信号
および同期信号CLKを受ける。ANDゲート24d
は、インバータ22dの出力信号および同期信号CLK
を受ける。
力される2つの信号がともにHレベルである場合に出力
信号をHレベルにする。
ト24aの出力信号およびANDゲート24cの出力信
号を受ける。ANDゲート23bは、ANDゲート24
bの出力信号およびANDゲート24cの出力信号を受
ける。ANDゲート23cは、ANDゲート24aの出
力信号およびANDゲート24dの出力信号を受ける。
ANDゲート23dは、ANDゲート24bの出力信号
およびANDゲート24dの出力信号を受ける。
力される2つの信号がともにHレベルである場合に、出
力信号をHレベルにする。
ある場合に、プリデコード信号が次段のアドレスデコー
ダに向けて伝達される。
アドレス処理回路で用いられる行アドレスデコーダの論
理ゲートの第1の例を示す回路図である。
路43、充電回路44、プリチャージ信号発生回路45
および第2ネットワーク回路46を含む。
トランジスタ32aおよび32bを含む。トランジスタ
32aおよび32bは、ノード34と第1の電位を受け
る第1の電源ノードN1との間に接続される。トランジ
スタ32aは、入力ノード30から入力される内部信号
IN1をゲートに受ける。トランジスタ32bは、入力
ノード31から入力される内部信号IN2をゲートに受
ける。
ータ35,38および遅延回路37を含む。インバータ
35は、ノード34と出力ノード36との間に接続され
る。出力ノード36と、第2のネットワーク回路46お
よびプリチャージ信号発生回路45の間のノード39と
の間に遅延回路37およびインバータ38が接続され
る。
およびソースが共通接続されたPMOSトランジスタ4
0,41を含む。トランジスタ40,41は、ノード3
9と、第2のネットワーク回路46および充電回路44
の間のノード42との間に接続される。充電回路44
は、PMOSトランジスタ33を含む。トランジスタ3
3は、第2の電位を受ける第2の電源ノードとノード3
4との間に接続され、ゲートがノード42の電位を受け
る。
ク回路43のトランジスタ32a,32bが導通する場
合には、第2のネットワーク回路46のトランジスタ4
0,41が非導通となる。逆に、第1のネットワーク回
路43のトランジスタ32a,32bが非導通になる場
合には、第2のネットワーク回路46のトランジスタ4
0,41が導通する。次に、図5の論理ゲートの動作を
説明する。図6は、図5の論理ゲートの動作を示すタイ
ミングチャートである。この図6においては、ノード3
0(IN1),31(IN2),34,36,39およ
び42のそれぞれにおける信号波形が示される。
号IN1およびIN2が矩形波で同位相に変化した場合
について説明する。
トに入力される内部信号IN1,IN2がLレベルから
Hレベルに変化すると、トランジスタ32a,32bが
ともに導通状態となるが、ノード34,36および39
のそれぞれにおいては、信号が順次遅延して反転されて
伝播される。その場合、ノード39の信号は、遅延回路
37の存在により、予め設定された時間だけ遅れてLレ
ベルになる。
6のトランジスタ40,41が導通していないため、ノ
ード42には、Lレベルが伝播しない。
ベルからLレベルに変化した場合、ノード34、出力ノ
ード36、ノード39のそれぞれにおいては、信号が順
次遅延して反転されて伝播される。その場合、ノード3
9の電位は、Hレベルとなる。
それぞれがHレベルからLレベルに変化した時点で、第
2のネットワーク回路46のトランジスタ40,41が
導通する。このため、ノード39のLレベルがノード4
2へ伝播される。これにより、トランジスタ33が導通
し、ノード34が第2の電位に充電される。この場合、
出力ノード36はLレベルになる。
それぞれがともにHレベルになるまで出力ノード36の
Lレベルが維持される。
においては、入力信号をPMOSトランジスタおよびN
MOSトランジスタに受ける一般的なNAND回路と比
べて、入力信号をNMOSトランジスタのみに受けるた
め、従来のものよりも入力容量を減少させ得る。
ルに変化させる動作の速度を高速化できる。また、ノー
ド34の容量は、トランジスタ32aのドレイン容量、
トランジスタ33のドレイン容量およびインバータ35
のゲート容量の合計値となるため、その値が小さい。
明する。図7は、図1のシンクロナスSRAMの行アド
レス処理回路2で用いられる行アドレスデコーダの論理
ゲートの第2の例を示す回路図である。この論理ゲート
は、第1のネットワーク回路63、充電回路64、プリ
チャージ信号発生回路65および第2ネットワーク回路
66を含む。
トランジスタ52aおよび52bを含む。トランジスタ
52aおよび52bは、ノード54と第2の電源ノード
N2との間に接続される。トランジスタ52aは、入力
ノード50から入力される内部信号IN1をゲートに受
ける。トランジスタ52bは、入力ノード51から入力
される内部信号IN2をゲートに受ける。
ータ55,58および遅延回路57を含む。
ド56との間に接続される。出力ノード56と、プリチ
ャージ信号発生回路65および第2のネットワーク回路
66の間のノード59との間に遅延回路57およびイン
バータ58が接続される。
およびソースが共通接続されたNMOSトランジスタ6
0,61を含む。トランジスタ60,61は、ノード5
9と、第2のネットワーク回路66および充電回路64
の間のノード62との間に接続される。充電回路64
は、NMOSトランジスタ53を含む。トランジスタ5
3は、第1の電源ノードとノード54との間に接続さ
れ、ゲートがノード62の電位を受ける。
ク回路63のトランジスタ52a,52bが導通する場
合には、第2のネットワーク回路66のトランジスタ6
0,61が非導通となる。逆に、第1のネットワーク回
路63のトランジスタ52a,52bが非導通になる場
合は、第2のネットワーク回路66のトランジスタ6
0,61が導通する。
る。図8は、図7の論理ゲートの動作を示すタイミング
チャートである。
4,56,59および62のそれぞれにおける信号波形
が示される。ここでは、説明の簡略化のために、内部信
号IN1およびIN2がそれぞれ矩形波形で同位相に変
化した場合について説明する。
信号IN1,IN2がHレベルからLレベルに変化する
と、トランジスタ52a,52bがともに導通状態とな
る。このため、ノード54、出力ノード56およびノー
ド59のそれぞれにおいては、信号が順次遅延して反転
されて伝播される。
57の存在により、予め設定された時間遅れてHレベル
になる。この時点では、第2のネットワーク回路66の
トランジスタ60,61は、導通していないため、ノー
ド62には、Hレベルが伝播しない。
ぞれがLレベルからHレベルに変化した場合には、ノー
ド54、出力ノード56、ノード59のそれぞれにおい
ては、信号が順次遅延して反転されて伝播される。その
場合、ノード59の電位は、Lレベルとなる。
それぞれがLレベルからHレベルに変化した時点で第2
のネットワーク回路66のトランジスタ60,61が導
通する。このため、ノード59のHレベルがノード62
へ伝播される。これにより、トランジスタ53が導通
し、ノード54が第1の電位に充電される。この場合、
出力ノード56は、Hレベルになる。
ともにLレベルになるまで、出力ノード56のHレベル
が維持される。
においては、入力信号をPMOSトランジスタおよびN
MOSトランジスタに受ける一般的なNOR回路と比べ
て、入力信号をPMOSトランジスタのみに受けるた
め、従来のものよりも入力容量を減少させ得る。
ルに変化させる動作の速度を高速化できる。また、ノー
ド54の容量は、トランジスタ52bのドレイン容量、
トランジスタ53のドレイン容量およびインバータ55
のゲート容量の合計値となるため、その値は小さい。
ドレスデコーダを構成する論理ゲートの第3の例につい
て説明する。図9は、図1のシンクロナスSRAMの行
アドレス処理回路2で用いられる行アドレスデコーダの
論理ゲートの第3の例を示す回路図である。
ベルからHレベルに変化させる動作を出力信号がHレベ
ルからLレベルに変化させる動作よりも高速化したもの
である。
OSトランジスタ72a,72b、負荷73,77およ
びPMOSトランジスタ75a,75bを含む。ノード
74と第1の電源ノードN1との間にトランジスタ72
aおよび72bが直列に接続される。トランジスタ72
aは、ゲートが入力ノード70に接続される。トランジ
スタ72bは、ゲートが入力ノード71に接続される。
入力ノード70および71は、内部信号IN1およびI
N2をそれぞれ受ける。
に負荷73が接続される。第2の電源ノードN2と出力
ノード78との間にトランジスタ75aおよび75bが
接続される。トランジスタ75aは、ゲートが入力ノー
ド76に接続される。入力ノード76は、内部信号/I
N3をゲートに受ける。
4に接続される。ノード78と第1の電源ノードN1と
の間に負荷77が接続される。
明する。この論理ゲートにおいては、内部信号IN1,
IN2がともにHレベルの場合にノード74の電位がL
レベルになる。逆に、内部信号IN1,IN2のいずれ
かがLレベルの場合にノード74の電位が負荷73によ
ってHレベルになる。
IN3がともにLレベルの場合に、出力ノード78の電
位がHレベルになる。逆に、ノード74の電位および内
部信号/IN3のいずれかがHレベルの場合に、出力ノ
ード78の電位が負荷77によってLレベルになる。
ジスタ75aおよび75bのサイズを大きくする。この
ため、出力ノード78から出力される出力信号がLレベ
ルからHレベルになる動作が高速化される。このため、
ワード線の選択に関する動作が高速化される。
ドレスデコーダを構成する論理ゲートの第4の例につい
て説明する。図10は、図1のシンクロナスSRAMの
行アドレス処理回路2で用いられる行アドレスデコーダ
の論理ゲートの第4の例を示す回路図である。
レベルからHレベルに変化させる動作を出力信号がHレ
ベルからLレベルに変化させる動作よりも高速化したも
のである。
MOSトランジスタ82a,82b,87およびPMO
Sトランジスタ83,85a,85bを含む。図10に
おけるトランジスタ82a,82b,85a,85b、
入力ノード80,81,86、ノード84および出力ノ
ード88は、図9におけるトランジスタ72a,72
b,75a,75b、入力ノード70,71,76、ノ
ード74および出力ノード78にそれぞれ対応する。
異なるのは、ノード84と第2の電源ノードN2との間
にPMOSトランジスタ83が接続されていることおよ
び出力ノード88と第1の電源ノードN1との間にNM
OSトランジスタ87が接続されていることである。
891からの同期信号CLKを受ける。トランジスタ8
7は、ゲートに入力ノード892からの反転同期信号/
CLKを受ける。
説明する。同期信号CLKがHレベルの場合に信号が次
段の論理ゲートに伝達される。逆に、同期信号CLKが
Lレベルの場合には、ノード84および出力ノード88
のそれぞれの電位がともにプリチャージレベルにされ
る。
いて説明すると次のようになる。内部信号IN1,IN
2がともにHレベルである場合に、ノード84の電位が
Lレベルになる。一方、内部信号IN1,IN2のいず
れかがLレベルである場合に、ノード84の電位がプリ
チャージレベルであるHレベルを維持する。
がともにLレベルである場合に、出力ノード88の電位
がHレベルになる。一方、ノード84の電位および内部
信号/IN3のいずれかがHレベルの場合に、出力ノー
ド88の電位が、プリチャージレベルであるLレベルを
維持する。
ンジスタ85aおよび85bのサイズが大きく設定され
る。これにより、出力信号をLレベルからHレベルに変
化させる動作が高速化される。また、この論理ゲート
は、同期信号CLKおよび反転同期信号/CLKに同期
して動作する。
レスデコーダを構成する論理ゲートの第5の例について
説明する。図11は、図1のシンクロナスSRAMの行
アドレス処理回路2で用いられる行アドレスデコーダの
論理ゲートの第5の例を示す回路図である。
レベルからHレベルに変化する動作を高速化したもので
ある。
MOSトランジスタ92a,92b、負荷93,96お
よびPMOSトランジスタ95を含む。図11における
トランジスタ92a,92b,95、負荷93,96、
入力ノード90,91、ノード94および出力ノード9
7は、図9のトランジスタ72a,72b,75b、負
荷73,77、入力ノード70,71、ノード74およ
び出力ノード78にそれぞれ対応する。
のは、第2の電源ノードN2とトランジスタ95との間
に内部信号に応答して動作するトランジスタが設けられ
ていないことである。
説明する。内部信号IN1,IN2がともにHレベルで
ある場合に、ノード94がLレベルになる。一方、内部
信号IN1,IN2のいずれかがLレベルである場合
に、ノード94の電位が負荷93によってHレベルにな
る。
に、出力ノード97の電位がHレベルになる。一方、ノ
ード94の電位がHレベルである場合に、出力ノード9
7の電位が負荷96によりLレベルになる。
95のサイズが大きく設定される。これにより、出力信
号がLレベルからHレベルに変化する動作が高速化され
る。
コーダを構成する論理ゲートの第6の例について説明す
る。図12は、図1のシンクロナスSRAMの行アドレ
ス処理回路2で用いられる行アドレスデコーダの論理ゲ
ートの第6の例を示す回路図である。この図12の論理
ゲートは、出力信号がLレベルからHレベルに変化する
動作を高速化したものである。
MOSトランジスタ102a,102b,106および
PMOSトランジスタ103,105を含む。図12に
おけるトランジスタ102a,102b,103,10
5,106、入力ノード100,101,108,10
9、ノード104および出力ノード107は、図10の
トランジスタ82a,82b,83,85b,87、入
力ノード80,81,891,892、ノード84およ
び出力ノード88にそれぞれ対応するものである。
るのは、第2の電源ノードN2とトランジスタ105と
の間に内部信号を受けて動作するトランジスタが設けら
れていないことである。
説明する。同期信号CLKがHレベルの場合に、出力信
号が次段の論理ゲートに伝達される。一方、同期信号C
LKがLレベルの場合に、信号が伝達されるノード10
4および出力ノード107がともにプリチャージレベル
に設定される。
いて説明すると次のようになる。内部信号IN1,IN
2がともにHレベルである場合に、ノード104の電位
がLレベルになる。一方、内部信号IN1,IN2のい
ずれかがLレベルである場合に、ノード104の電位が
プリチャージレベルであるHレベルを維持する。
に、出力ノード107の電位がHレベルになる。一方、
ノード104の電位がHレベルである場合に、出力ノー
ド107の電位が、プリチャージレベルであるLレベル
を維持する。
105のサイズが大きく設定される。このため、出力信
号がLレベルからHレベルに変化する動作が高速化され
る。さらに、この論理ゲートは、同期信号CLKおよび
反転同期信号/CLKに同期して動作する。
コーダを構成する論理ゲートの第7の例について説明す
る。図13は、図1のシンクロナスSRAMの行アドレ
ス処理回路2で用いられる行アドレスデコーダの論理ゲ
ートの第7の例を示す回路図である。
らLレベルに変化する動作を高速化したものである。
ンジスタ112a,112b、負荷113,116およ
びNMOSトランジスタ115を含む。
間にトランジスタ112a,112bが直列に接続され
る。トランジスタ112aは、ゲートに入力ノード11
0からの内部信号IN1を受ける。トランジスタ112
bは、ゲートに入力ノード111からの内部信号IN2
を受ける。
間に負荷113が接続される。第2の電源ノードN2と
出力ノード117との間に負荷116が接続される。出
力ノード117と第1の電源ノードN1との間にトラン
ジスタ115が接続される。トランジスタ115は、ゲ
ートがノード114に接続される。
説明する。内部信号IN1,IN2がともにLレベルで
ある場合に、ノード114がHレベルになる。一方、内
部信号IN1,IN2のいずれかがHレベルである場合
に、ノード114が負荷113によってLレベルにな
る。
に、出力ノード117の電位がLレベルになる。一方、
ノード114の電位がLレベルである場合に、出力ノー
ドが負荷116によりHレベルになる。
115のサイズが大きく設定される。これにより、出力
信号がHレベルからLレベルに変化する動作が高速化さ
れる。
コーダを構成する論理ゲートの第8の例について説明す
る。図14は、図1のシンクロナスSRAMの行アドレ
ス処理回路2で用いられる行アドレスデコーダの論理ゲ
ートの第8の例を示す回路図である。
らLレベルに変化する動作を高速化したものである。
MOSトランジスタ122a,122b,126および
NMOSトランジスタ123,125を含む。図14に
おけるトランジスタ122a,122b,125、入力
ノード120,121、ノード124および出力ノード
127は、図13のトランジスタ112a,112b,
115、入力ノード110,111、ノード114およ
び出力ノード117に対応する。
るのは、ノード124と第1の電源ノードN1との間に
NMOSトランジスタ123が接続されていることおよ
び出力ノード127と第2の電源ノードN2との間にP
MOSトランジスタ126が接続されていることであ
る。
ド128から反転同期信号/CLKを受ける。トランジ
スタ126は、ゲートに入力ノード129から同期信号
CLKを受ける。
説明する。同期信号CLKがHレベルの場合に信号が次
段の論理ゲートに伝達される。一方、同期信号CLKが
Lレベルの場合に、信号が伝達されるノード124およ
び出力ノード127のそれぞれのがともにプリチャージ
レベルに設定される。
いて説明すると次のようになる。内部信号IN1,IN
2がともにLレベルである場合に、ノード124の電位
がHレベルになる。一方、内部信号IN1,IN2のい
ずれかがHレベルである場合に、ノード124の電位
が、プリチャージレベルであるLレベルを維持する。
に、出力ノード127の電位がLレベルになる。一方、
ノード124の電位がLレベルである場合に、出力ノー
ド127の電位が、プリチャージレベルであるHレベル
を維持する。
ンジスタ125のサイズが大きく設定される。これによ
り、出力信号がHレベルからLレベルに変化する動作が
高速化される。さらに、この論理ゲートは、同期信号C
LKおよび反転同期信号/CLKに同期して動作する。
デコーダを構成する論理ゲートの第9の例について説明
する。図15は、行アドレス処理回路2で用いられる行
アドレスデコーダの論理ゲートの第9の例を示す回路図
である。この論理ゲートは、フィードバック信号を用い
るものである。
MOSトランジスタ132a,132b,133、PM
OSトランジスタ134,138およびインバータ13
6を含む。
間にトランジスタ132a,132b,133が直列に
接続される。トランジスタ132aは、ゲートに入力ノ
ード130から内部信号IN1を受ける。トランジスタ
132bは、ゲートに入力ノード131から内部信号I
N2を受ける。トランジスタ133は、ゲートに同期信
号CLKを受ける。
間にトランジスタ134が接続される。トランジスタ1
34は、ゲートに同期信号CLKを受ける。ノード13
5と出力ノード137との間にインバータ136が接続
される。第2の電源ノードN2とノード135との間に
トランジスタ138が接続される。トランジスタ138
は、ゲートが出力ノード137に接続される。
ンジスタ132aおよび132bのサイズがその他のト
ランジスタのサイズよりも大きく設定される。
KがHレベルの場合に、信号が次段の論理ゲートに伝達
される。一方、同期信号CLKがLレベルである場合
に、信号が伝達されるノード135がプリチャージレベ
ルに設定される。
説明すると次のようになる。内部信号IN1,IN2が
ともにHレベルである場合に、ノード135の電位がL
レベルになる。一方、内部信号IN1,IN2のいずれ
かがLレベルである場合に、ノード135の電位は、プ
リチャージレベルであるHレベルを維持する。
に、出力ノード137の電位がHレベルになる。一方、
ノード135の電位がHレベルである場合に、出力ノー
ド137の電位がLレベルを維持する。
り、かつ内部信号IN1,IN2のいずれかがLレベル
である場合に、トランジスタ138によりノード135
の電位が、プリチャージレベルであるHレベルに維持さ
れる。一方、同期信号CLKがHレベルであり、かつ内
部信号IN1,IN2がともにHレベルである場合に、
トランジスタ138がオフするため、ノード135の電
位がLレベルとなる。
デコーダを構成する論理ゲートの第10の例について説
明する。図16は、行アドレス処理回路2で用いられる
行アドレスデコーダの論理ゲートの第10の例を示す回
路図である。この論理ゲートは、図15のものと同様に
フィードバック信号を用いるものである。
142a,142b,144、NMOSトランジスタ1
43,148およびインバータ146を含む。
間にトランジスタ144,142a,142bが直列に
接続される。トランジスタ142aは、ゲートに入力ノ
ード140から内部信号IN1を受ける。トランジスタ
142bは、ゲートに入力ノード141から内部信号I
N2を受ける。トランジスタ144は、ゲートに同期信
号CLKを受ける。
間にトランジスタ143が接続される。トランジスタ1
43は、ゲートに同期信号CLKを受ける。ノード14
5と出力ノード147との間にインバータ146が接続
される。第1の電源ノードN1とノード145との間に
トランジスタ148が接続される。トランジスタ148
は、ゲートが出力ノード147に接続される。
ンジスタ142aおよび142bのサイズがその他のト
ランジスタのサイズよりも大きく設定される。
に、信号が次段の論理ゲートに伝達される。一方、反転
同期信号/CLKがHレベルの場合に、信号が伝達され
るノード145の電位がプリチャージレベルに設定され
る。
合について説明すると次のようになる。内部信号IN
1,IN2がともにLレベルである場合に、ノード14
5の電位がHレベルになる。一方、内部信号IN1,I
N2のいずれかがHレベルである場合に、ノード145
の電位が、プリチャージレベルであるLレベルを維持す
る。
出力ノード147の電位がLレベルになる。一方、ノー
ド145の電位がLレベルである場合に、出力ノード1
47の電位がHレベルを維持する。
であり、かつ内部信号IN1,IN2のいずれかがHレ
ベルである場合に、トランジスタ148によりノード1
45の電位がプリチャージレベルであるLレベルに維持
される。一方、反転同期信号/CLKがLレベルであ
り、かつ内部信号IN1,IN2がともにLレベルであ
る場合に、トランジスタ148がオフするため、ノード
145の電位がHレベルになる。
ンジスタ142aおよび142bのサイズが大きく設定
されているため、ノード145の出力信号をLレベルか
らHレベルに変化させる動作が高速化される。
デコーダを構成する論理ゲートの第11の例について説
明する。図17は、行アドレス処理回路で用いられる行
アドレスデコーダの論理ゲートの第11の例を示す回路
図である。
らLレベルに変化させる動作を高速化したNAND回路
である。図17の論理ゲートは、NMOSトランジスタ
152a,152bおよびPMOSトランジスタ15
4,155を含む。
との間にトランジスタ152aおよび152bが直列に
接続される。トランジスタ152aは、ゲートに入力ノ
ード150から内部信号IN1を受ける。トランジスタ
152bは、ゲートに入力ノード151から内部信号I
N2を受ける。
との間にトランジスタ154および155が並列に接続
される。トランジスタ155は、ゲートに入力ノード1
50から内部信号IN1を受ける。トランジスタ154
は、ゲートに入力ノード151から内部信号IN2を受
ける。
は、トランジスタ152aおよび152bのそれぞれの
サイズがトランジスタ154および155のそれぞれの
サイズよりも十分大きいサイズに設定される。このた
め、出力信号をHレベルからLレベルに変化させる動作
が高速化される。
デコーダを構成する論理ゲートの第12の例について説
明する。図18は、行アドレス処理回路2で用いられる
行アドレスデコーダの論理ゲートの第12の例を示す回
路図である。この論理ゲートは、出力信号をLレベルか
らHレベルに変化させる動作を高速化したNOR回路で
ある。
MOSトランジスタ162,163およびPMOSトラ
ンジスタ164a,164bを含む。
との間にトランジスタ164aおよび164bが直列に
接続される。トランジスタ164aは、入力ノード16
0から内部信号IN1を受ける。トランジスタ164b
は、入力ノード161から内部信号IN2を受ける。
間にトランジスタ162および163が並列に接続され
る。トランジスタ162は、ゲートに入力ノード160
から内部信号IN1を受ける。トランジスタ163は、
ゲートに入力ノード161からの内部信号IN2を受け
る。
は、トランジスタ164a,164bのそれぞれのサイ
ズがトランジスタ162,163のそれぞれのサイズよ
りも十分に大きいサイズに設定される。これにより、出
力信号をLレベルからHレベルに変化させる動作が高速
化される。
デコーダを構成する論理ゲートの第13の例について説
明する。図19は、行アドレス処理回路2で用いられる
行アドレスデコーダの論理ゲートの第13の例を示す回
路図である。
らHレベルに変化させる動作の高速化または出力信号を
HレベルからLレベルに変化させる動作の高速化を図っ
た反転増幅回路である。
171およびPMOSトランジスタ172を含む。第2
の電源ノードN2と第1の電源ノードとの間にトランジ
スタ171および172が直列に接続される。トランジ
スタ171および172は、それぞれのゲートに入力ノ
ード170から内部信号INを受ける。また、トランジ
スタ171および172の間のノードが出力ノード17
3である。
171または172のどちらか一方のサイズが他方のサ
イズよりも十分に大きくされる。トランジスタ171の
サイズをトランジスタ172のサイズよりも大きくした
場合には、出力信号をHレベルからLレベルに変化させ
る動作が高速化される。一方、トランジスタ172のサ
イズをトランジスタ171のサイズよりも十分に大きく
した場合には、出力信号をLレベルからHレベルに変化
させる動作が高速化される。
デコーダを構成する論理ゲートの第14の例について説
明する。図20は、行アドレス処理回路2で用いられる
行アドレスデコーダの論理ゲートの第14の例を示す回
路図である。
らLレベルに変化させる動作および出力信号をLレベル
からHレベルに変化させる動作をともに高速化した反転
増幅回路である。
MOSトランジスタ181およびPMOSトランジスタ
182を含む。図20における入力ノード180および
出力ノード183は、図19の入力ノード170および
出力ノード173のそれぞれに対応するものである。
レベルからLレベルに変化させる動作を主として高速化
させる場合は、トランジスタ181のサイズをトランジ
スタ182のサイズよりも十分に大きくする。それとと
もに、トランジスタ182のしきい値電圧を大きくす
る。ただし、そのしきい値電圧の値は、絶対値において
は小さくする。
ベルに変化させる動作が高速化されるとともに出力信号
をLレベルからHレベルに変化させる動作も高速化され
る。
変化させる動作を主として高速化する場合は、トランジ
スタ182のサイズをトランジスタ181のサイズより
も十分に大きくする。それとともに、トランジスタ18
1のしきい値電圧の値を小さくする。これにより、出力
信号をLレベルからHレベルに変化させる動作が高速化
されるとともに出力信号をHレベルからLレベルに変化
させる動作も高速化される。
デコーダを構成する論理ゲートの第15の例について説
明する。図21は、行アドレス処理回路2で用いられる
行アドレスデコーダの論理ゲートの第15の例を示す回
路図である。この論理ゲートは、出力信号をHレベルか
らLレベルに変化させる動作または出力信号をLレベル
からHレベルに変化させる動作を図19のものよりもさ
らに高速化した反転増幅回路である。
MOSトランジスタ185およびPMOSトランジスタ
186を含む。図21において入力ノード184および
出力ノード187は、図19の入力ノード170および
出力ノード173のそれぞれに対応するものである。
ルからLレベルに変化させる動作を高速化する場合は、
トランジスタ185のサイズをトランジスタ186のサ
イズよりも十分に大きくするとともに、トランジスタ1
85のしきい値電圧の値を小さくする。これにより、出
力信号をHレベルからLレベルに変化させる動作を図1
9のものよりもさらに高速化される。
変化させる動作を高速化させる場合は、トランジスタ1
86のサイズをトランジスタ185のサイズよりも十分
に大きくするとともに、トランジスタ186のしきい値
電圧の値を大きくする。ただし、そのしきい値電圧の値
は絶対値については小さくする。これにより、出力信号
をLレベルからHレベルに変化させる動作が図19のも
のよりもさらに高速化される。
ドレスバッファ(図3,図4)および論理ゲート(図
5,図7,図9〜図21)を組合わせて図1の行アドレ
ス処理回路2を構成する例について説明する。
レスバッファおよび論理ゲートを用いて構成される行ア
ドレス処理回路の構成の一例を示す回路図である。
は、行アドレスバッファ(プリデコーダを含む)10
0,グローバルデコーダ200,ローカルデコーダ30
0および増幅回路400を含む。この場合、グローバル
デコーダ200は、16個設けられる。また、ローカル
デコーダは64個設けられる。
レス信号がA0〜A5の5つの信号である場合について
示す。行アドレスバッファ100でプリデコードされた
アドレス信号A01(0)〜A01(3)およびA23
(0)〜A23(3)が、グローバルデコーダでデコー
ドされる。グローバルデコーダ200から出力されるグ
ローバルワード線選択信号GWL(0)〜GWL(1
5)がローカルデコーダ300に与えられる。
ーバルワード線選択信号およびアドレス信号A45
(0)〜A45(3)および増幅回路400からの同期
信号に基づいて、ワード線選択信号WL(0)〜WL
(63)を発生する。
は、図3および図4に示される行アドレスバッファが用
いられる。グローバルデコーダ200としては、図5,
図7,図9〜図18に示される論理ゲートが用いられ
る。増幅回路400としては、図19〜図21に示され
る論理ゲートが用いられる。ローカルデコーダ300と
しては、図15および図16に示される論理ゲートが用
いられる。
ンジスタ手段のみが内部信号に応答して信号発生ノード
の電位を制御するため、このトランジスタ手段を構成す
るトランジスタのサイズを大きくすることにより、出力
信号の上昇および下降の一方の動作のみを高速化でき
る。
よび第2のトランジスタ手段のうちの一方の入力容量が
他方の入力容量よりも大きくされる。すなわち、トラン
ジスタ手段のサイズが大きくされることにより入力容量
が大きくされる。これにより、サイズが大きくされたト
ランジスタに対応する出力信号のレベル変化のみが高速
化される。
2に記載のトランジスタ手段のうちの入力容量が大きい
方のトランジスタ手段のしきい値電圧が入力容量が小さ
い方のトランジスタ手段のしきい値電圧よりも小さくさ
れるので、しきい値電圧が小さくされたトランジスタ手
段は、さらに出力信号のレベル変化を高速化できる。
を示すブロック図である。
ミング図である。
ッファの第1の例を示す回路図である。
ッファの第2の例を示す回路図である。
コーダの論理ゲートの第1の例を示す回路図である。
ートである。
コーダの論理ゲートの第2の例を示す回路図である。
ートである。
コーダの論理ゲートの第3の例を示す回路図である。
デコーダの論理ゲートの第4の例を示す回路図である。
デコーダの論理ゲートの第5の例を示す回路図である。
デコーダの論理ゲートの第6の例を示す回路図である。
デコーダの論理ゲートの第7の例を示す回路図である。
デコーダの論理ゲートの第8の例を示す回路図である。
デコーダの論理ゲートの第9の例を示す回路図である。
デコーダの論理ゲートの第10の例を示す回路図であ
る。
デコーダの論理ゲートの第11の例を示す回路図であ
る。
デコーダの論理ゲートの第12の例を示す回路図であ
る。
デコーダの論理ゲートの第13の例を示す回路図であ
る。
デコーダの論理ゲートの第14の例を示す回路図であ
る。
デコーダの論理ゲートの第15の例を示す回路図であ
る。
および論理ゲートを用いて構成される行アドレス処理回
路の構成の一例を示す回路図である。
ロック図である。
部の詳細な構成を示すブロック図である。
る。
である。
ミングを示すタイミングチャートである。
Claims (3)
- 【請求項1】 外部入力信号と同期信号とを受け、前記
同期信号に同期して前記外部入力信号をデコードする半
導体記憶装置であって、 前記外部入力信号に基づいて得られる複数の内部信号の
論理和または論理積によりデコードし、その結果として
の出力信号を発生する論理ゲート手段を備え、 前記論理ゲート手段は、 前記出力信号を発生させる信号発生ノードと、 前記複数の内部信号を受け、それらの内部信号に応答し
て前記信号発生ノードを第1の電位に制御するトランジ
スタ手段と、 前記信号発生ノードが前記第1の電位になることに応答
してプリチャージ信号を発生するプリチャージ信号発生
手段と、 前記複数の内部信号および前記プリチャージ信号を受
け、それらの内部信号に応答して、前記トランジスタ手
段が前記信号発生ノードを前記第1の電位に制御してい
ない場合に、そのプリチャージ信号を出力するゲート手
段と、 前記ゲート手段から出力されるプリチャージ信号に応答
して前記信号発生ノードを第2の電位に制御する電位制
御手段とを含む 、半導体記憶装置。 - 【請求項2】 外部入力信号と同期信号とを受け、前記
同期信号に同期して前記外部入力信号をデコードする半
導体記憶装置であって、 前記外部入力信号に基づいて得られる複数の内部信号の
論理和または論理積によりデコードし、その結果として
の出力信号を発生する論理ゲート手段を備え、 前記論理ゲート手段は、前記複数の内部信号および前記同期信号を受け、それら
の信号に応答して前記出力信号を第1のレベルにする第
1のトランジスタ手段と、 前記複数の内部信号および前記同期信号を受け、それら
の信号に応答して前記出力信号を第2のレベルにする第
2のトランジスタ手段とを含み、 前記第1および第2のトランジスタ手段の一方の入力容
量を他方の入力容量よりも大きくした 、半導体記憶装
置。 - 【請求項3】 前記第1および第2のトランジスタ手段
のうちの入力容量が大きい方のトランジスタ手段のしき
い値電圧を入力容量が小さい方のトランジス タ手段のし
きい値電圧よりも小さくした、請求項2記載の半導体記
憶装置。
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1994
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