JP3834996B2 - 選択的プリチャージ回路及びランダムアクセスメモリ - Google Patents
選択的プリチャージ回路及びランダムアクセスメモリ Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本願発明は、一般的にはランダムアクセスメモリ（RAM）装置に関し、より具体的にはメモリ読み出し動作中の電力消散を減らす改良型ビット線プリチャージ回路及びその回路を用いたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
図1に伝統的なRAM 100を示す。容易に説明できるように、RAM 100は7ビットのアドレス入力及び6ビット幅のデータワード（つまり、アドレス指定位置につき6ビット）を有する。従ってコアメモリアレイ 120内のビットセル総数は 6 x 27 = 6 x 128 = 768となり、16行の48ビット列に編成されている。各行は8ワードのデータにセグメントされている。
【０００３】
その48列は各データワードの6個のビット位置を示す6グループに分割されている。列セル8個からなる各グループ内で8入力1出力の読み出し書き込み列マルチプレクサ（多重式スイッチ素子）130、組み合わせ型読み出しセンス増幅器（「センスアンプ」）兼書き込みバッファ140、データI/Oレジスタ150を共有する。また、行ごとにその行内の個々のRAMセル全部で同じワード線 WL 161を共有する。列ごとにその列内の全セルで同じビット線もしくはビット線ペアを共有し、各RAMセルに送られるデータまたそこから送られてくるデータがそこを通る。
【０００４】
典型的な読み出し動作において、RAMは入力端子ADD[6:0]から7ビットのソースアドレスを受け取り、それをアドレスレジスタ 170にラッチする。このソースアドレスの上位4ビットが行デコーダ 160に入力されて16行の中から1行を選び、その選ばれた行に対する適正WL 161を起動させる。その選択された行にあるビットセル48個がワード線161によって同時にアクセスされ、その結果メモリデータ信号を48本の列ビット線上にアサートし始める。一方、ソースアドレスの下位3ビットはコンカレントに列デコーダ180に入力され、アクセス対象のデータワードに対応する8列の中から1列を選択するのであるが、それはその適正コラムSelect YS 171を起動することによってなされる。
【０００５】
一旦適正コラムセレクトYS 171がアサートされたら、6個の8入力1出力の列MUX 130を通してその選択された読み出し対象のデータワードに対応する6ビットのデータが選択された行内で48本のビット線から選別される。これら6つのデータ信号が6個の関連センスアンプ140に入力されて最終的な大型のデータ信号を生成し、それによってデータI/O 150を駆動してDOUT[5:0] 151を生成する。
【０００６】
RAM 100は、センスアンプの能力を拡張して選択されたセルに含まれる情報を検出するだけでなくその検出工程自体のスピードアップをも図るために、プリチャージ装置140を含む。
【０００７】
RAM 100のための書き込み動作は次の点を除くと先に述べた読み出し動作におけるアドレスデコードやメモリセルアクセスに類似している。異なるのは書き込みデータDIN[5:0] 152が書き込みバッファ（ブロック140の一部）を駆動し、それが次ぎに1入力8出力のMUX 130を駆動し、さらに選択された列ビット線を通って、最終的にメモリアレイ120内の特定メモリセルに書き込まれる点である。
【０００８】
図2Aに示すのは典型的なMOSスタティックRAMセル221で、メモリアレイ120に含まれているかもしれない。ここで、PMOSトランジスタ227及びNMOSトランジスタ223は直列で結合されてメモリセルの第1インバータを形成し、PMOS 228及びNMOS 224が直列結合されてもう一方のインバータを形成している。これら2個のインバータは正帰還の形態で接続されてラッチメモリ装置をなしている。NMOS 225及びNMOS 226のトランジスタは伝送ゲートとしての役目を果たすか、或いはビット線のペアBLH 215及びBLL 216にラッチメモリセルを接続するトランジスタを通す。NMOSトランジスタ225及び226のゲートはワード線WL 261に接続されている。
【０００９】
別のSRAM設計では、PMOS 227及び228のプルアップトランジスタの代わりに抵抗を使用する。しかしながら、このタイプのRAMセルは読み出し動作中「0」（ロジック・ロー）と比べて「1」（ロジック・ハイ）をビット線もしくはビット線ペア上に駆動する場合、能力が劣る。従って、この弱い「1」の問題点を補うために、SRAMは図2Bに示すようなビット線プリチャージ回路を装備して対応している。図2Bのプリチャージ回路では、ビット線BLL 216及びBLH 215を既定の「1」に駆動してRAMセルの「1」での弱い駆動力の問題点を解決すると共にRAMの読み出し動作のスピードアップを図るために、VDDにNMOSプルアップトランジスタ213及び214を接続している。そうすると、RAMセルの読み出しレイテンシ（待ち時間）は、プリチャージトランジスタ213、214のビット線を「1」にプリチャージするスピードと「0」をビット線上に駆動する能力とによってほとんど決まる。
【００１０】
従来のSRAM設計は図2Bに示したようなビット線のプリチャージ回路を採用するから、図1の読み出しセンスアンプ140はプリチャージ後の「1」レベル（VREF）から非常にわずかな電圧の低下を検出することによってビット線上の「0」を識別するように設計される。こうすることによって各RAMセル221（図2A）内のNMOSプルダウン素子223、224及びPMOSプルアップ素子227、228が製造工程で許される最小の大きさになり、その結果RAMセル全体のサイズを最小限に抑えることができる。しかしながら、このセルの設計では、好ましい短いプリチャージのレイテンシ（待ち時間）で常にビット線215、216をハイレベルに駆動できる程度の電流がVDDから流れるようにプリチャージ素子213、214（図2B）を比較的大きくしなければならない。その上、ビット線215、216がコアメモリアレイ120全体を通って延在しているから容量性負荷が比較的大きくなることが分かるだろう。この特性によっても、容認できる程度の短い遅れでビット線を駆動するにはプリチャージ素子213、214を大きくしなければならない。
【００１１】
図3A~3Fに、伝統的なRAM 100の典型的な読み出し動作のタイミングシーケンスをまとめて示す。図3Aに示したクロック波形のクロックサイクル1の立ち上がりエッジの直前に、所望のソースアドレス（ADD入力172）がadd1としてラッチされる（図3B）。同じクロックサイクルの前半に、図3Cに示すように、そのアドレスがデコーダ160、180でdec1として復号化される。そのクロックサイクルの後半で、PCH 111（図3D）がアサートされ、ビット線215、216がプリチャージ回路110を形成するプリチャージNMOSトランジスタ 213、214によってチャージされる。その次のクロックサイクル（クロックサイクル2）の前半で、図3Eに示すように、デコーダ160、180が選択された行WL 161と選択された列YS 171をそれぞれ起動させる。これによって強制的にコアメモリアレイ内の選択された行のRAMセル221が格納されたビットをビット線215、216それぞれでアサートするようにすると共にそのグループの列MUX 130が今アクセスされている所望のデータワードの適正列を選別するようにする。クロックサイクル2の後半で、図3Fに示すように、読み出しセンスアンプ140がグループ列MUX 130によって生成された読み出しRAMデータを増幅し、その増幅されたデータをd1として出力端子DOUT 151に転送する。
【００１２】
高速化の進むメモリと一層高速になっている処理回路とのインタフェースが求められるのに伴い、RAM設計者は先に説明したプリチャージ回路110のプリチャージ・レイテンシ（待ち時間）を短縮する努力をしていることが理解されるはずである。図4に示すのは、Suh et al.に付与された米国特許 5,349,560に開示されている、プリチャージ速度を上げるのに役立つ別の既に知られたプリチャージ回路設計400である。図4に示すように、余分のプリチャージプルアップトランジスタPMOS 417、418のペアがビット線ペアBLL、BLHに結合され、プリチャージ回路400を組み込むRAMデバイスの物理的なレイアウト上では、上述のグループの列MUXに隣接して配置されている。伝統的なプリチャージ回路413、414と組み合わせた場合、トランジスタ417、418を起動してVDDへの電流の経路を実質的に拡大し、その一方でグループの列MUXに物理的に隣接させることによって長いビット線ペアの容量性の影響を軽減することができる。ここで、プリチャージ素子413、414、417、418はBLS 423（Block Select）及びＷＥバー424（Not Write Enable）の2個の信号を分析するNAND 412によって制御される。この配置構成においては、メモリブロックが読み出し動作（BLS = 1でＷＥバー= 1）のために選択されるとこれらのプリチャージ素子が起動する。書き込み動作中（ＷＥバー= 0）プリチャージは発生しない。
【００１３】
図5に示すのは、Callahanに付与された米国特許5,521,875に開示されている、プリチャージ・レイテンシ（待ち時間）を短縮するのに役立つもう一つのビット線プリチャージ回路設計500である。このプリチャージ回路は2ポートのRAMセル521を使用し、そのRAMセルはRead-Write-Line RWL 561によってゲートされる読み出しポートNMOSトランジスタ525とWrite-Word-Line WWL 562によってゲートされる書き込みポートNMOSトランジスタ526とで構成されている。読み出しMUXはパストランジスタ531、532等を含み、列MUX 530の演算部を形成している。読み出しMUXはRead-Column-Select RYS 571、RYSn 572等によってゲートされ、コアメモリアレイ（未表示）に存在している数多くのRAM列からノード591に通すRead-Bit Line RBL 515データ1個を選ぶ。読み出し動作中、データが例えばRAMセル521など選択されたRAMセルから読み出され、RBL 515、選択された読み出しMUX NMOSトランジスタ531、センスアップ540を経て、最終的にDOUT 551に読み出される。
【００１４】
ビット線プリチャージ期間中、センスアンプ540の入力ノード592がPMOSトランジスタ543、549によってロジック・ハイにプリチャージされ、プリチャージ信号PCH 511及びＰＣＨバー512によってゲートされる。また入力ノード591及び出力ノード593がNMOSトランジスタ542、547によってロジック・ローにプリチャージされる。この設計によるプリチャージのスピードアップは、プリチャージ期間中に、読み出しMUXのNMOSトランジスタ531を通して、選択されたビット線RBL 515をセンスアンプのプリチャージNMOSトランジスタ542によってローにプリチャージすることによって実現される。結果的に、後続の読み出し期間中にRAMセル521が「0」をRBL 515上に駆動するのに必要な時間を短縮することになる。
【００１５】
図5に示したプリチャージ回路500のプリチャージ／読み出しのタイミングシーケンスをまとめて示したのが図9A~9Dである。上述したもっと伝統的なプリチャージ回路110においては、MUXゲートまたはトランジスタ531はプリチャージ期間中オフになる（図3参照）。しかし、図5に示したプリチャージ回路500の場合、Read-Word-Line RWL 561とColumn Select RYS 571が共にプリチャージ期間中ロジック・ハイにアサートされ、それによってセンスアンプのプリチャージNMOSトランジスタ542がMUXのNMOSトランジスタ531を通して逆にノードRBL 515をプリチャージする（図9参照）。
【００１６】
【発明が解決しようとする課題】
しかしながら、これら伝統的なプリチャージ回路設計はいずれもスタティックRAMの消費電力の問題に対する対応策を示していない。この問題は市場にインテリジェントな移動体製品や「エコロジー」製品が幅広く流れ込んでいることを考えた場合、設計上のとりわけ重要課題になってきている。進歩したパワー管理手法や斬新な蓄電媒体が出現しても、望ましい製品の機能性をサポートしようとRAMセル数が増加の一途をたどっていることを考えると電力消費の問題は決定的な課題である。
【００１７】
図1に示したRAM 100を例にとると、RAM列はいずれも関連するビット線のペアを独立で駆動する専用ペアのプリチャージ素子が必要である。図1のRAMセル100では48ペアのトランジスタが必要であろう。従って、プリチャージ信号 PCH 211を駆動する素子は全ての列ペアを駆動するのに要する電流に対応するには極めて大型でなければならない。普通NMOSトランジスタであるこの駆動素子は実際非常に大型で、それとプリチャージ回路110とでRAMデバイス100の電力消費回路の半分以上を占める。
【００１８】
さらに、伝統的なプリチャージ回路110ではビット列をプリチャージするのに要する電力のほとんどが無駄になる。既に説明したように、計48列の中から列選択信号YS 171によって選択された6列からのデータだけが多重化され、最終的にセンスアンプに送られデータワードとして読み出される。しかし、残る（42 = 48 - 6）ペアのビット線上のデータを放棄した場合でも、コアメモリアレイ120の48ぺアのビット線全てが読み出し動作の度にプリチャージされる。従って、RAM 100においては、読み出し動作を行なうごとにプリチャージに要する電力の42/48
= 87%が浪費される。
【００１９】
図4に示した公知のプリチャージ回路400の場合、メモリが書き込み動作中（ＷＥバー= 0）もしくはメモリブロックが選択されない（BLS = 0）場合、ビット線プリチャージ素子がアクティブでなくても、読み出し動作中全てコンカレントに加圧される。従って、RAM 100の場合と同様に、その関連セル列が選択されたデータワードに関係するデータを含んでいない場合でも、ビット線全てがプリチャージされる。
【００２０】
図5に示したプリチャージ回路500は、読み出しMUXのNMOSトランジスタ530によって選択されたビット線だけをプリチャージすることによって理論的にはRAMデバイス内部のプリチャージ電力消散を減らすことになるかもしれない。しかしながら、好ましくないDC電流経路がプリチャージ中に形成されることがあるために、先に説明したまた別のプリチャージ回路と比べると、実電力消散は実際には増加する。プリチャージ回路500においては、図9A~9Dに示す通り、PCH 511がハイの時当然RWK 561とColumn Select RYS 571は共にプリチャージ期間中ハイである。従って、プリチャージNMOSトランジスタ542がオンの時、NMOSトランジスタ531及び525もオンで、センスアップのプリチャージNMOSトランジスタ542からRAMセル521の内部インバータ523にDC電流経路が形成される。
【００２１】
動作中、どんなRAMセル521でも50%の確率で「1」を格納する。そうした場合、プリチャージ期間中、RAMセルのインバータ523はRBL 515をハイに駆動し、その間センスアンプのプリチャージ NMOS トランジスタ542は読み出しMUXトランジスタ531を通してRBL 515をローに駆動している。従って、このプリチャージ期間中、VDDからRAMセルインバータ531のプルアップPMOSトランジスタ（未表示）、RAMセルのNMOSトランジスタ525、読み出しMUX のNMOSトランジスタ531、センスアンプのNMOSトランジスタ542、そしてさらに接地へと低インピーダンスのDC電流経路が存在し、そこからまたかなりの電力量を消散する。Callahanの'875特許に開示されているように、DC電流はこの設計の場合選択されたビット線それぞれにつき最高466マイクロアンペアにもなる。
【００２２】
従って、本願の目的は、容認できるプリチャージ性能を保持しながら公知の設計と比べて電力消費の少ないプリチャージ回路を提供すること、その回路を組み込んだRAMデバイスを実現することである。
【００２３】
【課題を解決するための手段】
この関連する目的に従って、本願発明は読み出し対象のデータワードの少なくとも一部分を予め復号化し、対応するRAMセルが所望のデータワードを形成するビット線のみをプリチャージすることを特徴とする。具体的には、本発明の好適な実施例は所望のデータワードの列方向のアドレスが送り込まれるRAMセル間に配置された非同期の列デコーダを活用する。この列デコーダはクロックサイクルごとに最初に必要なアドレス情報を受け取り、そうすることによって対応するRAMセル列を素早く確認することができ、そのクロックサイクルの後半にその関連ビット線は評価可能な状態になっている。この選択的プリチャージによってプリチャージに要する電力を大幅に削減することができる。
【００２４】
さらに、本発明の好適な実施例は、選択されたビット線のみをロジック・ハイにプリチャージするために列デコーダとRAMデバイスのデータ出力ポートとの間に切替え可能なプルアップ素子が配置されている。プルアッププリチャージ素子はデータワードのビット位置ごとに特定され、それぞれはクロックサイクルの半分以内で列デコーダを通してその関連ビット線をロジック・ローからロジック・ハイに素早くプリチャージできる程度に大きいことが好ましい。切替え可能なプルアップ素子を使用することによってRAMセル内部に接地へのDC経路が形成されるのを防ぐことができる。
【００２５】
プリチャージの頻度が少ないために発生するRAM破損を防ぐために、好適な実施例はRAM内にビット線ごとに専用のプルアップ素子を備えてもいる。しかしながら、絶縁状態にあるプリチャージされたビット線はディスチャージの速度が比較的に遅いから、プルアップ素子は選択されたビット線プルアッププリチャージ素子より10分の1以下の大きさで、しかも伝統的なプリチャージ素子より10分の1から20分の1の大きさであるのが好ましい。プルアップ素子は比較的に小さいから、間欠的な1次のプリチャージ間で絶縁ビット線を徐々にプルアップすればいいから、伝統的なプリチャージ回路設計による対応素子に比べて電力を奪う電流の消費がはるかに少ない。従って、専用のプリチャージ素子を具備しても、プリチャージの電力消費は公知の手法と比べ依然としてはるかに少ない。
【００２６】
さらに、本発明の好適な実施例はシングルエンドのセンスアンプ回路を含み、それは列デコーダの出力ノードと先に述べた切替え可能なプルアップ素子とパラレルになったRAMデバイスの出力ポートとの間に配置される。そのセンスアンプは選択されたビット線上でアサートされたビット情報をコンディショニングして増幅し、その結果データワードを形成する。ここでも、センスアンプ回路をデータワードのビット線の位置ごとに特定するのが好ましい。
【００２７】
さらに、このセンスアンプ回路は、切替え可能なプルダウン素子と第２インバータの入力ポートに結合された反転バッファとがパラレルで配置されているのが好ましい。第２インバータの入力ポートからの帰還を用いてこのプルダウン素子の起動を制御する。この構成によって関連ビット線上でアサートされたロジック・ローを確認するセンスアンプ回路の能力がさらに高まると共に感知に対する反応が早くなる。それは第1の反転バッファがロジック・ハイをアサートしてプルダウン素子を起動させ、列デコーダの出力を素早くロジック・ローにプルダウンするようにするからである。その上、NMOSトランジスタをプルダウン素子として使用すると、バッファ入力を接地まで完全に引っ張ることによってRAM内部の節約に貢献し、それによって第1反転バッファを通るDC電流経路を無くする。
【００２８】
下記の説明並びに添付の図面を参照することによって本発明を完全に理解すると共に他の目的や成就したことが明らかになるであろう。
【００２９】
【発明の実施の形態】
以下、本願発明の好適な実施例を添付図面に示した例に基づき詳細に説明する。
【００３０】
図6は、本願発明の好適な実施例によるプリチャージ回路600を示した回路図である。ここに示したプリチャージ回路600は、RAMセル621など1列のRAMセルに対してそれぞれ読み出しビット線及び書き込みビット線としての役目を果たすRBL 615及びWBL 616に接続されたペアのビット線プリチャージ素子613と614、そしてRBL 615に切替え可能に接続された列マルチプレクサ（多重スイッチ素子）630、列マルチプレクサ630の出力ノード691に接続されたビット線プリチャージNMOSトランジスタ643を含むセンスアンプ回路640を有する。
【００３１】
上述の通り、各RAM列（例えば、図6のRAM列622）には個々のRAMセル621が多数あり、それらのRAMセルは全てRBL 615及びWBL 616といった同じ読み出し及び書き込みビット線ペアに接続している。RAM列ごとに、2個の2次NMOSプリチャージ素子613及び614があり、プリチャージ制御信号PCH 611によって制御もしくは切替えることができる。NMOS 613はドレインがRBL 615に、ソースがVDD電源に、ゲートがPCH 611にそれぞれ接続される。NMOS 614はドレインがWBL 616に、ソースがVDD電源に、ゲートがPCH 611にそれぞれ接続される。RBL 615はRAMセル621から出力された読み出しデータを列MUX 630内のトランジスタ631を通してセンスアンプ640に渡す。WBL 616は、列MUX 630を通る経路指定になっている場合、書き込みバッファ140（図1参照）から出力された書き込みデータをRAMセル621に入れる。当業者なら分かるように、複数のRAM列622が同一の列MUX 630及びセンスアンプ640とインタフェースしていい。
【００３２】
図6における2ポートのスタティックRAMセル621は6トランジスタの正帰還ラッチ構造である。PMOS 627とNMOS 623で第1インバータを形成し、PMOS 627のドレインはインバータの出力端子617としてNMOS 623のドレインに接続され、627のゲートはインバータの入力端子618として623のゲートに接続される。PMOS 627のソースはVDD電源に、そしてNMOS 623のソースは接地レールに接続されている。PMOS 228及びNMOS 224が第1インバータと同様に第2インバータを形成し、入力ノード617が第1インバータの出力ノード695に、そして出力ノード694が第1インバータの入力ノード618によく知られた正帰還の配置構成で結合される。従って、RAMセル621はノード617及び618を有するラッチメモリ素子となり、ノード617及び618はRAMセルデータを格納する記憶ノードである。
【００３３】
NMOSパストランジスタ625はRAMセル621の読み出しポートとしての役目を果たす。NMOS 625はソースが記憶ノード617に、ドレインがRBL 615に、そしてゲートが制御信号Read-Word-Line RWL 661にそれぞれ接続される。RAMセルを用いる読み出し動作中、行デコーダ660（図7参照）が入力メモリアドレスを復号化して適正なRWL 661を選択して起動し、NMOSパストランジスタ625をオンにした後、格納されたデータをメモリの記憶ノード617からRBL 615に渡す。「0」の読み出し時に、NMOSプルダウントランジスタ623がRead-Bit Line RBL 615をディスチャージする。「1」の読み出し時、PMOSプルアップトランジスタ627はRBL 615上のプリチャージ電圧を維持する。
【００３４】
同様に、NMOSパストランジスタ626はRAMセル621の書き込みポートとしての役割を果たす。NMOS 626はソースが記憶ノード618に、ドレインがWBL 616に、そしてゲートがWrite-Word-Line WWL 662にそれぞれ接続される。RAMセル621を用いる書き込み動作中、行デコーダ660が入力メモリアドレスを復号化して適正WWL 662を選択して起動して、対応するNMOSパストランジスタ626をオンにした後、書き込み入力データをWBL 616からメモリの記憶ノード616に渡す。
【００３５】
図6に示したように、列MUX 630はNMOSパストランジスタ631、632等を含み、制御信号Read-Column-Select RYS 671、RYSn 672等によって制御される。読み出し動作中、列デコーダ680（図7）が入力メモリアドレスを復号化してRYS 671を選択し、対応する列MUX のNMOSトランジスタ631をオンにする。NMOSトランジスタ631は双方向の伝送ゲートとしての役割を果たし、読み出し動作のプリチャージとデータ読み出しの両段階で機能する。プリチャージ段階で、選択されたNMOSトランジスタ631がスイッチオンされてセンスアンプのプリチャージNMOSトランジスタ643がノード691から「逆方向に」選択されたNMOSトランジスタ631を通って選択されたビット線RBL 621へとプルアップもしくはチャージすることができる。その次のデータ読み出し段階で、RAMセル621のノード617に格納されたデータが選択されたRAM列のRBL 615に流れ、「順方向に」選択されたNMOSトランジスタ631を通って、最後にセンスアンプ回路640の入力ノード691に渡る。
【００３６】
これも図6に示したように、センスアンプ回路640はDC電流経路のないシングルエンドのセンスアンプ（差動センスアンプの場合のように）だから、さらに電力節約型である。PMOS 644トランジスタ及びNMOS 645トランジスタが第1インバータを形成し、NMOS 645のゲートがセンスアンプ回路691の入力ノード691としてPMOS 644のゲートに接続され、PMOS 644のドレインが第1インバータの出力ノード693としてNMOS 645のドレインに接続される。第1インバータの出力ノード693は次に第2インバータ646の入力ノードとなり、十分な駆動電流を出力ノードDOUT 651に供給する。これら第2インバータはセンスアンプ回路640の基本的な演算装置をなす。プリチャージNMOSトランジスタ643はソースがVDDに、ドレインがセンスアンプの入力ノード691に、そしてゲートがプリチャージ制御信号PCH 611にそれぞれ接続される。帰還NMOSトランジスタ647はゲートが相補トランジスタ644と645からなる第1インバータの出力に、ドレインがセンスアンプの入力ノード691に、そしてソースが接地にそれぞれ接続される。
【００３７】
読み出し動作中、センスアンプの入力ノード691が先ずロジック「1」（ハイ）レベル（VDD -Vtn）にプリチャージされ、それによって強制的に出力端子DOUT 651をプリチャージ中「1」にする。その次のデータ読み出し期間に、RAMセル621からのデータ入力が「1」ならば状態変化は発生せずDOUT 651は「1」のままである。しかしながら、選択されたRAMセル621から受取ったデータのビットが「0」つまりロジック・ローならば、センスアンプの入力モード691はゆっくりと「0」に下がり始める。第1インバータが入力ノード691の「0」レベルを検出し、出力ノード693を「1」レベルに向け駆動し始めると共に第2インバータ646を介してノードDOUT 651を「0」方向に引っ張る。このプロセスにおいて、ノード693がロジックレベル１に立ち上がると帰還NMOS 647がオンになり、正帰還ループを形成し始めてノード691の立ち下がり速度を促進し、急速にセンスアンプの出力端子DOUT 651を「0」にして読み出し動作が完了する。
【００３８】
図6に、センスアンプのプリチャージNMOSトランジスタ643はセンスアンプの入力ノード691をプリチャージするだけでなく、選択された列MUXのNMOSトランジスタ631を通して選択されたRead-Bit Line RBL 615も「逆方向に」プリチャージすることを示す。従って、センスアンプのプリチャージNMOSトランジスタ643は選択されたビット線にとって1次のプリチャージトランジスタとしての役割も果たす。この選択的プリチャージのプロセスでは選択されたRAM列の選択されたRBL 615だけをチャージするから、伝統的な設計では他の非選択のRAM列のRBL 615及びWBL 616全てをプリチャージして普通は無駄になるプリチャージ電力を大いに節約することができる。
【００３９】
先に説明したように、伝統的なRAMの設計では、RAM内にあるRBL 615とWBL 616からなるペアごとにビット線プリチャージNMOSトランジスタ113及び114によって電源電圧以下のしきい値（VDD-Vtn）またはVDDまで急速にプリチャージされる。このプリチャージは普通各サイクルの前半に発生するので、サイクル後半にはビット線は評価可能状態になっている。列デコーダ680（図7）を用いてアドレスの列部分を先ず予め復号化することによって、本願発明の好適な実施例では1次プリチャージNMOSトランジスタ643を用いて、アクセスされた1ビットのデータワードを形成するために読み出されるRead-Bit Line RBL 615だけをプリチャージする。従って、列デコーダによって選択されたこれらの読み出しビット線のみをプリチャージすると電力消費が大きく削減される。
【００４０】
この実施例によるプリチャージ電力の節約を例証するために、本願発明によるRAMの場合を考えよう。このRAMは、RAM列622の8列が1個の共通のセンスアンプ640及び1次プリチャージ NMOSトランジスタ643を共有する。伝統的な設計（例えば、先に説明したRAM 100）では、全8列のRBL 615とWBL 616が共に（従って、合わせて2 x 8 = 16ビット線）プリチャージされる。しかしながら、この例では計16のビット線の中から選択された読み出しビット線1本だけがプリチャージされる。従って、RAMプリチャージ電力は伝統的なプリチャージ手法と比べて1 - (1/16) = 15/16 = 94%の削減になる。
【００４１】
読み出し動作において、選択された列MUXのNMOSトランジスタ631を通して、選択されたRBL 615がセンスアンプ640の1次プリチャージNMOSトランジスタ643により主に間欠的プリチャージによってプリチャージされる。このRBL 615専用の2次プリチャージNMOSトランジスタ613がない場合、特定のビット線RBL 615が数サイクル間Column MUC 630によってアドレス指定されていないのに、このRBL 615上の選択されたRAMセル全てが「0」でRBL 615をロー・レベルに駆動すると、微妙でしかも恐らく認識されていない最悪の事態が発生する。このシナリオにおいて、その絶縁されたRBL 615は1次プリチャージNMOSトランジスタ643からのプリチャージがないために最終的に電圧が非常に低レベルにまで下がる。このRBL 615が非常に低く、しかも続いて「1」を含む別のRAMセルがワード線RWL 661によって選択された場合、容量の非常に大きいビット線RBL 615上の低電圧レベルが容量の非常に小さいRAMセルの記憶ノード617上の高電圧レベルとチャージ共有することになり、その結果記憶ノード617が低電圧レベルになりRAMセルの内容が「1」から「0」に「フリップ」するエラーが発生する。この好ましくないプロセスはRAMデータを破損することになり、RAM内にソフトエラーが発生する原因となる。
【００４２】
こうしたデータ破損が起きると、読み出し期間ごとにRBL 615をディスチャージするのは選択されたRAMセル621のプルダウンNMOSトランジスタ623であることが分かるはずだ。従って、出願人は、各プリチャージ段階でRBL 615をわずかにチャージアップすることにより、この考えられるディスチャージ分を埋め合わせてノードRBL 615をVDD/2のしきい値（即ち、ロジックのしきいレベル）以上に保ち、好ましくないデータ破損の発生を防ぐことを目指す。RAMデータ破損を防ぐべく、このチャージアップによってディスチャージを埋め合わせるために、本願発明の好適な実施例によるプリチャージ回路は、2次プリチャージNMOSトランジスタ613を含み、このトランジスタは、RAMセルNMOSトランジスタ623からの好ましくないディスチャージを埋め合わせる程度の大きさであればいい。従って、2次プリチャージトランジスタ613は、伝統的なRAMビット線プリチャージNMOSトランジスタの10分の1以下の大きさで良い。例えば、2次プリチャージトランジスタ613が伝統的なRAMビット線プリチャージNMOSトランジスタの20分の1の大きさである場合には、伝統的なRAMのプリチャージ電力の20分の1以下の消費電力になる。同様に、プリチャージNMOSトランジスタ614も、NMOSトランジスタ613程度に小さくなる。
【００４３】
既に説明したように8個の同じRAM列622が共通のセンスアンプ640を共有していることに加え、16ビット線全てに小型のNMOS素子613、614を設置することによりデータ破損防止策をとるので、プリチャージに要する電力は伝統的なプリチャージ手法と比べて1 - (1/16 + 1/20) = 89%の削減になる。
【００４４】
図10Aから図10Gに、公知のプリチャージ回路500に関連して先に説明したような電力を浪費するDC電力経路が形成されない方法で本願発明の好適なプリチャージ回路を制御するのに用いる制御信号タイミングをまとめて示す。この図に示したように、PCH 611がハイであるプリチャージ期間中（図10D）、1次プリチャージNMOSトランジスタ643が選択されたRBL 615をプリチャージするように、コラムセレクト671だけがハイで列MUX NMOSトランジスタ631をオンにする。しかしこのプリチャージ期間、読み出しワード線661はローで、1次プリチャージNMOSトランジスタ643からNMOSトランジスタ631を通ってRAMセル621のNMOSトランジスタ623に至る、電力を消費する不都合なDC経路の発生を防ぐ。
【００４５】
好適な実施例によるプリチャージ回路の主要な回路構成要素を示したもう一つの図が図7である。以下に、図10A〜図10Gのタイミングチャートと共にこの図を参照しながら、読み出し動作の詳細を説明する。クロックサイクル1の立ち上がりエッジの直前（図10A）に、ADD入力672をadd1として受取る（図10B）。このクロックサイクルの前半に、アドレスADD入力672を行デコーダ660及び列デコーダ680でdec1として復号化する（図10C）。ADD入力672の上位アドレスビットを行デコーダ660に入力し、RAM行を1行だけ選択して、その選択された行のRead-Word-Line信号RWL 661をw1として起動する（図10F）。ADD入力672の下位アドレスビットを列デコーダ680に入力し、RAM列621を1行だけ選択し、その選択された列のRead-Column-Select信号RYS 671をy1として起動する（図10E）。また、クロックサイクル1の後半（つまり、ローの位相）に、PCH 611をハイにアサート（図10Dのp1）してビット線プリチャージNMOSトランジスタ643を起動する。
【００４６】
図10Eに関して、コラムセレクトRYS 671信号y1がクロックサイクル1の後半にロジック・ハイにアサートされることに注目。そうすることによってロジック・ハイにプリチャージするためのRWL 515と1次プリチャージNMOSトランジスタ631との間の接続が完了する（電流の方向は図7に参照番号1000で記述）。RWL 661信号w1がハイの間にRAMセル621に格納された情報がセンスアンプ回路640の入力に到達するように、続くクロックサイクル２の前半、信号y1がアサートされたままであることにも注目。
【００４７】
図10Fに、各クロックサイクルの前半にRWL 661のみがアサートされて、普通1次プリチャージトランジスタ643とRAMセル621の間に形成されるDC電流経路を防ぐことを示す。PCHがハイの時RWLをローに保つことによって読み出し経路トランジスタ625をオフにしてRAMセルのノード618を絶縁状態にし、それによって潜在的なDC電流経路をカットする。
【００４８】
クロックサイクル2の後半の残りに、読み出しセンスアンプ回路640が読み出しRAMデータを増幅すると、それを図10Gにd1で示すRAM出力端子DOUT 651に送り、およそ2クロックサイクルで読み出し動作を完了する。
【００４９】
本願発明は、図6と図7及び図10Aから図10Gに関連して先に説明した好適な構成要素である選択的プリチャージ低電力RAMの製造及び使用にも関する。図8は、選択的プリチャージ回路600を具現化する選択的プリチャージ低電力RAMの好適な設計方法の工程を示したフローチャートである。このプロセスはRAMアレイを形成することによりステップ810から始まり、RAM行の好ましいビット幅及びRAM列の好ましいビット長が決定される。ステップ820で、RAMのメモリセルが形成される。次に、ステップ830で、アドレスラッチ及びデコーディングロジックを含め、RAMアドレス指定回路が形成される。
【００５０】
ステップ840で、読み出し動作を実行する好適なセンスアンプが形成される。ここで、センスアンプはRAMデバイスがサポートしている単位データワードのビット位置ごとに形成されるのが好ましい。ステップ850で、RAMの動作スピード及び、RAMのビット線負荷、プリチャージの電圧レベルに基づいて1次ビット線プリチャージトランジスタが形成される。当然のことながら、1次プリチャージトランジスタは単位データワードのビット位置ごとに形成されるのが好ましい。
【００５１】
最後に、ステップ860で、公知の製造手法を用いて、大きさが1次ビット線プリチャージトランジスタの約20分の1の、専用の2次ビット線プリチャージトランジスタが形成される。
【００５２】
以上、本願発明の具体的な好適な実施例を説明してきたが、それは例証並びに説明のためである。本書に明らかにした形で本願発明を限ることが目的ではなく、上記の教えに鑑みれば多彩な変更及び多様化が可能なことは明らかである。本願発明の原理並びにその実用的な応用について説明するために実施例をあげて解説してきたので、当業者なら本願発明だけでなく、想定した具体的な使用に最も適した様々な代替え案、変更、バリエーションをうまく活用することができる。従って、本書に記述した発明によって、添付の請求の範囲の精神及び範囲に叶う代替え案、変更、応用、バリエーションの全てが含まれるものとする。
【図面の簡単な説明】
【図１】従来のRAMのブロック図。
【図２Ａ】図1のRAM内部に収められた典型的なMOS SRAMメモリセルの回路図。
【図２Ｂ】図1のRAMと接続して使用される伝統的なMOS RAMビット線プリチャージ回路の回路図。
【図３Ａ〜図３Ｆ】図1のRAMを用いる読み出し動作のタイミング図。
【図４】公知の別のビット線プリチャージ回路を示す回路図。
【図５】また別の公知のビット線プリチャージ回路を示す回路図。
【図６】本願発明の好適な実施例によるビット線プリチャージ回路を示す回路図。
【図７】図6のプリチャージ回路の主な回路構成要素を示す回路の概略図。
【図８】本願発明の好適な実施例によるプリチャージ回路を組み込むRAMデバイス設計の工程を示すフローチャート。
【図９Ａ〜図９Ｄ】図5のプリチャージ回路に関する読み出し動作のプリチャージ回路のタイミング図。
【図１０Ａ〜図１０Ｇ】本願発明の好適な実施例による読み出し動作のプリチャージ回路のタイミング図。
【発明の属する技術分野】
本願発明は、一般的にはランダムアクセスメモリ（RAM）装置に関し、より具体的にはメモリ読み出し動作中の電力消散を減らす改良型ビット線プリチャージ回路及びその回路を用いたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
図1に伝統的なRAM 100を示す。容易に説明できるように、RAM 100は7ビットのアドレス入力及び6ビット幅のデータワード（つまり、アドレス指定位置につき6ビット）を有する。従ってコアメモリアレイ 120内のビットセル総数は 6 x 27 = 6 x 128 = 768となり、16行の48ビット列に編成されている。各行は8ワードのデータにセグメントされている。
【０００３】
その48列は各データワードの6個のビット位置を示す6グループに分割されている。列セル8個からなる各グループ内で8入力1出力の読み出し書き込み列マルチプレクサ（多重式スイッチ素子）130、組み合わせ型読み出しセンス増幅器（「センスアンプ」）兼書き込みバッファ140、データI/Oレジスタ150を共有する。また、行ごとにその行内の個々のRAMセル全部で同じワード線 WL 161を共有する。列ごとにその列内の全セルで同じビット線もしくはビット線ペアを共有し、各RAMセルに送られるデータまたそこから送られてくるデータがそこを通る。
【０００４】
典型的な読み出し動作において、RAMは入力端子ADD[6:0]から7ビットのソースアドレスを受け取り、それをアドレスレジスタ 170にラッチする。このソースアドレスの上位4ビットが行デコーダ 160に入力されて16行の中から1行を選び、その選ばれた行に対する適正WL 161を起動させる。その選択された行にあるビットセル48個がワード線161によって同時にアクセスされ、その結果メモリデータ信号を48本の列ビット線上にアサートし始める。一方、ソースアドレスの下位3ビットはコンカレントに列デコーダ180に入力され、アクセス対象のデータワードに対応する8列の中から1列を選択するのであるが、それはその適正コラムSelect YS 171を起動することによってなされる。
【０００５】
一旦適正コラムセレクトYS 171がアサートされたら、6個の8入力1出力の列MUX 130を通してその選択された読み出し対象のデータワードに対応する6ビットのデータが選択された行内で48本のビット線から選別される。これら6つのデータ信号が6個の関連センスアンプ140に入力されて最終的な大型のデータ信号を生成し、それによってデータI/O 150を駆動してDOUT[5:0] 151を生成する。
【０００６】
RAM 100は、センスアンプの能力を拡張して選択されたセルに含まれる情報を検出するだけでなくその検出工程自体のスピードアップをも図るために、プリチャージ装置140を含む。
【０００７】
RAM 100のための書き込み動作は次の点を除くと先に述べた読み出し動作におけるアドレスデコードやメモリセルアクセスに類似している。異なるのは書き込みデータDIN[5:0] 152が書き込みバッファ（ブロック140の一部）を駆動し、それが次ぎに1入力8出力のMUX 130を駆動し、さらに選択された列ビット線を通って、最終的にメモリアレイ120内の特定メモリセルに書き込まれる点である。
【０００８】
図2Aに示すのは典型的なMOSスタティックRAMセル221で、メモリアレイ120に含まれているかもしれない。ここで、PMOSトランジスタ227及びNMOSトランジスタ223は直列で結合されてメモリセルの第1インバータを形成し、PMOS 228及びNMOS 224が直列結合されてもう一方のインバータを形成している。これら2個のインバータは正帰還の形態で接続されてラッチメモリ装置をなしている。NMOS 225及びNMOS 226のトランジスタは伝送ゲートとしての役目を果たすか、或いはビット線のペアBLH 215及びBLL 216にラッチメモリセルを接続するトランジスタを通す。NMOSトランジスタ225及び226のゲートはワード線WL 261に接続されている。
【０００９】
別のSRAM設計では、PMOS 227及び228のプルアップトランジスタの代わりに抵抗を使用する。しかしながら、このタイプのRAMセルは読み出し動作中「0」（ロジック・ロー）と比べて「1」（ロジック・ハイ）をビット線もしくはビット線ペア上に駆動する場合、能力が劣る。従って、この弱い「1」の問題点を補うために、SRAMは図2Bに示すようなビット線プリチャージ回路を装備して対応している。図2Bのプリチャージ回路では、ビット線BLL 216及びBLH 215を既定の「1」に駆動してRAMセルの「1」での弱い駆動力の問題点を解決すると共にRAMの読み出し動作のスピードアップを図るために、VDDにNMOSプルアップトランジスタ213及び214を接続している。そうすると、RAMセルの読み出しレイテンシ（待ち時間）は、プリチャージトランジスタ213、214のビット線を「1」にプリチャージするスピードと「0」をビット線上に駆動する能力とによってほとんど決まる。
【００１０】
従来のSRAM設計は図2Bに示したようなビット線のプリチャージ回路を採用するから、図1の読み出しセンスアンプ140はプリチャージ後の「1」レベル（VREF）から非常にわずかな電圧の低下を検出することによってビット線上の「0」を識別するように設計される。こうすることによって各RAMセル221（図2A）内のNMOSプルダウン素子223、224及びPMOSプルアップ素子227、228が製造工程で許される最小の大きさになり、その結果RAMセル全体のサイズを最小限に抑えることができる。しかしながら、このセルの設計では、好ましい短いプリチャージのレイテンシ（待ち時間）で常にビット線215、216をハイレベルに駆動できる程度の電流がVDDから流れるようにプリチャージ素子213、214（図2B）を比較的大きくしなければならない。その上、ビット線215、216がコアメモリアレイ120全体を通って延在しているから容量性負荷が比較的大きくなることが分かるだろう。この特性によっても、容認できる程度の短い遅れでビット線を駆動するにはプリチャージ素子213、214を大きくしなければならない。
【００１１】
図3A~3Fに、伝統的なRAM 100の典型的な読み出し動作のタイミングシーケンスをまとめて示す。図3Aに示したクロック波形のクロックサイクル1の立ち上がりエッジの直前に、所望のソースアドレス（ADD入力172）がadd1としてラッチされる（図3B）。同じクロックサイクルの前半に、図3Cに示すように、そのアドレスがデコーダ160、180でdec1として復号化される。そのクロックサイクルの後半で、PCH 111（図3D）がアサートされ、ビット線215、216がプリチャージ回路110を形成するプリチャージNMOSトランジスタ 213、214によってチャージされる。その次のクロックサイクル（クロックサイクル2）の前半で、図3Eに示すように、デコーダ160、180が選択された行WL 161と選択された列YS 171をそれぞれ起動させる。これによって強制的にコアメモリアレイ内の選択された行のRAMセル221が格納されたビットをビット線215、216それぞれでアサートするようにすると共にそのグループの列MUX 130が今アクセスされている所望のデータワードの適正列を選別するようにする。クロックサイクル2の後半で、図3Fに示すように、読み出しセンスアンプ140がグループ列MUX 130によって生成された読み出しRAMデータを増幅し、その増幅されたデータをd1として出力端子DOUT 151に転送する。
【００１２】
高速化の進むメモリと一層高速になっている処理回路とのインタフェースが求められるのに伴い、RAM設計者は先に説明したプリチャージ回路110のプリチャージ・レイテンシ（待ち時間）を短縮する努力をしていることが理解されるはずである。図4に示すのは、Suh et al.に付与された米国特許 5,349,560に開示されている、プリチャージ速度を上げるのに役立つ別の既に知られたプリチャージ回路設計400である。図4に示すように、余分のプリチャージプルアップトランジスタPMOS 417、418のペアがビット線ペアBLL、BLHに結合され、プリチャージ回路400を組み込むRAMデバイスの物理的なレイアウト上では、上述のグループの列MUXに隣接して配置されている。伝統的なプリチャージ回路413、414と組み合わせた場合、トランジスタ417、418を起動してVDDへの電流の経路を実質的に拡大し、その一方でグループの列MUXに物理的に隣接させることによって長いビット線ペアの容量性の影響を軽減することができる。ここで、プリチャージ素子413、414、417、418はBLS 423（Block Select）及びＷＥバー424（Not Write Enable）の2個の信号を分析するNAND 412によって制御される。この配置構成においては、メモリブロックが読み出し動作（BLS = 1でＷＥバー= 1）のために選択されるとこれらのプリチャージ素子が起動する。書き込み動作中（ＷＥバー= 0）プリチャージは発生しない。
【００１３】
図5に示すのは、Callahanに付与された米国特許5,521,875に開示されている、プリチャージ・レイテンシ（待ち時間）を短縮するのに役立つもう一つのビット線プリチャージ回路設計500である。このプリチャージ回路は2ポートのRAMセル521を使用し、そのRAMセルはRead-Write-Line RWL 561によってゲートされる読み出しポートNMOSトランジスタ525とWrite-Word-Line WWL 562によってゲートされる書き込みポートNMOSトランジスタ526とで構成されている。読み出しMUXはパストランジスタ531、532等を含み、列MUX 530の演算部を形成している。読み出しMUXはRead-Column-Select RYS 571、RYSn 572等によってゲートされ、コアメモリアレイ（未表示）に存在している数多くのRAM列からノード591に通すRead-Bit Line RBL 515データ1個を選ぶ。読み出し動作中、データが例えばRAMセル521など選択されたRAMセルから読み出され、RBL 515、選択された読み出しMUX NMOSトランジスタ531、センスアップ540を経て、最終的にDOUT 551に読み出される。
【００１４】
ビット線プリチャージ期間中、センスアンプ540の入力ノード592がPMOSトランジスタ543、549によってロジック・ハイにプリチャージされ、プリチャージ信号PCH 511及びＰＣＨバー512によってゲートされる。また入力ノード591及び出力ノード593がNMOSトランジスタ542、547によってロジック・ローにプリチャージされる。この設計によるプリチャージのスピードアップは、プリチャージ期間中に、読み出しMUXのNMOSトランジスタ531を通して、選択されたビット線RBL 515をセンスアンプのプリチャージNMOSトランジスタ542によってローにプリチャージすることによって実現される。結果的に、後続の読み出し期間中にRAMセル521が「0」をRBL 515上に駆動するのに必要な時間を短縮することになる。
【００１５】
図5に示したプリチャージ回路500のプリチャージ／読み出しのタイミングシーケンスをまとめて示したのが図9A~9Dである。上述したもっと伝統的なプリチャージ回路110においては、MUXゲートまたはトランジスタ531はプリチャージ期間中オフになる（図3参照）。しかし、図5に示したプリチャージ回路500の場合、Read-Word-Line RWL 561とColumn Select RYS 571が共にプリチャージ期間中ロジック・ハイにアサートされ、それによってセンスアンプのプリチャージNMOSトランジスタ542がMUXのNMOSトランジスタ531を通して逆にノードRBL 515をプリチャージする（図9参照）。
【００１６】
【発明が解決しようとする課題】
しかしながら、これら伝統的なプリチャージ回路設計はいずれもスタティックRAMの消費電力の問題に対する対応策を示していない。この問題は市場にインテリジェントな移動体製品や「エコロジー」製品が幅広く流れ込んでいることを考えた場合、設計上のとりわけ重要課題になってきている。進歩したパワー管理手法や斬新な蓄電媒体が出現しても、望ましい製品の機能性をサポートしようとRAMセル数が増加の一途をたどっていることを考えると電力消費の問題は決定的な課題である。
【００１７】
図1に示したRAM 100を例にとると、RAM列はいずれも関連するビット線のペアを独立で駆動する専用ペアのプリチャージ素子が必要である。図1のRAMセル100では48ペアのトランジスタが必要であろう。従って、プリチャージ信号 PCH 211を駆動する素子は全ての列ペアを駆動するのに要する電流に対応するには極めて大型でなければならない。普通NMOSトランジスタであるこの駆動素子は実際非常に大型で、それとプリチャージ回路110とでRAMデバイス100の電力消費回路の半分以上を占める。
【００１８】
さらに、伝統的なプリチャージ回路110ではビット列をプリチャージするのに要する電力のほとんどが無駄になる。既に説明したように、計48列の中から列選択信号YS 171によって選択された6列からのデータだけが多重化され、最終的にセンスアンプに送られデータワードとして読み出される。しかし、残る（42 = 48 - 6）ペアのビット線上のデータを放棄した場合でも、コアメモリアレイ120の48ぺアのビット線全てが読み出し動作の度にプリチャージされる。従って、RAM 100においては、読み出し動作を行なうごとにプリチャージに要する電力の42/48
= 87%が浪費される。
【００１９】
図4に示した公知のプリチャージ回路400の場合、メモリが書き込み動作中（ＷＥバー= 0）もしくはメモリブロックが選択されない（BLS = 0）場合、ビット線プリチャージ素子がアクティブでなくても、読み出し動作中全てコンカレントに加圧される。従って、RAM 100の場合と同様に、その関連セル列が選択されたデータワードに関係するデータを含んでいない場合でも、ビット線全てがプリチャージされる。
【００２０】
図5に示したプリチャージ回路500は、読み出しMUXのNMOSトランジスタ530によって選択されたビット線だけをプリチャージすることによって理論的にはRAMデバイス内部のプリチャージ電力消散を減らすことになるかもしれない。しかしながら、好ましくないDC電流経路がプリチャージ中に形成されることがあるために、先に説明したまた別のプリチャージ回路と比べると、実電力消散は実際には増加する。プリチャージ回路500においては、図9A~9Dに示す通り、PCH 511がハイの時当然RWK 561とColumn Select RYS 571は共にプリチャージ期間中ハイである。従って、プリチャージNMOSトランジスタ542がオンの時、NMOSトランジスタ531及び525もオンで、センスアップのプリチャージNMOSトランジスタ542からRAMセル521の内部インバータ523にDC電流経路が形成される。
【００２１】
動作中、どんなRAMセル521でも50%の確率で「1」を格納する。そうした場合、プリチャージ期間中、RAMセルのインバータ523はRBL 515をハイに駆動し、その間センスアンプのプリチャージ NMOS トランジスタ542は読み出しMUXトランジスタ531を通してRBL 515をローに駆動している。従って、このプリチャージ期間中、VDDからRAMセルインバータ531のプルアップPMOSトランジスタ（未表示）、RAMセルのNMOSトランジスタ525、読み出しMUX のNMOSトランジスタ531、センスアンプのNMOSトランジスタ542、そしてさらに接地へと低インピーダンスのDC電流経路が存在し、そこからまたかなりの電力量を消散する。Callahanの'875特許に開示されているように、DC電流はこの設計の場合選択されたビット線それぞれにつき最高466マイクロアンペアにもなる。
【００２２】
従って、本願の目的は、容認できるプリチャージ性能を保持しながら公知の設計と比べて電力消費の少ないプリチャージ回路を提供すること、その回路を組み込んだRAMデバイスを実現することである。
【００２３】
【課題を解決するための手段】
この関連する目的に従って、本願発明は読み出し対象のデータワードの少なくとも一部分を予め復号化し、対応するRAMセルが所望のデータワードを形成するビット線のみをプリチャージすることを特徴とする。具体的には、本発明の好適な実施例は所望のデータワードの列方向のアドレスが送り込まれるRAMセル間に配置された非同期の列デコーダを活用する。この列デコーダはクロックサイクルごとに最初に必要なアドレス情報を受け取り、そうすることによって対応するRAMセル列を素早く確認することができ、そのクロックサイクルの後半にその関連ビット線は評価可能な状態になっている。この選択的プリチャージによってプリチャージに要する電力を大幅に削減することができる。
【００２４】
さらに、本発明の好適な実施例は、選択されたビット線のみをロジック・ハイにプリチャージするために列デコーダとRAMデバイスのデータ出力ポートとの間に切替え可能なプルアップ素子が配置されている。プルアッププリチャージ素子はデータワードのビット位置ごとに特定され、それぞれはクロックサイクルの半分以内で列デコーダを通してその関連ビット線をロジック・ローからロジック・ハイに素早くプリチャージできる程度に大きいことが好ましい。切替え可能なプルアップ素子を使用することによってRAMセル内部に接地へのDC経路が形成されるのを防ぐことができる。
【００２５】
プリチャージの頻度が少ないために発生するRAM破損を防ぐために、好適な実施例はRAM内にビット線ごとに専用のプルアップ素子を備えてもいる。しかしながら、絶縁状態にあるプリチャージされたビット線はディスチャージの速度が比較的に遅いから、プルアップ素子は選択されたビット線プルアッププリチャージ素子より10分の1以下の大きさで、しかも伝統的なプリチャージ素子より10分の1から20分の1の大きさであるのが好ましい。プルアップ素子は比較的に小さいから、間欠的な1次のプリチャージ間で絶縁ビット線を徐々にプルアップすればいいから、伝統的なプリチャージ回路設計による対応素子に比べて電力を奪う電流の消費がはるかに少ない。従って、専用のプリチャージ素子を具備しても、プリチャージの電力消費は公知の手法と比べ依然としてはるかに少ない。
【００２６】
さらに、本発明の好適な実施例はシングルエンドのセンスアンプ回路を含み、それは列デコーダの出力ノードと先に述べた切替え可能なプルアップ素子とパラレルになったRAMデバイスの出力ポートとの間に配置される。そのセンスアンプは選択されたビット線上でアサートされたビット情報をコンディショニングして増幅し、その結果データワードを形成する。ここでも、センスアンプ回路をデータワードのビット線の位置ごとに特定するのが好ましい。
【００２７】
さらに、このセンスアンプ回路は、切替え可能なプルダウン素子と第２インバータの入力ポートに結合された反転バッファとがパラレルで配置されているのが好ましい。第２インバータの入力ポートからの帰還を用いてこのプルダウン素子の起動を制御する。この構成によって関連ビット線上でアサートされたロジック・ローを確認するセンスアンプ回路の能力がさらに高まると共に感知に対する反応が早くなる。それは第1の反転バッファがロジック・ハイをアサートしてプルダウン素子を起動させ、列デコーダの出力を素早くロジック・ローにプルダウンするようにするからである。その上、NMOSトランジスタをプルダウン素子として使用すると、バッファ入力を接地まで完全に引っ張ることによってRAM内部の節約に貢献し、それによって第1反転バッファを通るDC電流経路を無くする。
【００２８】
下記の説明並びに添付の図面を参照することによって本発明を完全に理解すると共に他の目的や成就したことが明らかになるであろう。
【００２９】
【発明の実施の形態】
以下、本願発明の好適な実施例を添付図面に示した例に基づき詳細に説明する。
【００３０】
図6は、本願発明の好適な実施例によるプリチャージ回路600を示した回路図である。ここに示したプリチャージ回路600は、RAMセル621など1列のRAMセルに対してそれぞれ読み出しビット線及び書き込みビット線としての役目を果たすRBL 615及びWBL 616に接続されたペアのビット線プリチャージ素子613と614、そしてRBL 615に切替え可能に接続された列マルチプレクサ（多重スイッチ素子）630、列マルチプレクサ630の出力ノード691に接続されたビット線プリチャージNMOSトランジスタ643を含むセンスアンプ回路640を有する。
【００３１】
上述の通り、各RAM列（例えば、図6のRAM列622）には個々のRAMセル621が多数あり、それらのRAMセルは全てRBL 615及びWBL 616といった同じ読み出し及び書き込みビット線ペアに接続している。RAM列ごとに、2個の2次NMOSプリチャージ素子613及び614があり、プリチャージ制御信号PCH 611によって制御もしくは切替えることができる。NMOS 613はドレインがRBL 615に、ソースがVDD電源に、ゲートがPCH 611にそれぞれ接続される。NMOS 614はドレインがWBL 616に、ソースがVDD電源に、ゲートがPCH 611にそれぞれ接続される。RBL 615はRAMセル621から出力された読み出しデータを列MUX 630内のトランジスタ631を通してセンスアンプ640に渡す。WBL 616は、列MUX 630を通る経路指定になっている場合、書き込みバッファ140（図1参照）から出力された書き込みデータをRAMセル621に入れる。当業者なら分かるように、複数のRAM列622が同一の列MUX 630及びセンスアンプ640とインタフェースしていい。
【００３２】
図6における2ポートのスタティックRAMセル621は6トランジスタの正帰還ラッチ構造である。PMOS 627とNMOS 623で第1インバータを形成し、PMOS 627のドレインはインバータの出力端子617としてNMOS 623のドレインに接続され、627のゲートはインバータの入力端子618として623のゲートに接続される。PMOS 627のソースはVDD電源に、そしてNMOS 623のソースは接地レールに接続されている。PMOS 228及びNMOS 224が第1インバータと同様に第2インバータを形成し、入力ノード617が第1インバータの出力ノード695に、そして出力ノード694が第1インバータの入力ノード618によく知られた正帰還の配置構成で結合される。従って、RAMセル621はノード617及び618を有するラッチメモリ素子となり、ノード617及び618はRAMセルデータを格納する記憶ノードである。
【００３３】
NMOSパストランジスタ625はRAMセル621の読み出しポートとしての役目を果たす。NMOS 625はソースが記憶ノード617に、ドレインがRBL 615に、そしてゲートが制御信号Read-Word-Line RWL 661にそれぞれ接続される。RAMセルを用いる読み出し動作中、行デコーダ660（図7参照）が入力メモリアドレスを復号化して適正なRWL 661を選択して起動し、NMOSパストランジスタ625をオンにした後、格納されたデータをメモリの記憶ノード617からRBL 615に渡す。「0」の読み出し時に、NMOSプルダウントランジスタ623がRead-Bit Line RBL 615をディスチャージする。「1」の読み出し時、PMOSプルアップトランジスタ627はRBL 615上のプリチャージ電圧を維持する。
【００３４】
同様に、NMOSパストランジスタ626はRAMセル621の書き込みポートとしての役割を果たす。NMOS 626はソースが記憶ノード618に、ドレインがWBL 616に、そしてゲートがWrite-Word-Line WWL 662にそれぞれ接続される。RAMセル621を用いる書き込み動作中、行デコーダ660が入力メモリアドレスを復号化して適正WWL 662を選択して起動して、対応するNMOSパストランジスタ626をオンにした後、書き込み入力データをWBL 616からメモリの記憶ノード616に渡す。
【００３５】
図6に示したように、列MUX 630はNMOSパストランジスタ631、632等を含み、制御信号Read-Column-Select RYS 671、RYSn 672等によって制御される。読み出し動作中、列デコーダ680（図7）が入力メモリアドレスを復号化してRYS 671を選択し、対応する列MUX のNMOSトランジスタ631をオンにする。NMOSトランジスタ631は双方向の伝送ゲートとしての役割を果たし、読み出し動作のプリチャージとデータ読み出しの両段階で機能する。プリチャージ段階で、選択されたNMOSトランジスタ631がスイッチオンされてセンスアンプのプリチャージNMOSトランジスタ643がノード691から「逆方向に」選択されたNMOSトランジスタ631を通って選択されたビット線RBL 621へとプルアップもしくはチャージすることができる。その次のデータ読み出し段階で、RAMセル621のノード617に格納されたデータが選択されたRAM列のRBL 615に流れ、「順方向に」選択されたNMOSトランジスタ631を通って、最後にセンスアンプ回路640の入力ノード691に渡る。
【００３６】
これも図6に示したように、センスアンプ回路640はDC電流経路のないシングルエンドのセンスアンプ（差動センスアンプの場合のように）だから、さらに電力節約型である。PMOS 644トランジスタ及びNMOS 645トランジスタが第1インバータを形成し、NMOS 645のゲートがセンスアンプ回路691の入力ノード691としてPMOS 644のゲートに接続され、PMOS 644のドレインが第1インバータの出力ノード693としてNMOS 645のドレインに接続される。第1インバータの出力ノード693は次に第2インバータ646の入力ノードとなり、十分な駆動電流を出力ノードDOUT 651に供給する。これら第2インバータはセンスアンプ回路640の基本的な演算装置をなす。プリチャージNMOSトランジスタ643はソースがVDDに、ドレインがセンスアンプの入力ノード691に、そしてゲートがプリチャージ制御信号PCH 611にそれぞれ接続される。帰還NMOSトランジスタ647はゲートが相補トランジスタ644と645からなる第1インバータの出力に、ドレインがセンスアンプの入力ノード691に、そしてソースが接地にそれぞれ接続される。
【００３７】
読み出し動作中、センスアンプの入力ノード691が先ずロジック「1」（ハイ）レベル（VDD -Vtn）にプリチャージされ、それによって強制的に出力端子DOUT 651をプリチャージ中「1」にする。その次のデータ読み出し期間に、RAMセル621からのデータ入力が「1」ならば状態変化は発生せずDOUT 651は「1」のままである。しかしながら、選択されたRAMセル621から受取ったデータのビットが「0」つまりロジック・ローならば、センスアンプの入力モード691はゆっくりと「0」に下がり始める。第1インバータが入力ノード691の「0」レベルを検出し、出力ノード693を「1」レベルに向け駆動し始めると共に第2インバータ646を介してノードDOUT 651を「0」方向に引っ張る。このプロセスにおいて、ノード693がロジックレベル１に立ち上がると帰還NMOS 647がオンになり、正帰還ループを形成し始めてノード691の立ち下がり速度を促進し、急速にセンスアンプの出力端子DOUT 651を「0」にして読み出し動作が完了する。
【００３８】
図6に、センスアンプのプリチャージNMOSトランジスタ643はセンスアンプの入力ノード691をプリチャージするだけでなく、選択された列MUXのNMOSトランジスタ631を通して選択されたRead-Bit Line RBL 615も「逆方向に」プリチャージすることを示す。従って、センスアンプのプリチャージNMOSトランジスタ643は選択されたビット線にとって1次のプリチャージトランジスタとしての役割も果たす。この選択的プリチャージのプロセスでは選択されたRAM列の選択されたRBL 615だけをチャージするから、伝統的な設計では他の非選択のRAM列のRBL 615及びWBL 616全てをプリチャージして普通は無駄になるプリチャージ電力を大いに節約することができる。
【００３９】
先に説明したように、伝統的なRAMの設計では、RAM内にあるRBL 615とWBL 616からなるペアごとにビット線プリチャージNMOSトランジスタ113及び114によって電源電圧以下のしきい値（VDD-Vtn）またはVDDまで急速にプリチャージされる。このプリチャージは普通各サイクルの前半に発生するので、サイクル後半にはビット線は評価可能状態になっている。列デコーダ680（図7）を用いてアドレスの列部分を先ず予め復号化することによって、本願発明の好適な実施例では1次プリチャージNMOSトランジスタ643を用いて、アクセスされた1ビットのデータワードを形成するために読み出されるRead-Bit Line RBL 615だけをプリチャージする。従って、列デコーダによって選択されたこれらの読み出しビット線のみをプリチャージすると電力消費が大きく削減される。
【００４０】
この実施例によるプリチャージ電力の節約を例証するために、本願発明によるRAMの場合を考えよう。このRAMは、RAM列622の8列が1個の共通のセンスアンプ640及び1次プリチャージ NMOSトランジスタ643を共有する。伝統的な設計（例えば、先に説明したRAM 100）では、全8列のRBL 615とWBL 616が共に（従って、合わせて2 x 8 = 16ビット線）プリチャージされる。しかしながら、この例では計16のビット線の中から選択された読み出しビット線1本だけがプリチャージされる。従って、RAMプリチャージ電力は伝統的なプリチャージ手法と比べて1 - (1/16) = 15/16 = 94%の削減になる。
【００４１】
読み出し動作において、選択された列MUXのNMOSトランジスタ631を通して、選択されたRBL 615がセンスアンプ640の1次プリチャージNMOSトランジスタ643により主に間欠的プリチャージによってプリチャージされる。このRBL 615専用の2次プリチャージNMOSトランジスタ613がない場合、特定のビット線RBL 615が数サイクル間Column MUC 630によってアドレス指定されていないのに、このRBL 615上の選択されたRAMセル全てが「0」でRBL 615をロー・レベルに駆動すると、微妙でしかも恐らく認識されていない最悪の事態が発生する。このシナリオにおいて、その絶縁されたRBL 615は1次プリチャージNMOSトランジスタ643からのプリチャージがないために最終的に電圧が非常に低レベルにまで下がる。このRBL 615が非常に低く、しかも続いて「1」を含む別のRAMセルがワード線RWL 661によって選択された場合、容量の非常に大きいビット線RBL 615上の低電圧レベルが容量の非常に小さいRAMセルの記憶ノード617上の高電圧レベルとチャージ共有することになり、その結果記憶ノード617が低電圧レベルになりRAMセルの内容が「1」から「0」に「フリップ」するエラーが発生する。この好ましくないプロセスはRAMデータを破損することになり、RAM内にソフトエラーが発生する原因となる。
【００４２】
こうしたデータ破損が起きると、読み出し期間ごとにRBL 615をディスチャージするのは選択されたRAMセル621のプルダウンNMOSトランジスタ623であることが分かるはずだ。従って、出願人は、各プリチャージ段階でRBL 615をわずかにチャージアップすることにより、この考えられるディスチャージ分を埋め合わせてノードRBL 615をVDD/2のしきい値（即ち、ロジックのしきいレベル）以上に保ち、好ましくないデータ破損の発生を防ぐことを目指す。RAMデータ破損を防ぐべく、このチャージアップによってディスチャージを埋め合わせるために、本願発明の好適な実施例によるプリチャージ回路は、2次プリチャージNMOSトランジスタ613を含み、このトランジスタは、RAMセルNMOSトランジスタ623からの好ましくないディスチャージを埋め合わせる程度の大きさであればいい。従って、2次プリチャージトランジスタ613は、伝統的なRAMビット線プリチャージNMOSトランジスタの10分の1以下の大きさで良い。例えば、2次プリチャージトランジスタ613が伝統的なRAMビット線プリチャージNMOSトランジスタの20分の1の大きさである場合には、伝統的なRAMのプリチャージ電力の20分の1以下の消費電力になる。同様に、プリチャージNMOSトランジスタ614も、NMOSトランジスタ613程度に小さくなる。
【００４３】
既に説明したように8個の同じRAM列622が共通のセンスアンプ640を共有していることに加え、16ビット線全てに小型のNMOS素子613、614を設置することによりデータ破損防止策をとるので、プリチャージに要する電力は伝統的なプリチャージ手法と比べて1 - (1/16 + 1/20) = 89%の削減になる。
【００４４】
図10Aから図10Gに、公知のプリチャージ回路500に関連して先に説明したような電力を浪費するDC電力経路が形成されない方法で本願発明の好適なプリチャージ回路を制御するのに用いる制御信号タイミングをまとめて示す。この図に示したように、PCH 611がハイであるプリチャージ期間中（図10D）、1次プリチャージNMOSトランジスタ643が選択されたRBL 615をプリチャージするように、コラムセレクト671だけがハイで列MUX NMOSトランジスタ631をオンにする。しかしこのプリチャージ期間、読み出しワード線661はローで、1次プリチャージNMOSトランジスタ643からNMOSトランジスタ631を通ってRAMセル621のNMOSトランジスタ623に至る、電力を消費する不都合なDC経路の発生を防ぐ。
【００４５】
好適な実施例によるプリチャージ回路の主要な回路構成要素を示したもう一つの図が図7である。以下に、図10A〜図10Gのタイミングチャートと共にこの図を参照しながら、読み出し動作の詳細を説明する。クロックサイクル1の立ち上がりエッジの直前（図10A）に、ADD入力672をadd1として受取る（図10B）。このクロックサイクルの前半に、アドレスADD入力672を行デコーダ660及び列デコーダ680でdec1として復号化する（図10C）。ADD入力672の上位アドレスビットを行デコーダ660に入力し、RAM行を1行だけ選択して、その選択された行のRead-Word-Line信号RWL 661をw1として起動する（図10F）。ADD入力672の下位アドレスビットを列デコーダ680に入力し、RAM列621を1行だけ選択し、その選択された列のRead-Column-Select信号RYS 671をy1として起動する（図10E）。また、クロックサイクル1の後半（つまり、ローの位相）に、PCH 611をハイにアサート（図10Dのp1）してビット線プリチャージNMOSトランジスタ643を起動する。
【００４６】
図10Eに関して、コラムセレクトRYS 671信号y1がクロックサイクル1の後半にロジック・ハイにアサートされることに注目。そうすることによってロジック・ハイにプリチャージするためのRWL 515と1次プリチャージNMOSトランジスタ631との間の接続が完了する（電流の方向は図7に参照番号1000で記述）。RWL 661信号w1がハイの間にRAMセル621に格納された情報がセンスアンプ回路640の入力に到達するように、続くクロックサイクル２の前半、信号y1がアサートされたままであることにも注目。
【００４７】
図10Fに、各クロックサイクルの前半にRWL 661のみがアサートされて、普通1次プリチャージトランジスタ643とRAMセル621の間に形成されるDC電流経路を防ぐことを示す。PCHがハイの時RWLをローに保つことによって読み出し経路トランジスタ625をオフにしてRAMセルのノード618を絶縁状態にし、それによって潜在的なDC電流経路をカットする。
【００４８】
クロックサイクル2の後半の残りに、読み出しセンスアンプ回路640が読み出しRAMデータを増幅すると、それを図10Gにd1で示すRAM出力端子DOUT 651に送り、およそ2クロックサイクルで読み出し動作を完了する。
【００４９】
本願発明は、図6と図7及び図10Aから図10Gに関連して先に説明した好適な構成要素である選択的プリチャージ低電力RAMの製造及び使用にも関する。図8は、選択的プリチャージ回路600を具現化する選択的プリチャージ低電力RAMの好適な設計方法の工程を示したフローチャートである。このプロセスはRAMアレイを形成することによりステップ810から始まり、RAM行の好ましいビット幅及びRAM列の好ましいビット長が決定される。ステップ820で、RAMのメモリセルが形成される。次に、ステップ830で、アドレスラッチ及びデコーディングロジックを含め、RAMアドレス指定回路が形成される。
【００５０】
ステップ840で、読み出し動作を実行する好適なセンスアンプが形成される。ここで、センスアンプはRAMデバイスがサポートしている単位データワードのビット位置ごとに形成されるのが好ましい。ステップ850で、RAMの動作スピード及び、RAMのビット線負荷、プリチャージの電圧レベルに基づいて1次ビット線プリチャージトランジスタが形成される。当然のことながら、1次プリチャージトランジスタは単位データワードのビット位置ごとに形成されるのが好ましい。
【００５１】
最後に、ステップ860で、公知の製造手法を用いて、大きさが1次ビット線プリチャージトランジスタの約20分の1の、専用の2次ビット線プリチャージトランジスタが形成される。
【００５２】
以上、本願発明の具体的な好適な実施例を説明してきたが、それは例証並びに説明のためである。本書に明らかにした形で本願発明を限ることが目的ではなく、上記の教えに鑑みれば多彩な変更及び多様化が可能なことは明らかである。本願発明の原理並びにその実用的な応用について説明するために実施例をあげて解説してきたので、当業者なら本願発明だけでなく、想定した具体的な使用に最も適した様々な代替え案、変更、バリエーションをうまく活用することができる。従って、本書に記述した発明によって、添付の請求の範囲の精神及び範囲に叶う代替え案、変更、応用、バリエーションの全てが含まれるものとする。
【図面の簡単な説明】
【図１】従来のRAMのブロック図。
【図２Ａ】図1のRAM内部に収められた典型的なMOS SRAMメモリセルの回路図。
【図２Ｂ】図1のRAMと接続して使用される伝統的なMOS RAMビット線プリチャージ回路の回路図。
【図３Ａ〜図３Ｆ】図1のRAMを用いる読み出し動作のタイミング図。
【図４】公知の別のビット線プリチャージ回路を示す回路図。
【図５】また別の公知のビット線プリチャージ回路を示す回路図。
【図６】本願発明の好適な実施例によるビット線プリチャージ回路を示す回路図。
【図７】図6のプリチャージ回路の主な回路構成要素を示す回路の概略図。
【図８】本願発明の好適な実施例によるプリチャージ回路を組み込むRAMデバイス設計の工程を示すフローチャート。
【図９Ａ〜図９Ｄ】図5のプリチャージ回路に関する読み出し動作のプリチャージ回路のタイミング図。
【図１０Ａ〜図１０Ｇ】本願発明の好適な実施例による読み出し動作のプリチャージ回路のタイミング図。
Claims (18)
- 複数のセル列のビット線に切替え可能に接続された入力ポートと、制御ポートと、出力ポートとを含む列マルチプレクサと、
前記列マルチプレクサの制御ポートに接続され、受け取った列アドレスに基づいて前記列マルチプレクサを制御することにより、予め定められた数のセル列のビット線を選択する列デコーダと、
前記列マルチプレクサの出力ポートに接続され、プリチャージ信号を受け取ると、前記列マルチプレクサを介して、選択されたセル列のビット線をロジックのハイレベルにプリチャージするＮチャネルＭＯＳトランジスタによって構成された１次プリチャージ素子と、
前記複数のセル列のビット線にそれぞれ接続された複数の２次プリチャージ素子であって、各々の２次プリチャージ素子が、前記１次プリチャージ素子と比べて１０分の１以下の電流経路を有するＮチャネルトランジスタによって構成され、プリチャージ信号に応答して、それぞれ対応するセル列のビット線をロジックのしきいレベル以上にゆっくりプリチャージする前記複数の２次プリチャージ素子と、
前記複数のセル列及び前記１次及び複数の２次プリチャージ素子に接続され、前記プリチャージ信号を生成して選択されたセル列のビット線をプリチャージする際に、前記セル列のビット線から前記セル列を絶縁するタイミング手段と、
を具備する選択的プリチャージ回路。 - 前記列マルチプレクサの出力ポートに接続され、選択されたセル列のビット線上におけるデータを感知してコンディショニングするセンスアンプをさらに具備する、請求項１に記載の選択的プリチャージ回路。
- 前記センスアンプが、
前記列マルチプレクサの出力ポートに接続された入力端子を有する第１インバータと、
前記第１インバータの出力端子に結合されて読み出しデータを生成する第２インバータと、
前記第１インバータの入力端子に結合されると共に、前記第１インバータの出力端子に結合された制御端子を有し、選択されたセル列のビット線上でアサートされたロジックのローレベルのデータの感知を促進するプルダウン素子と、
から構成される、請求項２に記載の選択的プリチャージ回路。 - 前記１次プリチャージ素子が複数の１次プリチャージ素子を含んでおり、各々の１次プリチャージ素子が、それぞれ選択されるセル列のビット線の１本に対応している、請求項１に記載の選択的プリチャージ回路。
- 前記センスアンプが複数のセンスアンプを含んでおり、各々のセンスアンプが、それぞれ選択されるセル列のビット線の１本に対応している、請求項２に記載の選択的プリチャージ回路。
- 前記センスアンプが複数のセンスアンプを含んでおり、各々のセンスアンプが、それぞれ選択されるセル列のビット線の１本及び前記１次プリチャージ素子の１個に対応している、請求項５に記載の選択的プリチャージ回路。
- 各々がビット線を含む複数のセル列と、
前記複数のセル列のビット線に切替え可能に接続された入力ポートと、制御ポートと、出力ポートとを含む列マルチプレクサと、
前記列マルチプレクサの制御ポートに接続され、受け取った列アドレスに基づいて前記列マルチプレクサを制御することにより、予め定められた数のセル列のビット線を選択する列デコーダと、
前記列マルチプレクサの出力ポートに接続され、プリチャージ信号を受け取ると、前記列マルチプレクサを介して、選択されたセル列のビット線をロジックのハイレベルにプリチャージするＮチャネルＭＯＳトランジスタによって構成された１次プリチャージ素子と、
前記複数のセル列のビット線にそれぞれ接続された複数の２次プリチャージ素子であって、各々の２次プリチャージ素子が、前記１次プリチャージ素子と比べて１０分の１以下の電流経路を有するＮチャネルＭＯＳトランジスタによって構成され、プリチャージ信号に応答して、それぞれ対応するセル列のビット線をロジックのしきいレベル以上にゆっくりプリチャージする前記複数の２次プリチャージ素子と、
前記複数のセル列及び前記１次及び複数の２次プリチャージ素子に接続され、前記プリチャージ信号を生成して選択されたセル列のビット線をプリチャージする際に、前記セル列のビット線から前記セル列を絶縁するタイミング手段と、
を具備するランダムアクセスメモリ。 - 前記列マルチプレクサの出力ポートに接続され、選択されたセル列のビット線上におけるデータを感知してコンディショニングするセンスアンプをさらに具備する、請求項７に記載のランダムアクセスメモリ。
- 前記センスアンプが、
前記列マルチプレクサの出力ポートに接続された入力端子を有する第１インバータと、
前記第１インバータの出力端子に結合されて読み出しデータを生成する第２インバータと、
前記第１インバータの入力端子に結合されると共に、前記第１インバータの出力端子に結合された制御端子を有し、選択されたセル列のビット線上でアサートされたロジックのローレベルのデータの感知を促進するプルダウン素子と、
から構成される、請求項７に記載のランダムアクセスメモリ。 - 前記１次プリチャージ素子が複数の１次プリチャージ素子を含んでおり、各々の１次プリチャージ素子が、それぞれ選択されるセル列のビット線の１本に対応している、請求項７に記載のランダムアクセスメモリ。
- 前記センスアンプが複数のセンスアンプを含んでおり、各々のセンスアンプが、それぞれ選択されるセル列のビット線の１本に対応している、請求項８に記載のランダムアクセスメモリ。
- 前記センスアンプが複数のセンスアンプを含んでおり、各々のセンスアンプが、それぞれ選択されるセル列のビット線の１本及び前記１次プリチャージ素子の１個に対応している、請求項１１に記載のランダムアクセスメモリ。
- 各々のセルがアクセスポートを有する複数のランダムアクセスメモリセルを含むマトリックスと、
各々が前記マトリックスにおける１つの列のランダムアクセスメモリセルのアクセスポートに結合されている複数のビット線と、
前記複数のビット線に切替え可能に接続された入力ポートと、制御ポートと、出力ポートとを含む列マルチプレクサと、
前記列マルチプレクサの制御ポートに接続され、受け取ったアドレスの列部分に基づいて前記列マルチプレクサを制御することにより、予め定められた数のビット線を選択する列デコーダと、
前記列マルチプレクサの出力ポートに接続され、プリチャージ信号を受け取ると、前記列マルチプレクサを介して、選択されたビット線をロジックのハイレベルにプリチャージするＮチャネルＭＯＳトランジスタによって構成された１次プリチャージ素子と、
複数のセル列のビット線にそれぞれ接続された複数の２次プリチャージ素子であって、各々の２次プリチャージ素子が、前記１次プリチャージ素子と比べて１０分の１以下の電流経路を有するＮチャネルＭＯＳトランジスタによって構成され、プリチャージ信号に応答して、それぞれ対応するビット線をロジックのしきいレベル以上にゆっくりプリチャージする前記複数の２次プリチャージ素子と、
前記複数のランダムアクセスメモリセルのアクセスポートに接続され、受け取ったアドレスの行部分及びアクセス信号に応答すると共に、プリチャージ信号が不在の場合に前記マトリックスにおける１つの行のランダムアクセスメモリセルのアクセスポートを選択的にイネーブルにする行デコーダと、
を具備するランダムアクセスメモリ。 - 前記列マルチプレクサの出力ポートに接続され、選択されたセル列のビット線上におけるデータを感知してコンディショニングするセンスアンプをさらに具備する、請求項１３に記載のランダムアクセスメモリ。
- 前記センスアンプが、
前記列マルチプレクサの出力ポートに接続された入力端子を有する第１インバータと、
前記第１インバータの出力端子に結合されて読み出しデータを生成する第２インバータと、
前記第１インバータの入力端子に結合されると共に、前記第１インバータの出力端子に結合された制御端子を有し、選択されたセル列のビット線上でアサートされたロジックのローレベルのデータの感知を促進するプルダウン素子と、
から構成される、請求項１４に記載のランダムアクセスメモリ。 - 前記１次プリチャージ素子が複数の１次プリチャージ素子を含んでおり、各々の１次プリチャージ素子が、それぞれ選択されるビット線の１本に対応している、請求項１３に記載のランダムアクセスメモリ。
- 前記センスアンプが複数のセンスアンプを含んでおり、各々のセンスアンプが、それぞれ選択されるセル列のビット線の１本に対応している、請求項１４に記載のランダムアクセスメモリ。
- 前記センスアンプが複数のセンスアンプを含んでおり、各々のセンスアンプが、それぞれ選択されるセル列のビット線の１本及び前記１次プリチャージ素子の１個に対応している、請求項１７に記載のランダムアクセスメモリ。
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