JP4019021B2

JP4019021B2 - 半導体メモリセル

Info

Publication number: JP4019021B2
Application number: JP2003274109A
Authority: JP
Inventors: 淳白石
Original assignee: 日本テキサス・インスツルメンツ株式会社
Priority date: 2003-07-14
Filing date: 2003-07-14
Publication date: 2007-12-05
Anticipated expiration: 2023-07-14
Also published as: JP2005038502A; US6958948B2; US20050036394A1

Description

本発明は、データを保持または記憶する機能を有する半導体装置に係わり、特に電源電圧を印加される間は継続的にデータを保持できる半導体メモリ装置および半導体メモリセルに関する。

スタティックＲＡＭ（Random Access Memory）は、メモリセルを構成する素子の数が多いという不利点はあるものの、電源電圧を印加される限りはリフレッシュ動作を要することなく継続的にデータを記憶し、高速の書き込み／読み出し動作を行えるという長所がある。一般に、スタティックＲＡＭのメモリセルは一対のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータでフリップフロップ回路を構成している。より詳細には、ＰＭＯＳ（ＰチャンネルＭＯＳ）トランジスタとＮＭＯＳ（ＮチャンネルＭＯＳ）トランジスタとを直列接続してなるＣＭＯＳインバータを電源電圧Ｖ_DDの電源電圧端子とグランド電位Ｖ_SSの電源電圧端子との間に２つ並列に接続し、襷がけまたはクロスカップルで互いに各々のインバータ入力端子とインバータ出力端子を相手側のインバータ出力端子とインバータ入力端子にそれぞれ接続して、一対のデータ・ストレージノードを有する１つの双安定回路またはフリップフロップ回路を構成している。

一般に、この種のメモリセルでは、上記のような一対のデータ・ストレージノードが、ワード線を介してオン・オフ制御される一対のトランスファゲート・トランジスタを介して一対の相補的なビット線に接続されている。メモリセルにデータを書き込むときは、両ビット線を書き込みデータの論理値に応じた２種類の相補的な（互いに逆の論理レベルの）電位に駆動またはプリチャージして両トランスファゲート・トランジスタを同時にオンにし、両ビット線上の電圧信号を両トランスファゲート・トランジスタを介して両データ・ストレージノードにそれぞれ入力する（書き込む）。メモリセルより記憶データを読み出すときは、両トランスファゲート・トランジスタを同時にオンにし、両データ・ストレージノードの電圧を両トランスファゲート・トランジスタを介して両ビット線上にそれぞれ出力させ、双方または片方のビット線上の電圧信号を２値的に検出して読み出しデータを生成する。メモリセル内の記憶データを維持するときは、両トランスファゲート・トランジスタをオフ状態にしておけばよい。もっとも、電源電圧Ｖ_DDを持続的に印加しておかなくてはならず、電源電圧Ｖ_DDの印加を止めればメモリセル内でＨレベルの電圧を保持している側のデータ・ストレージノードに対するデータ保持電流の供給が止まり、ひいては記憶データが失われてしまう。

なお、マルチポート型のスタティックＲＡＭにおいては、１つのサイクルで２つ以上のデータを同時に書き込みまたは読み出したり、１つのサイクルで書き込みと読み出しとを同時に行えるものもある。

上記のようなＣＭＯＳ回路で構成されるスタティクＲＡＭは、動作時やスタンバイ時の消費電流が少なく、携帯機器等の部品数の少ない製品やシステムで多く用いられている。しかしながら、最近のＣＭＯＳプロセスにおいては、微細化や高速化に伴なってＭＯＳトランジスタのリーク電流が増大することから、高速化と低消費電力化とは両立できないことが顕在化してきている。一方で、実際の製品においては、たとえば携帯電話端末上で動画を扱うなど、ますます高速動作と低消費電力とを同時に必要とするアプリケーションが増えてきている。つまり、ＣＭＯＳプロセスの限界と実製品の要求とを両立させる低電力化の技術が求められている。

本発明は、上記の問題点に鑑みてなされたもので、データ保持用の消費電流および待機時の消費電流を大幅に節減して低電力化を実現する半導体メモリセルを提供することを目的とする。

上記の目的を達成するために、本発明の半導体メモリセルは、１ビットのデータを互いに逆の論理レベルを有する２種類の電圧の形態でそれぞれ電気的に保持するための第１および第２のデータ・ストレージノードと少なくとも１つのＭＯＳトランジスタとを含むラッチ回路と、第１の書き込み用ビット線に対して前記第１のデータ・ストレージノードを接続または分離するための第１のスイッチ回路と、第２の書き込み用ビット線に対して前記第２のデータ・ストレージノードを接続または分離するための第２のスイッチ回路と、前記ラッチ回路より読み出された電圧を読み出し用のビット線に出力するための少なくとも１つのＭＯＳトランジスタを含む出力回路とを有し、前記出力回路の入力端子が前記第１または第２のスイッチ回路の一方を介して前記ラッチ回路の第１または第２のデータ・ストレージノードに接続され、前記出力回路に供給される第１の電源電圧から独立した第２の電源電圧が前記ラッチ回路に供給され、前記出力回路に対する前記第１の電源電圧のオン・オフと連動して前記第１および第２のスイッチ回路がオフ・オンし、前記ラッチ回路および前記第１および第２のスイッチ回路に含まれるＭＯＳトランジスタが前記出力回路に含まれるＭＯＳトランジスタよりもリーク電流の小さい低リーク型ＭＯＳトランジスタで構成され、前記出力回路に対する前記第１の電源電圧の供給がオフ状態にあるときに、前記第１および第２のスイッチ回路のオフ状態が保持され、前記出力回路が、第１の端子が前記読み出し用ビット線に接続され、第２の端子が前記第１の電源電圧供給部の電源電圧端子に接続された第１のＰＭＯＳトランジスタと、第１の端子が前記読み出し用ビット線に接続され、第２の端子が基準電位の電源電圧端子に接続された第１のＮＭＯＳトランジスタとを有し、前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタのそれぞれの制御端子に前記ラッチ回路の第１または第２のデータ・ストレージノードの一方より前記第１または第２のスイッチ回路の一方を介して出力された電圧が同時に入力される。

本発明によれば、ラッチ回路と周辺回路（たとえば書き込み回路および読み出し回路）とに独立した電源電圧が給電され、第１の電源電圧供給部が周辺回路に対する第１の電源電圧を遮断しても第２の電源電圧供給部によりラッチ回路に対する第２の電源電圧の給電を維持することが可能であり、ラッチ回路は記憶データを安全に保持できる。しかも、ラッチ回路は低リーク型ＭＯＳトランジスタで構成されるため、少ないスタンバイ電流または消費電流でデータを保持できる。さらには、周辺回路側の第１の電源電圧を遮断している間は低リーク型ＭＯＳトランジスタで構成されるスイッチ回路をオフにしてラッチ回路を周辺回路から分離するため、ラッチ回路から周辺回路への電流の漏れも十全に防止できるため、一層の低電力化を実現できる。

本発明においては、低リーク型ＭＯＳトランジスタのリーク電流は周辺回路に含まれるＭＯＳトランジスタのリーク電流の１０分の１以下であるのが好ましい。

本発明の半導体メモリセルにおける好適な一態様として、ラッチ回路が、第１の端子が第１のデータ・ストレージノードに接続され、第２の端子が基準電位の電源電圧端子に接続され、制御端子が第２のデータ・ストレージノードに接続された第１のＮＭＯＳトランジスタと、第１の端子が前記第２のデータ・ストレージノードに接続され、第２の端子が前記基準電位の電源電圧端子に接続され、制御端子が前記第１のデータ・ストレージノードに接続された第２のＮＭＯＳトランジスタとを有してよい。さらに、ラッチ回路が、第１の端子が第１のデータ・ストレージノードに接続され、第２の端子が第１の電源電圧供給部の電源電圧端子に接続され、制御端子が第２のデータ・ストレージノードに接続された第１のＰＭＯＳトランジスタと、第１の端子が第２のデータ・ストレージノードに接続され、第２の端子が第１の電源電圧供給部の電源電圧端子に接続され、制御端子が第１のデータ・ストレージノードに接続された第２のＰＭＯＳトランジスタと有する構成も好ましい。もっとも、ラッチ回路が、第１の端子が第１のデータ・ストレージノードに接続され、第２の端子が第１の電源電圧供給部の電源電圧端子に接続された第１の抵抗素子と、第１の端子が第２のデータ・ストレージノードに接続され、第２の端子が第１の電源電圧供給部の電源電圧端子に接続された第２の抵抗素子とを有する構成も可能である。

この半導体メモリセルの好ましい一態様によれば、出力回路が、第１の端子が読み出し用ビット線に接続され、第２の端子が第１の電源電圧供給部の電源電圧端子に接続された第１のＰＭＯＳトランジスタと、第１の端子が読み出し用ビット線に接続され、第２の端子が基準電位の電源電圧端子に接続された第１のＮＭＯＳトランジスタとを有し、第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタのそれぞれの制御端子にラッチ回路の第１または第２のデータ・ストレージノードの一方より第１または第２のスイッチ回路の一方を介して出力された電圧が同時に入力される。この場合、出力回路が、読み出し用ビット線と第１の電源電圧供給部の電源電圧端子との間で第１のＰＭＯＳトランジスタと直列に接続され、制御端子が第１の読み出し用ワード線に接続された第２のＰＭＯＳトランジスタと、読み出し用ビット線と基準電位の電源電圧端子との間で第１のＮＭＯＳトランジスタと直列に接続され、制御端子が第２の読み出し用ワード線に接続された第２のＮＭＯＳトランジスタとを有し、第２のＰＭＯＳトランジスタの制御端子および第２のＮＭＯＳトランジスタの制御端子に第１および第２の読み出し用ワード線を介して互いに逆の論理レベルを有する第１および第２の読み出し制御信号がそれぞれ与えられてよい。

また、出力回路に対して第１の電源電圧を遮断する際に出力回路の入力がフローティング状態になるのを防止するために、第１の端子が第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタのそれぞれの制御端子に接続され、第２の端子が第１の電源電圧供給部の電源電圧端子に接続された第３のＰＭＯＳトランジスタを設けて、第１の電源電圧のオン・オフと連動して第３のＰＭＯＳトランジスタがオフ・オンするようにしてよい。あるいは、第１の端子が第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタのそれぞれの制御端子に接続され、第２の端子が基準電位の電源電圧端子に接続された第３のＮＭＯＳトランジスタを設けて、第１の電源電圧のオン・オフと連動して第３のＮＭＯＳトランジスタがオフ・オンするようにしてもよい。

好ましい一態様として、第１のスイッチ回路が、第１の端子が第１の書き込み用ビット線に接続され、第２の端子が第１のデータ・ストレージノードに接続された第４のＮＭＯＳトランジスタを有してよく、さらに好ましくは第１の端子が第１の書き込み用ビット線に接続され、第２の端子が第１のデータ・ストレージノードに接続された第４のＰＭＯＳトランジスタを有してよい。

また、第２のスイッチ回路においても、第１の端子が第２の書き込み用ビット線に接続され、第２の端子が第２のデータ・ストレージノードに接続された第５のＮＭＯＳトランジスタを有してよく、さらに好ましくは第１の端子が第２の書き込み用ビット線に接続され、第２の端子が第２のデータ・ストレージノードに接続された第５のＰＭＯＳトランジスタを有してよい。

また、好ましい一態様によれば、第１の書き込み用ビット線と第１のスイッチとの間に接続され、制御端子が第１の書き込み用ワード線に接続された第６のＮＭＯＳトランジスタと、第２の書き込み用ビット線と第２のスイッチとの間に接続され、制御端子が第２の書き込み用ワード線に接続された第７のＮＭＯＳトランジスタとが設けられ、第６のＮＭＯＳトランジスタの制御端子および第７のＮＭＯＳトランジスタの制御端子に第１および第２の書き込み用ワード線を介して同一の論理レベルを有する第１および第２の書き込み制御信号がそれぞれ与えられる。

本発明の半導体メモリセルよれば、上記のような構成および作用により、データ保持用の消費電流および待機時の消費電流を大幅に節減して低電力化を実現することができる。

以下、添付図を参照して本発明の好適な実施の形態を説明する。

図１に、本発明の一実施形態によるスタティックＲＡＭのメモリセルの回路構成を示す。このメモリセルは、非同期型の２ポート（１書き込みポート＋１読み出しポート）メモリセルとして構成されており、書き込み用の１本のワードラインＷＷＬおよび一対のビットラインＷＢＬ，ＷＢＬＺと読み出し用の一対のワードラインＲＷＬ，ＲＷＬＺおよび１本のビットラインＲＢＬとに接続されている。

このメモリセルのラッチ回路１０は、一対のＣＭＯＳインバータつまり２個のＰＭＯＳトランジスタ１２，１４と２個のＮＭＯＳトランジスタ１６，１８とで構成されている。より詳細には、ＰＭＯＳトランジスタ１２，１４のそれぞれのソース端子は電源電圧Ｖ_RETの電源電圧端子に接続される一方で、ＮＭＯＳトランジスタ１６，１８のそれぞれのソース端子は基準電位たとえばグランド電位Ｖ_SSの電源電圧端子に接続されており、ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１６のそれぞれのドレイン端子が相互接続されて第１のデータ・ストレージノードＮ_aが形成され、ＰＭＯＳトランジスタ１４およびＮＭＯＳトランジスタ１８のそれぞれのドレイン端子が相互接続されて第２のデータ・ストレージノードＮ_bが形成されている。そして、第１のデータ・ストレージノードＮ_aがそれと対向するＰＭＯＳトランジスタ１４およびＮＭＯＳトランジスタ１８のそれぞれのゲート端子に接続されるとともに、第２のデータ・ストレージノードＮ_bがそれと対向するＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１６のそれぞれのゲート端子に接続されている。要するに、ＰＭＯＳトランジスタ１２とＮＭＯＳトランジスタ１６とで一方のＣＭＯＳインバータが構成されるとともに、ＰＭＯＳトランジスタ１４とＮＭＯＳトランジスタ１８とで他方のＣＭＯＳインバータが構成され、クロスカップルで互いに各々のＣＭＯＳインバータの入力端子（ゲート端子）および出力端子（ノード）が相手側の出力端子（ノード）および入力端子（ゲート端子）にそれぞれ接続されており、電源電圧としてＶ_RETが印加される。

このラッチ回路１０において、第１のデータ・ストレージノードＮ_aはＮＭＯＳトランジスタ２０，２２を介して一方の書き込み用ビットラインＷＢＬに電気的に接続されており、第２のデータ・ストレージノードＮ_bはトランスミッションゲート２４とＮＭＯＳトランジスタ３０とを介して他方の書き込み用ビットラインＷＢＬＺに電気的に接続されている。

より詳細には、第１のデータ・ストレージノードＮ_aと一方の書き込み用ビットラインＷＢＬとの間でＮＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２２とが直列接続されている。ここで、ＮＭＯＳトランジスタ２０は、周辺の回路に対してラッチ回路１０の第１のデータ・ストレージノードＮ_aを接続または分離するためのラッチ回路囲い込み用のスイッチ回路を構成するもので、そのゲート端子には後述する電源制御部７０（図３）からの制御信号ＲＥＴＺが与えられる。また、ＮＭＯＳトランジスタ２２は、書き込み用のトランスファゲートを構成するもので、そのゲート端子には書き込み用のワードラインＷＷＬが接続されている。

一方、第２のデータ・ストレージノードＮ_bと他方の書き込み用ビットラインＷＢＬＺとの間でトランスミッションゲート２４とＮＭＯＳトランジスタ３０とが直列接続されている。トランスミッションゲート２４は、ＮＭＯＳトランジスタ２６とＰＭＯＳトランジスタ２８とを並列接続してなり、周辺の回路に対してラッチ回路１０の第２のデータ・ストレージノードＮ_bを接続または分離するためのラッチ回路囲い込み用のスイッチ回路を構成する。ＮＭＯＳトランジスタ２６およびＰＭＯＳトランジスタ２８のそれぞれのゲート端子には、電源制御部７０（図３）より相補的な論理レベル（Ｈレベル／Ｌレベル）で制御信号ＲＥＴＺ，ＲＥＴがそれぞれ与えられる。また、ＮＭＯＳトランジスタ３０は、書き込み用のトランスファゲートを構成するもので、そのゲート端子には書き込み用のワードラインＷＷＬが接続されている。

このメモリセルは、入力ポートから独立した出力ポートを与えるための出力回路３２を有している。この出力回路３２は、２個のＰＭＯＳトランジスタ３４，３６と２個のＮＭＯＳトランジスタ３８，４０とからなるクロック型ＣＭＯＳインバータとして構成され、ラッチ回路１０の電源電圧Ｖ_RETとは別系統の電源電圧Ｖ_DDの下で動作するようになっている。より詳細には、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ４０とでＣＭＯＳインバータが構成され、ＰＭＯＳトランジスタ３６とＮＭＯＳトランジスタ３８とは読み出し用のトランスファゲートとして設けられている。つまり、ＰＭＯＳトランジスタ３４のソース端子が電源電圧Ｖ_DDの電源電圧端子に接続されるとともに、ＮＭＯＳトランジスタ４０のソース端子がグランド電位Ｖ_SSの電源電圧端子に接続され、両トランジスタ３４，４０のドレイン端子がそれぞれＰＭＯＳトランジスタ３６およびＮＭＯＳトランジスタ３８を介して出力ノードまたはデータ出力端子Ｎ_OUTに接続され、両トランジスタ３４，４０のゲート端子つまりＣＭＯＳインバータ入力端子（ノードＮ_d）はトランスミッションゲート２４とＮＭＯＳトランジスタ３０との間のノードＮ_cに接続されている。ＰＭＯＳトランジスタ３６およびＮＭＯＳトランジスタ３８のそれぞれのゲート端子には相補的な読み出し用のワードラインＲＷＬＺ，ＲＷＬがそれぞれ接続されている。なお、データ出力端子Ｎ_OUTは読み出し用ビットラインＲＢＬに接続されている。

電源電圧Ｖ_DDの電源電圧端子と出力回路１０の入力端子または上記ノードＮ_dとの間にはＰＭＯＳトランジスタ４２が接続されている。このＰＭＯＳトランジスタ４２は、後述するように待機モードで電源電圧Ｖ_DDをオフにする際にノードＮ_dのフローティング状態を防止するためのもので、そのゲート端子には電源制御部７０（図３）からの制御信号ＲＥＴＺが与えられる。

このメモリセルの特徴の一つは、ラッチ回路１０を構成するＭＯＳトランジスタ１２，１４，１６，１８とスイッチ回路を構成するＭＯＳトランジスタ２０，２６，２８のいずれもが低リーク型ＭＯＳトランジスタからなり、出力回路３２を含む周辺の回路を構成する標準型ＭＯＳトランジスタのリーク電流よりも格段に小さな（好ましくは１０分の１以下の）リーク電流を有するものであるということである。たとえば、ゲート酸化膜の膜厚を標準型ＭＯＳトランジスタの２倍の大きさに設定する低リーク型ＭＯＳトランジスタにおいてはリーク電流を標準型ＭＯＳトランジスタの約６０分の１に低減できることが確認されている。ＭＯＳプロセスの条件または特性を選択することで、低リーク型ＭＯＳトランジスタと標準型ＭＯＳトランジスタとの区分けを任意に設定することが可能である。

もっとも、一般的に低リーク型ＭＯＳトランジスタは標準型ＭＯＳトランジスタよりも低速度で動作する。しかしながら、ラッチ回路１０は上記のように双安定回路で正帰還ループが働くため、低リーク型ＭＯＳトランジスタ１２，１４，１６，１８で構成されても実質的な動作速度の低下はない。ただ、低リーク型ＭＯＳトランジスタ２０，２６，２８からなるスイッチ回路で囲まれているので、書き込み速度が従来よりも多少低下するにすぎない。読み出しはＣＭＯＳインバータからなる出力回路３２を通して電荷読み出し形で行うため、読み出し性能には殆ど影響はない。

このメモリセルでは、上記のようにラッチ回路１０と出力回路３２とに別系統の電源電圧Ｖ_RET，Ｖ_DDがそれぞれ供給される。電源電圧Ｖ_RETは、主としてデータの保持または記憶に特化されたメモリバックアップ用の電源電圧であり、当該機器の主電源スイッチがオンになっている限り持続的に給電されるようになっている。他方、電源電圧Ｖ_DDは、データ保持以外の殆ど全ての回路動作に用いられる通常動作用の電源電圧であり、当該機器の主電源スイッチがオンになっている間でも条件的に遮断されるようになっている。つまり、当該機器において、所定のユーザ機能が働いている通常モード中は電源電圧Ｖ_DDが給電され、一時的にユーザ機能が停止している待機モード中は電源電圧Ｖ_DDが遮断されるようになっている。

このメモリセルにおいて、通常モード中は電源制御部７０（図３）からの制御信号ＲＥＴＺ，ＲＥＴがそれぞれＨレベル、Ｌレベルに設定され、ラッチ回路囲い込み用のＮＭＯＳトランジスタ２０とトランスミッションゲート２４はそれぞれオン状態に保たれ、フローティング防止用のＰＭＯＳトランジスタ４２はオフ状態に保たれる。

このメモリセルに１ビットのデータを書き込むときは、両書き込み用ビットラインＷＢＬ，ＷＢＬＺを書き込みデータの値に応じた相補的な論理レベル（Ｈレベル／Ｌレベル）の電位に駆動またはプリチャージしておいて、書き込み用ワードラインＷＷＬをＨレベルに活性化し、両トランスファゲート２２，３０を同時にオンにする。そうすると、一方のビットラインＷＢＬ上の電圧信号がトランスファゲート２２とＮＭＯＳトランジスタ２０とを介して第１のデータ・ストレージノードＮ_aに書き込まれると同時に、他方のビットラインＷＢＬＺ上の電圧信号がトランスファゲート３０とトランスミッションゲート２４とを介して第２のデータ・ストレージノードＮ_bに書き込まれる。この際、ラッチ回路１０内では正帰還ループが働いて両データ・ストレージノードＮ_a，Ｎ_bへの書き込み電圧が瞬時に安定化する。なお、書き込みサイクルで両ビットラインＷＢＬ，ＷＢＬＺの双方にＨレベルの電圧信号を与えることも可能であるが、この場合はメモリセル内の記憶内容は変更されず、それまで保持されていたデータが維持される。両ビットラインＷＢＬ，ＷＢＬＺの双方にＬレベルの電圧信号を与えることは禁止されている。

このメモリセルから１ビットのデータを読み出すときは、出力回路３２において読み出し用ワードラインＲＷＬＺ，ＲＷＬをそれぞれＬレベル、Ｈレベルに活性化して、両トランスファゲート３６，３８を同時にオンにする。この時、ノードＮ_cの電位はトランスミッションゲート２４を介して第２のデータ・ストレージノードＮ_bとほぼ等しい電位にあるので、ノードＮ_cの電位と逆の論理レベルを有する電圧信号が出力データとしてデータ出力端子Ｎ_OUTから読み出し用ビットラインＲＢＬ上に送出される。

当該機器が通常モードから待機モードに変わると、このメモリセルでは、出力回路３２に対して電源電圧Ｖ_DDが遮断されるとともに、電源制御部７０（図３）からの制御信号ＲＥＴＺ，ＲＥＴがそれぞれＬレベル、Ｈレベルになり、ラッチ回路囲い込み用のＮＭＯＳトランジスタ２０とトランスミッションゲート２４とがそれぞれオフし、フローティング防止用のＰＭＯＳトランジスタ４２がオンする。待機モード中にデータの書き込みや読み出しが行なわれることはなく、全てのトランスファゲート２２，３０，３６，３８がオフ状態を保つ。電源電圧Ｖ_RETは待機モード中もラッチ回路１０に供給される。

このような待機モード中に、ラッチ回路１０は、電源電圧Ｖ_RETの下で低リーク型ＭＯＳトランジスタ１２，１４，１６，１８により非常に小さなデータ保持電流で記憶データを保持し、標準型ＭＯＳトランジスタで構成される場合よりも格段に少ない消費電力で安定したデータ保持機能を奏する。しかも、低リーク型ＭＯＳトランジスタ２０，（２６，２８）でラッチ回路１０を囲い込み、待機モード中はこれらの低リーク型ＭＯＳトランジスタ２０，（２６，２８）をオフにしてラッチ回路１０と周辺回路とを分離するので、ラッチ回路１０から周辺回路へ電流が漏れるようなことも殆どない。また、出力回路３２においては、待機モード中は電源電圧Ｖ_DDが遮断されるため電力の消費は一切ない。

フローティング防止用のＰＭＯＳトランジスタ４２は、電源電圧Ｖ_DDが遮断される直前にオンしてノードＮ_d（出力回路３２の入力）の電位を電源電圧Ｖ_DDのレベル（Ｈレベル）にクランプし、電源電圧Ｖ_DDが完全に遮断されるまでの過渡期にノードＮ_dがフローティング状態になるのを防止する。すなわち、ノードＮ_dがフローティング状態になると、出力回路３２でＭＯＳトランジスタ３４，３６，３８，４０を貫通する電流が流れてそれらのトランジスタを破壊するおそれがある。このようにＰＭＯＳトランジスタ４２によるクランプでノードＮ_dのフローティング状態を防止することで、出力回路３２において貫通電流が流れるのを防止し、ＭＯＳトランジスタ３４，３６，３８，４０の安全を保証することができる。

図２に、通常モードと待機モードとの切り替えに際しての各部の状態変化またはタイミングの一例を示す。この例のように、通常モードから待機モードに切り替えるときは電源電圧Ｖ_DDを遮断する前に制御信号ＲＥＴ，ＲＥＴＺを待機モード用のＨレベル、Ｌレベルにそれぞれ切り替え、待機モードから通常モードに戻すときは電源電圧Ｖ_DDを投入して内部が安定してから制御信号ＲＥＴ，ＲＥＴＺを通常モード用のＬレベル、Ｈレベルにそれぞれ戻すのが好ましい。

図３に、この実施形態におけるスタティックＲＡＭの全体構成を示す。このスタティックＲＡＭは、同一の半導体チップ上に集積回路として形成されたメモリセルアレイ５０、アドレスバッファ５２，５４、アドレスデコーダ５６，５８、ワード線ドライバ６０，６２、データバッファ６４，６６、メモリ制御部６８および電源制御部７０等を有している。メモリセルアレイ５０は、上記したメモリセル（図１）で構成されており、メモリサイズのビット数に等しい個数のメモリセル（図１）を所定のレイアウトでアレイ状に設けている。

このスタティックＲＡＭに対して書き込みのメモリアクセスが行なわれるときは、関連する外部の回路（図示せず）より任意のタイミングで書き込み用のアドレス信号が書き込み用アドレスバッファ５２に、書き込みデータが入力データバッファ６４に、書き込み用の制御信号がメモリ制御部６８にそれぞれ与えられる。書き込み用アドレスデコーダ５６は、入力した書き込み用アドレス信号をデコードし、メモリセルアレイ５０内のいずれか１つの書き込み用ワード線ＷＷＬを選択または活性化するための信号を書き込み用ワード線ドライバ６０に与える。書き込み用ワード線ドライバ６０がその選択されたワード線ＷＷＬを活性化すると、メモリセルアレイ５０内で当該ワード線ＷＷＬに接続されている各メモリセル（図１）では書き込み用トランスファゲート２２，３０がそれぞれオンする。そして、入力データバッファ６４より１ワード分のデータが１ビット毎に一対のビットラインＷＢＬ，ＷＢＬＺを介してメモリセルアレイ５０内に伝送され、該当の各メモリセル（図１）に書き込まれる。

このスタティックＲＡＭに対して読み出しのメモリアクセスが行なわれるときは、関連する外部の回路（図示せず）より任意のタイミングで読み出し用のアドレス信号が読み出し用アドレスバッファ５４に、読み出し用の制御信号がメモリ制御部６８にそれぞれ与えられる。読み出し用アドレスデコーダ５８は、入力した読み出し用アドレス信号をデコードし、メモリセルアレイ５０内のいずれか１組の読み出し用ワード線ＲＷＬ，ＲＷＬＺを選択または活性化するための信号を読み出し用ワード線ドライバ６２に与える。読み出し用ワード線ドライバ６２がその選択された１組の読み出し用ワード線ＲＷＬ，ＲＷＬＺを活性化すると、メモリセルアレイ５０内で当該ワード線ＲＷＬ，ＲＷＬＺに接続されている各メモリセル（図１）では出力回路３２の読み出し用トランスファゲート３８，３６がそれぞれオンする。そして、上記のようにして出力回路３２のデータ出力端子Ｎ_OUTより出力された読み出しデータは読み出し用ビットラインＲＢＬを介して出力データバッファ６６に送られ、出力データバッファ６６より関連する外部の回路へ送出される。

このスタティックＲＡＭにおいては、メモリセルアレイ５０のみがメモリバックアップ用の電源電圧Ｖ_RETと通常動作用の電源電圧Ｖ_DDの双方の下で動作し、アドレスバッファ５２，５４やデータバッファ６４，６６等の他の機能回路５２〜６８は通常動作用の電源電圧Ｖ_DDの下で動作する。電源制御部７０は、主電源スイッチがオンになっている限りは主通常モードや待機モードに関係なく任意のタイミングで機能するものであり、電源電圧Ｖ_DD以外の電源電圧たとえばＶ_RETの下で動作してよい。したがって、通常モード中は、全ての機能ブロック５０〜７０において電源電圧Ｖ_DDまたはＶ_RETの下で電力が消費される。そして、待機モード中は、電源電圧Ｖ_DDが遮断されることにより、Ｖ_DD系の機能回路５２〜６８では電力の消費が完全になくなる。また、Ｖ_RETの機能回路、特にメモリセルアレイ５０における各メモリセルのラッチ回路１０は、上記のように低リーク型ＭＯＳトランジスタで構成されるだけでなく、低リーク型ＭＯＳトランジスタからなるスイッチ回路２０，２４によって囲い込まれ、待機モード中はそれらのスイッチ回路２０，２４によって周辺のＶ_DD系回路から分離されるため、データ保持や電流漏れの消費電力は極めて僅かであり、メモリセルアレイ５０全体でも消費電力は非常に少ない。

図４に、この実施形態における電源電圧供給系の構成を模式的に示す。図示のように、外部の電源回路（図示せず）で出力された電源電圧Ｖ_DD，Ｖ_RETを当該半導体チップ７２の所定の電源入力端子またはパッドを介してチップ内の電源ラインにそれぞれ引き込む。電源電圧Ｖ_DDの電源ラインの途中には電源スイッチ７４が設けられ、電源制御部７０がこの電源スイッチ７４のオン・オフを制御する。電源電圧Ｖ_RETの電源ラインはダイレクトに給電対象の各部（特にメモリセルアレイ５０）に接続されている。なお、電源電圧Ｖ_RETを電源電圧Ｖ_DDと同じ電圧レベルに設定する場合は、図４の点線７６で示すように電源スイッチ７４の上流側で電源電圧Ｖ_DDの電源ラインから分岐したものを電源電圧Ｖ_RETの電源ラインに用いることも可能である。

電源制御部７０は、機器全体の動作や状態を統括制御する外部のメインコントローラ（図示せず）からのモード制御信号ＣＮＴＲをコマンドとしてチップ７２の制御入力端子またはパッドを介して入力し、コマンド内容にしたがって関連する各部を制御する。すなわち、メインコントローラより通常モードを指示されているときは、上記のようにメモリセルアレイ５０内の各メモリセル（図１）に対する制御信号ＲＥＴ，ＲＥＴＺをそれぞれＬレベル、Ｈレベルに保持してラッチ回路囲い込み用のスイッチ回路２０，２４をオン状態、フローティング防止用のトランジスタ４２をオフ状態にするとともに、電源スイッチ７４をオンにして各部に電源電圧Ｖ_DDを給電させる。また、メインコントローラより待機モードを指示されたときは、上記のようにメモリセルアレイ５０内の各メモリセル（図１）に対する制御信号ＲＥＴ，ＲＥＴＺをそれぞれＨレベル、Ｌレベルに切り替えてラッチ回路囲い込み用のスイッチ回路２０，２４をオフ状態、フローティング防止用のトランジスタ４２をオン状態にするとともに、電源スイッチ７４をオフにして各部への電源電圧Ｖ_DDの給電を遮断する。なお、図４の機能回路７８，８０は当該半導体チップ７２に搭載されている任意のＶ_DD系回路を示している。

図４では１つのメモリセルアレイ５０だけを図示しているが、実際には１つの半導体チップ７２上に多数のメモリセルアレイないしスタティックＲＡＭを分散して配置することが多い。そのような場合でも、各メモリセルアレイないしスタティックＲＡＭさらには他の任意のロジック回路において上記と同様にＶ_RET系回路およびＶ_DD系回路毎の電源制御が行なわれる。本発明によれば、Ｖ_DD系回路を構成する標準型ＭＯＳトランジスタについては、待機モード中の電源遮断により消費電力量を抑制できるため、リーク電流の増大を伴なうものでも高速化を追求できるＭＯＳプロセスを好適に採用することができる。一方で、本発明による半導体チップを搭載する実製品においては、Ｖ_DD系回路の高速化による性能向上を図れるだけでなく、待機モードを最大限に有効利用することで、Ｖ_RET系回路における記憶データの安全性を確保しつつチップ全体の低消費電力化を実現することができる。

図５に、上記実施形態におけるメモリセルの変形例を示す。主な変形部分は３つある。一つは、ラッチ回路１０においてＰＭＯＳトランジスタ１２，１４（図１）を抵抗素子８２，８４で置き換えたことである。このような抵抗負荷型は、ＰＭＯＳトランジスタ１２，１４を用いるＭＯＳ負荷型と比較して、動作時やスタンバイ時の消費電流はよりも増加するという不利点はあるが、集積密度が高いという利点がある。第２の変形部分は、出力回路３２におけるフローティング防止用のＰＭＯＳトランジスタ４２（図１）をＮＭＯＳトランジスタ８６で置き換えたことである。この場合、ＮＭＯＳトランジスタ８６は出力回路３２の入力端子またはノードＮ_dとグランド電位Ｖ_SSの電源端子との間に接続され、そのゲート端子には電源制御部７０からの制御信号ＲＥＴが与えられる。通常モードから待機モードに移行する際にＮＭＯＳトランジスタ８６がオンしてノードＮ_dをグランド電位Ｖ_SS（Ｌレベル）にクランプすることになる。第３の変形部分は、出力ポートから独立した書き込み用のトランスファゲート２２を省いて、スイッチ回路２０のＮＭＯＳトランジスタ２０にトランスファゲート２２の機能を兼用させていることである。このように、ラッチ回路囲い込み用のスイッチ回路にトランスファゲートの機能を兼用させることが可能である。なお、トランスミッションゲ―ト２４はＨレベルおよびＬレベルのいずれに対しても電圧降下の少ない優れた信号伝搬機能を奏するものであるが、必要に応じてトランスミッションゲ―ト２４を単一のＭＯＳトランジスタたとえばＮＭＯＳトランジスタで置き換えることも可能である。

本発明は、上記実施形態における非同期型の２ポート（１書き込みポート＋１読み出しポート）メモリセルおよびスタティックＲＡＭに限定されるものではなく、電源電圧を印加される間は継続的にデータを保持できる任意の半導体メモリセルに適用可能であり、さらにはこの種の半導体メモリセルを含む任意の半導体メモリ装置あるいは半導体装置に適用可能である。

本発明の一実施形態によるスタティックＲＡＭのメモリセルの回路構成を示す回路図である。実施形態における通常モードと待機モードとの切り替えに際しての各部の状態変化を示すタイミング図である。実施形態におけるスタティックＲＡＭの全体構成を示すブロック図である。実施形態における電源電圧供給系の構成を模式的に示す図である。実施形態におけるメモリセルの変形例を示す回路図である。

符号の説明

１０ラッチ回路
１２，１４ＰＭＯＳトランジスタ
１６，１８ＮＭＯＳトランジスタ
２０ＮＭＯＳトランジスタ（スイッチ回路）
２２（書き込み用トランスファゲート）
２４トランスミッションゲート（スイッチ回路）
２６ＮＭＯＳトランジスタ（スイッチ回路）
２８ＰＭＯＳトランジスタ（スイッチ回路）
３０ＮＭＯＳトランジスタ（書き込み用トランスファゲート）
３２出力回路
３４ＰＭＯＳトランジスタ（ＣＭＯＳインバータ）
３６ＰＭＯＳトランジスタ（読み出し用トランスファゲート）
３８ＮＭＯＳトランジスタ（読み出し用トランスファゲート）
４０ＮＭＯＳトランジスタ（ＣＭＯＳインバータ）
４２（フローティング防止用）ＰＭＯＳトランジスタ
５０メモリセルアレイ
７０電源制御部
７２半導体チップ
７４電源スイッチ
４２（フローティング防止用）ＮＭＯＳトランジスタ

Claims

１ビットのデータを互いに逆の論理レベルを有する２種類の電圧の形態でそれぞれ電気的に保持するための第１および第２のデータ・ストレージノードと少なくとも１つのＭＯＳトランジスタとを含むラッチ回路と、
第１の書き込み用ビット線に対して前記第１のデータ・ストレージノードを接続または分離するための第１のスイッチ回路と、
第２の書き込み用ビット線に対して前記第２のデータ・ストレージノードを接続または分離するための第２のスイッチ回路と、
前記ラッチ回路より読み出された電圧を読み出し用のビット線に出力するための少なくとも１つのＭＯＳトランジスタを含む出力回路と
を有し、
前記出力回路の入力端子が前記第１または第２のスイッチ回路の一方を介して前記ラッチ回路の第１または第２のデータ・ストレージノードに接続され、
前記出力回路に供給される第１の電源電圧から独立した第２の電源電圧が前記ラッチ回路に供給され、
前記出力回路に対する前記第１の電源電圧のオン・オフと連動して前記第１および第２のスイッチ回路がオフ・オンし、
前記ラッチ回路および前記第１および第２のスイッチ回路に含まれるＭＯＳトランジスタが前記出力回路に含まれるＭＯＳトランジスタよりもリーク電流の小さい低リーク型ＭＯＳトランジスタで構成され、
前記出力回路に対する前記第１の電源電圧の供給がオフ状態にあるときに、前記第１および第２のスイッチ回路のオフ状態が保持され、
前記出力回路が、
第１の端子が前記読み出し用ビット線に接続され、第２の端子が前記第１の電源電圧供給部の電源電圧端子に接続された第１のＰＭＯＳトランジスタと、
第１の端子が前記読み出し用ビット線に接続され、第２の端子が基準電位の電源電圧端子に接続された第１のＮＭＯＳトランジスタと
を有し、
前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタのそれぞれの制御端子に前記ラッチ回路の第１または第２のデータ・ストレージノードの一方より前記第１または第２のスイッチ回路の一方を介して出力された電圧が同時に入力される半導体メモリセル。
前記低リーク型ＭＯＳトランジスタのリーク電流は前記出力回路に含まれるＭＯＳトランジスタのリーク電流の１０分の１以下である請求項１に記載の半導体メモリセル。
前記出力回路が、
前記読み出し用ビット線と前記第１の電源電圧供給部の電源電圧端子との間で前記第１のＰＭＯＳトランジスタと直列に接続され、制御端子が第１の読み出し用ワード線に接続された第２のＰＭＯＳトランジスタと、
前記読み出し用ビット線と前記基準電位の電源電圧端子との間で前記第１のＮＭＯＳトランジスタと直列に接続され、制御端子が第２の読み出し用ワード線に接続された第２のＮＭＯＳトランジスタと
を有し、
前記第２のＰＭＯＳトランジスタの制御端子および前記第２のＮＭＯＳトランジスタの制御端子に前記第１および第２の読み出し用ワード線を介して互いに逆の論理レベルを有する第１および第２の読み出し制御信号がそれぞれ与えられる請求項１又は２に記載の半導体メモリセル。
第１の端子が前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタのそれぞれの制御端子に接続され、第２の端子が前記第１の電源電圧供給部の電源電圧端子に接続された第３のＰＭＯＳトランジスタを有し、
前記第１の電源電圧のオン・オフと連動して前記第３のＰＭＯＳトランジスタがオフ・オンする請求項１乃至３の何れか一項に記載の半導体メモリセル。
第１の端子が前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタのそれぞれの制御端子に接続され、第２の端子が前記基準電位の電源電圧端子に接続された第３のＮＭＯＳトランジスタを有し、
前記第１の電源電圧のオン・オフと連動して前記第３のＮＭＯＳトランジスタがオフ・オンする請求項１乃至３の何れか一項に記載の半導体メモリセル。
前記第１のスイッチ回路が、第１の端子が前記第１の書き込み用ビット線に接続され、第２の端子が前記第１のデータ・ストレージノードに接続された第４の低リーク型ＮＭＯＳトランジスタを有する請求項１乃至５の何れか一項に記載の半導体メモリセル。
前記第１のスイッチ回路が、第１の端子が前記第１の書き込み用ビット線に接続され、第２の端子が前記第１のデータ・ストレージノードに接続された第４の低リーク型ＰＭＯＳトランジスタを有する請求項６に記載の半導体メモリセル。
前記第２のスイッチ回路が、第１の端子が前記第２の書き込み用ビット線に接続され、第２の端子が前記第２のデータ・ストレージノードに接続された第５の低リーク型ＮＭＯＳトランジスタを有する請求項１乃至７の何れか一項に記載の半導体メモリセル。
前記第２のスイッチ回路が、第１の端子が前記第２の書き込み用ビット線に接続され、第２の端子が前記第２のデータ・ストレージノードに接続された第５の低リーク型ＰＭＯＳトランジスタを有する請求項８に記載の半導体メモリセル。
前記第１の書き込み用ビット線と前記第１のスイッチとの間に接続され、制御端子が第１の書き込み用ワード線に接続された第６のＮＭＯＳトランジスタと、
前記第２の書き込み用ビット線と前記第２のスイッチとの間に接続され、制御端子が第２の書き込み用ワード線に接続された第７のＮＭＯＳトランジスタと
を有し、
前記第６のＮＭＯＳトランジスタの制御端子および前記第７のＮＭＯＳトランジスタの制御端子に前記第１および第２の書き込み用ワード線を介して同一の論理レベルを有する第１および第２の書き込み制御信号がそれぞれ与えられる請求項１乃至９の何れか一項に記載の半導体メモリセル。