KR100223587B1 - 다중 전원을 사용할 수 있는 스태틱 램 장치 - Google Patents

다중 전원을 사용할 수 있는 스태틱 램 장치 Download PDF

Info

Publication number
KR100223587B1
KR100223587B1 KR1019960027915A KR19960027915A KR100223587B1 KR 100223587 B1 KR100223587 B1 KR 100223587B1 KR 1019960027915 A KR1019960027915 A KR 1019960027915A KR 19960027915 A KR19960027915 A KR 19960027915A KR 100223587 B1 KR100223587 B1 KR 100223587B1
Authority
KR
South Korea
Prior art keywords
bit line
memory cell
inverting
power supply
bit
Prior art date
Application number
KR1019960027915A
Other languages
English (en)
Other versions
KR980011486A (ko
Inventor
장계언
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019960027915A priority Critical patent/KR100223587B1/ko
Publication of KR980011486A publication Critical patent/KR980011486A/ko
Application granted granted Critical
Publication of KR100223587B1 publication Critical patent/KR100223587B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

이 발명은 다중 전원(Multi power)을 사용할 수 있는 스태틱램(SRAM Static Random Access Memory) 장치에 관한 것으로서,
비트라인과 반전 비트라인 사이에 연결되어 저전원으로 구동되며, 데이타를 저장하는 메모리 셀; 현재의 어드레스가 상기 메모리 셀을 가리킬 경우,상기 어드레스에 대응하여 상기 메모리 셀을 선택하기 위한 수단; 상기 메모리 셀에서 데이타 리드 또는 라이트 동작이 있기 전에 상기 비트라인과 반전 비트라인을 동일한 전위로 구동하기 위한 프리차지회로; 상기 비트라인과 반전 비트라인을 라이트 인에이블 신호에 따라 도통시키며, 상기 비트라인과 반전 비트라인이 도통된 상태에서 입력 데이타를 상기 비트라인에 라이트하고 입력 데이타의 반전값을 상기 반전 비트라인에 라이트하는 입력회로; 센스 인에이블 상태에서 상기 각 비트라인의 상태에 따라 전원 전위 또는 그라운드 전위를 상기 각 비트라인에 인가함으로써 각 비트라인의 상태 전이가 급속하게 이루어지도록 하는 감지 증폭회로, 및 센스 인에이블 상태에서 상기 비트라인 또는 반전비트라인의 상태를 외부에 제공하는 출력회로로 구성되어 ,
메모리 셀의 내부 전원이 주변회로의 전원보다 낮더라도 고속으로 메모리 셀이 억세스되도록 한다.

Description

다중 전원을 사용할 수 있는 스태틱 램 장치
제1도는 이 발명의 실시예에 따른 스태틱 램 장치의 상세 회로도이다.
*도면의 주요부분에 대한 부호의 설명
1 : 메모리 셀 2 : 프리차지회로
3 : 센스 증폭회로 4 : 입력회로
41, 42 : 인버터 5 : 출력회로
이 발명은 다중 전원(Multi power)을 사용할 수 있는 스태틱 램(SRAM : Static Random Access Memory) 장치 에 관한 것으로서, 더욱 상세하게 말하자면 메모리 셀과 그 주변회로의 전원이 다르더라도 고속 구동이 가능한 스태틱 램 장치에 관한 것이다.
일반적으로, 스태틱 램 장치는 메모리 셀과 그의 주변회로로 구성된다.
이때, 메모리 셀과 그의 주변회로는 동일한 종류의 전원에 의해 구동될때 보다 서로 다른 전원에 의해 구동될 경우에 메모리 셀에 의한 소비전력이 절약된다.
예를 들어, 메모리 셀에는 2V의 전원을 사용하고, 주변회로에는 5V의 전원을 사용하는 것이 메모리 셀에서의 소비전력 절감을 위해 보다 바람직하다.
그런데, 위와 같이 메모리 셀을 저전압으로 구동하고 주변회로를 고전압으로 구동하는 것은 둘 사이의 인터페이스를 곤란하게 하므로, 레벨 시프터(level shifter)와 같은 전위 변경 회로를 추가하는 것이 필요하다.
이에 따라, 상기 전위 변경 회로의 추가로 인해 회로가 복잡해지고 칩의 크기가 증대하는 문제점이 수반된다.
그러므로, 이 발명의 목적은 상기한 바와 같은 종래의 기술적 문제점을 해결하기 위한 것으로서, 메모리 셀의 비트라인과 반전 비트라인에서 메모리셀에서 이루어지도록 함으로써 메모리 셀에 저전원을 사용하더라도 고속 동작을 가능하게 하는 스태틱 램 장치를 제공하는데 있다.
상기한 목적을 달성하기 위한 수단으로써, 이 발명에 따른 스태틱 램 장치는, 비트라인과 반전 비트라인 사이에 연결되어 저전원으로 구동되며, 데이타를 저장하는 메모리 셀;
현재의 어드레스가 상기 메모리 셀을 가리킬 경우, 상기 어드레스에 대응하여 상기 메모리 셀을 선택하기 위한 수단;
상기 메모리 셀에서 데이타 리드(read) 또는 라이트(write) 동작이 있기 전에 상기 비트라인과 반전 비트라인을 동일한 전위로 구동하기 위한 프리차지회로;
상기 비트라인과 반전 비트라인을 라이트 인에이블(write enale) 신호에 따라 도통시키며, 상기 비트라인과 반전 비트라인이 도통된 상태에서 입력 데이타를 상기 비트라인에 라이트하고 입력 데이타의 반전값을 상기 반전 비트라인에 라이트하는 입력회로;
센스 인에이블(sense enable) 상태에서 상기 각 비트라인의 상태에따라 전원 전위 또는 그라운드(ground) 전위를 상기 각 비트라인에 인가함으로써 각 비트라인의 상태 천이가 급속하게 이루어지도록 하는 센스 증폭회로;및
센스 인에이블 상태에서 상기 비트라인의 상태를 외부에 제공하는 출력회로를 포함한다.
상기 한 이 발명의 구성에 따르면, 상기 입력회로 또는 출력회로에 의해 메모리 셀에서의 데이타 라이트 또는 데이타 리드 동작이 수행되기 전에, 상기 비트라인과 반전 비트라인은 그의 상태에 따라 상기 센스 증폭회로에 의해 급속히 충전 또는 방전된다.
이러한 동작은 하나는 입력단이 비트라인에 연결되고 출력단이 반전 비트라인에 연결되며, 다른 하나는 그와 반대로 연결된 두개의 CMOS 인버터(Complementary Metal Oxide Semiconductor inverter)로 구성되는 센스 증폭회로에 의해 가능해진다.
즉, 비트라인이 하이 레벨일 경우에는 반전 비트라인이 그라운드되며, 반전 비트라인의 로우레벨에 의해 비트라인에는 전원 전위가 인가됨으로써 비트라인과 반전 비트라인의 급속한 상태 천이가 이루어질 수 있다.
따라서, 메모리 셀의 내부 전원이 낮은 레벨이더라도 비트라인과 반전 비트라인의 상태천이가 고속으로 이루어질 수 있으므로, 저소비전력의 메모리 셀을 가지면서 고속 동작을 할 수 있는 스태틱 램 장치를 구현할 수 있다.
이하, 첨부된 도면을 참조하여 이 발명의 바람직한 실시예를 상세히 설명한다.
제1도는 이 발명의 실시예에 따른 스태틱 램 장치의 상세 회로도이다.
먼저, 제1도를 참조하여 이 발명의 실시예에 따른 스태틱 램 장치의 구성을 설명한다.
제1도에 도시된 바와 같이, 이 발명의 실시예에 따른 스태틱 램 장치는, 데이타 입출력을 위한 비트라인(BIT)과 반전 비트라인(/BIT)을 구비한 메모리 셀(1), 프리차지회로(2), 비트라인(BIT)과 반전 비트라인(/BIT) 상에 각각 직렬 연결된 두개의 엔모스(NMOS) 트랜지스퍼(N1, N2), 센스 증폭회로(3), 입력회로(4) 및 출력회로(5)로 구성된다.
보다 상세하게, 메모리 셀(1)의 양단에는 비트라인(BIT)과 반전 비트라인(/BIT)이 연결될 뿐 아니라 수직방향으로 로우 라인이 연결된다. 비트라인(BIT)과 반전 비트라인(/BIT) 상에는 각각 두개의 엔모스 트랜지스터(Nl, N2)가 연결되어 있으며, 상기 각 엔모스 트랜지스터(Nl, N2)의 게이트에는 컬럼 라인이 연결되어 있다. 따라서, 로우 신호(ROW)와 컬럼 신호(COL)가 모두 하이레벨이면, 로우 라인, 비트라인(BIT) 및 반전 비트라인(/BIT)라인을 통해 메모리 셀(1)이 선택된다.
상기 프리차지회로(2)는 5개의 피모스(PMOS) 트랜지스터(Pl∼P5)로 구성된다. 두 피모스 트랜지스터(Pl, P2)의 드레인은 비트라인(BIT)과 반전 비트라인(/BIT)에 연결되고, 각각의 게이트에는 프리차지신호(PRE)가 인가되며, 각각의 소스에는 전원전압(VCC)이 인가된다. 여기서, 제1도에 도시되어 있는 전원전압(VCC)은 메모리 셀(1) 내부에 사용되고 있는 전원전압과 그 크기가 다른것으로 가정하며, 이 전원전압(VCC)은 5V가 바람직하다. 피모스 트랜지스터(P5)의 게이트에는 프리차지신호(PRE)가 인가되며, 드레인과 소스는 비트라인(BIT)과 반전 비트라인(/BIT)에 각각 연결된다. 두 피모스 트랜지스터(P3, P4)의 소스에는 전원전압(VCC)이 인가되며, 피모스 트랜지스터(P3)의 게이트는 반전 비트라인(/BIT)에 연결되고, 피모스 트랜지스터(P4)의 게이트는 비트라인(BIT)에 연결되며, 피모스 트랜지스터(P3)의 드레인은 비트라인(BIT)에 연결되고, 피모스 트랜지스터(P4)의 드레 인은 반전 비트라인(/BlT)에 연결된다.
두 엔모스 트랜지스터(Nl, N2)의 아래쪽 비트라인(BIT)과 반전 비트라인(/BIT)에는 센스 증폭회로(3)가 연결된다.
상기 센스 증폭회로(3)는 4개의 피모스 트랜지스터(P6∼P9)와 3개의 엔모스 트랜지스터(N3∼N5)로 구성된다.
피모스 트랜지스터(P6)의 게이트에는 프리차지신호(PRE)가 인가되고, 소스에는 전원전압(VCC)이 인가되며, 드레인은 비트라인(BIT)에 연결된다. 피모스 트랜지스터(P7)의 게이트에도 프리차지신호(PRE)가 인가되고, 소스에는 전원전압(VCC)이 인가되며, 드레인은 반전 비트라인(/BIT)에 연결된다.
피모스 트랜지스터(P8)와 엔모스 트랜지스터(N3)는 CMOS 인버터를 구성하며, 상기 인버터의 입력단자는 반전 비트라인(/BIT)에 연결되고, 출력단자는 비트라인(BIT)에 연결된다. 피모스 트랜지스터(P9)와 엔모스 트랜지스터(N4)도 CMOS 인버터를 구성하지만, 이 인버터의 입력단자는 비트라인(BIT)에 연결되고, 출력단자는 반전 비트라인(/BIT)에 연결된다. 두 피모스 트랜지스터(P8, P9)의 소스에는 전원전압(VCC)이 인가되고, 두 엔모스 트랜지스터(N3, N4)의 소스는 엔모스 트랜지스터(N5)의 드레인에 공통으로 연결된다. 그리고, 엔모스 트랜지스터(N5)의 게이트에는 센스 인에이블 신호(SE)가 인가되며, 그의 소스는 그라운드된다.
상기 센스 증폭회로(3) 아래쪽의 비트라인(BIT)과 반전 비트라인(/BIT)에는 입력회로(4)가 연결되며,상기 입력회로(4)는 두개의 엔모스 트랜지스터(N6, N7)와 두개의 인버터(41, 42)로 구성된다. 상기 두 엔모스 트랜지스터(N6, N7)는 게이트에 라이트 인에이블신호(WE)가 공통으로 인가되면서 비트라인(BIT)과 반전 비트라인(/BIT)에 각각 직렬연결된다. 인버터(41)의 입력단은 엔모스 트랜지스터(N7) 아래쪽의 반전 비트라인(/BIT)에 연결되고, 출력단은 엔모스 트랜지스터(N6) 아래쪽의 비트라인(BIT)에 연결되며, 인버터(42)의 출력단은 상기 인버터(41)와 엔모스 트랜지스터(N7) 간의 반전 비트라인(/BIT) 상의 접점에 연결되고 입력단에는 입력데이타(Din)가 인가된다.
출력회로(5)는 5개의 피모스 트랜지스터(P10∼Pl4)와 3개의 엔모스 트랜지스터(N8 ∼ N10)로 구성된다.
두 엔모스 트랜지스터(N8, N9)의 각 게이트는 비트라인(BIT) 및 반전 비트라인(/BIT)과 연결되며, 두 소스는 엔모스 트랜지스터(NIO)의 드레인에 연결된다. 엔모스 트랜지스터(NIO)의 게이트에는 센스 인에이블신호(SE)가 인가되며, 상기 트랜지스터(N10)의 소스는 그라운드된다.
피모스 트랜지스터(Pl4)의 게이트에는 리드 인에이블 신호(RE)가 인가되고, 드레인과 소스는 두 엔모스 트랜지스터(N8, N9)의 드레인에 각각 연결된다.
두 피모스 트랜지스터(P10, P11)의 소스에는 전원전압(VCC)이 인가되고, 각각의 게이트에는 리드 인에이블 신호(RE)가 공통으로 인가되며, 각각의 드레인은 상기 피모스 트랜지스터(Pl4)의 드레인과 모스에 연결된다.
피모스 트랜지스터(Pl2)의 소스에는 전원전압(VCC)이 인가되고, 게이트는 상기 피모스 트랜지스터(Pl4)의 소스에 연결되며, 드레인은 상기 피모스 트랜지스터(Pl4)의 드레 인에 연결된다.
피모스 트랜지스터(Pl3)의 소스에는 전원전압(VCC)이 인가되고, 게이트는 상기 피모스 트랜지스터 (Pl4)의 드레인에 연결되며, 드레인은 상기 피모스 트랜지스터(Pl4)의 소스에 연결된다. 또한, 상기 피모스 트랜지스터(Pl4)의 소스에서는 출력 데이타(Dout)가 얻어진다.
상기와 같은 스태틱 램 장치는 하나의 메모리 셀을 위한 구조이며, 다수 개의 메모리 셀을 갖는 스태틱 램 장치는 상기와 동일한 구조를 다수 개 반복적으로 구성함으로써 구현될 수 있다.
다음으로, 상기와 같이 구성되는 이 발명의 실시예에 따른 스태틱 램 장치의 동작을 설명한다.
먼저,상기 메모리 셀(1)로의 데이타 라이트 동작을 설명한다.
회로에 필요한 전원전압(VCC)이 공급되면, 일정한 주기로 상기 프리차지신호(PRE)가 로우레벨이 된다. 상기 프리차지신호(PRE)는 데이타 라이트 또는 리드 동작이 수행되기 전에 메모리 셀(1)의 비트라인(BIT)과 반전 비트라인(/BIT)을 충전시키며, 동일한 전위로 만들어주기 위한 것이다.
상기 로우레벨의 프리차지신호(PRE)에 의해 피모스 트랜지스터(Pl, P2, P5, P6, P7)가 턴온된다. 따라서, 두 피모스 트랜지스터 (Pl, P2)에 연결되어 있는 전원전압(VCC)이 비트라인(BIT)과 반전 비트라인(/BIT)에 인가되며, 피모스 트랜지스터(P5)의 턴온에 의해 비트라인(BIT)과 반전 비트라인(/BIT)의 전위가 동일해진다.
이때, 비트라인(BIT)과 반전 비트라인(/BIT)은 엔모스 트랜지스터(Nl, N2)에 의해 그 아랫부분과 차단되어 있으며, 프리차지신호(PRE)의 로우레벨에 의해 두 피모스 트랜지스터(P6, P7)가 턴온되므로, 상기 아래부분의 비트라인(317)과 반전 비트라인(/BIT)도 전원전압(VCC)에 의해 각각 충전된다.
다음으로, 프리차지신호(PRE)가 하이레벨로 되고, 라이트 인에이블 신호(WE)가 하이레벨로 된다. 상기 라이트 인에이블 신호(WE)가 하이레벨로 됨과 동시에 상기 메모리 셀(1)을 선택하기 위한 로우 신호(ROW)와 컬럼 신호(COL)가 하이레벨로 된다. 상기 라이트 인에이블 신호(WE)의 하이 레벨에 의해 두 엔모스 트랜지스터 (N6, N7)가 턴온되어 비트라인(BIT)과 반전 비트라인(/BIT)이 도통하며, 컬럼 신호(COL)의 하이레벨에 의해 두 엔모스 트랜지스터(Nl, N2)가 턴온되어 비트라인(BIT)과 반전 비트라인(/BIT)의 전위는 메모리 셀(1)에 인가된다.
따라서, 입력 데이타(Din)는 인버터(42)에 의해 반전된 후 반전 비트라인(/BIT)을 통해 메모리 셀(1)에 입력되며, 인버터(41)에 의해 상기 인버터(41)의 출력이 다시 반전된 후 상기 비트라인(BIT)을 통해 메모리 셀(1)에 입력된다. 즉, 반전 비트라인(/BlT)의 신호는 입력 데이타(Din)의 반전 값이며, 비트라인(BIT)의 신호는 입력 데이타(Din)를 두번 반전시킨 값이므로 입력 데이타(Din)와 동일한 위상이다.
상기와 같은 비트라인(BIT)과 반전 비트라인(/BIT) 신호의 메모리 셀(1)로의 인가를 통해 입력 데이타(Din)가 메모리 셀(1)에 라이트될 수 있다. 이 경우, 인버터 (41, 42)의 전원전압(VCC)은 메모리 셀(1)의 내부 전압보다 통상 더 크므로, 더욱 효과적인 라이트 동작이 수행될 수 있다.
다음으로, 상기 메모리 셀(1)로부터의 데이타 리드 동작을 설명한다.
회로에 필요한 전원전압(VCC)이 공급되면, 일정한 주기로 상기 프리차지신호(PRE)가 로우레벨로 된다. 상기 프리차지신호(PRE)의 로우레벨로 인한 동작은 데이타 라이트 시와 마찬가지이며, 비트라인(BIT)과 안전 비트라인(/BIT)은 동전위로 충전된다.
다음으로, 프리차지신호(PRE)가 하이레벨로 되면, 비트라인(BIT)과 반전 비트라인(/BIT)에 충전된 전압은 방전되며, 리드 인에이블 신호(RE)가 하이 레벨로 된다.
리드 인에이블 신호(RE)가 로우레벨인 구간에서는 3개의 피모스 트랜지스터(P10, P11, P14)가 턴온되므로, 피모스 트랜지스터(P14)의 드레인과 소스는 동전위로 충전된다. 그러나,리드 인에이블 신호(RE)가 하이레벨로 되면, 3개의 피모스 트랜지스터(P10, P11, P14)가 모두 턴오프되므로 피모스 트랜지스터(Pl4)의 드레인과 소스의 충전된 전압은 방전된다.
리드 인에이블 신호(RE)가 하이레벨로 된 후, 상기 메모리 셀(1)을 선택하기 위하여 로우 신호(ROW)와 컬럼 신호(COL)가 하이레벨로 되며, 두 엔모스 트랜지스터(N1, N2)가 턴온되어 메모리 셀(1)이 선택된다.
상기 선택동작에 의해 메모리 셀(1)은 그 내부에 유지하고 있던 전압을 상기 비트라인(BIT)과 반전 비트라인(/BIT)에 인가하며, 이를 감지하기 위하여 소정의 시간이 지난 후, 센스 인에이블 신호(SE)가 하이레벨로 된다.
이때, 메모리 셀(1)에서 비트라인(BIT)에 인가하는 전압을 로우레벨, 반전 비트라인(/BIT)라인에 인가하는 전압을 하이레벨로 가정할 수 있다.
상기 비트라인(BIT)의 로우레벨은 프리차지회로(2)의 피모스 트랜지스터(P4)와 센스 증폭회로(3)의 피모스 트랜지스터(P9)를 턴온시킨다. 상기 두 피모스 트랜지스터(P4, P9)의 턴온에 의해 전원전압(VCC)이 반전 비트라인(/BIT)에 인가되며, 전원전압(VCC)이 메모리 셀(1) 내부의 전원전압보다 크므로, 반전 비크라인(/BIT)은 보다 높은 전위의 하이 레벨로 천이한다.
예를 들어, 메모리 셀(1) 내부에 2V의 전원이 사용되고, VCC 전원이 5V라면, 가정한 바와 같이 반전 비트라인(/BIT)이 2V의 하이레벨을 제공하는데,이 2V는 하이레벨로 감지하기에 충분히 높은 값이 아니다.
그러나, 상기와 같이 이 발명의 실시예에서는 두 피모스 트랜지스터(P4, P9)의 턴온에 의해 반전 비트라인(/BIT)에 5V의 전원전압(VCC)을 인가함으로써 위의 문제를 해결할 수 있다.
한편, 전원전압(VCC)에 의해 충전된 반전 비트라인(/BIT)의 하이레벨은 센스 증폭회로(3)의 엔모스 트랜지스터(N3)를 턴온시킨다.
이 상태에서 센스 인에이블 신호(SE)의 하이레벨에 의해 센스 증폭회로(3)의 엔모스 트랜지스터(N5)가 턴온되면, 비트라인(BIT)이 그라운드된다.
이와 동시에, 비트라인(BIT)의 로우레벨은 출력회로(5)의 엔모스 트랜지스터(N8)의 게이트에 인가되고, 반전 비트라인(/BIT)의 하이레벨은 엔모스 트랜지스터(N9)의 게이트에 인가된다.
센스 인에이블 신호(SE)의 하이 레벨에 의해 엔모스 트랜지스터(N10)가 턴온된 상태이고, 반전 비트라인(/BIT)의 하이레벨에 의해 엔모스 트랜지스터(N9)가 턴온되므로, 그라운드가 출력 데이타(Dout)로서 외부에 제공된다. 그라운드는 로우레벨이므로, 메모리 셀(1)의 비트라인(BIT)에 인가된 로우레벨이 정확하게 출력 데이타(Dout)로서 제공된다.
만약, 데아타 리드 동작시 메모리 셀(1)에서 비트라인(BIT)에 하이 레벨이 인가되고, 반전 비트라인(/BIT)에 로우레벨이 인가되더라도 위에서 설명한 것과 유사하게 회로가 동작한다.
즉, 반전 비트라인(/BIT)의 로우레벨에 의해 피모스 트랜지스터 (P3, P8)이 턴온되어 비트라인(BIT)에 인가되고, 비트라인(BIT)의 하이레벨과 센스 인에이블 신호(SE)의 하이 레벨에 의해 엔모스 트랜지스터(N4, N5)가 턴온되어 반전 비트라인(/BIT)이 그라운드된다.
또한, 비트라인(BIT)의 하이레벨에 의해 엔모스 트랜지스터(N8)가 턴온되고, 센스 인에이블 신호(SE)의 하이레벨에 의해 엔모스 트랜지스터(N10)가 턴온되므로, 그라운드가 피모스 트랜지스터(Pl3)의 게이트에 인가되고, 상기 피모스 트랜지스터(Pl3)의 턴온에 의해 전원전압(VCC)이 출력 데이타(Dout)로서 제공된다.
이상에서와 같이 이 발명의 실시예에 따르면, 데이타 라이트 시에는 입력회로에 의해 높은 전위로 메모리 셀에 데이타가 라이트되고, 데이타 리드 시에는 센스 증폭회로에 의해 비트라인과 반전 비트라인의 상태에 따라 레벨을 천이시킨 후, 출력회로에 의해 비트라인의 데이타가 리드된다.
즉, 이 발명의 실시예에 따른 스태틱 램 장치는 데이타 라이트 시에는 높은 전위로 메모리 셀에 데이타를 라이트하고, 데이타 리드 시에는 높은 전위로 천이시킨 후 감지하므로, 고속으로 메모리 셀을 억세스할 수 있으며, 메모리 셀(1)에서의 전력 소비를 절감하기 위하여 주변회로와는 다른 낮은 전압을 메모리 셀(1)에 사용할 수 있도록 한다.

Claims (6)

  1. 비트라인과 반전 비트라인 사이에 연결되어 저전원으로 구동되며, 데이터를 저장하는 메모리 셀; 현재의 어드레스가 상기 메모리 셀을 가리킬 경우, 상기 어드레스에 대응하여 상기 메모리 셀을 선택하기 위한 수단; 상기 메모리 셀에서 데이터 리드 또는 라이트 동작이 있기 전에 상기 비트라인과 반전 비트라인을 동일한 전위로 구동하기 위한 프리차지회로; 상기 비트라인과 반전 비트라인을 라이트 인에이블 신호에 따라 도통시키며, 상기 비트라인과 반전 비트라인이 도통된 상태에서 입력 데이터를 상기 비트라인에 라이트하고 입력 데이터의 반전값을 상기 반전 비트라인에 라이트하는 입력회로; 센스 인에이블 상태에서 상기 각 비트라인의 상태에 따라 전원 전위 또는 그라운드 전위를 상기 각 비트라인에 인가함으로써 각 비트라인의 상태 천이가 급속하게 이루어지도록 하는 센스 증폭회로 및; 센스 인에이블 상태에서 상기 비트라인 또는 반전 비트라인의 상태를 외부에 제공하는 출력회로를 포함하는 스태틱 램 장치.
  2. 제1항에 있어서, 상기한 전원 전위는 메모리 셀의 내부 전원보다 더 큰 값을 가지는 스태틱 램 장치.
  3. 제1항에 있어서, 상기한 센스 증폭회로는 입력단자가 비트라인에 연결되고, 출력단자가 반전 비트라인에 연결되며, 비트라인이 로우레벨일 경우에는 전원 전위를 상기 반전 비트라인에 인가하고, 비트라인이 하이레벨일 경우에는 그라운드 전위를 상기 반전 비트라인에 인가하는 제1CMOS 인버터(P9, N4); 입력단자가 반전 비트라인에 연결되고, 출력단자가 비트라인에 연결되며, 반전 비트라인이 로우레벨일 경우에는 전원 전위를 상기 비트라인에 인가하고, 반전 비트라인이 하이레벨일 경우에는 그라운드 전위를 상기 비트라인에 인가하는 제2CMOS 인버터(P8, N3); 및 게이트에 센스 인에이블 신호가 인가되고, 소스가 그라운드되며, 드레인이 상기 제1 및 제2CMOS 인버터에 연결되도록 하여 상기 센스 인에이블 신호가 하이레벨일 경우에 상기 각 인버터의 동작이 가능하도록 하는 엔모스 트랜지스터(N5)로 구성되는 스태틱 램 장치.
  4. 제3항에 있어서, 상기한 센스 증폭회로는 게이트에 프리차지신호가 인가되고, 소스에 전원 전위가 인가되며, 드레인이 비트라인에 연결된 제1피모스 트랜지스터(P6); 및 게이트에 프리차지신호가 인가되고, 소스에 전원 전위가 인가되며, 드레인이 반전 비트라인에 연결된 제2피모스 트랜지스터(P7)를 부가하여 포함하는 스태틱 램 장치.
  5. 제1항 또는 제3항에 있어서, 상기한 프리차지회로는 게이트에 프리차지신호가 인가되고, 소스에 전원 전위가 인가되며, 드레인이 비트라인과 연결되어, 로우레벨의 프리차지신호에 의해 턴온되는 제1피모스 트랜지스터(P1); 게이트에 프리차지신호가 인가되고, 소스에 전원 전위가 인가되며, 드레인이 반전 비트라인과 연결되어, 로우레벨의 프리차지신호에 의해 턴온되는 제2피모스 트랜지스터 (P2) ;및 게이트에 프리차지신호가 인가되고, 드레인과 소스가 비트라인과 반전 비트라인에 연결되며, 로우레벨의 프리차지신호에 의해 턴온되어 비트라인과 반전 비트라인을 동일한 전위로 만들어주는 제3피모스 트랜지스터(P5)로 구성되는 스태틱 램 장치.
  6. 제5항에 있어서,상기한 입력회로는 게이트에 라이트 인에이블 신호가 인가되고, 드레인이 비트라인에 연결되는 제1엔모스 트랜지스터(N6); 게이트에 라이트 인에이블 신호가 인가되고, 드레인이 반전 비트라인에 연결되는 제2피모스 트랜지스터(N7); 입력단자가 상기 제2엔모스 트랜지스터(N7)의 소스에 연결되고, 출력단자가 상기 제1엔모스 트랜지스터(N6)의 소스에 연결되는 제1인버터(41);및 입력단자레 입력 데이타가 인가되고, 출력단자가 상기 제2엔모스 트랜지스터(N7)의 소스에 연결되는 제2인버터(42)로 구성되며, 상기 라이트 인에이블 신호가 하이레벨일 때, 입력 데이타가 제2인버터(42)에 의해 반전된 후 제2엔모스 트랜지스터(N7)를 통해 반전 비트라인에 인가되고, 제1인버터(41)에 의해 상기 제2인버터(42)의 출력이 반전된 후 제1엔모스 트랜지스터(N6)를 통해 비트라인에 인가되는 스태틱 램 장치.
KR1019960027915A 1996-07-11 1996-07-11 다중 전원을 사용할 수 있는 스태틱 램 장치 KR100223587B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960027915A KR100223587B1 (ko) 1996-07-11 1996-07-11 다중 전원을 사용할 수 있는 스태틱 램 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960027915A KR100223587B1 (ko) 1996-07-11 1996-07-11 다중 전원을 사용할 수 있는 스태틱 램 장치

Publications (2)

Publication Number Publication Date
KR980011486A KR980011486A (ko) 1998-04-30
KR100223587B1 true KR100223587B1 (ko) 1999-10-15

Family

ID=19465966

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960027915A KR100223587B1 (ko) 1996-07-11 1996-07-11 다중 전원을 사용할 수 있는 스태틱 램 장치

Country Status (1)

Country Link
KR (1) KR100223587B1 (ko)

Also Published As

Publication number Publication date
KR980011486A (ko) 1998-04-30

Similar Documents

Publication Publication Date Title
KR100391020B1 (ko) 데이터 유지회로
US6259623B1 (en) Static random access memory (SRAM) circuit
USRE37176E1 (en) Semiconductor memory
US5040146A (en) Static memory cell
US7286425B2 (en) System and method for capacitive mis-match bit-line sensing
US7301793B2 (en) Semiconductor memory device
US7590003B2 (en) Self-reference sense amplifier circuit and sensing method
US20090225614A1 (en) Sense amplifier circuit and method for a dram
US7535753B2 (en) Semiconductor memory device
KR100297717B1 (ko) 반도체메모리의입출력선프리차아지회로및이를사용하는반도체메모리
US5020029A (en) Static semiconductor memory device with predetermined threshold voltages
US4766333A (en) Current sensing differential amplifier
US5208773A (en) Semiconductor memory device having bit lines and word lines different in data reading and data writing
US5808482A (en) Row decoder with level translator
US4939691A (en) Static random access memory
US4860257A (en) Level shifter for an input/output bus in a CMOS dynamic ram
US6292418B1 (en) Semiconductor memory device
US7336553B2 (en) Enhanced sensing in a hierarchical memory architecture
US4380055A (en) Static RAM memory cell
US5596533A (en) Method and apparatus for reading/writing data from/into semiconductor memory device
US5504709A (en) Semiconductor memory device
US7142465B2 (en) Semiconductor memory
KR100223587B1 (ko) 다중 전원을 사용할 수 있는 스태틱 램 장치
KR100269597B1 (ko) 반도체 메모리
US5574696A (en) Dynamic ram device having high read operation speed

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070612

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee