JP2007234073A - 半導体記憶装置 - Google Patents

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Abstract

【課題】メモリセル寸法の増加を抑制した上で、メモリセルの安定性を向上させる。
【解決手段】第1および第2インバータ1L,1Rと第1インバータ1Lの出力端子のビット線11への接続を制御する第1選択トランジスタN1と第2インバータ1Rの出力端子のビット線12への接続を制御する第2選択トランジスタN2とを備え、第1インバータ1Lは、第1負荷トランジスタP1と、第1駆動トランジスタN3とを有し、第2インバータ1Rは、第2負荷トランジスタP2と、第2駆動トランジスタN4とを有しメモリセル1として機能し、第1選択トランジスタN1がオンの状態で出力可能な駆動電流量に対する、第1駆動トランジスタN3がオンの状態で出力可能な駆動電流量の比率が第1所定値より大きい。
【選択図】図1

Description

本発明は、1対のインバータがフリップフロップ接続されてSRAMセルを構成する半導体記憶装置に関する。
半導体装置の製造においては、テクノロジの進化によりトランジスタの微細化が進んだ結果、半導体チップ内の隣接するトランジスタ間での特性バラツキが増大している。ところで、SRAMの動作下限電圧はメモリセルの安定性に起因している。したがって、より低い動作電圧でのSRAM動作を可能とするためにも、メモリセルの特性バラツキを押さえて安定性を向上する必要がある。そして、メモリセルの安定性を確保するためには基本的にはメモリセル内のトランジスタサイズを増加させ、セルサイズを大きくする必要がある。
特開2001−257275号公報 特開2003−86713号公報 特許第2782682号公報
しかし、トランジスタの寸法を大きくすると、当然メモリセルの寸法が増大し、マクロサイズが増大し、最終的にはチップサイズが大きくなるという結果になる。
本発明の目的は、トランジスタを含むメモリセル寸法の増加を抑制した上で、メモリセルの安定性を向上させた半導体記憶装置を提供することである。
本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明は、互いに出力端子を相手入力端子に接続した第1および第2インバータと、前記第1インバータの出力端子のビット線への接続を制御する第1選択トランジスタと、前記第2インバータの出力端子のビット線への接続を制御する第2選択トランジスタと、を備え、前記第1インバータは、電源に接続される第1負荷トランジスタと、前記第1負荷トランジスタを介して電源に接続されオンオフの状態が切り替わる第1駆動トランジスタとを有し、前記第1負荷トランジスタと第1駆動トランジスタとの共通端子が前記第1インバータの出力端子を構成し、前記第1負荷トランジスタのゲートと第1駆動トランジスタのゲートとを接続する接続端子が前記第1インバータの入力端子を構成し、前記第2インバータは、電源に接続される第2負荷トランジスタと、前記第2負荷トランジスタを介して電源に接続されオンオフの状態が切り替わる第2駆動トランジスタとを有し、前記第2負荷トランジスタと第2駆動トランジスタとの共通端子が前記第2インバータの出力端子を構成し、前記第2負荷トランジスタのゲートと第2駆動トランジスタのゲートとを接続する接続端子が前記第2インバータの入力端子を構成し、第1インバータがオンのときに第2インバータがオフとなり、第2インバータがオンのときに第1インバータがオフとなってメモリセルとして機能し、前記メモリセルへのデータ書き込み時には第1選択トランジスタおよび第2選択トランジスタがオンとなって第1インバータとともに第2インバータにデータが入力され、前記メモリセルからのデータ読み出し時には、第1選択トランジスタがオンとなって第1インバータからデータが読み出されるとともに第2選択トランジスタがオフにされ、前記第1選択トランジスタがオンの状態で出力可能な駆動電流量に対する、前記第1駆動トランジスタがオンの状態で出力可能な駆動電流量の比率が第1所定値より大きい、そのようなメモリセルを含む半導体記憶装置として例示される。
本発明によれば、トランジスタを含むメモリセル寸法の増加を抑制した上で、メモリセルの安定性を向上させることができる。
以下、図面を参照して本発明を実施するための最良の形態(以下、実施形態という)に係る半導体記憶装置について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成には限定されない。
<発明の骨子>
メモリセルの安定動作のためには、相反する二つの項目(1)ホールド特性(2)書き込み特性を満足させる必要がある。ここで、ホールド特性とは、メモリセルのデータを安定して保持する特性をいう。ホールド特性は、メモリセル内でのデータの反転しにくさともいうことができる。一方、書き込み特性とは、書き込み速度および書き込みエラーの少なさ等をいう。書き込み特性は、メモリセルへのデータの書き込み容易さともいうことができる。
また、相反するとは、反転しにくい特性を有するメモリセルは、書き込み特性が悪くなり、一般的には書き込み速度が低下するということである。また、書き込み速度を向上させようとすると、ホールド特性が劣化する場合が一般的であるということである。
そして、上記特性を維持し、さらに向上させるには、基本的にはメモリセルを構成するトランジスタの寸法(幅/長さ)を大きくし、半導体チップ内でのトランジスタの特性バ
ラツキを少なくする必要がある。
SRAMでのメモリセルデータの反転が発生する事象は、以下のように分類できる。
まず、読み出し時に、a)ワード線選択、カラム選択のメモリセルが読み出しときに反転する現象である。b)ワード線選択、カラム非選択のメモリセルが非選択状態で反転する現象である。
次に、書き込み時に、c)ワード線選択、カラム非選択のメモリセルが非選択状態で反転する現象である。これは、読み出し時のb)と同様の現象と考えて良い。
本実施形態では、これらa)b)c)の不良を低減するとともに、セル寸法の増加を最小限に留めるための回路構成例を説明する。
<第1実施形態>
図1は、本発明の第1実施形態に係る半導体記憶装置のメモリセル構成図である。図1では、SRAMの1ビット分のデータを記憶するメモリセル1と、メモリセル1が構成するセルアレイ中からローアドレスの指定にしたがってメモリセル1の接続されるワード線31を選択するロースイッチ3と、ライトイネーブル信号(/WEの信号)にしたがってワード線31の信号からデータ読み出し時の信号(wordLの信号)とデータ書き込み時の信号(wordLの信号およびwordRの信号)を生成するモード切替回路2が示されている。
メモリセル1は、1対のインバータ1L、1R(それぞれ、本発明の第1、第2インバータに相当)がその入力端子を互いに相手出力端子に接続され、フリップフロップ回路を構成している。すなわち、インバータ1Lは、電源電圧Vccにソースが接続される負荷トランジスタP1(本発明の第1負荷トランジスタに相当)と、負荷トランジスタP1を
駆動する駆動トランジスタN3(本発明の第1駆動トランジスタに相当)とから構成されている。
負荷トランジスタP1と駆動トランジスタN3とは、ドレインが共通となっており、インバータ1Lの出力端子を構成する。この出力端子(共通ドレイン)は、スイッチを構成するトランジスタN1(トランスファーゲートともいい、本発明の第1選択トランジスタに相当)を通じて、ビット線11に接続される。また、トランジスタN1のゲートは、第2の分岐ワード線wordLに接続されている。
さらに、負荷トランジスタP1と駆動トランジスタN3のゲートは、相互に接続され、共通ゲート端子を構成している。この共通ゲートは、インバータ1Lの入力端子を構成する。また、駆動トランジスタN3は、ソースが接地される(または負の電源電圧Vssに接続される)。
同様に、インバータ1Rは、電源電圧Vccにソースが接続される負荷トランジスタP2(本発明の第2負荷トランジスタに相当)と、負荷トランジスタP2を駆動する駆動トランジスタN4(本発明の第2駆動トランジスタに相当)とから構成されている。
負荷トランジスタP2と駆動トランジスタN4とは、ドレインが共通となっており、インバータ1Rの出力端子を構成する。この出力端子(共通ドレイン)は、スイッチを構成するトランジスタN2(本発明の第2選択トランジスタに相当)を通じて、ビット線12に接続される。また、トランジスタN2のゲートは、第2の分岐ワード線wordRに接続されている。
さらに、負荷トランジスタP2と駆動トランジスタN4のゲートは、相互に接続され、共通ゲート端子を構成している。この共通ゲートは、インバータ1Rの入力端子を構成する。また、駆動トランジスタN4は、ソースが接地される(または負の電源電圧Vssに接続される)。
図1のように、インバータ1Lの出力端子(共通ドレイン)は、インバータ1Rの共通ゲート端子に接続され、nodeXを構成している。同様に、インバータ1Rの出力端子(共通ドレイン)は、インバータ1Lの共通ゲート端子に接続され、nodeYを構成している。
このようにして、インバータ1Lとインバータ1Rとは、フリップフロップ接続され、nodeXとnodeYとが互いに相補の状態をとる。すなわち、駆動トランジスタN3がオンの場合には、nodeXが接地され(あるいは、負の電源電圧Vss)に接続された状態(LO)となる。
このとき、駆動トランジスタN4のゲート電位は、しきい値より小さくなるのでオフとなり、一方、P型の負荷トランジスタP2のゲートはしきい値より小さくなるのでオンとなる。その結果、nodeYは、正の電源電圧Vccに接続された状態(HI)となる。そして、正の電源電圧Vccに接続されたnodeYの電位は、そのままインバータ1Lの共通ゲート端子に供給され、上記状態が維持される。
今、この状態でメモリセル1からデータを読み出す場合を考える。メモリセル1は、書き込み時には、トランジスタN1およびN2を通じて、インバータ1Lおよび1Rの双方に、それぞれ相補データの書き込み動作を実行する。一方、メモリセル1は、読み出し時には、トランジスタN1だけから相補データの一方だけをビット線11を通じてセンスアンプに読み出す。
その読み出し動作の場合、まず、ビット線11が所定の電位にプリチャージされる。次に、ロースイッチ3によりワード線31が選択状態になり(LO)、かつ、ライトイネーブル信号/WEがLOとなる。その結果、第1の分岐ワード線wordLは、HIにアサートされる。
一方、第2の分岐ワード線wordRは、ライトイネーブル信号/WE(LO状態)により、LOに固定される。したがって、トランジスタN2は、オフの状態を維持し、ビット線12と駆動トランジスタN4とを遮断する。
したがって、トランジスタN1は、オンとなりビット線11を駆動トランジスタN3に接続する。その結果、プリチャージされたビット線11からトランジスタN1を通じて駆動トランジスタN3に電流が流入する。
この場合、駆動トランジスタの駆動能力が、トランスファーゲートを構成するトランジスタN1の駆動能力より十分大きい場合には、流入した電流の影響はほとんど無視できる。しかしながら、通常のSRAMでは、負荷トランジスタP1、P2を有する構成で、トランスファーゲートであるトランジスタN1と駆動トランジスタN3との駆動能力の比は、約1.5(本発明の第2所定値に相当)程度に設定する。なお、トランスファーゲートであるトランジスタN2と駆動トランジスタN4との駆動能力の比についても、約1.5程度に設定する。
トランスファーゲート(N1,N2)と駆動トランジスタN3,N4との駆動能力の比を大きくしすぎると、データの書き込み動作が遅くなる。また、駆動トランジスタN3,N4との駆動能力を大きくするためには、そのゲート寸法(幅と長さW/L)を大きくする必要があり、トランジスタの寸法、したがって、セル寸法およびチップ寸法が大きくなってしまう。このため、上記駆動能力の比は、1.5程度に設定されることが多い。
しかしながら、駆動トランジスタの駆動能力が、トランスファーゲートを構成するトランジスタN1の駆動能力より十分大きくない場合には、インバータ1Rおよび1Lの状態の反転による誤動作が生じる。すなわち、プリチャージされたビット線11からトランジスタN1を通じて駆動トランジスタN3に電流が流入すると、駆動トランジスタN3を流れる読み出し電流Ireadにより電圧降下が生じる。この電圧降下により、駆動トランジスタN3のドレイン、したがって、nodeXの電位が上昇する。
nodeXの電位が例えば、オフしている駆動トランジスタN4のしきい値を越えると、駆動トランジスタN4がオンする。また、P型の負荷トランジスタP2がオフになる。すると、駆動トランジスタN4のドレイン、したがって、nodeYの電位がLO(接地電圧または負の電源電圧Vss)になる。
その結果、駆動トランジスタN3がオフする。また、P型の負荷トランジスタP1がオンになる。すると、駆動トランジスタN3のドレイン、したがって、nodeXの電位がHI(正の電源電圧Vcc)になる。このようにして、インバータ1Lおよび1R、したがって、メモリセルのデータがビット線からの電荷の流入によって反転し、誤動作を引き起こす。以上のように、メモリセルの安定性の追求と、セル寸法の微細化の追求についても、相反する課題が存在している。
そこで、本実施形態の半導体記憶では、以下の構成を採用する。ここでは、上述と同様、メモリセル1は、書き込み時には、トランジスタN1およびN2を通じて、インバータ1Lおよび1Rの双方に、それぞれ相補データの書き込み動作を実行する。一方、メモリ
セル1は、読み出し時には、トランジスタN1だけから相補データの一方だけをビット線11を通じてセンスアンプに読み出す。
このようなメモリセル1において、インバータ1LへのトランスファーゲートであるトランジスタN1に対する駆動トランジスタN3の駆動能力を約2倍程度(本発明の第1所定値に相当)に構成する。一方、インバータ1RへのトランスファーゲートであるトランジスタN2に対する駆動トランジスタN4の駆動能力を約1.5倍程度に構成する。トランジスタN1とN2の駆動能力、したがって、その面積が同程度であるとすれば、駆動トランジスタN3の駆動能力は、駆動トランジスタN4の4/3倍程度に構成する。
このような構成により、本実施形態の半導体記憶装置は、メモリセル1からの読み出しにおいて、相補データの一方だけをインバータ1Lから読み出す場合に、駆動トランジスタN3の駆動能力がトランスファーゲートであるトランジスタN1に比べて十分に大きい。このため、データ読み出し電流IreadによるnodeXの電位上昇が抑制される。したがって、メモリセル1のデータ反転の可能性が低減され、メモリセル1からの安定したデータの読み出しが可能となる。
一方、データ書き込み時には、相補データの双方にデータを書き込むので、少なくとも、インバータ1R側においては、トランスファーゲートであるトランジスタN2の駆動能力の駆動トランジスタN4の駆動能力に対する比は、インバータ1L側ほど小さくない。このため、データ書き込み時にも、書き込み速度の低下を抑制できる。
さらに、図1には、第1の分岐ワード線wordLによってメモリセル1とともに選択され、カラムスイッチで選択されず、センスアンプに接続されなかったメモリ1−1、1−2等が示されている。これらのメモリセル1−1、1−2等についても、メモリセル1と同様に、ビット線11−1、11−2等がプリチャージされるので、従来の構成では上記と同様に反転の可能性がある。しかしながら、本実施形態の構成をとることにより、これらのメモリセル1−1、1−2等においても、メモリセル1と同様に、読み出し電流Ireadが流れる駆動トランジスタの駆動能力がトランスファーゲートに比べて十分に大きい。このため、データ読み出し電流IreadによるnodeXに相当するノードの電位上昇が抑制される。したがって、カラムスイッチによって非選択のメモリセルにおいても、データ反転の可能性が低減される。また、メモリセル1−1、1−2等へのデータ書き込みにおいては、メモリセル1と同様に、書き込み速度の低下を抑制できる。
<第1実施形態>
図2および図3の図面を参照して、本発明の第2実施形態に係る半導体記憶装置を説明する。上記第1実施形態では、フリップフロップを構成する1対のインバータの一方だけからだけを第1の分岐ワード線で選択してデータを読み出すSRAMのメモリセル1を説明した。その場合に、読み出し電流Ireadが流れる駆動トランジスタN3の駆動能力がトランスファーゲートに対して約2倍程度に構成された。
本実施形態では、そのようなメモリセルを複数並べたセルアレイのレイアウトを工夫する例を説明する。他の構成および作用は、第1実施形態の場合と同様である。そこで、同一の構成要素については、同一の符号を付してその説明を省略する。また、必要に応じて、図1の図面を参照する。
図2は、本発明の第2実施形態に係る半導体記憶装置のセルアレイの構成図である。図2のように、この半導体記憶装置は、第1実施形態のメモリセル1と同様のメモリセルを含むセルアレイ100と、セルアレイ100から同一のロー方向のメモリセル(同一のワード線に接続されるセル)を選択するロースイッチの並び30と、ロースイッチによって
選択された複数のメモリセルからビット線を通じてカラム方向のメモリセルを選択するカラムスイッチの並び40と、カラムスイッチによって選択されたメモリセルからの検出信号を増幅し、データ値を判定するセンスアップの並び50とを有している。
セルアレイは、例えば、2n×2mビット分のメモリセル1を有している。ロースイッチは、2mビット分(1ワード分)のメモリセル1を選択する。この機能をワード選択機能
とも呼ぶ。さらに、カラムスイッチは、ロースイッチによってアクセスされているロー(同一のローアドレスをもつメモリセル1の並び)2mビットのうちから、2kビットを選択してk個のセンスアンプに接続する。
図3Aおよび図3Bに、ロースイッチによって選択されるセルとカラムスイッチによって選択されるセルの関係を示す。図3Aは、従来のロー選択とカラム選択の関係を示す図である。この場合のデータ書き込み動作について検討する。従来の構成では、ワード線31によって同一のローアドレスを有するメモリセル1−1から1−4が選択される。さらに、メモリセル1−1と1−3とがカラムスイッチ4によって選択され、読み出し/書き込み用のアンプ6に接続されている。なお、図1のセンスアンプは、例えば、図3Aの読み出し/書き込み用のアンプ6とコンパレータを組み合わせて構成される。すなわち、読み出し/書き込み用のアンプ6は、センスアンプの前半部分を占め、読み出し時には、例えば、読み出し信号を増幅して、コンパレータに入力する。
この場合、書き込み動作においては、ワード線31(図1の場合の第1の分岐ワード線wordLおよびwordR)によって相補な関係の1対のインバータ(図1の1L、1R)に通じるトランスファーゲート(図1のトランジスタN1、N2)がオンになる。このため、プリチャージされた1対のビット線の電荷は、それぞれトランスファーゲートを通じてメモリセル1−1から1−4それぞれのインバータ(図1の1L、1R)に流入する。
このうち、メモリセル1−1はカラムスイッチ4によって選択されているので、読み出し/書き込み用のアンプ6からトランスファーゲートを通じて書き込みデータが入力される。
一方、メモリセル1−2はカラムスイッチ4によって選択されていないので、書き込みデータが入力されることはない。しかし、メモリセル1−2のトランスファーゲートは、ワード線31を通じてオンになっている。このとき、書き込みデータが入力されない場合には、その書き込み対象でないメモリセルの1対のビット線は、フローティングとなっている。したがって、図1のメモリセル1の構成から理解されるように、メモリセル1−2、1−4等は、読み出し対象のセルと同様の状態となっている。
したがって、メモリセル1−2、1−4等読み出し対象でないメモリセルに値=1(nodeY=LO)が設定されていると、トランスファーゲートに対して駆動能力を2倍程度に大きく形成しなかった駆動トランジスタ(例えば、図1のN4)のドレイン電位が上昇する。したがって、第1実施形態のメモリセル1を使用したとしても、書き込み動作においてワード選択され、カラム選択されなかったメモリセル(図3Aの1−2および1−4等)では、従来のメモリセルの読み出し時と同様の現象が発生し、データの反転が発生する。
図3Bに、読み出し時のデータの反転を低減するためのメモリセルの配置を示す。図3では、ワード線31が制御ゲート32A、32B等によって複数のワード線部分31A、31B等に分割されている。ワード線部分31Aには、メモリセル1−5および1−6が接続される。また、ワード線部分31Bには、メモリセル1−7および1−8が接続され
る。
図3Bでは、制御ゲート32Aがオンすることにより、セル1−5および1−6のトランスファーゲートがオンの状態になっている。一方、制御ゲート32Bがオフすることにより、セル1−7および1−8のトランスファーゲートがオフの状態になっている。
そして、ワード線によって選択されたセル1−5および1−6は、いずれもカラムスイッチ4によって読み出し/書き込みアンプ6に接続される。このように、図3Bの構成では、ワード線部分31A(あるいは、31B)によってワード選択されたメモリセルは、いずれもカラム選択されて読み出し/書き込み用のアンプ6に接続される。したがって、図3Bの構成では、ワード選択されたメモリセル(1−5、1−6等)には、必ずデータが書き込まれる。
一方、カラム選択されなかったメモリセル(1−7、1−8等)がワード選択されることがない。したがって、データ書き込み時に、データ書き込み対象のメモリセル1−5、1−6等以外のメモリセル1−7および1−8等では、トランスファーゲートがオフの状態になっており、駆動トランジスタに、データ読み出し時と同様の電流が流れることがない。
したがって、図3Bの構成では、第1実施形態のメモリセル1をメモリセル1−5から1−8に適用した場合に、データ書き込み時のデータ反転の可能性を低減できる。
《第3実施形態》
図4を参照して、本発明の第3実施形態に係る半導体記憶装置を説明する。上記第1実施形態では、SRAMのメモリセル1において、読み出し電流Ireadが流れる駆動トランジスタN3の駆動能力がトランスファーゲートに対して約2倍程度に構成された例を説明した。
本実施形態では、第1実施形態の構成を2ポートメモリに適用した例を説明する。他の構成および作用は、第1実施形態の場合と同様である。そこで、同一の構成要素については、同一の符号を付してその説明を省略する。また、必要に応じて、図1の図面を参照する。
図4では、SRAMの1ビット分のデータを記憶するメモリセル1と、メモリセル1が構成するセルアレイ中からローアドレスの指定にしたがってメモリセル1に接続されるワード線31と、ライトイネーブル信号(/WEの信号)にしたがってワード線31の信号からデータ読み出し時の信号(wordLの信号)とデータ書き込み時の信号(wordLの信号およびwordRの信号)を生成するモード切替回路2とが示されている。
メモリセル1は、1対のインバータ1L,1Rがその入力端子を互いに相手出力端子に接続され、フリップフロップ回路を構成している。また、図4でも、負荷トランジスタP1と駆動トランジスタN3とは、ドレインが共通となっており、インバータ1Lの出力端子を構成する。この出力端子(共通ドレイン、nodeX)は、スイッチを構成するトランジスタN1を通じて、ビット線11に接続される。また、トランジスタN1のゲートは、第1の左分岐ワード線wordL1に接続されている。
ただし、図4の構成では、インバータ1Lの出力端子(共通ドレイン、nodeX)には、さらに、トランジスタN5を通じてビット線21に接続される。また、トランジスタN5のゲートは、第2の左分岐ワード線wordL2に接続されている。このようにして、インバータ1Lの出力端子であるnodeXには、ビット線11および21により2ポ
ートのアクセスが可能になっている。
同様に、インバータ1Rは、電源電圧Vccにソースが接続される負荷トランジスタP2と、負荷トランジスタP2を駆動する駆動トランジスタN4とから構成されている。駆動トランジスタP2と駆動トランジスタN4とは、ドレインが共通となっており、インバータ1Rの出力端子を構成する。この出力端子(共通ドレイン、nodeY)は、スイッチを構成するトランジスタN2を通じて、ビット線22に接続される。また、トランジスタN2は、第1の右分岐ワード線wordR1に接続されている。
さらに、図4の構成では、インバータ1Rの出力端子(共通ドレイン、nodeY)には、さらに、トランジスタN5を通じてビット線22が接続される。また、トランジスタN5のゲートは、第2の右分岐ワード線wordR2に接続されている。このようにして、インバータ1Rの出力端子であるnodeYには、ビット線12および22により2ポートのアクセスが可能になっている。
図4の構成において、インバータ1LへのトランスファーゲートであるトランジスタN1に対する駆動トランジスタN3の駆動能力を約4倍程度(本発明の第1所定値に相当)に構成する。一方、インバータ1RへのトランスファーゲートであるトランジスタN2に対する駆動トランジスタN4の駆動能力を約3倍程度(本発明の第2所定値に相当)に構成する。トランジスタN1とN2の駆動能力、したがって、その面積が同程度であるとすれば、駆動トランジスタN3の駆動能力は、駆動トランジスタN4の4/3倍程度に構成する。
このような構成により、本実施形態の半導体記憶装置は、メモリセル1からの読み出しにおいて、相補データの一方だけをインバータ1Lから読み出す場合に、駆動トランジスタN3の駆動能力がトランスファーゲートであるトランジスタN1に比べて十分に大きい。このため、データ読み出し電流IreadによるnodeXの電位上昇が抑制される。したがって、メモリセル1のデータ反転の可能性が低減され、メモリセル1からの安定したデータの読み出しが可能となる。
本発明の第1実施形態に係る半導体記憶装置の構成図である。 本発明の第2実施形態に係る半導体記憶装置のセルアレイの構成図である。 従来のロー選択とカラム選択の関係を示す図である。 読み出し時のデータの反転を低減するためのメモリセルの配置を示す図である。 本発明の第4実施形態に係る半導体記憶装置の構成図である。
符号の説明
1、1−1、1−2 メモリセル
1L、1R インバータ
2 モード切替回路
3 ロースイッチ
11、12、21、22 ビット線
30 ロースイッチの配列
31 ワード線
40 カラムスイッチの配列
50 センスアンプの配列
N1、N2、N5、N6 トランジスタ(N型、トランスファーゲート)
N3、N4 駆動トランジスタ
P1、P2 負荷トランジスタ

Claims (5)

  1. 互いに出力端子を相手入力端子に接続した第1および第2インバータと、
    前記第1インバータの出力端子のビット線への接続を制御する第1選択トランジスタと、
    前記第2インバータの出力端子のビット線への接続を制御する第2選択トランジスタと、を備え、
    前記第1インバータは、電源に接続される第1負荷トランジスタと、前記第1負荷トランジスタを介して電源に接続されオンオフの状態が切り替わる第1駆動トランジスタとを有し、前記第1負荷トランジスタと第1駆動トランジスタとの共通端子が前記第1インバータの出力端子を構成し、前記第1負荷トランジスタのゲートと第1駆動トランジスタのゲートとを接続する接続端子が前記第1インバータの入力端子を構成し、
    前記第2インバータは、電源に接続される第2負荷トランジスタと、前記第2負荷トランジスタを介して電源に接続されオンオフの状態が切り替わる第2駆動トランジスタとを有し、前記第2負荷トランジスタと第2駆動トランジスタとの共通端子が前記第2インバータの出力端子を構成し、前記第2負荷トランジスタのゲートと第2駆動トランジスタのゲートとを接続する接続端子が前記第2インバータの入力端子を構成し、
    第1インバータがオンのときに第2インバータがオフとなり、第2インバータがオンのときに第1インバータがオフとなってメモリセルとして機能し、
    前記メモリセルへのデータ書き込み時には第1選択トランジスタおよび第2選択トランジスタがオンとなって第1インバータとともに第2インバータにデータが入力され、前記メモリセルからのデータ読み出し時には、第1選択トランジスタがオンとなって第1インバータからデータが読み出されるとともに第2選択トランジスタがオフにされ、
    前記第1選択トランジスタがオンの状態で出力可能な駆動電流量に対する、前記第1駆動トランジスタがオンの状態で出力可能な駆動電流量の比率が第1所定値より大きい、そのようなメモリセルを含む半導体記憶装置。
  2. 前記第2選択トランジスタがオンの状態で駆動可能な駆動電流量に対する、前記第2駆動トランジスタがオンの状態で駆動可能な駆動電流量の比率が第2所定値より小さい、請求項1に記載の半導体記憶装置。
  3. 前記メモリセルがローアドレスおよびカラムアドレスでアクセスされる2次元状に配列されており、
    前記いずれかのローアドレスに対応する複数のメモリセルの前記第1接続トランジスタを制御するロー選択回路と、
    前記それぞれのカラムアドレスに対応するメモリセルから前記第1接続トランジスタを通じてデータを読み出すビット線のうち、前記ロー選択回路よって選択されたメモリセルのすべてを選択可能なカラム選択回路と、をさらに備える請求項1または2に記載の半導体記憶装置。
  4. 前記第1インバータに前記第1選択トランジスタが1個設けられている場合に、前記第1の所定値は、略2である請求項1に記載の半導体記憶装置。
  5. 前記第1インバータに前記第1選択トランジスタが2個設けられている場合に、前記第1の所定値は、略4である請求項1に記載の半導体記憶装置。

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