JP2005025863A - 半導体記憶装置 - Google Patents
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Abstract
【課題】データ保持安定性と書込みマージンとを備え、各ポートからのデータ読出し書込みが可能なマルチポート型の半導体記憶装置を提供する。
【解決手段】２ポートＳＲＡＭにおいて、メモリセルＭ００は、記憶ノードＳ０，Ｓ１に電位を相補的に保持するラッチ回路と、記憶ノードＳ０，Ｓ１とビット線Ｂ００，Ｂ１０との間にそれぞれ配され、ワード線ＷＬ００，ＷＬ１０の活性化に応じてオンされるアクセストランジスタＮ３，Ｎ４と、記憶ノードＳ０，Ｓ１と接地電位との間にそれぞれ設され、ワード線ＷＬ１０の活性化に応じてオンされる書込みアクセストランジスタＮ５およびサブビット線Ｃ１０に応じてオンされる記憶レベル駆動トランジスタＮ６と、ワード線ＷＬ００の活性化に応じてオンされる書込みアクセストランジスタＮ７およびサブビット線Ｃ００に応じてオンされる記憶レベル駆動トランジスタＮ８とを含む。
【選択図】 図２
【解決手段】２ポートＳＲＡＭにおいて、メモリセルＭ００は、記憶ノードＳ０，Ｓ１に電位を相補的に保持するラッチ回路と、記憶ノードＳ０，Ｓ１とビット線Ｂ００，Ｂ１０との間にそれぞれ配され、ワード線ＷＬ００，ＷＬ１０の活性化に応じてオンされるアクセストランジスタＮ３，Ｎ４と、記憶ノードＳ０，Ｓ１と接地電位との間にそれぞれ設され、ワード線ＷＬ１０の活性化に応じてオンされる書込みアクセストランジスタＮ５およびサブビット線Ｃ１０に応じてオンされる記憶レベル駆動トランジスタＮ６と、ワード線ＷＬ００の活性化に応じてオンされる書込みアクセストランジスタＮ７およびサブビット線Ｃ００に応じてオンされる記憶レベル駆動トランジスタＮ８とを含む。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、マルチポートスタティック型ランダムアクセスメモリ（以下、マルチポートＳＲＡＭと称する）の構成に関する。
【０００２】
【従来の技術】
図１４は、従来の２ポートスタティック型ランダムアクセスメモリ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に用いられるメモリセル（以下、２ポートＳＲＡＭメモリセルと称する）の第１の構成例を示す回路図である（例えば、特許文献１参照）。
【０００３】
図１４を参照して、２ポートＳＲＡＭメモリセルＭ１００は、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰ型ＭＯＳトランジスタＰ１００とＮ型ＭＯＳトランジスタＮ１００と、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰ型ＭＯＳトランジスタＰ１０１とＮ型ＭＯＳトランジスタＮ１０１とからなるラッチ回路を備える。
【０００４】
ＭＯＳトランジスタＰ１００，Ｎ１００のゲートは、ともにＭＯＳトランジスタＰ１０１とＮ１０１との接続ノードＳ１０１（以下、記憶ノードＳ１０１とも称する）に接続される。ＭＯＳトランジスタＰ１０１，Ｎ１０１のゲートは、ともにＭＯＳトランジスタＰ１００とＮ１００との接続ノード（以下、記憶ノードＳ１００とも称する）に接続される。すなわち、Ｐ型ＭＯＳトランジスタＰ１００，Ｐ１０１は、負荷トランジスタとして動作し、Ｎ型ＭＯＳトランジスタＮ１００，Ｎ１０１は、駆動トランジスタとして動作する。
【０００５】
２ポートＳＲＡＭメモリセルＭ１００は、さらに、相補な書込みビット線ＷＢおよび／ＷＢと記憶ノードＳ１００，Ｓ１０１との間にそれぞれ接続されたＮ型ＭＯＳトランジスタＮ１０２，Ｎ１０３を備える。ＭＯＳトランジスタＮ１０２，Ｎ１０３のゲートは、ともに共通の書込みワード線ＷＷＬに接続される。したがって、ＭＯＳトランジスタＮ１０２，Ｎ１０３のゲート電位は、書込みワード線ＷＷＬにより制御される。
【０００６】
２ポートＳＲＡＭメモリセルＭ１００は、さらに、相補な読出しビット線ＲＢおよび／ＲＢと記憶ノードＳ１００，Ｓ１０１との間にそれぞれ接続されたＮ型ＭＯＳトランジスタＮ１０４，Ｎ１０５を備える。ＭＯＳトランジスタＮ１０４，Ｎ１０５のゲートは、ともに共通の読出しワード線ＲＷＬに接続される。したがって、ＭＯＳトランジスタＮ１０４，Ｎ１０５のゲート電位は、読出しワード線ＲＷＬにより制御される。
【０００７】
このようにして、Ｐ型ＭＯＳトランジスタＰ１００，Ｐ１０１を負荷トランジスタとし、Ｎ型ＭＯＳトランジスタＮ１００，Ｎ１０１を駆動トランジスタとし、Ｎ型ＭＯＳトランジスタＮ１０２〜Ｎ１０５をアクセストランジスタとした、いわゆる「ＣＭＯＳ構成」の２ポートＳＲＡＭメモリセルが実現される。
【０００８】
すなわち、図１４に示した２ポートＳＲＡＭメモリセルＭ１００へは、書込みワード線ＷＷＬの活性化（「Ｈ」レベル（電源電位レベル））期間において、相補の書込みビット線ＷＢ，／ＷＢをそれぞれ介して、記憶ノードＳ１００およびＳ１０１へのデータ書込が実行される。書込みワード線ＷＷＬの非活性化（「Ｌ」レベル（接地電位レベル））期間において、記憶ノードＳ１００およびＳ１０１へ一旦書込まれたデータは、ＭＯＳトランジスタＰ１００，Ｐ１０１，Ｎ１００，Ｎ１０１からなるラッチ回路によって安定的に保持される。
【０００９】
一方、読出しワード線ＲＷＬの活性化期間において、相補のビット線ＲＢ，／ＲＢをそれぞれ介して、記憶ノードＳ１００，Ｓ１０１からデータ読出が実行される。
【００１０】
このようにして、周期的にワード線ＷＷＬをオンしてリフレッシュ動作を実行することなく、スタンバイ状態時においてメモリセル内にデータを保持することが可能となる。なお、以下においては、Ｐ型ＭＯＳトランジスタＰ１００，Ｐ１０１を負荷トランジスタＰ１００，Ｐ１０１とも称し、Ｎ型ＭＯＳトランジスタＮ１００，Ｎ１０１を駆動トランジスタＮ１００，Ｎ１０１とも称し、Ｎ型ＭＯＳトランジスタＮ１０２〜Ｎ１０５をアクセストランジスタＮ１０２〜Ｎ１０５とも称することとする。
【００１１】
ＣＭＯＳ構成の２ポートＳＲＡＭメモリセルについては、上述の第１の構成例以外に、最近では、高速読出し用途や低電圧化に対応した構成例が多数提案されている（例えば、特許文献２，３参照）。
【００１２】
２ポートＳＲＡＭメモリセルの図示しない第２の構成例としては、図１４と同様に、各々が直列接続されたＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタで構成されるインバータ対が交差結合されたラッチ回路を有するＣＭＯＳ構成において、第１の読出しビット線と第１の記憶ノードとの間には、第１のＮ型ＭＯＳトランジスタが設けられ、第１の読出しビット線に相補な第２の読出しビット線と第２の記憶ノードとの間には、第２のＮ型ＭＯＳトランジスタが接続される。第１および第２のＮ型ＭＯＳトランジスタのゲート電位は、ともに読出しワード線によって制御される。
【００１３】
第１の記憶ノードと接地電位との間には、直列接続された第３および第４のＮ型ＭＯＳトランジスタが接続される。第２の記憶ノードと接地電位との間には、直列接続された第５および第６のＮ型ＭＯＳトランジスタが接続される。第３および第５のＮ型トランジスタのゲート電位は、書込みワード線によって制御され、第４および第６のＮ型ＭＯＳトランジスタのゲートは、相補な第１の書込みビット線および第２の書込みビット線にそれぞれ接続される。
【００１４】
【特許文献１】
特開平１−２５１３８４号公報（第２図）
【００１５】
【特許文献２】
米国特許６２０１７５８号（図１２）
【００１６】
【特許文献３】
特開２００１−１４３４７３号公報（図１）
【００１７】
【発明が解決しようとする課題】
一般に、ＳＲＡＭメモリセルにおいては、アクセストランジスタとデータを記憶する駆動トランジスタとの電流駆動力の比が小さくなると、ビット線接続時に「Ｌ」レベルの記憶ノードの電位が上昇しやすくなり、スタティックノイズマージンが小さくなるため、データ保持安定性が低下する。すなわち、メモリセルの保持データが破壊され、誤動作の原因となる。この電流駆動力の比は、一般にβ比と呼ばれ、通常は、スタティックノイズマージンを確保するためにβ比を３〜４程度に設定される。すなわち、駆動トランジスタの電流駆動力をアクセストランジスタの電流駆動力よりも高く設定する必要がある。
【００１８】
ここで、図１４に示す従来の２ポートＳＲＡＭメモリセルＭ１００における電流駆動力比（β比）について検討する。なお、以下において、駆動トランジスタＮ１００の電流駆動力をＤＮ１００と表わし、アクセストランジスタＮ１０２，Ｎ１０４の電流駆動力をＤＮ１０２，ＤＮ１０４と表わす。また、アクセストランジスタＮ１０２，Ｎ１０４の電流駆動力ＤＮ１０２，ＤＮ１０４は同等であるとする。
【００１９】
２ポートＳＲＡＭメモリセルＭ１００において、同じ行に属するメモリセルに対する、データ書込みとデータ読出しとのタイミングが異なるときには、書込みワード線ＷＷＬおよび読出しワード線ＲＷＬの活性化に応じて、アクセストランジスタＮ１０２，Ｎ１０３とアクセストランジスタＮ１０４，Ｎ１０５とは、それぞれ異なるタイミングでオンされる。したがって、β比は、シングルポートＳＲＡＭでのβ比と等しく、ＤＮ１００／ＤＮ１０２で与えられる。
【００２０】
一方、同じ行に属するメモリセルに対するデータ書込みとデータ読出しとのタイミングが同じときには、アクセストランジスタＮ１０２，Ｎ１０３とアクセストランジスタＮ１０４，Ｎ１０５とは、同じタイミングでオンされる。このときのβ比は、ＤＮ１００／ＤＮ１０２×２となり、シングルポートＳＲＡＭでのβ比に比べて半減することから、データ保持安定性が低下してしまう。
【００２１】
このように、２ポートＳＲＡＭメモリセルＭ１００では、オンされるアクセストランジスタ数のパターンに応じて２通りのβ比が生じ、データ保持安定性の確保のためには、いずれのβ比も、シングルポートＳＲＡＭでのβ比レベルを保持することが求められる。特に、マルチポートＳＲＡＭでは、オンされるアクセストランジスタ数のパターンがさらに増加することから、それぞれのパターンでのβ比を考慮しなければならない。
【００２２】
そこで、マルチポートＳＲＡＭのデータ保持安定性の確保においては、上述のように、駆動トランジスタの電流駆動力を高く設定することが得策である。しかしながら、駆動トランジスタの電流駆動力を高く設定しすぎると、ラッチ回路が過安定状態となり、逆にデータ書込みが困難となるという不具合が起こり得る。
【００２３】
さらに、近年の半導体集積回路に求められる電源電圧の低電圧化は、ＳＲＡＭメモリセルのデータ保持安定性の低下に繋がることから、マルチポートＳＲＡＭにおいては、データ保持安定性と十分な書込みマージンの確保との両立が益々困難なものとなっている。
【００２４】
また、上述の従来のマルチポートＳＲＡＭメモリセルは、いずれの構成においても、各ポートはデータ読出し・書込みのいずれか一方のみに対応しており、１つのポートからデータ読出しとデータ書込みとを実行するには至っていない。これは、回路設計の自由化を阻む一因となっている。
【００２５】
本発明は、上記のような問題点を解決するためになされたものであって、第１の目的は、マルチポート型の半導体記憶装置において、十分なデータ保持安定性と書込みマージンとを備える半導体記憶装置を提供することである。
【００２６】
また、第２の目的は、各ポートからのデータ読出し書込みが可能な半導体記憶装置を提供することである。
【００２７】
【課題を解決するための手段】
この発明のある局面に従えば、各々が読出しおよび書込みが可能なｎ（ｎは自然数）個のポートを有する半導体記憶装置であって、複数のメモリセルが行列状に配置されるメモリセルアレイと、各複数のメモリセルの行に対応してｎ本ずつ配置され、ｎポートの各々の読出し書込み動作において、行選択結果に応じて選択的に活性化されるワード線と、各複数のメモリセルの列に対応してｎ本ずつ配置され、各々に対応の列のメモリセルが接続する複数の第１のビット線と、各複数のメモリセルの列に対応してｎ本ずつ配置され、複数の第１のビット線の各々とビット線対を構成する複数の第２のビット線とを備える。各メモリセルは、第１および第２の記憶ノードを有し、第１の電位および第２の電位を相補的に保持するラッチ回路と、第１の記憶ノードとｉ（ｎ以下の自然数）本の第１のビット線との間にそれぞれ設けられ、ｉ本の第１の前記ワード線のうち対応する第１のワード線の活性化に応じてオンされるｉ個の第１のアクセストランジスタと、第２の記憶ノードと（ｎ−ｉ）本の第１のビット線との間にそれぞれ設けられ、（ｎ−ｉ）本の第２のワード線のうち対応する第２のワード線の活性化に応じてオンされる（ｎ−ｉ）個の第２のアクセストランジスタと、第１の記憶ノードと第１の電位との間に直列に設けられ、対応する第２のワード線の活性化に応じてオンされる（ｎ−ｉ）個の第２の書込みアクセストランジスタおよび対応する第２のビット線の電位に応じてオンされる（ｎ−ｉ）個の第２の記憶レベル駆動トランジスタと、第２の記憶ノードと第１の電位との間に直列に設けられ、対応する第１のワード線の活性化に応じてオンされるｉ個の第１の書込みアクセストランジスタおよび対応する第２のビット線の電位に応じてオンされるｉ個の第１の記憶レベル駆動トランジスタとを含む。
【００２８】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００２９】
［実施の形態１］
図１は、この発明の実施の形態１に従う２ポートスタティック型半導体記憶装置の構成を示す概略ブロック図である。
【００３０】
なお、図１において、説明の簡単のために２行４列に配置されたメモリセルを有する２ポートＳＲＡＭの構成を示すが、本発明は、このような構成に限定されず、より多くの行および列に配置されたメモリセルを有する、マルチポートＳＲＡＭに適用可能である。
【００３１】
図１を参照して、２ポートＳＲＡＭは、２行４列に配置されたメモリセルＭ００〜Ｍ０３，Ｍ１０〜Ｍ１３を有するメモリアレイと、メモリセルＭ００〜Ｍ０３の行に対応して設けられるワード線ＷＬ００，ＷＬ１０と、メモリセルＭ１０〜Ｍ１３の行に対応して設けられるワード線ＷＬ０１，ＷＬ１１と、メモリセルＭ００，Ｍ１０に共通に設けられるビット線Ｂ００，Ｂ１０およびサブビット線Ｃ００，Ｃ１０と、メモリセルＭ０１，Ｍ１１に共通に設けられるビット線Ｂ０１，Ｂ１１およびサブビット線Ｃ０１，Ｃ１１と、メモリセルＭ０２，Ｍ１２に共通に設けられるビット線Ｂ０２，Ｂ１２およびサブビット線Ｃ０２，Ｃ１２と、メモリセルＭ０３，Ｍ１３に共通に設けられるビット線Ｂ０３，Ｂ１３およびサブビット線Ｃ０３，Ｃ１３とを備える。なお、以下においては、メモリセルＭ００〜Ｍ０３，Ｍ１０〜Ｍ１３を総括的に表記する場合には、符号Ｍを用いる。また、ビット線Ｂ００〜Ｂ０３，Ｂ１０〜Ｂ１３の各々を総括的に表記する場合は、符号Ｂ０，Ｂ１を用い、サブビット線Ｃ００〜Ｃ０３，Ｃ１０〜Ｃ１３の各々を総括的に表記する場合は、符号Ｃ０、Ｃ１を用いる。
【００３２】
２ポートＳＲＡＭは、各々がデータ読出し書込み可能な２つのポート（以下、ポート０，ポート１と称する）を有しており、それぞれのポートでの読出し書込みを実行する、ロウデコード回路ＸＤ０，ＸＤ１と、カラムデコード回路ＹＤ０，ＹＤ１と、制御回路ＷＤ０，ＷＤ１と、読出し書込み回路ＳＷ０，ＳＷ１と、カラム回路ＹＣ００〜ＹＣ０３，ＹＣ１０〜ＹＣ１３とをさらに備える。
【００３３】
ロウデコード回路ＸＤ０は、ポート０に対応し、Ｘアドレス信号Ｘ０とクロック信号Ｔ０とを受けて、ワード線ＷＬ００またはＷＬ０１を選択的に活性化する。ロウデコード回路ＸＤ１は、ポート１に対応し、Ｘアドレス信号Ｘ１とクロック信号Ｔ１とを受けて、ワード線ＷＬ１０またはＷＬ１１を選択的に活性化する。
【００３４】
カラムデコード回路ＹＤ０は、ポート０に対応し、Ｙアドレス信号Ｙ００，Ｙ０１とクロック信号Ｔ０とを受けて、ビット線を選択するためのカラム選択信号ＹＳ００〜ＹＳ０３を出力する。カラムデコード回路ＹＤ１は、ポート１に対応し、Ｙアドレス信号Ｙ１０，Ｙ１１とクロック信号Ｔ１とを受けて、ビット線を選択するためのカラム選択信号ＹＳ１０〜ＹＳ１３を出力する。
【００３５】
カラム回路ＹＣ００〜ＹＣ０３の各々は、対応するカラム選択信号ＹＳ００〜ＹＳ０３とクロック信号Ｔ０とを受けると、クロック信号Ｔ０に同期して対応するビット線Ｂ０とデータ線Ｅ０とを電気的に結合するとともに、対応するサブビット線Ｃ０とサブデータ線Ｆ０とを電気的に結合する。
【００３６】
カラム回路ＹＣ１０〜ＹＣ１３の各々は、対応するカラム選択信号ＹＳ１０〜ＹＳ１３とクロック信号Ｔ１とを受けると、クロック信号Ｔ１に同期して対応するビット線Ｂ１とデータ線Ｅ１とを電気的に結合するとともに、対応するサブビット線Ｃ１とサブデータ線Ｆ１とを電気的に結合する。
【００３７】
制御回路ＷＤ０は、ポート０からの読出し書込み動作を設定するための書込み信号ＷＣ０とクロック信号Ｔ０とを受けて、書込み制御信号ＷＥ０と読出し制御信号ＲＥ０とを出力する。
【００３８】
制御回路ＷＤ１は、ポート１からの読出し書込み動作を設定するための書込み信号ＷＣ１とクロック信号Ｔ１とを受けて、書込み制御信号ＷＥ１と読出し制御信号ＲＥ１とを出力する。
【００３９】
読出し書込み回路ＳＷ０は、書込み制御信号ＷＥ０に応じて、ポート０への入力データ信号Ｄ０を、データ線Ｅ０を介してＸアドレス信号Ｘ０およびＹアドレス信号Ｙ００，Ｙ０１で指定される所定のメモリセルＭに書込む。このとき、入力データ信号Ｄ０は、サブデータ線Ｆ０を介して該所定のメモリセルＭに接続されるサブビット線Ｃ０の電位を駆動する。
【００４０】
読出し書込み回路ＳＷ０は、さらに、読出し制御信号ＲＥ０に応じて、Ｘアドレス信号Ｘ０およびＹアドレス信号Ｙ００，Ｙ０１で指定される所定のメモリセルＭの記憶データを読出して、出力データ信号Ｑ０としてポート０から出力する。
【００４１】
読出し書込み回路ＳＷ１は、書込み制御信号ＷＥ１および読出し制御信号ＲＥ１に応じて、ポート１への入力データ信号Ｄ１を、データ線Ｅ１を介してＸアドレス信号Ｘ１およびＹアドレス信号Ｙ１０，Ｙ１１で選択される所定のメモリセルＭに書込むとともに、所定のメモリセルＭの記憶データを読出して出力データ信号Ｑ１としてポート１から出力する。なお、データ書込み時において、入力データ信号Ｄ１は、サブデータ線Ｆ１を介して該所定のメモリセルＭに接続されるサブビット線Ｃ１の電位を駆動する。
【００４２】
以上の回路のうち、ロウデコード回路ＸＤ０，カラムデコード回路ＹＤ０，制御回路ＷＤ０および読出し書込み回路ＳＷ０は、ポート０からのデータ読出し書込み動作に帰属する。なお、以下においては、ポート０の各回路に入出力されるクロック信号Ｔ０，Ｘアドレス信号Ｘ０，Ｙアドレス信号Ｙ００，Ｙ０１，書込み信号ＷＣ０、入力データ信号Ｄ０および出力データ信号Ｑ０を総じて「ポート０の信号」とも称する。
【００４３】
これに対し、ロウデコード回路ＸＤ１，カラムデコード回路ＹＤ１，制御回路ＷＤ１および読出し書込み回路ＳＷ１は、ポート１からのデータ読出し書込み動作に帰属する。なお、以下においては、ポート１の各回路に入出力されるクロック信号Ｔ１，Ｘアドレス信号Ｘ１，Ｙアドレス信号Ｙ１０，Ｙ１１，書込み信号ＷＣ１、入力データ信号Ｄ１および出力データ信号Ｑ１を総じて「ポート１の信号」とも称する。
【００４４】
図２は、図１に示したメモリセルＭ００の構成を示す図である。なお、他のメモリセルＭ０１〜Ｍ０３，Ｍ１０〜Ｍ１３についても、接続するワード線やビット線が異なるのみで、基本的な構成はメモリセルＭ００と同様である。
【００４５】
図２を参照して、メモリセルＭ００は、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰ型ＭＯＳトランジスタＰ１およびＮ型ＭＯＳトランジスタＮ１と、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰ型ＭＯＳトランジスタＰ２およびＮ型ＭＯＳトランジスタＮ２とからなるラッチ回路を備える。
【００４６】
ＭＯＳトランジスタＰ１，Ｎ１のゲートは、ともに、ＭＯＳトランジスタＰ２，Ｎ２の接続ノードＳ１（以下、記憶ノードＳ１とも称する）に接続される。ＭＯＳトランジスタＰ２，Ｎ２のゲートは、ともに、ＭＯＳトランジスタＰ１，Ｎ１の接続ノードＳ０（以下、記憶ノードＳ０とも称する）に接続される。
【００４７】
ビット線Ｂ００と記憶ノードＳ０との間には、Ｎ型ＭＯＳトランジスタＮ３が接続され、ビット線Ｂ１０と記憶ノードＳ１との間には、Ｎ型ＭＯＳトランジスタＮ４が接続される。ＭＯＳトランジスタＮ３のゲート電位は、ワード線ＷＬ００により制御される。ＭＯＳトランジスタＮ４のゲート電位は、ワード線ＷＬ１０により制御される。
【００４８】
このようにして、Ｐ型ＭＯＳトランジスタＰ１，Ｐ２を負荷トランジスタとし、Ｎ型ＭＯＳトランジスタＮ１，Ｎ２を駆動トランジスタとし、Ｎ型ＭＯＳトランジスタＮ３，Ｎ４をアクセストランジスタとした、ＣＭＯＳ構成のＳＲＡＭメモリセルが実現される。なお、以下においては、Ｐ型ＭＯＳトランジスタＰ１，Ｐ２を負荷トランジスタＰ１，Ｐ２とも称し、Ｎ型ＭＯＳトランジスタＮ１，Ｎ２を駆動トランジスタＮ１，Ｎ２とも称し、Ｎ型ＭＯＳトランジスタＮ３，Ｎ４をアクセストランジスタＮ３，Ｎ４とも称する。
【００４９】
さらに、記憶ノードＳ０と接地電位ＧＮＤとの間には、Ｎ型ＭＯＳトランジスタＮ５，Ｎ６が直列に接続され、記憶ノードＳ１と接地電位ＧＮＤとの間には、Ｎ型ＭＯＳトランジスタＮ７，Ｎ８が直列に接続される。Ｎ型ＭＯＳトランジスタＮ５のゲート電位は、ワード線ＷＬ１０によって制御される。Ｎ型ＭＯＳトランジスタＮ７のゲート電位は、ワード線ＷＬ００によって制御される。Ｎ型ＭＯＳトランジスタＮ６のゲートは、サブビット線Ｃ１０に接続され、Ｎ型ＭＯＳトランジスタＮ８のゲートは、サブビット線Ｃ００に接続される。なお、ＮチャネルＭＯＳトランジスタＮ６，Ｎ８は、後述するように、書込み動作において対応する記憶ノードに入力データとは相補の電位を駆動することから、記憶レベル駆動トランジスタとして機能する。また、ＮチャネルＭＯＳトランジスタＮ５，Ｎ７は、書込み動作において、対応する記憶ノードと記憶レベル駆動トランジスタＮ６，Ｎ８とを結合するための書込みアクセストランジスタとして機能する。
【００５０】
図３は、図１に示したカラム回路ＹＣ００の構成を示す回路図である。なお、他のカラム回路ＹＣ０１〜ＹＣ０３，ＹＣ１０〜ＹＣ１３についても、接続するビット線およびサブビット線が異なるのみで、基本的な構成は、カラム回路ＹＣ００と同様である。
【００５１】
図３を参照して、カラム回路ＹＣ００は、ビット線Ｂ００とデータ線Ｅ０との間に設けられたトランスファゲートＧ１０と、サブビット線Ｃ００とサブデータ線Ｆ０との間に設けられたトランスファゲートＧ１１と、ビット線Ｂ００と電源電位Ｖｃｃとの間に接続されたＰ型ＭＯＳトランジスタＰ１０と、サブビット線Ｃ００と接地電位ＧＮＤとの間に接続されたＮ型ＭＯＳトランジスタＮ１０と、インバータＩ１０とを備える。
【００５２】
トランスファゲートＧ１０は、ゲートにカラム選択信号ＹＳ００およびインバータＩ１０を介して反転されたカラム選択信号ＹＳ００を受けると、その論理レベルに応じて、ビット線Ｂ００とデータ線Ｅ０とを電気的に結合／分離する。
【００５３】
トランスファゲートＧ１１は、ゲートにカラム選択信号ＹＳ００およびインバータＩ１０を介して反転されたカラム選択信号ＹＳ００を受けると、その論理レベルに応じて、サブビット線Ｃ００とサブデータ線Ｆ０とを電気的に結合／分離する。
【００５４】
Ｐ型ＭＯＳトランジスタＰ１０は、ゲートにクロック信号Ｔ０を受けると、その論理レベルに応じて、電源電位Ｖｃｃとビット線Ｂ００とを電気的に結合／分離する。すなわち、クロック信号Ｔ０が「Ｌ」となるスタンバイ状態において、Ｐ型ＭＯＳトランジスタＰ１０はオンされ、ビット線Ｂ００に電源電位Ｖｃｃを供給する。一方、クロック信号Ｔ０が「Ｈ」となるアクティブ状態において、Ｐ型ＭＯＳトランジスタＰ１０はオフされ、ビット線Ｂ００と電源電位Ｖｃｃとを分離し、ビット線Ｂ００へのプリチャージを停止する。
【００５５】
Ｎ型ＭＯＳトランジスタＮ１０は、ゲートにインバータＩ１０を介して反転されたカラム選択信号ＹＳ００を受けると、その論理レベルに応じて、接地電位ＧＮＤとサブビット線Ｃ００とを電気的に結合／分離する。すなわち、カラム選択信号ＹＳ００が「Ｌ」となる非選択状態において、Ｎ型ＭＯＳトランジスタＮ１０はオンされ、サブビット線Ｃ００と接地電位ＧＮＤとを結合する。一方、カラム選択信号ＹＳ００が「Ｈ」となる選択状態において、Ｎ型ＭＯＳトランジスタＮ１０はオフされ、サブビット線Ｃ００と接地電位ＧＮＤとを分離する。
【００５６】
以上の構成において、クロック信号Ｔ０に同期して活性化されたカラム選択信号ＹＳ００が入力されると、トランスファゲートＧ１０，Ｇ１１はいずれもオンされ、ビット線Ｂ００とデータ線Ｅ０およびサブビット線Ｃ００とサブデータ線Ｆ０とをそれぞれ電気的に結合する。これにより、データ線Ｅ０およびサブビット線Ｆ０とビット線Ｂ００およびサブビット線Ｃ００との間でデータの授受がそれぞれ実行される。
【００５７】
図４は、図１に示したロウデコード回路ＸＤ０の構成を示す回路図である。なお、ロウデコード回路ＸＤ１についても、入力されるＸアドレス信号および接続するワード線が異なるのみで、基本的な構成は、ロウデコード回路ＸＤ０と同様である。
【００５８】
図４を参照して、ロウデコード回路ＸＤ０は、Ｘアドレス信号Ｘ０を受けて反転するインバータＩ２０と、インバータＩ２０の出力とクロック信号Ｔ０とを受けて、ワード線ＷＬ００の電位を駆動する２入力ＡＮＤ回路Ａ２０と、Ｘアドレス信号Ｘ０とクロック信号Ｔ０とを受けて、ワード線ＷＬ０１の電位を駆動する２入力ＡＮＤ回路Ａ２１とを備える。
【００５９】
ロウデコード回路ＸＤ０において、クロック信号Ｔ０に同期して、Ｘアドレス信号Ｘ０が「Ｈ」のときにはワード線ＷＬ０１が選択され、Ｘアドレス信号Ｘ０が「Ｌ」のときにはワード線ＷＬ００が選択される。
【００６０】
なお、図示しないロウデコード回路ＸＤ１においても同様に、クロック信号Ｔ１に同期して、Ｘアドレス信号Ｘ１が「Ｈ」のときにはワード線ＷＬ１１が選択され、Ｘアドレス信号Ｘ１が「Ｌ」のときにはワード線ＷＬ１０が選択される。
【００６１】
図５は、図１に示したカラムデコード回路ＹＤ０の構成を示す回路図である。なお、カラムデコード回路ＹＤ１についても、入力されるＹアドレス信号およびクロック信号が異なるのみで、基本的な構成は、カラムデコード回路ＹＤ０と同様である。
【００６２】
図５を参照して、カラムデコード回路ＹＤ０は、Ｙアドレス信号Ｙ０１を受けて反転するインバータＩ３０と、Ｙアドレス信号Ｙ００を受けて反転するインバータＩ３１と、インバータＩ３０の出力とインバータＩ３１の出力とクロック信号Ｔ０とを受けて、カラム選択信号ＹＳ００を出力する３入力ＡＮＤ回路Ａ３０と、インバータＩ３０の出力とＹアドレス信号Ｙ００とクロック信号Ｔ０とを受けて、カラム選択信号ＹＳ０１を出力する３入力ＡＮＤ回路Ａ３１と、Ｙアドレス信号Ｙ０１とインバータＩ３１の出力とクロック信号Ｔ０とを受けて、カラム選択信号ＹＳ０２を出力する３入力ＡＮＤ回路Ａ３２と、Ｙアドレス信号Ｙ０１，Ｙ００とクロック信号Ｔ０とを受けて、カラム選択信号ＹＳ０３を出力する３入力ＡＮＤ回路Ａ３３とを備える。
【００６３】
本構成において、クロック信号Ｔ０に同期して、Ｙアドレス信号Ｙ００，Ｙ０１のデコード結果によってカラム選択信号ＹＳ００〜ＹＳ０３のいずれか１つが活性化すると、対応するカラム回路ＹＣ００〜ＹＣ０３の１つを選択状態に駆動する。
【００６４】
なお、ポート１側のカラムデコード回路ＹＤ１においても同様に、クロック信号Ｔ１に同期して、Ｙアドレス信号Ｙ１０，Ｙ１１のデコード結果によってカラム選択信号ＹＳ１０〜ＹＳ１３のいずれか１つが活性化すると、対応するカラム回路ＹＣ１０〜ＹＣ１３の１つを選択状態に駆動する。
【００６５】
図６は、図１に示した制御回路ＷＤ０の構成を示す回路図である。なお、制御回路ＷＤ１についても、入力される書込み信号ＷＣ０およびクロック信号Ｔ０が異なるのみで、基本的な構成は、制御回路ＷＤ０と同様である。
【００６６】
図６を参照して、制御回路ＷＤ０は、書込み信号ＷＣ０を受けて反転するインバータＩ４０と、書込み信号ＷＣ０とクロック信号Ｔ０とを受けて、読出し制御信号ＲＥ０を出力する２入力ＡＮＤ回路Ａ４０と、インバータＩ４０の出力とクロック信号Ｔ０とを受けて、制御信号ＷＥ０を出力する２入力ＡＮＤ回路Ａ４１とを含む。
【００６７】
制御回路ＷＤ０において、クロック信号Ｔ０に同期して、書込み信号ＷＣ０が「Ｈ」のときには、読出し制御信号ＲＥ０が「Ｈ」レベルとなり、書込み信号ＷＣ０が「Ｌ」のときには、制御信号ＷＥ０が「Ｈ」レベルとなる。
【００６８】
なお、図示しない制御回路ＷＤ１においても同様に、クロック信号Ｔ１に同期して、書込み信号ＷＣ１が「Ｈ」のときには、読出し制御信号ＲＥ１が「Ｈ」レベルとなり、書込み信号ＷＣ１が「Ｌ」のときには、制御信号ＷＥ１が「Ｈ」レベルとなる。
【００６９】
図７は、図１に示した読出し書込み回路ＳＷ０の構成を示す回路図である。
図７を参照して、読出し書込み回路ＳＷ０は、データ線Ｅ０と出力データ信号Ｑ０の出力端子との間に配され、読出し制御信号ＲＥ０に応じてデータ線Ｅ０のデータを出力データ信号Ｑ０として出力するためのラッチ回路Ｌ５０と、データ線Ｅ０と入力データ信号Ｄ０の入力端子との間に配され、制御信号ＷＥ０に応じて入力データ信号Ｄ０をデータ線Ｅ０に入力するためのトライステートバッファ回路ＴＢ５０とを備える。
【００７０】
ラッチ回路Ｌ５０は、データ線Ｅ０と出力データ線Ｑ０との間に設けられるトランスファゲートＧ５０，Ｇ５１と、インバータＩ５０〜Ｉ５３とを備える。
【００７１】
トランスファゲートＧ５０は、ゲートに読出し制御信号ＲＥ０およびインバータＩ５０を介して反転された読出し制御信号ＲＥ０を受けると、その論理レベルに応じて、データ線Ｅ０とインバータＩ５１の入力ノードとを電気的に結合／分離する。
【００７２】
インバータＩ５１，Ｉ５２は、ラッチ部を構成し、ラッチ部の出力ノード（インバータＩ５１の出力ノード）は、インバータＩ５３の入力ノードに結合される。ラッチ部の入力ノードとインバータＩ５２の出力ノードとの間には、トランスファゲートＧ５１が設けられる。トランスファゲートＧ５１は、ゲートに読出し制御信号ＲＥ０およびインバータＩ５０を介して反転された読出し制御信号ＲＥ０を受けると、その論理レベルに応じてオン／オフされる。トランスファゲートＧ５１がオンされると、インバータＩ５１，Ｉ５２からなるラッチ部が構成される。
【００７３】
すなわち、読出し制御信号ＲＥ０が「Ｈ」となるタイミングでトランスファゲートＧ５０がオンされ、データ線Ｅ０のデータ信号がラッチ回路Ｌ５０に入力される。続いて、読出し制御信号ＲＥ０が「Ｌ」となると、トランスファゲートＧ５１がオンされてラッチ部を構成し、データ信号を保持する。さらに、保持されたデータ信号は、インバータＩ５３を介して出力データ信号Ｑ０として出力される。
【００７４】
トライステートバッファ回路ＴＢ５０は、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列接続されたＰ型ＭＯＳトランジスタＰ５０，Ｐ５１およびＮ型ＭＯＳトランジスタＮ５０，Ｎ５１と、インバータＩ５４とを備える。
【００７５】
Ｐ型ＭＯＳトランジスタＰ５１とＮ型ＭＯＳトランジスタＮ５０とは、ゲートにインバータＩ５４からの入力データ信号Ｄ０の反転信号が入力される。
【００７６】
Ｐ型ＭＯＳトランジスタＰ５０のゲートには、インバータＩ５５を介して反転された制御信号ＷＥ０が入力され、Ｎ型ＭＯＳトランジスタＮ５１のゲートには、制御信号ＷＥ０が入力される。ＭＯＳトランジスタＰ５０，Ｎ５１は、「Ｈ」レベルの制御信号ＷＥ０に応じてオンされ、ＭＯＳトランジスタＰ５１，Ｎ５０と電源電位Ｖｃｃおよび接地電位ＧＮＤとをそれぞれ電気的に結合する。これにより、入力データ信号Ｄ０とデータ線Ｅ０との間に、ＭＯＳトランジスタＰ５１，Ｎ５０からなるＣＭＯＳインバータが形成される。したがって、入力データ信号Ｄ０は、制御信号ＷＥ０が「Ｈ」のときには、インバータＩ５４およびＣＭＯＳインバータを介して、データ線Ｅ０へと入力されることとなる。
【００７７】
一方、ＭＯＳトランジスタＰ５０，Ｎ５１は、「Ｌ」レベルの制御信号ＷＥ０に応じてオフされると、ＭＯＳトランジスタＰ５１，Ｎ５０は電気的に分離され、データ線Ｅ０にはハイインピーダンスが出力される。
【００７８】
読出し書込み回路ＳＷ０は、さらに、電源電位Ｖｃｃとデータ線Ｅ０との間に結合されるＰ型ＭＯＳトランジスタＰ５４を備える。Ｐ型ＭＯＳトランジスタＰ５４は、「Ｈ」レベルの書込み制御信号ＷＥ０に応じてオフ状態となり、電源電位Ｖｃｃとデータ線Ｅ０とを電気的に分離する。一方、Ｐ型ＭＯＳトランジスタＰ５４は、「Ｌ」レベルの書込み制御信号ＷＥ０の応じてオン状態となり、電源電位Ｖｃｃとデータ線Ｅ０とを電気的に結合し、データ線Ｅ０に電源電位Ｖｃｃを供給する。
【００７９】
Ｐ型ＭＯＳトランジスタＰ５４は、ビット線電位の低下を防ぐためにビット線に適切な電圧バイアスを与える部位であり、以下において、ビット線負荷トランジスタとも称する。
【００８０】
より詳細には、図２の２ポートＳＲＡＭメモリセルＭ００において、記憶ノードＳ０に「Ｌ」データが記憶されているものとして、データ読出し時にワード線ＷＬ００が非選択であり、アクセストランジスタＮ３がオフの場合でも、ビット線Ｂ００から記憶ノードＳ０へと電流が流れる。この電流は、さらにオンされている駆動トランジスタＮ１を介して接地電位ＧＮＤへと流れ込む。この電流は、「リーク電流」と呼ばれ、ビット線Ｂ００に結合されるメモリセル数の増加に伴なって増大することから、集積度が高まるにつれてビット線Ｂ００の電位を下げてしまう要因となる。
【００８１】
それゆえ、ビット線負荷トランジスタＰ５４は、書込み制御信号ＷＥ０が「Ｌ」となるデータ読出し時においてオン状態となり、ビット線Ｂ００に対して電位を供給する働きをする。
【００８２】
なお、「Ｈ」レベルの制御信号ＷＥ０に応じてオフする構成としたのは、データ書込み時において、プルダウンしたときの記憶ノードの電位をできるだけ低くして（究極的には接地電位レベル）、十分な書込みマージンを持たせるためである。
【００８３】
読出し書込み回路ＳＷ０は、さらに、インバータＩ５４から出力される入力データ信号Ｄ０の反転信号とインバータＩ５５から出力される書込み制御信号ＷＥ０の反転信号とを受けて、サブデータ線Ｆ０の電位を駆動する２入力ＮＯＲ回路ＮＯ５０を備える。
【００８４】
２入力ＮＯＲ回路ＮＯ５０は、書込み制御信号ＷＥ０が「Ｈ」のときには、インバータＩ５４から出力される入力データ信号Ｄ０の反転信号をさらに反転させてサブデータ線Ｆ０に出力する。すなわち、入力データ信号Ｄ０がサブデータ線Ｆ０へと出力される。
【００８５】
一方、書込み制御信号ＷＥ０が「Ｌ」のときには、２入力ＮＯＲ回路ＮＯ５０からは「Ｌ」レベルの出力信号がサブデータ線Ｆ０に入力される。
【００８６】
以上をまとめると、読出し制御信号ＲＥ０が「Ｈ」のときには、ラッチ回路Ｌ５０に保持されたデータ線Ｅ０の電位が出力データ信号Ｑ０として出力される。このとき、書込み制御信号ＷＥ０は「Ｌ」であることから、ビット線負荷トランジスタＰ５４がオンされてデータ線Ｅ０に電源電位Ｖｃｃを駆動する。さらに、２入力ＮＯＲ回路ＮＯ５０においては、「Ｌ」レベルの出力信号がサブデータ線Ｆ０に入力される。
【００８７】
一方、読出し制御信号ＲＥ０が「Ｌ」のときには、データ線Ｅ０のデータはラッチ回路Ｌ５０に保持される。
【００８８】
また、書込み制御信号ＷＥ０が「Ｈ」のときには、入力データ信号Ｄ０がトライステートバッファ回路ＴＢ５０を介してデータ線Ｅ０に入力されるとともに、２入力ＮＯＲ回路ＮＯ５０を介してサブデータ線Ｆ０に入力される。
【００８９】
一方、書込み制御信号ＷＥ０が「Ｌ」のときには、データ線Ｅ０に電源電位Ｖｃｃが供給されるとともに、サブデータ線Ｆ０は「Ｌ」レベルとなる。
【００９０】
図８は、図１に示した読出し書込み回路ＳＷ１の構成を示す回路図である。
図８を参照して、読出し書込み回路ＳＷ１は、データ線Ｅ１と出力データ信号Ｑ１の出力端子との間に配され、読出し制御信号ＲＥ１に応じてデータ線Ｅ１のデータを出力データ信号Ｑ１として出力するためのラッチ回路Ｌ５１と、データ線Ｅ１と入力データ信号Ｄ１の入力端子との間に配され、書込み制御信号ＷＥ１に応じて入力データ信号Ｄ１をデータ線Ｅ１に入力するためのトライステートバッファ回路ＴＢ５１とを備える。
【００９１】
ラッチ回路Ｌ５１は、データ線Ｅ１と出力データ線Ｑ１との間に設けられるトランスファゲートＧ５２，Ｇ５３と、インバータＩ５６〜Ｉ５９とを備える。
【００９２】
トランスファゲートＧ５２は、ゲートに読出し制御信号ＲＥ１およびインバータＩ５６を介して反転された読出し制御信号ＲＥ１を受けると、その論理レベルに応じて、データ線Ｅ１とインバータＩ５７の入力ノードとを電気的に結合／分離する。
【００９３】
インバータＩ５７，Ｉ５８は、ラッチ部を構成し、ラッチ部の出力ノード（インバータＩ５７の出力ノード）は、インバータＩ５９の入力ノードに結合される。
【００９４】
ラッチ部の入力ノードとインバータＩ５８の出力ノードとの間には、トランスファゲートＧ５３が設けられる。トランスファゲートＧ５３は、ゲートに読出し制御信号ＲＥ１およびインバータＩ５６を介して反転された読出し制御信号ＲＥ１を受けると、その論理レベルに応じてオンされてラッチ部を構成する。
【００９５】
すなわち、読出し制御信号ＲＥ１が「Ｈ」となるタイミングでトランスファゲートＧ５２がオンされ、データ線Ｅ１のデータ信号がラッチ回路Ｌ５１に入力される。続いて、読出し制御信号ＲＥ１が「Ｌ」となると、トランスファゲートＧ５３がオンされてラッチ部を構成し、データ信号を保持する。さらに、保持されたデータ信号は、インバータＩ５９を介して出力される。
【００９６】
インバータＩ５９の出力ノードには、さらにインバータＩ６２が接続される。したがって、インバータＩ５９の出力信号がさらに反転されて出力データ信号Ｑ１として出力される。なお、ラッチ回路Ｌ５１の出力ノードにインバータＩ６２を備える点において、図７の読出し書込み回路ＳＷ０とは異なる。
【００９７】
トライステートバッファ回路ＴＢ５１は、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列接続されたＰ型ＭＯＳトランジスタＰ５２，Ｐ５３およびＮ型ＭＯＳトランジスタＮ５２，Ｎ５３と、インバータＩ６０とを備える。
【００９８】
インバータＩ６０の入力ノードには、さらにインバータＩ６３が接続される。このため、入力データ信号Ｄ１は、インバータＩ６３で反転されてインバータＩ６０に入力される。なお、トライステートバッファＴＢ５１の入力ノードにインバータＩ６３を配した点において、図７の読出し書込み回路ＳＷ０とは異なる。
【００９９】
Ｐ型ＭＯＳトランジスタＰ５３とＮ型ＭＯＳトランジスタＮ５２とは、ゲートにインバータＩ６３，Ｉ６０を介して、入力データ信号Ｄ１が入力される。
【０１００】
Ｐ型ＭＯＳトランジスタＰ５２のゲートには、インバータＩ６１を介して反転された書込み制御信号ＷＥ１が入力され、Ｎ型ＭＯＳトランジスタＮ５３のゲートには、書込み制御信号ＷＥ１が入力される。ＭＯＳトランジスタＰ５２，Ｎ５３は、「Ｈ」レベルの書込み制御信号ＷＥ１に応じてオンされ、ＭＯＳトランジスタＰ５３，Ｎ５２と電源電位Ｖｃｃおよび接地電位ＧＮＤとをそれぞれ電気的に結合する。これにより、入力データ信号Ｄ１とデータ線Ｅ１との間に、ＭＯＳトランジスタＰ５３，Ｎ５２からなるＣＭＯＳインバータが形成される。したがって、入力データ信号Ｄ１は、書込み制御信号ＷＥ１が「Ｈ」のときには、インバータＩ６３，Ｉ６０およびＣＭＯＳインバータを介して、データ線Ｅ１へと入力されることとなる。
【０１０１】
一方、ＭＯＳトランジスタＰ５２，Ｎ５３は、「Ｌ」レベルの書込み制御信号ＷＥ１に応じてオフされると、ＭＯＳトランジスタＰ５３，Ｎ５２は電気的に分離され、データ線Ｅ１にはハイインピーダンスが出力される。
【０１０２】
読出し書込み回路ＳＷ１は、さらに、電源電位Ｖｃｃとデータ線Ｅ１との間に結合されるＰ型ＭＯＳトランジスタＰ５５を備える。Ｐ型ＭＯＳトランジスタＰ５５は、図７のＰ型ＭＯＳトランジスタＰ５４と同様に、ビット線負荷トランジスタを構成する。すなわち、データ書込み時には、「Ｈ」レベルの書込み制御信号ＷＥ１に応じてオフ状態となり、電源電位Ｖｃｃとデータ線Ｅ１とを電気的に分離する。一方、データ読出し時には、「Ｌ」レベルの書込み制御信号ＷＥ１に応じてオン状態となり、電源電位Ｖｃｃとデータ線Ｅ１とを電気的に結合し、データ線Ｅ１に電源電位Ｖｃｃを供給する。
【０１０３】
読出し書込み回路ＳＷ１は、さらに、インバータＩ６３，Ｉ６０を介して入力される入力データ信号Ｄ１とインバータＩ６１から出力される書込み制御信号ＷＥ１の反転信号とを受けて、サブデータ線Ｆ１の電位を駆動する２入力ＮＯＲ回路ＮＯ５１を備える。
【０１０４】
２入力ＮＯＲ回路ＮＯ５１は、書込み制御信号ＷＥ１が「Ｈ」のときには、入力データ信号Ｄ１の反転信号をサブデータ線Ｆ１に出力する。一方、書込み制御信号ＷＥ１が「Ｌ」のときには、２入力ＮＯＲ回路ＮＯ５１からは「Ｌ」レベルの出力信号がサブデータ線Ｆ１に入力される。
【０１０５】
以上に示す読出し書込み回路ＳＷ１は、基本的な構成は図７の読出し書込み回路ＳＷ０と同様であるが、上述のように、出力データ信号Ｑ１の出力ノードおよび入力データ信号Ｑ１の入力ノードにインバータＩ６２，Ｉ６３をそれぞれ配した点で異なる。これは、図１のメモリセルＭ００において、ポート０からの読出し書込みが行なわれる記憶ノードＳ０とポート１からの読出し書込みが行なわれる記憶ノードＳ１とでは、記憶データが相補の関係にあることに対応したものである。
【０１０６】
次に、以上の構成からなる２ポートＳＲＡＭで実行されるデータ読出し書込み動作について説明する。
【０１０７】
最初に、図１のメモリセルＭ００にポート０から「Ｌ」レベルのデータを書込むときの動作について説明する。
【０１０８】
２ポートＳＲＡＭは、書込み動作の開始に先立って、「Ｌ」レベルのクロック信号Ｔ０に応じてスタンバイ状態となっている。スタンバイ状態において、図１のすべてのワード線ＷＬとサブビット線Ｃは、「Ｌ」レベルに固定される。一方、ビット線Ｂ００は、図３のカラム回路ＹＣ００で示したように、Ｐ型トランジスタＰ１０が「Ｌ」レベルのクロック信号Ｔ０に応じてオンされることから、「Ｈ」レベルに固定される。
【０１０９】
続いて、アクティブ状態となって、クロック信号Ｔ０が「Ｈ」レベルに立上ると、ビット線Ｂ００は電源電位Ｖｃｃと分離される。クロック信号Ｔ０に同期して、Ｘアドレス信号Ｘ０，Ｙアドレス信号Ｙ００，Ｙ０１を「Ｌ」とすることにより、ワード線ＷＬ００およびカラム選択信号ＹＳ００が「Ｈ」レベルとなり、メモリセルＭ００が選択状態に駆動される。
【０１１０】
さらに、クロック信号Ｔ０に同期して、「Ｌ」レベルの書込み信号ＷＣ０を制御回路ＷＤ０に入力すると、「Ｈ」レベルの書込み制御信号ＷＥ０が読出し書込み回路ＳＷ０に入力される。読出し書込み回路ＳＷ０には、同時に「Ｌ」レベルの入力データ信号Ｄ０が入力される。
【０１１１】
読出し書込み回路ＳＷ０では、「Ｈ」レベルの書込み制御信号ＷＥ０に応答して、「Ｌ」レベルの入力データ信号Ｄ０がトライステートバッファ回路ＴＢ５０を介してデータ線Ｅ０へと入力される。このとき、サブデータ線Ｆ０にも「Ｌ」の入力データ信号が入力される。
【０１１２】
図３のカラム回路ＹＣ００には、読出し書込み制御回路からの「Ｌ」レベルのデータ線Ｅ０，サブデータ線Ｆ０と、「Ｈ」レベルのクロック信号Ｔ０と、「Ｈ」レベルのカラム選択信号ＹＳ００とが入力される。トランスファゲートＧ１０，Ｇ１１が「Ｈ」レベルのカラム選択信号に応じてオンされると、ビット線Ｂ００およびサブビット線Ｃ００には、データ線Ｅ０およびサブデータ線Ｆ０の「Ｌ」レベルのデータがそれぞれ駆動される。
【０１１３】
図２のメモリセルＭ００を参照して、「Ｈ」レベルのワード線ＷＬ００に応答してアクセストランジスタＮ３がオン状態となると、「Ｌ」レベルのビット線Ｂ００の電位が記憶ノードＳ０に伝達される。これにより、記憶ノードＳ０は「Ｌ」レベルに書込まれる。
【０１１４】
一方、サブビット線Ｃ００が「Ｌ」レベルであることから、Ｎ型ＭＯＳトランジスタＮ８は、オフ状態となり、記憶ノードＳ１と接地電位ＧＮＤとは電気的に分離される。さらに、記憶ノードＳ０が「Ｌ」となったことにより負荷トランジスタＰ２がオン状態となると、記憶ノードＳ１の電位は「Ｈ」レベルに駆動される。
【０１１５】
次に、図１のメモリセルＭ００にポート０から「Ｈ」レベルのデータを書込むときの動作について説明する。
【０１１６】
先述の「Ｌ」データ書込みのときと同様に、アクティブ状態となってクロック信号Ｔ０が「Ｈ」レベルに立上ると、ビット線Ｂ００は、Ｐ型ＭＯＳトランジスタＰ１０がオフされたことに応じて、電源電位Ｖｃｃと分離される。クロック信号Ｔ０に同期して、Ｘアドレス信号Ｘ０，Ｙアドレス信号Ｙ００，Ｙ０１を「Ｌ」とすることにより、ワード線ＷＬ００およびカラム選択信号ＹＳ００が「Ｈ」レベルとなり、メモリセルＭ００が選択状態に駆動される。
【０１１７】
さらに、クロック信号Ｔ０に同期して、「Ｌ」レベルの書込み信号ＷＣ０が制御回路ＷＤ０に入力されると、「Ｈ」レベルの書込み制御信号ＷＥ０が出力され、読出し書込み回路ＳＷ０に入力される。読出し書込み回路ＳＷ０には、同時に「Ｈ」レベルの入力データ信号Ｄ０が入力される。
【０１１８】
読出し書込み回路ＳＷ０では、「Ｈ」レベルの書込み制御信号ＷＥ０に応答して、「Ｈ」レベルの入力データ信号Ｄ０がトライステートバッファ回路ＴＢ５０を介してデータ線Ｅ０へと入力される。このとき、サブデータ線Ｆ０にも「Ｈ」の入力データ信号Ｄ０が入力される。
【０１１９】
図３のカラム回路ＹＣ００には、読出し書込み回路ＳＷ０からの「Ｈ」レベルのデータ線Ｅ０，サブデータ線Ｆ０と、「Ｈ」レベルのクロック信号Ｔ０と、「Ｈ」レベルのカラム選択信号ＹＳ００とが入力される。トランスファゲートＧ１０，Ｇ１１が「Ｈ」レベルのカラム選択信号に応じてオンされると、ビット線Ｂ００およびサブビット線Ｃ００には、データ線Ｅ０およびサブデータ線Ｆ０の「Ｈ」レベルのデータがそれぞれ駆動される。
【０１２０】
さらに、図２のメモリセルＭ００を参照して、「Ｈ」レベルのワード線ＷＬ００に応答してアクセストランジスタＮ３がオン状態となると、「Ｈ」レベルのビット線Ｂ００の電位が記憶ノードＳ０に伝達される。これにより、記憶ノードＳ０は「Ｈ」レベルに書込まれる。
【０１２１】
一方、ワード線ＷＬ０およびサブビット線Ｃ００が「Ｈ」レベルであることから、Ｎ型ＭＯＳトランジスタＮ７，Ｎ８は、ともにオン状態となり、記憶ノードＳ１と接地電位ＧＮＤとは電気的に結合される。これにより、記憶ノードＳ１の電位は「Ｌ」レベルに駆動される。
【０１２２】
次に、図１のメモリセルＭ００の「Ｌ」データをポート０から読出すときの動作について説明する。
【０１２３】
アクティブ状態となってクロック信号Ｔ０が「Ｈ」レベルに立上ると、ビット線Ｂ００は、Ｐ型ＭＯＳトランジスタＰ１０がオフされたことに応じて、電源電位Ｖｃｃと分離される。クロック信号Ｔ０に同期して、Ｘアドレス信号Ｘ０，Ｙアドレス信号Ｙ００，Ｙ０１を「Ｌ」とすることにより、ワード線ＷＬ００およびカラム選択信号ＹＳ００が「Ｈ」レベルとなり、メモリセルＭ００が選択状態に駆動される。
【０１２４】
図１のメモリセルＭ００では、「Ｈ」レベルのワード線ＷＬ００に応じてアクセストランジスタＮ３がオン状態となると、ビット線Ｂ００の電位は、記憶ノードＳ０に対して放電し、電源電位Ｖｃｃからプルダウンされる。
【０１２５】
図３のカラム回路ＹＣ００では、「Ｈ」レベルのカラム選択信号ＹＳ００に応答して、トランスファゲートＧ１０がオン状態となり、ビット線Ｂ００とデータ線Ｅ０とが電気的に結合される。
【０１２６】
さらに、クロック信号Ｔ０に同期して、「Ｈ」レベルの書込み信号ＷＣ０が制御回路ＷＤ０に入力されると、「Ｈ」レベルの読出し制御信号ＲＥ０が出力され、読出し書込み回路ＳＷ０に入力される。
【０１２７】
読出し書込み回路ＳＷ０では、「Ｈ」レベルの読出し制御信号ＲＥ０に応答して、トランスファゲートＧ５０がオン状態となり、トランスファゲートＧ５１がオフ状態となる。これにより、データ線Ｅ０と出力データ信号Ｑ０との出力端子とは結合される。
【０１２８】
さらに、制御回路ＷＤ０から出力される「Ｌ」レベルの書込み制御信号ＷＥ０によって、ビット線負荷トランジスタＰ５４はオン状態となり、データ線Ｅ０と電源電位Ｖｃｃとを電気的に結合する。
【０１２９】
これにより、電源電位Ｖｃｃと接地電位ＧＮＤとの間は、読出し書込み回路ＳＷ０内のビット線負荷トランジスタＰ５４、カラム回路ＹＣ０内のトランスファゲートＧ１０、メモリセルＭ００の駆動トランジスタＮ１およびアクセストランジスタＮ３のそれぞれのオン抵抗が直列に接続された構成と等価となる。したがって、データ線Ｅ０には、ビット線負荷トランジスタＰ５４とトランスファゲートＧ１０との接続ノードの電位であり、これらのオン抵抗の分圧比に応じた電位が与えられる。
【０１３０】
そこで、ビット線負荷トランジスタＰ５４の電流駆動力は、データ線Ｅ０の電位がインバータＩ５１の論理しきい値以下となるように設定する。これにより、データ線Ｅ０の電位は確実に「Ｌ」と識別されることから、インバータＩ５１の出力電位は「Ｈ」となり、「Ｌ」レベルの出力データ信号Ｑ０が出力される。
【０１３１】
一方、サブビット線Ｃ００は、カラム回路ＹＣ００において「Ｌ」レベルのサブデータ線Ｆ０と結合され、「Ｌ」レベルとなる。これにより、メモリセルＭ００のＮ型ＭＯＳトランジスタＮ８はオフ状態となり、記憶ノードＳ１の電位は変化しない。
【０１３２】
さらに、クロック信号Ｔ０が「Ｌ」レベルに立下がると、制御回路ＷＤ０からの読出し制御信号ＲＥ０も「Ｌ」レベルに立下がる。これによって、読出し書込み回路ＳＷ０では、ラッチ部Ｌ５０内のトランスファゲートＧ５１がオン状態となってラッチ回路を構成し、読出した「Ｌ」データを保持する。
【０１３３】
最後に、図１のメモリセルＭ００の「Ｈ」データをポート０から読出すときの動作について説明する。
【０１３４】
アクティブ状態となってクロック信号Ｔ０が「Ｈ」レベルに立上ると、ビット線Ｂ００は、Ｐ型ＭＯＳトランジスタＰ１０がオフされたことに応じて、電源電位Ｖｃｃと分離される。クロック信号Ｔ０に同期して、Ｘアドレス信号Ｘ０，Ｙアドレス信号Ｙ００，Ｙ０１を「Ｌ」とすることにより、ワード線ＷＬ００およびカラム選択信号ＹＳ００が「Ｈ」レベルとなり、メモリセルＭ００が選択状態に駆動される。
【０１３５】
図１のメモリセルＭ００では、「Ｈ」レベルのワード線ＷＬ００に応じてアクセストランジスタＮ３がオン状態となると、ビット線Ｂ００の電位は、記憶ノードＳ０の「Ｈ」データとの間では電荷の授受を行なわないことから、「Ｈ」レベルを保持する。
【０１３６】
図３のカラム回路ＹＣ００では、「Ｈ」レベルのカラム選択信号ＹＳ００に応答して、トランスファゲートＧ１０がオン状態となり、ビット線Ｂ００とデータ線Ｅ０とが電気的に結合する。
【０１３７】
さらに、クロック信号Ｔ０に同期して、「Ｈ」レベルの書込み信号ＷＣ０が制御回路ＷＤ０に入力されると、「Ｈ」レベルの読出し制御信号ＲＥ０が出力され、読出し書込み回路ＳＷ０に入力される。
【０１３８】
読出し書込み回路ＳＷ０では、「Ｈ」レベルの読出し制御信号ＲＥ０に応答して、トランスファゲートＧ５０がオン状態となり、トランスファゲートＧ５１がオフ状態となる。これにより、データ線Ｅ０と出力データ信号Ｑ０との出力端子とは結合される。
【０１３９】
さらに、制御回路ＷＤ０から出力される「Ｌ」レベルの書込み制御信号ＷＥ０によって、ビット線負荷トランジスタＰ５４はオン状態となり、データ線Ｅ０と電源電位Ｖｃｃとを電気的に結合する。
【０１４０】
このようにして、ビット線Ｂ００に駆動された「Ｈ」レベルのデータは、データ線Ｅ０を介して出力データ信号Ｑ０として出力される。
【０１４１】
一方、「Ｌ」レベルの書込み制御信号ＷＥ０に応じて、２入力ＮＯＲ回路ＮＯ５０からは「Ｌ」レベルの信号がサブデータ線Ｆ０に駆動される。サブビット線Ｃ００は、カラム回路ＹＣ００において「Ｌ」レベルのサブデータ線Ｆ０と結合され、「Ｌ」レベルとなる。これにより、メモリセルＭ００のＮ型ＭＯＳトランジスタＮ８はオフ状態となり、記憶ノードＳ１の電位は変化しない。
【０１４２】
さらに、クロック信号Ｔ０が「Ｌ」レベルに立下がると、制御回路ＷＤ０からの読出し制御信号ＲＥ０も「Ｌ」レベルに立下がる。これによって、読出し書込み回路ＳＷ０では、ラッチ部Ｌ５０内のトランスファゲートＧ５１がオン状態となってラッチ回路を構成し、読出した「Ｈ」データを保持する。
【０１４３】
図９は、以上に説明した図１の２ポートＳＲＡＭのポート０におけるデータ読出し書込み動作を示すタイミング図である。
【０１４４】
図９を参照して、ポート０への「Ｌ」データの書込みと「Ｈ」データの書込みとにおいては、ビット線Ｂ００に入力データ信号Ｄ０の電位が駆動されるともに、サブビット線Ｃ００には、入力データ信号Ｄ０と同電位が駆動される。さらに、選択ワード線ＷＬ００の活性化により、メモリセルＭ００の記憶ノードＳ０には、ビット線Ｂ００の電位が伝達され、記憶ノードＳ１には、記憶ノードＳ０とは相補の電位が伝達されることとなる。すなわち、データ書込みは、ビット線Ｂ００とサブビット線Ｃ００とを用いて実行される。
【０１４５】
これに対して、ポート０からの「Ｌ」データの読出しと「Ｈ」データの読出しとにおいては、ビット線Ｂ００に記憶ノードＳ０の電位が駆動される一方で、サブビット線Ｃ００は「Ｌ」レベルを維持することから、記憶ノードＳ１の電位は変化しない。
【０１４６】
以上は、メモリセルＭ００に対してポート０からデータ読出し／書込みを行なう場合の動作説明であるが、ポート１におけるデータ読出し書込みについても同様の動作によって実行される。ただし、メモリセルＭ００において、記憶ノードＳ１の電位を読出し書込みするポート１からのアクセスは、上記の記憶ノードＳ０の電位を読出し書込みするポート０からのアクセスとは相補の関係にあるため、読出し書込み回路ＳＷ１において、インバータＩ６２，Ｉ６３によって出力データ信号Ｑ１，入力データ信号Ｄ０をそれぞれ反転させる点でのみ異なる。
【０１４７】
最後に、図１に示す２ポートＳＲＡＭメモリセルＭ００におけるβ比について検討する。なお、以下において、駆動トランジスタＮ１，Ｎ２の電流駆動力をＤＮ１，ＤＮ２と表わし、アクセストランジスタＮ３，Ｎ４の電流駆動力をＤＮ３，ＤＮ４と表わす。また、説明の簡単のため、対象関係にあるトランジスタの電流駆動力は互いに等しく、ＤＮ１＝ＤＮ２，ＤＮ３＝ＤＮ４とする。
【０１４８】
２ポートＳＲＡＭメモリセルＭ００において、同じ行に属するメモリセルに対する、ポート０からの読出し書込みとポート１からの読出し書込みとのタイミングとが異なるときには、ワード線ＷＬ００およびワード線ＷＬ１０の活性化に応じて、アクセストランジスタＮ３，Ｎ４は、それぞれ異なるタイミングでオンされる。したがって、β比は、シングルポートＳＲＡＭでのβ比と等しく、ＤＮ１／ＤＮ３（＝ＤＮ２／ＤＮ４）で与えられる。
【０１４９】
一方、同じ行に属するメモリセルに対する、ポート０からの読出し書込みとポート１からの読出し書込みとのタイミングとが同じときには、アクセストランジスタＮ３，Ｎ４は、同じタイミングでオンされる。この場合においても、記憶ノードＳ０，Ｓ１に接続されるアクセストランジスタは、それぞれ１個であることから、β比はＤＮ１／ＤＮ３（＝ＤＮ２／ＤＮ４）となり、シングルポートＳＲＡＭでのβ比と等価となる。
【０１５０】
すなわち、本実施の形態にかかる２ポートＳＲＡＭでは、各記憶ノードに接続されるアクセストランジスタの数は全ポート数の半分に相当する１つであることから、メモリセル内のオンされるアクセストランジスタ数のパターンによらず、シングルポートＳＲＡＭと同レベルのβ比が維持される。これにより、従来の２ポートＳＲＡＭに対して、より高いデータ保持安定性が実現される。
【０１５１】
さらに、このことは、データ保持安定性確保のために駆動トランジスタの電流駆動力を高める必要を生じないことから、十分なデータ書込みマージンを保持することができる。
【０１５２】
また、従来のマルチポートＳＲＡＭでは、各ポートは読出しまたは書込みのいずれか一方のみに対応していたのに対して、本実施の形態では、各ポートは読出し書込みのいずれにも対応可能であり、設計の容易化を図ることができる。
【０１５３】
［実施の形態２］
図１０は、この発明の実施の形態２に従う２ポートＳＲＡＭのメモリアレイの構成を抽出して示す概略ブロック図である。
【０１５４】
図１０を参照して、２ポートＳＲＡＭは、（ｋ＋１：ｋは自然数）行１列に配置されたメモリセルＲ［０］〜Ｒ［ｋ］と、メモリセルの行に対応して設けられるワード線ＷＬ００，ＷＬ１０・・・ＷＬ０ｋ，ＷＬ１ｋと、メモリセルＲ［０］〜Ｒ［ｋ］に共通に設けられるビット線Ｂ０，Ｂ１と、サブビット線Ｃ０，Ｃ１と、メモリセルＲ［０］〜Ｒ［ｋ］に共通に設けられる共通信号線Ｑ０，Ｑ１とを備える。なお、本実施の形態では、１列のメモリセルでの構成例を示すが、複数列のメモリセルでの構成に対しても適用可能である。
【０１５５】
共通信号線Ｑ０と接地電位ＧＮＤとの間には、Ｎ型ＭＯＳトランジスタＮ４１が接続される。Ｎ型ＭＯＳトランジスタＮ４１のゲート電位は、サブビット線Ｃ０により制御される。
【０１５６】
共通信号線Ｑ１と接地電位ＧＮＤとの間には、Ｎ型ＭＯＳトランジスタＮ４０が接続される。Ｎ型ＭＯＳトランジスタＮ４０のゲート電位は、サブビット線Ｃ１により制御される。
【０１５７】
なお、本実施の形態の２ポートＳＲＡＭは、以下に示すように、図１の実施の形態１の２ポートＳＲＡＭに対してメモリセルの構成のみが異なる。したがって、２ポートＳＲＡＭに搭載される他の回路の具体的な構成についての詳細な説明は省略する。
【０１５８】
図１１は、図１０に示したメモリセルＲ［０］の構成を示す図である。なお、他のメモリセルＲ［１］〜Ｒ［ｋ］についても、接続するワード線やビット線が異なるのみで、基本的な構成はメモリセルＲ［０］と同様である。
【０１５９】
図１１を参照して、メモリセルＲ［０］は、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰ型ＭＯＳトランジスタＰ１およびＮ型ＭＯＳトランジスタＮ１と、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰ型ＭＯＳトランジスタＰ２およびＮ型ＭＯＳトランジスタＮ２とからなるラッチ回路を備える。
【０１６０】
ＭＯＳトランジスタＰ１，Ｎ１のゲートは、ともに、ＭＯＳトランジスタＰ２，Ｎ２の接続ノードＳ１（以下、記憶ノードＳ１とも称する）に接続される。ＭＯＳトランジスタＰ２，Ｎ２のゲートは、ともに、ＭＯＳトランジスタＰ１，Ｎ１の接続ノードＳ０（以下、記憶ノードＳ０とも称する）に接続される。
【０１６１】
ビット線Ｂ０と記憶ノードＳ０との間には、Ｎ型ＭＯＳトランジスタＮ３が接続され、ビット線Ｂ１と記憶ノードＳ１との間には、Ｎ型ＭＯＳトランジスタＮ４が接続される。ＭＯＳトランジスタＮ３のゲート電位は、ワード線ＷＬ００により制御される。ＭＯＳトランジスタＮ４のゲート電位は、ワード線ＷＬ１０により制御される。
【０１６２】
このようにして、Ｐ型ＭＯＳトランジスタＰ１，Ｐ２を負荷トランジスタとし、Ｎ型ＭＯＳトランジスタＮ１，Ｎ２を駆動トランジスタとし、Ｎ型ＭＯＳトランジスタＮ３，Ｎ４をアクセストランジスタとした、ＣＭＯＳ構成のＳＲＡＭメモリセルが実現される。
【０１６３】
記憶ノードＳ０と共通信号線Ｑ１との間には、Ｎ型ＭＯＳトランジスタＮ５が接続され、記憶ノードＳ１と共通信号線Ｑ０との間には、Ｎ型ＭＯＳトランジスタＮ７が接続される。Ｎ型ＭＯＳトランジスタＮ５のゲート電位は、ワード線ＷＬ１０によって制御される。Ｎ型ＭＯＳトランジスタＮ７のゲート電位は、ワード線ＷＬ００によって制御される。
【０１６４】
以上に示すメモリセルＲ［０］は、図２に示す実施の形態１のメモリセルＭ００と同様にＣＭＯＳ構成からなるが、Ｎ型ＭＯＳトランジスタＮ５，Ｎ７と接地電位ＧＮＤとの間にそれぞれ配されるＮ型ＭＯＳトランジスタＮ６，Ｎ８を有しない点で相違する。本実施の形態では、これらのＭＯＳトランジスタは、ｋ＋１個のメモリセルＲ［０］〜Ｒ［ｋ］に対して共通に配された一対のＮ型ＭＯＳトランジスタＮ４０，Ｎ４１に置換えられている。
【０１６５】
本実施の形態の２ポートＳＲＡＭにおけるデータ読出し書込み動作は、実施の形態１と共通するが、メモリセル内での動作が異なる。例えば、メモリセルＲ［０］に対してポート０からデータ書込みを行なうときには、図示しないサブデータ線Ｆ０によってサブビット線Ｃ０に駆動された電位に応じてＮ型ＭＯＳトランジスタＮ４１がオン／オフ状態となると、対応する共通信号線Ｑ０と接地電位ＧＮＤとを電気的に結合／分離する。
【０１６６】
さらに、ワード線ＷＬ００が活性化したことに応じて、対応するＮ型ＭＯＳトランジスタＮ７がオン状態となると、共通信号線Ｑ０の電位が記憶ノードＳ１へと駆動される。
【０１６７】
同様に、メモリセルＲ［０］に対してポート１からデータ書込みを行なうときには、図示しないサブデータ線Ｆ１によってサブビット線Ｃ１に駆動された電位に応じてＮ型ＭＯＳトランジスタＮ４０がオン／オフ状態となると、対応する共通信号線Ｑ１と接地電位ＧＮＤとを電気的に結合／分離する。
【０１６８】
さらに、ワード線ＷＬ１０が活性化したことに応じて、対応するＮ型ＭＯＳトランジスタＮ５がオン状態となると、共通信号線Ｑ１の電位が記憶ノードＳ０へと駆動される。
【０１６９】
したがって、本実施の形態の２ポートＳＲＡＭにおける電流駆動能力比（β比）は、実施の形態１と同様であり、シングルポートＳＲＡＭと同等のデータ保持安定性を確保することができる。また、データ保持安定性と十分な書込みマージンとの両立についても同様に実現される。
【０１７０】
図１２は、図１０に示した２ポートＳＲＡＭのメモリアレイの配置例を概略的に示す図である。
【０１７１】
図１２を参照して、２ポートＳＲＡＭは、図１１に示すメモリセルＲ［０］〜Ｒ［ｋ］が列方向に整列して配置される。これらのメモリセルＲ［０］〜Ｒ［ｋ］に共通して、サブビット線Ｃ０，Ｃ１および共通信号線Ｑ０，Ｑ１が延在して配設される。
【０１７２】
２ポートＳＲＡＭは、列方向にメモリセルＲ［０］〜Ｒ［ｋ］と並んで配される単一のウェルコンタクトセルＴＣを備える。ウェルコンタクトセルＴＣは、メモリセル各々のウェル領域と電源電位Ｖｃｃまたは接地電位ＧＮＤとを結合するための領域であり、低面積化を考慮して、図１２のように、複数のメモリセルに対して１セルの割合で設けられる。
【０１７３】
メモリセルＲ［０］〜Ｒ［ｋ］によって共有されるＮ型ＭＯＳトランジスタＮ４０，Ｎ４１は、このウェルコンタクトセルＴＣ内に配置される。これにより、Ｎ型ＭＯＳトランジスタＮ４０，Ｎ４１を設けたことに伴なう面積増加を回避することができる。
【０１７４】
以上のように、この発明の実施の形態２に従えば、シングルポートＳＲＡＭと同等のデータ保持安定性と十分な書込みマージンとを備える２ポートＳＲＡＭを実現でき、設計の容易化を図ることができる。
【０１７５】
また、データ書込みに用いるトランジスタを複数のメモリセルで共用する構成とすることにより、該トランジスタの配設に伴なう回路規模の増大を抑えることができる。さらに、複数のメモリセルで共用するウェルコンタクトセル内にトランジスタを配置することにより、一層の低面積化を図ることができる。
【０１７６】
［実施の形態３］
図１３は、この発明の実施の形態３に従うマルチポートＳＲＡＭメモリセルの構成を示す回路図である。
【０１７７】
図１３を参照して、２ｎ（ｎは自然数）ポートを有するマルチポートＳＲＡＭメモリセルは、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトランジスタＮ１と、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰ型ＭＯＳトランジスタＰ２とＮ型ＭＯＳトランジスタＮ２とからなるラッチ回路を備える。
【０１７８】
ＭＯＳトランジスタＰ１，Ｎ１のゲートは、ともにＭＯＳトランジスタＰ２とＮ２との接続ノードＳ１（以下、記憶ノードＳ１とも称する）に接続される。ＭＯＳトランジスタＰ２，Ｎ２のゲートは、ともにＭＯＳトランジスタＰ１とＮ１との接続ノード（以下、記憶ノードＳ０とも称する）に接続される。すなわち、Ｐ型ＭＯＳトランジスタＰ１，Ｐ２は、負荷トランジスタとして動作し、Ｎ型ＭＯＳトランジスタＮ１，Ｎ２は、駆動トランジスタとして動作する。
【０１７９】
マルチポートＳＲＡＭメモリセルは、さらに、記憶ノードＳ０とビット線Ｂ０〜Ｂ２（ｎ−１）との間にそれぞれ接続されたｎ個のＮ型ＭＯＳトランジスタＮＡ０〜ＮＡ２（ｎ−１）と、記憶ノードＳ１とビット線Ｂ１〜Ｂ２ｎ−１との間にそれぞれ接続されたｎ個のＮ型ＭＯＳトランジスタＮＡ１〜ＮＡ２ｎ−１とを備える。
【０１８０】
ＭＯＳトランジスタＮＡ０〜ＮＡ２（ｎ−１）のゲートは、それぞれワード線ＷＬ０〜ＷＬ２（ｎ−１）に接続される。したがって、ＭＯＳトランジスタＮＡ０〜ＮＡ２（ｎ−１）の各々は、対応するワード線ＷＬ０〜ＷＬ２（ｎ−１）により制御される。
【０１８１】
ＭＯＳトランジスタＮＡ１〜ＮＡ２ｎ−１のゲートは、それぞれワード線ＷＬ１〜ＷＬ２ｎ−１に接続される。したがって、ＭＯＳトランジスタＮＡ１〜ＮＡ２ｎ−１の各々は、対応するワード線ＷＬ１〜ＷＬ２ｎ−１により制御される。
【０１８２】
このようにして、Ｐ型ＭＯＳトランジスタＰ１，Ｐ２を負荷トランジスタとし、Ｎ型ＭＯＳトランジスタＮ１，Ｎ２を駆動トランジスタとし、Ｎ型ＭＯＳトランジスタＮＡ０〜ＮＡ２ｎ−１をアクセストランジスタとした、ＣＭＯＳ構成の２ｎポートＳＲＡＭメモリセルが実現される。なお、以下においては、Ｐ型ＭＯＳトランジスタＰ１，Ｐ２を負荷トランジスタと称し、Ｎ型ＭＯＳトランジスタＮ１，Ｎ２を駆動トランジスタと称し、Ｎ型ＭＯＳトランジスタＮＡ０〜ＮＡ２ｎ−１をアクセストランジスタとも称する。
【０１８３】
また、本実施の形態では、記憶ノードＳ０，Ｓ１の各々に接続されるアクセストランジスタ数は、ともに全ポート数（＝２ｎ）の１／２（＝ｎ）に設定している。これは、従来のマルチポートＳＲＡＭにおいて、各記憶ノードに接続されるアクセストランジスタ数の半分に相当する。ポート数がさらに１つ増えた場合は、記憶ノードＳ０，Ｓ１のいずれか一方に接続されるアクセストランジスタ数は、他方の記憶ノードに接続されるアクセストランジスタ数より１つ多くなる。すなわち、本実施の形態において、記憶ノードＳ０に接続されるアクセストランジスタ数と記憶ノードＳ１に接続されるアクセストランジスタ数との差は、メモリセルのアンバランスによる安定性への影響を考慮して、最大１とする。
【０１８４】
マルチポートＳＲＡＭメモリセルは、記憶ノードＳ１と接地電位ＧＮＤとの間に直列接続されたＮ型ＭＯＳトランジスタＮＷ０，ＮＶ０を１組として、ｎ組のＮ型ＭＯＳトランジスタ（ＮＷ０，ＮＶ０）〜（ＮＷ２（ｎ−１），ＮＶ２（ｎ−１））をさらに備える。
【０１８５】
Ｎ型ＭＯＳトランジスタＮＷ０〜ＮＷ２（ｎ−１）のゲートは、それぞれワード線ＷＬ０〜ＷＬ２（ｎ−１）に接続される。したがって、ＭＯＳトランジスタＮＷ０〜ＮＷ２（ｎ−１）の各々は、ワード線ＷＬ０〜ＷＬ２（ｎ−１）により制御される。
【０１８６】
Ｎ型ＭＯＳトランジスタＮＶ０〜ＮＶ２（ｎ−１）のゲートは、それぞれサブビット線Ｃ０〜Ｃ２（ｎ−１）に接続される。したがって、ＭＯＳトランジスタＮＶ０〜ＮＶ２（ｎ−１）の各々は、サブビット線Ｃ０〜Ｃ２（ｎ−１）により制御される。
【０１８７】
マルチポートＳＲＡＭメモリセルは、記憶ノードＳ０と接地電位ＧＮＤとの間に直列接続されたＮ型ＭＯＳトランジスタＮＷ１，ＮＶ１を１組として、ｎ組のＮ型ＭＯＳトランジスタ（ＮＷ１，ＮＶ１）〜（ＮＷ２ｎ−１，ＮＶ２ｎ−１）をさらに備える。
【０１８８】
Ｎ型ＭＯＳトランジスタＮＷ１〜ＮＷ２ｎ−１のゲートは、それぞれワード線ＷＬ１〜ＷＬ２ｎ−１に接続される。したがって、ＭＯＳトランジスタＮＷ１〜ＮＷ２ｎ−１の各々は、ワード線ＷＬ１〜ＷＬ２ｎ−１により制御される。
【０１８９】
Ｎ型ＭＯＳトランジスタＮＶ１〜ＮＶ２ｎ−１のゲートは、それぞれサブビット線Ｃ１〜Ｃ２ｎ−１に接続される。したがって、ＭＯＳトランジスタＮＶ１〜ＮＶ２ｎ−１の各々は、サブビット線Ｃ１〜Ｃ２ｎ−１により制御される。
【０１９０】
なお、図示しないマルチポートＳＲＡＭの全体構成は、図１に示す２ポートＳＲＡＭの構成と基本的に同じであり、行列状に配置された図１３のマルチポートＳＲＡＭメモリセルを有するメモリアレイと、２ｎポートのそれぞれのポートについて配されたロウデコード回路ＸＤ０〜ＸＤ２ｎ、カラムデコード回路ＹＤ０〜ＹＤ２ｎ、カラム回路ＹＣ０〜ＹＣ２ｎ、制御回路ＷＤ０〜ＷＤ２ｎおよび読出し書込み制御回路ＳＷ０〜ＳＷ２ｎとを備える。
【０１９１】
ロウデコード回路ＸＤ０〜ＸＤ２ｎ、カラムデコード回路ＹＤ０〜ＹＤ２ｎ、カラム回路ＹＣ０〜ＹＣ２ｎ、制御回路ＷＤ０〜ＷＤ２ｎおよび読出し書込み制御回路ＳＷ０〜ＳＷ２ｎの個々の回路構成は、入力信号または出力信号が異なるのみで、基本的には、実施の形態１の図３〜８と同じ構成である。
【０１９２】
したがって、ポートｉ（ｉは０以上２ｎ未満の整数）からの書込み動作については、図示しないロウデコード回路ＸＤでは、クロック信号Ｔｉが立上るタイミングで、Ｘアドレス信号Ｘｉのデコード結果に応答して、ワード線ＷＬｉが選択状態に活性化される。同時に、図示しないカラムデコード回路ＹＤにおいても、Ｙアドレス信号Ｙｉ０，Ｙｉ１・・・のデコード結果に応答して、カラム選択信号ＹＳｉ０，ＹＳｉ１・・・が出力され、１つのメモリセルが選択される。
【０１９３】
図１３を参照して、データ書込み時には、ワード線ＷＬｉが活性化されたことに応じて対応するアクセストランジスタＮＡｉがオンすると、入力データ信号Ｄｉがビット線Ｂｉに駆動され、ラッチ回路の対応する記憶ノードに伝達されて書込まれる。このとき、他方の記憶ノードと接地電位ＧＮＤとの間に接続されるＮ型ＭＯＳトランジスタＮＶｉが、サブビット線Ｃｉの電位に応じてオン／オフ状態となり、該記憶ノードは、入力データ信号Ｄｉの反転データに駆動される。
【０１９４】
一方、ポートｉからの読出し時には、１つのメモリセルが選択状態となり、ワード線ＷＬｉの活性化に応答して対応するアクセストランジスタＮＡｉがオン状態となると、記憶ノードの電位がビット線Ｂｉに伝達される。このとき、他方の記憶ノードと接地電位ＧＮＤとの間に接続されるＮ型ＭＯＳトランジスタＮＶｉが、「Ｌ」レベルのサブビット線Ｃｉに応じてオフ状態となるため、該記憶ノードの電位は変化しない。
【０１９５】
以上の構成のマルチポートＳＲＡＭメモリセルにおいて、電流駆動能力比（β比）は、記憶ノードに接続されるアクセストランジスタ数が半減したことから、従来のマルチポートＳＲＡＭメモリセルの約２倍に増加する。すなわち、本実施の形態にかかる２ｎポートＳＲＡＭは、従来のｎポートＳＲＡＭと同等のデータ保持安定性を確保することができる。このことは、ポート数の増加に伴なうβ比の増加を要しないことから、十分な書込みマージンを保持することができる。
【０１９６】
さらに、２ｎポートの各々はデータ読出しおよび書込みのいずれにも適用できることから、設計の容易化が可能となる。
【０１９７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１９８】
【発明の効果】
以上のように、この発明に従うマルチポートＳＲＡＭによれば、ポート数の増加に伴なう電流駆動力比の減少を抑制でき、高いデータ保持安定性とデータ書込みマージンの確保との両立を実現することができる。
【０１９９】
さらに、各ポートからデータ読出し書込みのいずれをも実行することが可能となり、設計の容易化を図ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う２ポートＳＲＡＭの構成を示す概略ブロック図である。
【図２】図１に示したメモリセルＭ００の構成を示す図である。
【図３】図１に示したカラム回路ＹＣ００の構成を示す回路図である。
【図４】図１に示したロウデコード回路ＸＤ０の構成を示す回路図である。
【図５】図１に示したカラムデコード回路ＹＤ０の構成を示す回路図である。
【図６】図１に示した制御回路ＷＤ０の構成を示す回路図である。
【図７】図１に示した読出し書込み回路ＳＷ０の構成を示す回路図である。
【図８】図１に示した読出し書込み回路ＳＷ１の構成を示す回路図である。
【図９】図１の２ポートＳＲＡＭのポート０からの読出し書込み動作を説明するためのタイミング図である。
【図１０】この発明の実施の形態２に従う２ポートＳＲＡＭの構成を示す概略ブロック図である。
【図１１】図１０に示したメモリセルＲ［０］の構成を示す図である。
【図１２】図１０に示した２ポートＳＲＡＭの構成のレイアウトを模式的に示す図である。
【図１３】この発明の実施の形態３に従うマルチポートＳＲＡＭメモリセルの構成を示す回路図である。
【図１４】従来の２ポートＳＲＡＭメモリセルの第１の構成例を示す回路図である。
【符号の説明】
Ｍ００〜Ｍ０３，Ｍ１０〜Ｍ１３，Ｒ［０］〜Ｒ［ｋ］，Ｍ１００ メモリセル、Ｓ０，Ｓ１，Ｓ１００，Ｓ１０１ 記憶ノード、ＴＣ ウェルコンタクトセル、Ｂ００〜Ｂ０３，Ｂ１０〜Ｂ１３，Ｂ０〜Ｂ２ｎ−１ ビット線、Ｃ００〜Ｃ０３，Ｃ１０〜Ｃ１３，Ｃ０〜Ｃ２ｎ−１ サブビット線、ＷＬ００，ＷＬ０１，ＷＬ１０，ＷＬ１１，ＷＬ０〜ＷＬ２ｎ−１ ワード線、Ｅ０，Ｅ１ データ線、Ｆ０，Ｆ１ サブデータ線、Ｑ０，Ｑ１ 共通信号線、ＸＤ０，ＸＤ１ ロウデコード回路、ＹＤ０，ＹＤ１ カラムデコード回路、ＷＤ０，ＷＤ１ 制御回路、ＳＷ０，ＳＷ１ 読出し書込み回路、ＹＣ００〜ＹＣ０３，ＹＣ１０〜ＹＣ１３ カラム回路、Ｘ０，Ｘ１ Ｘアドレス信号、Ｙ００，Ｙ０１，Ｙ１０，Ｙ１１ Ｙアドレス信号、Ｔ０，Ｔ１ クロック信号、ＷＣ０，ＷＣ１ 書込み信号、ＲＥ０，ＲＥ１ 読出し制御信号、ＷＥ０，ＷＥ１ 書込み制御信号、ＹＳ００〜ＹＳ０３，ＹＳ１０〜ＹＳ１３ カラム選択信号、Ｐ１，Ｐ２，Ｐ１０，Ｐ５０〜Ｐ５５，Ｐ１００，Ｐ１０１ Ｐ型ＭＯＳトランジスタ、Ｎ１〜Ｎ８，Ｎ１０，Ｎ５０〜Ｎ５３，Ｎ１００〜Ｎ１０５，ＮＡ０〜ＮＡ２ｎ−１，ＮＷ０〜ＮＷ２ｎ−１，ＮＶ０〜ＮＶ２ｎ−１ Ｎ型ＭＯＳトランジスタ、Ｉ２０，Ｉ３０，Ｉ４０，Ｉ５０〜Ｉ６３ インバータ、Ａ２０，Ａ２１，Ａ４０，Ａ４１ ２入力ＡＮＤ回路、Ａ３０〜Ａ３３ ３入力ＡＮＤ回路、ＮＯ５０，ＮＯ５１ ２入力ＮＯＲ回路、Ｇ５０〜Ｇ５３ トランスファゲート、Ｌ５０，Ｌ５１ ラッチ回路、ＴＢ５０，ＴＢ５１ トライステートバッファ回路、ＷＷＬ 書込みワード線、ＲＷＬ 読出しワード線、ＷＢ，／ＷＢ 書込みビット線、ＲＢ，／ＲＢ 読出しビット線。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、マルチポートスタティック型ランダムアクセスメモリ（以下、マルチポートＳＲＡＭと称する）の構成に関する。
【０００２】
【従来の技術】
図１４は、従来の２ポートスタティック型ランダムアクセスメモリ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に用いられるメモリセル（以下、２ポートＳＲＡＭメモリセルと称する）の第１の構成例を示す回路図である（例えば、特許文献１参照）。
【０００３】
図１４を参照して、２ポートＳＲＡＭメモリセルＭ１００は、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰ型ＭＯＳトランジスタＰ１００とＮ型ＭＯＳトランジスタＮ１００と、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰ型ＭＯＳトランジスタＰ１０１とＮ型ＭＯＳトランジスタＮ１０１とからなるラッチ回路を備える。
【０００４】
ＭＯＳトランジスタＰ１００，Ｎ１００のゲートは、ともにＭＯＳトランジスタＰ１０１とＮ１０１との接続ノードＳ１０１（以下、記憶ノードＳ１０１とも称する）に接続される。ＭＯＳトランジスタＰ１０１，Ｎ１０１のゲートは、ともにＭＯＳトランジスタＰ１００とＮ１００との接続ノード（以下、記憶ノードＳ１００とも称する）に接続される。すなわち、Ｐ型ＭＯＳトランジスタＰ１００，Ｐ１０１は、負荷トランジスタとして動作し、Ｎ型ＭＯＳトランジスタＮ１００，Ｎ１０１は、駆動トランジスタとして動作する。
【０００５】
２ポートＳＲＡＭメモリセルＭ１００は、さらに、相補な書込みビット線ＷＢおよび／ＷＢと記憶ノードＳ１００，Ｓ１０１との間にそれぞれ接続されたＮ型ＭＯＳトランジスタＮ１０２，Ｎ１０３を備える。ＭＯＳトランジスタＮ１０２，Ｎ１０３のゲートは、ともに共通の書込みワード線ＷＷＬに接続される。したがって、ＭＯＳトランジスタＮ１０２，Ｎ１０３のゲート電位は、書込みワード線ＷＷＬにより制御される。
【０００６】
２ポートＳＲＡＭメモリセルＭ１００は、さらに、相補な読出しビット線ＲＢおよび／ＲＢと記憶ノードＳ１００，Ｓ１０１との間にそれぞれ接続されたＮ型ＭＯＳトランジスタＮ１０４，Ｎ１０５を備える。ＭＯＳトランジスタＮ１０４，Ｎ１０５のゲートは、ともに共通の読出しワード線ＲＷＬに接続される。したがって、ＭＯＳトランジスタＮ１０４，Ｎ１０５のゲート電位は、読出しワード線ＲＷＬにより制御される。
【０００７】
このようにして、Ｐ型ＭＯＳトランジスタＰ１００，Ｐ１０１を負荷トランジスタとし、Ｎ型ＭＯＳトランジスタＮ１００，Ｎ１０１を駆動トランジスタとし、Ｎ型ＭＯＳトランジスタＮ１０２〜Ｎ１０５をアクセストランジスタとした、いわゆる「ＣＭＯＳ構成」の２ポートＳＲＡＭメモリセルが実現される。
【０００８】
すなわち、図１４に示した２ポートＳＲＡＭメモリセルＭ１００へは、書込みワード線ＷＷＬの活性化（「Ｈ」レベル（電源電位レベル））期間において、相補の書込みビット線ＷＢ，／ＷＢをそれぞれ介して、記憶ノードＳ１００およびＳ１０１へのデータ書込が実行される。書込みワード線ＷＷＬの非活性化（「Ｌ」レベル（接地電位レベル））期間において、記憶ノードＳ１００およびＳ１０１へ一旦書込まれたデータは、ＭＯＳトランジスタＰ１００，Ｐ１０１，Ｎ１００，Ｎ１０１からなるラッチ回路によって安定的に保持される。
【０００９】
一方、読出しワード線ＲＷＬの活性化期間において、相補のビット線ＲＢ，／ＲＢをそれぞれ介して、記憶ノードＳ１００，Ｓ１０１からデータ読出が実行される。
【００１０】
このようにして、周期的にワード線ＷＷＬをオンしてリフレッシュ動作を実行することなく、スタンバイ状態時においてメモリセル内にデータを保持することが可能となる。なお、以下においては、Ｐ型ＭＯＳトランジスタＰ１００，Ｐ１０１を負荷トランジスタＰ１００，Ｐ１０１とも称し、Ｎ型ＭＯＳトランジスタＮ１００，Ｎ１０１を駆動トランジスタＮ１００，Ｎ１０１とも称し、Ｎ型ＭＯＳトランジスタＮ１０２〜Ｎ１０５をアクセストランジスタＮ１０２〜Ｎ１０５とも称することとする。
【００１１】
ＣＭＯＳ構成の２ポートＳＲＡＭメモリセルについては、上述の第１の構成例以外に、最近では、高速読出し用途や低電圧化に対応した構成例が多数提案されている（例えば、特許文献２，３参照）。
【００１２】
２ポートＳＲＡＭメモリセルの図示しない第２の構成例としては、図１４と同様に、各々が直列接続されたＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタで構成されるインバータ対が交差結合されたラッチ回路を有するＣＭＯＳ構成において、第１の読出しビット線と第１の記憶ノードとの間には、第１のＮ型ＭＯＳトランジスタが設けられ、第１の読出しビット線に相補な第２の読出しビット線と第２の記憶ノードとの間には、第２のＮ型ＭＯＳトランジスタが接続される。第１および第２のＮ型ＭＯＳトランジスタのゲート電位は、ともに読出しワード線によって制御される。
【００１３】
第１の記憶ノードと接地電位との間には、直列接続された第３および第４のＮ型ＭＯＳトランジスタが接続される。第２の記憶ノードと接地電位との間には、直列接続された第５および第６のＮ型ＭＯＳトランジスタが接続される。第３および第５のＮ型トランジスタのゲート電位は、書込みワード線によって制御され、第４および第６のＮ型ＭＯＳトランジスタのゲートは、相補な第１の書込みビット線および第２の書込みビット線にそれぞれ接続される。
【００１４】
【特許文献１】
特開平１−２５１３８４号公報（第２図）
【００１５】
【特許文献２】
米国特許６２０１７５８号（図１２）
【００１６】
【特許文献３】
特開２００１−１４３４７３号公報（図１）
【００１７】
【発明が解決しようとする課題】
一般に、ＳＲＡＭメモリセルにおいては、アクセストランジスタとデータを記憶する駆動トランジスタとの電流駆動力の比が小さくなると、ビット線接続時に「Ｌ」レベルの記憶ノードの電位が上昇しやすくなり、スタティックノイズマージンが小さくなるため、データ保持安定性が低下する。すなわち、メモリセルの保持データが破壊され、誤動作の原因となる。この電流駆動力の比は、一般にβ比と呼ばれ、通常は、スタティックノイズマージンを確保するためにβ比を３〜４程度に設定される。すなわち、駆動トランジスタの電流駆動力をアクセストランジスタの電流駆動力よりも高く設定する必要がある。
【００１８】
ここで、図１４に示す従来の２ポートＳＲＡＭメモリセルＭ１００における電流駆動力比（β比）について検討する。なお、以下において、駆動トランジスタＮ１００の電流駆動力をＤＮ１００と表わし、アクセストランジスタＮ１０２，Ｎ１０４の電流駆動力をＤＮ１０２，ＤＮ１０４と表わす。また、アクセストランジスタＮ１０２，Ｎ１０４の電流駆動力ＤＮ１０２，ＤＮ１０４は同等であるとする。
【００１９】
２ポートＳＲＡＭメモリセルＭ１００において、同じ行に属するメモリセルに対する、データ書込みとデータ読出しとのタイミングが異なるときには、書込みワード線ＷＷＬおよび読出しワード線ＲＷＬの活性化に応じて、アクセストランジスタＮ１０２，Ｎ１０３とアクセストランジスタＮ１０４，Ｎ１０５とは、それぞれ異なるタイミングでオンされる。したがって、β比は、シングルポートＳＲＡＭでのβ比と等しく、ＤＮ１００／ＤＮ１０２で与えられる。
【００２０】
一方、同じ行に属するメモリセルに対するデータ書込みとデータ読出しとのタイミングが同じときには、アクセストランジスタＮ１０２，Ｎ１０３とアクセストランジスタＮ１０４，Ｎ１０５とは、同じタイミングでオンされる。このときのβ比は、ＤＮ１００／ＤＮ１０２×２となり、シングルポートＳＲＡＭでのβ比に比べて半減することから、データ保持安定性が低下してしまう。
【００２１】
このように、２ポートＳＲＡＭメモリセルＭ１００では、オンされるアクセストランジスタ数のパターンに応じて２通りのβ比が生じ、データ保持安定性の確保のためには、いずれのβ比も、シングルポートＳＲＡＭでのβ比レベルを保持することが求められる。特に、マルチポートＳＲＡＭでは、オンされるアクセストランジスタ数のパターンがさらに増加することから、それぞれのパターンでのβ比を考慮しなければならない。
【００２２】
そこで、マルチポートＳＲＡＭのデータ保持安定性の確保においては、上述のように、駆動トランジスタの電流駆動力を高く設定することが得策である。しかしながら、駆動トランジスタの電流駆動力を高く設定しすぎると、ラッチ回路が過安定状態となり、逆にデータ書込みが困難となるという不具合が起こり得る。
【００２３】
さらに、近年の半導体集積回路に求められる電源電圧の低電圧化は、ＳＲＡＭメモリセルのデータ保持安定性の低下に繋がることから、マルチポートＳＲＡＭにおいては、データ保持安定性と十分な書込みマージンの確保との両立が益々困難なものとなっている。
【００２４】
また、上述の従来のマルチポートＳＲＡＭメモリセルは、いずれの構成においても、各ポートはデータ読出し・書込みのいずれか一方のみに対応しており、１つのポートからデータ読出しとデータ書込みとを実行するには至っていない。これは、回路設計の自由化を阻む一因となっている。
【００２５】
本発明は、上記のような問題点を解決するためになされたものであって、第１の目的は、マルチポート型の半導体記憶装置において、十分なデータ保持安定性と書込みマージンとを備える半導体記憶装置を提供することである。
【００２６】
また、第２の目的は、各ポートからのデータ読出し書込みが可能な半導体記憶装置を提供することである。
【００２７】
【課題を解決するための手段】
この発明のある局面に従えば、各々が読出しおよび書込みが可能なｎ（ｎは自然数）個のポートを有する半導体記憶装置であって、複数のメモリセルが行列状に配置されるメモリセルアレイと、各複数のメモリセルの行に対応してｎ本ずつ配置され、ｎポートの各々の読出し書込み動作において、行選択結果に応じて選択的に活性化されるワード線と、各複数のメモリセルの列に対応してｎ本ずつ配置され、各々に対応の列のメモリセルが接続する複数の第１のビット線と、各複数のメモリセルの列に対応してｎ本ずつ配置され、複数の第１のビット線の各々とビット線対を構成する複数の第２のビット線とを備える。各メモリセルは、第１および第２の記憶ノードを有し、第１の電位および第２の電位を相補的に保持するラッチ回路と、第１の記憶ノードとｉ（ｎ以下の自然数）本の第１のビット線との間にそれぞれ設けられ、ｉ本の第１の前記ワード線のうち対応する第１のワード線の活性化に応じてオンされるｉ個の第１のアクセストランジスタと、第２の記憶ノードと（ｎ−ｉ）本の第１のビット線との間にそれぞれ設けられ、（ｎ−ｉ）本の第２のワード線のうち対応する第２のワード線の活性化に応じてオンされる（ｎ−ｉ）個の第２のアクセストランジスタと、第１の記憶ノードと第１の電位との間に直列に設けられ、対応する第２のワード線の活性化に応じてオンされる（ｎ−ｉ）個の第２の書込みアクセストランジスタおよび対応する第２のビット線の電位に応じてオンされる（ｎ−ｉ）個の第２の記憶レベル駆動トランジスタと、第２の記憶ノードと第１の電位との間に直列に設けられ、対応する第１のワード線の活性化に応じてオンされるｉ個の第１の書込みアクセストランジスタおよび対応する第２のビット線の電位に応じてオンされるｉ個の第１の記憶レベル駆動トランジスタとを含む。
【００２８】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００２９】
［実施の形態１］
図１は、この発明の実施の形態１に従う２ポートスタティック型半導体記憶装置の構成を示す概略ブロック図である。
【００３０】
なお、図１において、説明の簡単のために２行４列に配置されたメモリセルを有する２ポートＳＲＡＭの構成を示すが、本発明は、このような構成に限定されず、より多くの行および列に配置されたメモリセルを有する、マルチポートＳＲＡＭに適用可能である。
【００３１】
図１を参照して、２ポートＳＲＡＭは、２行４列に配置されたメモリセルＭ００〜Ｍ０３，Ｍ１０〜Ｍ１３を有するメモリアレイと、メモリセルＭ００〜Ｍ０３の行に対応して設けられるワード線ＷＬ００，ＷＬ１０と、メモリセルＭ１０〜Ｍ１３の行に対応して設けられるワード線ＷＬ０１，ＷＬ１１と、メモリセルＭ００，Ｍ１０に共通に設けられるビット線Ｂ００，Ｂ１０およびサブビット線Ｃ００，Ｃ１０と、メモリセルＭ０１，Ｍ１１に共通に設けられるビット線Ｂ０１，Ｂ１１およびサブビット線Ｃ０１，Ｃ１１と、メモリセルＭ０２，Ｍ１２に共通に設けられるビット線Ｂ０２，Ｂ１２およびサブビット線Ｃ０２，Ｃ１２と、メモリセルＭ０３，Ｍ１３に共通に設けられるビット線Ｂ０３，Ｂ１３およびサブビット線Ｃ０３，Ｃ１３とを備える。なお、以下においては、メモリセルＭ００〜Ｍ０３，Ｍ１０〜Ｍ１３を総括的に表記する場合には、符号Ｍを用いる。また、ビット線Ｂ００〜Ｂ０３，Ｂ１０〜Ｂ１３の各々を総括的に表記する場合は、符号Ｂ０，Ｂ１を用い、サブビット線Ｃ００〜Ｃ０３，Ｃ１０〜Ｃ１３の各々を総括的に表記する場合は、符号Ｃ０、Ｃ１を用いる。
【００３２】
２ポートＳＲＡＭは、各々がデータ読出し書込み可能な２つのポート（以下、ポート０，ポート１と称する）を有しており、それぞれのポートでの読出し書込みを実行する、ロウデコード回路ＸＤ０，ＸＤ１と、カラムデコード回路ＹＤ０，ＹＤ１と、制御回路ＷＤ０，ＷＤ１と、読出し書込み回路ＳＷ０，ＳＷ１と、カラム回路ＹＣ００〜ＹＣ０３，ＹＣ１０〜ＹＣ１３とをさらに備える。
【００３３】
ロウデコード回路ＸＤ０は、ポート０に対応し、Ｘアドレス信号Ｘ０とクロック信号Ｔ０とを受けて、ワード線ＷＬ００またはＷＬ０１を選択的に活性化する。ロウデコード回路ＸＤ１は、ポート１に対応し、Ｘアドレス信号Ｘ１とクロック信号Ｔ１とを受けて、ワード線ＷＬ１０またはＷＬ１１を選択的に活性化する。
【００３４】
カラムデコード回路ＹＤ０は、ポート０に対応し、Ｙアドレス信号Ｙ００，Ｙ０１とクロック信号Ｔ０とを受けて、ビット線を選択するためのカラム選択信号ＹＳ００〜ＹＳ０３を出力する。カラムデコード回路ＹＤ１は、ポート１に対応し、Ｙアドレス信号Ｙ１０，Ｙ１１とクロック信号Ｔ１とを受けて、ビット線を選択するためのカラム選択信号ＹＳ１０〜ＹＳ１３を出力する。
【００３５】
カラム回路ＹＣ００〜ＹＣ０３の各々は、対応するカラム選択信号ＹＳ００〜ＹＳ０３とクロック信号Ｔ０とを受けると、クロック信号Ｔ０に同期して対応するビット線Ｂ０とデータ線Ｅ０とを電気的に結合するとともに、対応するサブビット線Ｃ０とサブデータ線Ｆ０とを電気的に結合する。
【００３６】
カラム回路ＹＣ１０〜ＹＣ１３の各々は、対応するカラム選択信号ＹＳ１０〜ＹＳ１３とクロック信号Ｔ１とを受けると、クロック信号Ｔ１に同期して対応するビット線Ｂ１とデータ線Ｅ１とを電気的に結合するとともに、対応するサブビット線Ｃ１とサブデータ線Ｆ１とを電気的に結合する。
【００３７】
制御回路ＷＤ０は、ポート０からの読出し書込み動作を設定するための書込み信号ＷＣ０とクロック信号Ｔ０とを受けて、書込み制御信号ＷＥ０と読出し制御信号ＲＥ０とを出力する。
【００３８】
制御回路ＷＤ１は、ポート１からの読出し書込み動作を設定するための書込み信号ＷＣ１とクロック信号Ｔ１とを受けて、書込み制御信号ＷＥ１と読出し制御信号ＲＥ１とを出力する。
【００３９】
読出し書込み回路ＳＷ０は、書込み制御信号ＷＥ０に応じて、ポート０への入力データ信号Ｄ０を、データ線Ｅ０を介してＸアドレス信号Ｘ０およびＹアドレス信号Ｙ００，Ｙ０１で指定される所定のメモリセルＭに書込む。このとき、入力データ信号Ｄ０は、サブデータ線Ｆ０を介して該所定のメモリセルＭに接続されるサブビット線Ｃ０の電位を駆動する。
【００４０】
読出し書込み回路ＳＷ０は、さらに、読出し制御信号ＲＥ０に応じて、Ｘアドレス信号Ｘ０およびＹアドレス信号Ｙ００，Ｙ０１で指定される所定のメモリセルＭの記憶データを読出して、出力データ信号Ｑ０としてポート０から出力する。
【００４１】
読出し書込み回路ＳＷ１は、書込み制御信号ＷＥ１および読出し制御信号ＲＥ１に応じて、ポート１への入力データ信号Ｄ１を、データ線Ｅ１を介してＸアドレス信号Ｘ１およびＹアドレス信号Ｙ１０，Ｙ１１で選択される所定のメモリセルＭに書込むとともに、所定のメモリセルＭの記憶データを読出して出力データ信号Ｑ１としてポート１から出力する。なお、データ書込み時において、入力データ信号Ｄ１は、サブデータ線Ｆ１を介して該所定のメモリセルＭに接続されるサブビット線Ｃ１の電位を駆動する。
【００４２】
以上の回路のうち、ロウデコード回路ＸＤ０，カラムデコード回路ＹＤ０，制御回路ＷＤ０および読出し書込み回路ＳＷ０は、ポート０からのデータ読出し書込み動作に帰属する。なお、以下においては、ポート０の各回路に入出力されるクロック信号Ｔ０，Ｘアドレス信号Ｘ０，Ｙアドレス信号Ｙ００，Ｙ０１，書込み信号ＷＣ０、入力データ信号Ｄ０および出力データ信号Ｑ０を総じて「ポート０の信号」とも称する。
【００４３】
これに対し、ロウデコード回路ＸＤ１，カラムデコード回路ＹＤ１，制御回路ＷＤ１および読出し書込み回路ＳＷ１は、ポート１からのデータ読出し書込み動作に帰属する。なお、以下においては、ポート１の各回路に入出力されるクロック信号Ｔ１，Ｘアドレス信号Ｘ１，Ｙアドレス信号Ｙ１０，Ｙ１１，書込み信号ＷＣ１、入力データ信号Ｄ１および出力データ信号Ｑ１を総じて「ポート１の信号」とも称する。
【００４４】
図２は、図１に示したメモリセルＭ００の構成を示す図である。なお、他のメモリセルＭ０１〜Ｍ０３，Ｍ１０〜Ｍ１３についても、接続するワード線やビット線が異なるのみで、基本的な構成はメモリセルＭ００と同様である。
【００４５】
図２を参照して、メモリセルＭ００は、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰ型ＭＯＳトランジスタＰ１およびＮ型ＭＯＳトランジスタＮ１と、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰ型ＭＯＳトランジスタＰ２およびＮ型ＭＯＳトランジスタＮ２とからなるラッチ回路を備える。
【００４６】
ＭＯＳトランジスタＰ１，Ｎ１のゲートは、ともに、ＭＯＳトランジスタＰ２，Ｎ２の接続ノードＳ１（以下、記憶ノードＳ１とも称する）に接続される。ＭＯＳトランジスタＰ２，Ｎ２のゲートは、ともに、ＭＯＳトランジスタＰ１，Ｎ１の接続ノードＳ０（以下、記憶ノードＳ０とも称する）に接続される。
【００４７】
ビット線Ｂ００と記憶ノードＳ０との間には、Ｎ型ＭＯＳトランジスタＮ３が接続され、ビット線Ｂ１０と記憶ノードＳ１との間には、Ｎ型ＭＯＳトランジスタＮ４が接続される。ＭＯＳトランジスタＮ３のゲート電位は、ワード線ＷＬ００により制御される。ＭＯＳトランジスタＮ４のゲート電位は、ワード線ＷＬ１０により制御される。
【００４８】
このようにして、Ｐ型ＭＯＳトランジスタＰ１，Ｐ２を負荷トランジスタとし、Ｎ型ＭＯＳトランジスタＮ１，Ｎ２を駆動トランジスタとし、Ｎ型ＭＯＳトランジスタＮ３，Ｎ４をアクセストランジスタとした、ＣＭＯＳ構成のＳＲＡＭメモリセルが実現される。なお、以下においては、Ｐ型ＭＯＳトランジスタＰ１，Ｐ２を負荷トランジスタＰ１，Ｐ２とも称し、Ｎ型ＭＯＳトランジスタＮ１，Ｎ２を駆動トランジスタＮ１，Ｎ２とも称し、Ｎ型ＭＯＳトランジスタＮ３，Ｎ４をアクセストランジスタＮ３，Ｎ４とも称する。
【００４９】
さらに、記憶ノードＳ０と接地電位ＧＮＤとの間には、Ｎ型ＭＯＳトランジスタＮ５，Ｎ６が直列に接続され、記憶ノードＳ１と接地電位ＧＮＤとの間には、Ｎ型ＭＯＳトランジスタＮ７，Ｎ８が直列に接続される。Ｎ型ＭＯＳトランジスタＮ５のゲート電位は、ワード線ＷＬ１０によって制御される。Ｎ型ＭＯＳトランジスタＮ７のゲート電位は、ワード線ＷＬ００によって制御される。Ｎ型ＭＯＳトランジスタＮ６のゲートは、サブビット線Ｃ１０に接続され、Ｎ型ＭＯＳトランジスタＮ８のゲートは、サブビット線Ｃ００に接続される。なお、ＮチャネルＭＯＳトランジスタＮ６，Ｎ８は、後述するように、書込み動作において対応する記憶ノードに入力データとは相補の電位を駆動することから、記憶レベル駆動トランジスタとして機能する。また、ＮチャネルＭＯＳトランジスタＮ５，Ｎ７は、書込み動作において、対応する記憶ノードと記憶レベル駆動トランジスタＮ６，Ｎ８とを結合するための書込みアクセストランジスタとして機能する。
【００５０】
図３は、図１に示したカラム回路ＹＣ００の構成を示す回路図である。なお、他のカラム回路ＹＣ０１〜ＹＣ０３，ＹＣ１０〜ＹＣ１３についても、接続するビット線およびサブビット線が異なるのみで、基本的な構成は、カラム回路ＹＣ００と同様である。
【００５１】
図３を参照して、カラム回路ＹＣ００は、ビット線Ｂ００とデータ線Ｅ０との間に設けられたトランスファゲートＧ１０と、サブビット線Ｃ００とサブデータ線Ｆ０との間に設けられたトランスファゲートＧ１１と、ビット線Ｂ００と電源電位Ｖｃｃとの間に接続されたＰ型ＭＯＳトランジスタＰ１０と、サブビット線Ｃ００と接地電位ＧＮＤとの間に接続されたＮ型ＭＯＳトランジスタＮ１０と、インバータＩ１０とを備える。
【００５２】
トランスファゲートＧ１０は、ゲートにカラム選択信号ＹＳ００およびインバータＩ１０を介して反転されたカラム選択信号ＹＳ００を受けると、その論理レベルに応じて、ビット線Ｂ００とデータ線Ｅ０とを電気的に結合／分離する。
【００５３】
トランスファゲートＧ１１は、ゲートにカラム選択信号ＹＳ００およびインバータＩ１０を介して反転されたカラム選択信号ＹＳ００を受けると、その論理レベルに応じて、サブビット線Ｃ００とサブデータ線Ｆ０とを電気的に結合／分離する。
【００５４】
Ｐ型ＭＯＳトランジスタＰ１０は、ゲートにクロック信号Ｔ０を受けると、その論理レベルに応じて、電源電位Ｖｃｃとビット線Ｂ００とを電気的に結合／分離する。すなわち、クロック信号Ｔ０が「Ｌ」となるスタンバイ状態において、Ｐ型ＭＯＳトランジスタＰ１０はオンされ、ビット線Ｂ００に電源電位Ｖｃｃを供給する。一方、クロック信号Ｔ０が「Ｈ」となるアクティブ状態において、Ｐ型ＭＯＳトランジスタＰ１０はオフされ、ビット線Ｂ００と電源電位Ｖｃｃとを分離し、ビット線Ｂ００へのプリチャージを停止する。
【００５５】
Ｎ型ＭＯＳトランジスタＮ１０は、ゲートにインバータＩ１０を介して反転されたカラム選択信号ＹＳ００を受けると、その論理レベルに応じて、接地電位ＧＮＤとサブビット線Ｃ００とを電気的に結合／分離する。すなわち、カラム選択信号ＹＳ００が「Ｌ」となる非選択状態において、Ｎ型ＭＯＳトランジスタＮ１０はオンされ、サブビット線Ｃ００と接地電位ＧＮＤとを結合する。一方、カラム選択信号ＹＳ００が「Ｈ」となる選択状態において、Ｎ型ＭＯＳトランジスタＮ１０はオフされ、サブビット線Ｃ００と接地電位ＧＮＤとを分離する。
【００５６】
以上の構成において、クロック信号Ｔ０に同期して活性化されたカラム選択信号ＹＳ００が入力されると、トランスファゲートＧ１０，Ｇ１１はいずれもオンされ、ビット線Ｂ００とデータ線Ｅ０およびサブビット線Ｃ００とサブデータ線Ｆ０とをそれぞれ電気的に結合する。これにより、データ線Ｅ０およびサブビット線Ｆ０とビット線Ｂ００およびサブビット線Ｃ００との間でデータの授受がそれぞれ実行される。
【００５７】
図４は、図１に示したロウデコード回路ＸＤ０の構成を示す回路図である。なお、ロウデコード回路ＸＤ１についても、入力されるＸアドレス信号および接続するワード線が異なるのみで、基本的な構成は、ロウデコード回路ＸＤ０と同様である。
【００５８】
図４を参照して、ロウデコード回路ＸＤ０は、Ｘアドレス信号Ｘ０を受けて反転するインバータＩ２０と、インバータＩ２０の出力とクロック信号Ｔ０とを受けて、ワード線ＷＬ００の電位を駆動する２入力ＡＮＤ回路Ａ２０と、Ｘアドレス信号Ｘ０とクロック信号Ｔ０とを受けて、ワード線ＷＬ０１の電位を駆動する２入力ＡＮＤ回路Ａ２１とを備える。
【００５９】
ロウデコード回路ＸＤ０において、クロック信号Ｔ０に同期して、Ｘアドレス信号Ｘ０が「Ｈ」のときにはワード線ＷＬ０１が選択され、Ｘアドレス信号Ｘ０が「Ｌ」のときにはワード線ＷＬ００が選択される。
【００６０】
なお、図示しないロウデコード回路ＸＤ１においても同様に、クロック信号Ｔ１に同期して、Ｘアドレス信号Ｘ１が「Ｈ」のときにはワード線ＷＬ１１が選択され、Ｘアドレス信号Ｘ１が「Ｌ」のときにはワード線ＷＬ１０が選択される。
【００６１】
図５は、図１に示したカラムデコード回路ＹＤ０の構成を示す回路図である。なお、カラムデコード回路ＹＤ１についても、入力されるＹアドレス信号およびクロック信号が異なるのみで、基本的な構成は、カラムデコード回路ＹＤ０と同様である。
【００６２】
図５を参照して、カラムデコード回路ＹＤ０は、Ｙアドレス信号Ｙ０１を受けて反転するインバータＩ３０と、Ｙアドレス信号Ｙ００を受けて反転するインバータＩ３１と、インバータＩ３０の出力とインバータＩ３１の出力とクロック信号Ｔ０とを受けて、カラム選択信号ＹＳ００を出力する３入力ＡＮＤ回路Ａ３０と、インバータＩ３０の出力とＹアドレス信号Ｙ００とクロック信号Ｔ０とを受けて、カラム選択信号ＹＳ０１を出力する３入力ＡＮＤ回路Ａ３１と、Ｙアドレス信号Ｙ０１とインバータＩ３１の出力とクロック信号Ｔ０とを受けて、カラム選択信号ＹＳ０２を出力する３入力ＡＮＤ回路Ａ３２と、Ｙアドレス信号Ｙ０１，Ｙ００とクロック信号Ｔ０とを受けて、カラム選択信号ＹＳ０３を出力する３入力ＡＮＤ回路Ａ３３とを備える。
【００６３】
本構成において、クロック信号Ｔ０に同期して、Ｙアドレス信号Ｙ００，Ｙ０１のデコード結果によってカラム選択信号ＹＳ００〜ＹＳ０３のいずれか１つが活性化すると、対応するカラム回路ＹＣ００〜ＹＣ０３の１つを選択状態に駆動する。
【００６４】
なお、ポート１側のカラムデコード回路ＹＤ１においても同様に、クロック信号Ｔ１に同期して、Ｙアドレス信号Ｙ１０，Ｙ１１のデコード結果によってカラム選択信号ＹＳ１０〜ＹＳ１３のいずれか１つが活性化すると、対応するカラム回路ＹＣ１０〜ＹＣ１３の１つを選択状態に駆動する。
【００６５】
図６は、図１に示した制御回路ＷＤ０の構成を示す回路図である。なお、制御回路ＷＤ１についても、入力される書込み信号ＷＣ０およびクロック信号Ｔ０が異なるのみで、基本的な構成は、制御回路ＷＤ０と同様である。
【００６６】
図６を参照して、制御回路ＷＤ０は、書込み信号ＷＣ０を受けて反転するインバータＩ４０と、書込み信号ＷＣ０とクロック信号Ｔ０とを受けて、読出し制御信号ＲＥ０を出力する２入力ＡＮＤ回路Ａ４０と、インバータＩ４０の出力とクロック信号Ｔ０とを受けて、制御信号ＷＥ０を出力する２入力ＡＮＤ回路Ａ４１とを含む。
【００６７】
制御回路ＷＤ０において、クロック信号Ｔ０に同期して、書込み信号ＷＣ０が「Ｈ」のときには、読出し制御信号ＲＥ０が「Ｈ」レベルとなり、書込み信号ＷＣ０が「Ｌ」のときには、制御信号ＷＥ０が「Ｈ」レベルとなる。
【００６８】
なお、図示しない制御回路ＷＤ１においても同様に、クロック信号Ｔ１に同期して、書込み信号ＷＣ１が「Ｈ」のときには、読出し制御信号ＲＥ１が「Ｈ」レベルとなり、書込み信号ＷＣ１が「Ｌ」のときには、制御信号ＷＥ１が「Ｈ」レベルとなる。
【００６９】
図７は、図１に示した読出し書込み回路ＳＷ０の構成を示す回路図である。
図７を参照して、読出し書込み回路ＳＷ０は、データ線Ｅ０と出力データ信号Ｑ０の出力端子との間に配され、読出し制御信号ＲＥ０に応じてデータ線Ｅ０のデータを出力データ信号Ｑ０として出力するためのラッチ回路Ｌ５０と、データ線Ｅ０と入力データ信号Ｄ０の入力端子との間に配され、制御信号ＷＥ０に応じて入力データ信号Ｄ０をデータ線Ｅ０に入力するためのトライステートバッファ回路ＴＢ５０とを備える。
【００７０】
ラッチ回路Ｌ５０は、データ線Ｅ０と出力データ線Ｑ０との間に設けられるトランスファゲートＧ５０，Ｇ５１と、インバータＩ５０〜Ｉ５３とを備える。
【００７１】
トランスファゲートＧ５０は、ゲートに読出し制御信号ＲＥ０およびインバータＩ５０を介して反転された読出し制御信号ＲＥ０を受けると、その論理レベルに応じて、データ線Ｅ０とインバータＩ５１の入力ノードとを電気的に結合／分離する。
【００７２】
インバータＩ５１，Ｉ５２は、ラッチ部を構成し、ラッチ部の出力ノード（インバータＩ５１の出力ノード）は、インバータＩ５３の入力ノードに結合される。ラッチ部の入力ノードとインバータＩ５２の出力ノードとの間には、トランスファゲートＧ５１が設けられる。トランスファゲートＧ５１は、ゲートに読出し制御信号ＲＥ０およびインバータＩ５０を介して反転された読出し制御信号ＲＥ０を受けると、その論理レベルに応じてオン／オフされる。トランスファゲートＧ５１がオンされると、インバータＩ５１，Ｉ５２からなるラッチ部が構成される。
【００７３】
すなわち、読出し制御信号ＲＥ０が「Ｈ」となるタイミングでトランスファゲートＧ５０がオンされ、データ線Ｅ０のデータ信号がラッチ回路Ｌ５０に入力される。続いて、読出し制御信号ＲＥ０が「Ｌ」となると、トランスファゲートＧ５１がオンされてラッチ部を構成し、データ信号を保持する。さらに、保持されたデータ信号は、インバータＩ５３を介して出力データ信号Ｑ０として出力される。
【００７４】
トライステートバッファ回路ＴＢ５０は、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列接続されたＰ型ＭＯＳトランジスタＰ５０，Ｐ５１およびＮ型ＭＯＳトランジスタＮ５０，Ｎ５１と、インバータＩ５４とを備える。
【００７５】
Ｐ型ＭＯＳトランジスタＰ５１とＮ型ＭＯＳトランジスタＮ５０とは、ゲートにインバータＩ５４からの入力データ信号Ｄ０の反転信号が入力される。
【００７６】
Ｐ型ＭＯＳトランジスタＰ５０のゲートには、インバータＩ５５を介して反転された制御信号ＷＥ０が入力され、Ｎ型ＭＯＳトランジスタＮ５１のゲートには、制御信号ＷＥ０が入力される。ＭＯＳトランジスタＰ５０，Ｎ５１は、「Ｈ」レベルの制御信号ＷＥ０に応じてオンされ、ＭＯＳトランジスタＰ５１，Ｎ５０と電源電位Ｖｃｃおよび接地電位ＧＮＤとをそれぞれ電気的に結合する。これにより、入力データ信号Ｄ０とデータ線Ｅ０との間に、ＭＯＳトランジスタＰ５１，Ｎ５０からなるＣＭＯＳインバータが形成される。したがって、入力データ信号Ｄ０は、制御信号ＷＥ０が「Ｈ」のときには、インバータＩ５４およびＣＭＯＳインバータを介して、データ線Ｅ０へと入力されることとなる。
【００７７】
一方、ＭＯＳトランジスタＰ５０，Ｎ５１は、「Ｌ」レベルの制御信号ＷＥ０に応じてオフされると、ＭＯＳトランジスタＰ５１，Ｎ５０は電気的に分離され、データ線Ｅ０にはハイインピーダンスが出力される。
【００７８】
読出し書込み回路ＳＷ０は、さらに、電源電位Ｖｃｃとデータ線Ｅ０との間に結合されるＰ型ＭＯＳトランジスタＰ５４を備える。Ｐ型ＭＯＳトランジスタＰ５４は、「Ｈ」レベルの書込み制御信号ＷＥ０に応じてオフ状態となり、電源電位Ｖｃｃとデータ線Ｅ０とを電気的に分離する。一方、Ｐ型ＭＯＳトランジスタＰ５４は、「Ｌ」レベルの書込み制御信号ＷＥ０の応じてオン状態となり、電源電位Ｖｃｃとデータ線Ｅ０とを電気的に結合し、データ線Ｅ０に電源電位Ｖｃｃを供給する。
【００７９】
Ｐ型ＭＯＳトランジスタＰ５４は、ビット線電位の低下を防ぐためにビット線に適切な電圧バイアスを与える部位であり、以下において、ビット線負荷トランジスタとも称する。
【００８０】
より詳細には、図２の２ポートＳＲＡＭメモリセルＭ００において、記憶ノードＳ０に「Ｌ」データが記憶されているものとして、データ読出し時にワード線ＷＬ００が非選択であり、アクセストランジスタＮ３がオフの場合でも、ビット線Ｂ００から記憶ノードＳ０へと電流が流れる。この電流は、さらにオンされている駆動トランジスタＮ１を介して接地電位ＧＮＤへと流れ込む。この電流は、「リーク電流」と呼ばれ、ビット線Ｂ００に結合されるメモリセル数の増加に伴なって増大することから、集積度が高まるにつれてビット線Ｂ００の電位を下げてしまう要因となる。
【００８１】
それゆえ、ビット線負荷トランジスタＰ５４は、書込み制御信号ＷＥ０が「Ｌ」となるデータ読出し時においてオン状態となり、ビット線Ｂ００に対して電位を供給する働きをする。
【００８２】
なお、「Ｈ」レベルの制御信号ＷＥ０に応じてオフする構成としたのは、データ書込み時において、プルダウンしたときの記憶ノードの電位をできるだけ低くして（究極的には接地電位レベル）、十分な書込みマージンを持たせるためである。
【００８３】
読出し書込み回路ＳＷ０は、さらに、インバータＩ５４から出力される入力データ信号Ｄ０の反転信号とインバータＩ５５から出力される書込み制御信号ＷＥ０の反転信号とを受けて、サブデータ線Ｆ０の電位を駆動する２入力ＮＯＲ回路ＮＯ５０を備える。
【００８４】
２入力ＮＯＲ回路ＮＯ５０は、書込み制御信号ＷＥ０が「Ｈ」のときには、インバータＩ５４から出力される入力データ信号Ｄ０の反転信号をさらに反転させてサブデータ線Ｆ０に出力する。すなわち、入力データ信号Ｄ０がサブデータ線Ｆ０へと出力される。
【００８５】
一方、書込み制御信号ＷＥ０が「Ｌ」のときには、２入力ＮＯＲ回路ＮＯ５０からは「Ｌ」レベルの出力信号がサブデータ線Ｆ０に入力される。
【００８６】
以上をまとめると、読出し制御信号ＲＥ０が「Ｈ」のときには、ラッチ回路Ｌ５０に保持されたデータ線Ｅ０の電位が出力データ信号Ｑ０として出力される。このとき、書込み制御信号ＷＥ０は「Ｌ」であることから、ビット線負荷トランジスタＰ５４がオンされてデータ線Ｅ０に電源電位Ｖｃｃを駆動する。さらに、２入力ＮＯＲ回路ＮＯ５０においては、「Ｌ」レベルの出力信号がサブデータ線Ｆ０に入力される。
【００８７】
一方、読出し制御信号ＲＥ０が「Ｌ」のときには、データ線Ｅ０のデータはラッチ回路Ｌ５０に保持される。
【００８８】
また、書込み制御信号ＷＥ０が「Ｈ」のときには、入力データ信号Ｄ０がトライステートバッファ回路ＴＢ５０を介してデータ線Ｅ０に入力されるとともに、２入力ＮＯＲ回路ＮＯ５０を介してサブデータ線Ｆ０に入力される。
【００８９】
一方、書込み制御信号ＷＥ０が「Ｌ」のときには、データ線Ｅ０に電源電位Ｖｃｃが供給されるとともに、サブデータ線Ｆ０は「Ｌ」レベルとなる。
【００９０】
図８は、図１に示した読出し書込み回路ＳＷ１の構成を示す回路図である。
図８を参照して、読出し書込み回路ＳＷ１は、データ線Ｅ１と出力データ信号Ｑ１の出力端子との間に配され、読出し制御信号ＲＥ１に応じてデータ線Ｅ１のデータを出力データ信号Ｑ１として出力するためのラッチ回路Ｌ５１と、データ線Ｅ１と入力データ信号Ｄ１の入力端子との間に配され、書込み制御信号ＷＥ１に応じて入力データ信号Ｄ１をデータ線Ｅ１に入力するためのトライステートバッファ回路ＴＢ５１とを備える。
【００９１】
ラッチ回路Ｌ５１は、データ線Ｅ１と出力データ線Ｑ１との間に設けられるトランスファゲートＧ５２，Ｇ５３と、インバータＩ５６〜Ｉ５９とを備える。
【００９２】
トランスファゲートＧ５２は、ゲートに読出し制御信号ＲＥ１およびインバータＩ５６を介して反転された読出し制御信号ＲＥ１を受けると、その論理レベルに応じて、データ線Ｅ１とインバータＩ５７の入力ノードとを電気的に結合／分離する。
【００９３】
インバータＩ５７，Ｉ５８は、ラッチ部を構成し、ラッチ部の出力ノード（インバータＩ５７の出力ノード）は、インバータＩ５９の入力ノードに結合される。
【００９４】
ラッチ部の入力ノードとインバータＩ５８の出力ノードとの間には、トランスファゲートＧ５３が設けられる。トランスファゲートＧ５３は、ゲートに読出し制御信号ＲＥ１およびインバータＩ５６を介して反転された読出し制御信号ＲＥ１を受けると、その論理レベルに応じてオンされてラッチ部を構成する。
【００９５】
すなわち、読出し制御信号ＲＥ１が「Ｈ」となるタイミングでトランスファゲートＧ５２がオンされ、データ線Ｅ１のデータ信号がラッチ回路Ｌ５１に入力される。続いて、読出し制御信号ＲＥ１が「Ｌ」となると、トランスファゲートＧ５３がオンされてラッチ部を構成し、データ信号を保持する。さらに、保持されたデータ信号は、インバータＩ５９を介して出力される。
【００９６】
インバータＩ５９の出力ノードには、さらにインバータＩ６２が接続される。したがって、インバータＩ５９の出力信号がさらに反転されて出力データ信号Ｑ１として出力される。なお、ラッチ回路Ｌ５１の出力ノードにインバータＩ６２を備える点において、図７の読出し書込み回路ＳＷ０とは異なる。
【００９７】
トライステートバッファ回路ＴＢ５１は、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列接続されたＰ型ＭＯＳトランジスタＰ５２，Ｐ５３およびＮ型ＭＯＳトランジスタＮ５２，Ｎ５３と、インバータＩ６０とを備える。
【００９８】
インバータＩ６０の入力ノードには、さらにインバータＩ６３が接続される。このため、入力データ信号Ｄ１は、インバータＩ６３で反転されてインバータＩ６０に入力される。なお、トライステートバッファＴＢ５１の入力ノードにインバータＩ６３を配した点において、図７の読出し書込み回路ＳＷ０とは異なる。
【００９９】
Ｐ型ＭＯＳトランジスタＰ５３とＮ型ＭＯＳトランジスタＮ５２とは、ゲートにインバータＩ６３，Ｉ６０を介して、入力データ信号Ｄ１が入力される。
【０１００】
Ｐ型ＭＯＳトランジスタＰ５２のゲートには、インバータＩ６１を介して反転された書込み制御信号ＷＥ１が入力され、Ｎ型ＭＯＳトランジスタＮ５３のゲートには、書込み制御信号ＷＥ１が入力される。ＭＯＳトランジスタＰ５２，Ｎ５３は、「Ｈ」レベルの書込み制御信号ＷＥ１に応じてオンされ、ＭＯＳトランジスタＰ５３，Ｎ５２と電源電位Ｖｃｃおよび接地電位ＧＮＤとをそれぞれ電気的に結合する。これにより、入力データ信号Ｄ１とデータ線Ｅ１との間に、ＭＯＳトランジスタＰ５３，Ｎ５２からなるＣＭＯＳインバータが形成される。したがって、入力データ信号Ｄ１は、書込み制御信号ＷＥ１が「Ｈ」のときには、インバータＩ６３，Ｉ６０およびＣＭＯＳインバータを介して、データ線Ｅ１へと入力されることとなる。
【０１０１】
一方、ＭＯＳトランジスタＰ５２，Ｎ５３は、「Ｌ」レベルの書込み制御信号ＷＥ１に応じてオフされると、ＭＯＳトランジスタＰ５３，Ｎ５２は電気的に分離され、データ線Ｅ１にはハイインピーダンスが出力される。
【０１０２】
読出し書込み回路ＳＷ１は、さらに、電源電位Ｖｃｃとデータ線Ｅ１との間に結合されるＰ型ＭＯＳトランジスタＰ５５を備える。Ｐ型ＭＯＳトランジスタＰ５５は、図７のＰ型ＭＯＳトランジスタＰ５４と同様に、ビット線負荷トランジスタを構成する。すなわち、データ書込み時には、「Ｈ」レベルの書込み制御信号ＷＥ１に応じてオフ状態となり、電源電位Ｖｃｃとデータ線Ｅ１とを電気的に分離する。一方、データ読出し時には、「Ｌ」レベルの書込み制御信号ＷＥ１に応じてオン状態となり、電源電位Ｖｃｃとデータ線Ｅ１とを電気的に結合し、データ線Ｅ１に電源電位Ｖｃｃを供給する。
【０１０３】
読出し書込み回路ＳＷ１は、さらに、インバータＩ６３，Ｉ６０を介して入力される入力データ信号Ｄ１とインバータＩ６１から出力される書込み制御信号ＷＥ１の反転信号とを受けて、サブデータ線Ｆ１の電位を駆動する２入力ＮＯＲ回路ＮＯ５１を備える。
【０１０４】
２入力ＮＯＲ回路ＮＯ５１は、書込み制御信号ＷＥ１が「Ｈ」のときには、入力データ信号Ｄ１の反転信号をサブデータ線Ｆ１に出力する。一方、書込み制御信号ＷＥ１が「Ｌ」のときには、２入力ＮＯＲ回路ＮＯ５１からは「Ｌ」レベルの出力信号がサブデータ線Ｆ１に入力される。
【０１０５】
以上に示す読出し書込み回路ＳＷ１は、基本的な構成は図７の読出し書込み回路ＳＷ０と同様であるが、上述のように、出力データ信号Ｑ１の出力ノードおよび入力データ信号Ｑ１の入力ノードにインバータＩ６２，Ｉ６３をそれぞれ配した点で異なる。これは、図１のメモリセルＭ００において、ポート０からの読出し書込みが行なわれる記憶ノードＳ０とポート１からの読出し書込みが行なわれる記憶ノードＳ１とでは、記憶データが相補の関係にあることに対応したものである。
【０１０６】
次に、以上の構成からなる２ポートＳＲＡＭで実行されるデータ読出し書込み動作について説明する。
【０１０７】
最初に、図１のメモリセルＭ００にポート０から「Ｌ」レベルのデータを書込むときの動作について説明する。
【０１０８】
２ポートＳＲＡＭは、書込み動作の開始に先立って、「Ｌ」レベルのクロック信号Ｔ０に応じてスタンバイ状態となっている。スタンバイ状態において、図１のすべてのワード線ＷＬとサブビット線Ｃは、「Ｌ」レベルに固定される。一方、ビット線Ｂ００は、図３のカラム回路ＹＣ００で示したように、Ｐ型トランジスタＰ１０が「Ｌ」レベルのクロック信号Ｔ０に応じてオンされることから、「Ｈ」レベルに固定される。
【０１０９】
続いて、アクティブ状態となって、クロック信号Ｔ０が「Ｈ」レベルに立上ると、ビット線Ｂ００は電源電位Ｖｃｃと分離される。クロック信号Ｔ０に同期して、Ｘアドレス信号Ｘ０，Ｙアドレス信号Ｙ００，Ｙ０１を「Ｌ」とすることにより、ワード線ＷＬ００およびカラム選択信号ＹＳ００が「Ｈ」レベルとなり、メモリセルＭ００が選択状態に駆動される。
【０１１０】
さらに、クロック信号Ｔ０に同期して、「Ｌ」レベルの書込み信号ＷＣ０を制御回路ＷＤ０に入力すると、「Ｈ」レベルの書込み制御信号ＷＥ０が読出し書込み回路ＳＷ０に入力される。読出し書込み回路ＳＷ０には、同時に「Ｌ」レベルの入力データ信号Ｄ０が入力される。
【０１１１】
読出し書込み回路ＳＷ０では、「Ｈ」レベルの書込み制御信号ＷＥ０に応答して、「Ｌ」レベルの入力データ信号Ｄ０がトライステートバッファ回路ＴＢ５０を介してデータ線Ｅ０へと入力される。このとき、サブデータ線Ｆ０にも「Ｌ」の入力データ信号が入力される。
【０１１２】
図３のカラム回路ＹＣ００には、読出し書込み制御回路からの「Ｌ」レベルのデータ線Ｅ０，サブデータ線Ｆ０と、「Ｈ」レベルのクロック信号Ｔ０と、「Ｈ」レベルのカラム選択信号ＹＳ００とが入力される。トランスファゲートＧ１０，Ｇ１１が「Ｈ」レベルのカラム選択信号に応じてオンされると、ビット線Ｂ００およびサブビット線Ｃ００には、データ線Ｅ０およびサブデータ線Ｆ０の「Ｌ」レベルのデータがそれぞれ駆動される。
【０１１３】
図２のメモリセルＭ００を参照して、「Ｈ」レベルのワード線ＷＬ００に応答してアクセストランジスタＮ３がオン状態となると、「Ｌ」レベルのビット線Ｂ００の電位が記憶ノードＳ０に伝達される。これにより、記憶ノードＳ０は「Ｌ」レベルに書込まれる。
【０１１４】
一方、サブビット線Ｃ００が「Ｌ」レベルであることから、Ｎ型ＭＯＳトランジスタＮ８は、オフ状態となり、記憶ノードＳ１と接地電位ＧＮＤとは電気的に分離される。さらに、記憶ノードＳ０が「Ｌ」となったことにより負荷トランジスタＰ２がオン状態となると、記憶ノードＳ１の電位は「Ｈ」レベルに駆動される。
【０１１５】
次に、図１のメモリセルＭ００にポート０から「Ｈ」レベルのデータを書込むときの動作について説明する。
【０１１６】
先述の「Ｌ」データ書込みのときと同様に、アクティブ状態となってクロック信号Ｔ０が「Ｈ」レベルに立上ると、ビット線Ｂ００は、Ｐ型ＭＯＳトランジスタＰ１０がオフされたことに応じて、電源電位Ｖｃｃと分離される。クロック信号Ｔ０に同期して、Ｘアドレス信号Ｘ０，Ｙアドレス信号Ｙ００，Ｙ０１を「Ｌ」とすることにより、ワード線ＷＬ００およびカラム選択信号ＹＳ００が「Ｈ」レベルとなり、メモリセルＭ００が選択状態に駆動される。
【０１１７】
さらに、クロック信号Ｔ０に同期して、「Ｌ」レベルの書込み信号ＷＣ０が制御回路ＷＤ０に入力されると、「Ｈ」レベルの書込み制御信号ＷＥ０が出力され、読出し書込み回路ＳＷ０に入力される。読出し書込み回路ＳＷ０には、同時に「Ｈ」レベルの入力データ信号Ｄ０が入力される。
【０１１８】
読出し書込み回路ＳＷ０では、「Ｈ」レベルの書込み制御信号ＷＥ０に応答して、「Ｈ」レベルの入力データ信号Ｄ０がトライステートバッファ回路ＴＢ５０を介してデータ線Ｅ０へと入力される。このとき、サブデータ線Ｆ０にも「Ｈ」の入力データ信号Ｄ０が入力される。
【０１１９】
図３のカラム回路ＹＣ００には、読出し書込み回路ＳＷ０からの「Ｈ」レベルのデータ線Ｅ０，サブデータ線Ｆ０と、「Ｈ」レベルのクロック信号Ｔ０と、「Ｈ」レベルのカラム選択信号ＹＳ００とが入力される。トランスファゲートＧ１０，Ｇ１１が「Ｈ」レベルのカラム選択信号に応じてオンされると、ビット線Ｂ００およびサブビット線Ｃ００には、データ線Ｅ０およびサブデータ線Ｆ０の「Ｈ」レベルのデータがそれぞれ駆動される。
【０１２０】
さらに、図２のメモリセルＭ００を参照して、「Ｈ」レベルのワード線ＷＬ００に応答してアクセストランジスタＮ３がオン状態となると、「Ｈ」レベルのビット線Ｂ００の電位が記憶ノードＳ０に伝達される。これにより、記憶ノードＳ０は「Ｈ」レベルに書込まれる。
【０１２１】
一方、ワード線ＷＬ０およびサブビット線Ｃ００が「Ｈ」レベルであることから、Ｎ型ＭＯＳトランジスタＮ７，Ｎ８は、ともにオン状態となり、記憶ノードＳ１と接地電位ＧＮＤとは電気的に結合される。これにより、記憶ノードＳ１の電位は「Ｌ」レベルに駆動される。
【０１２２】
次に、図１のメモリセルＭ００の「Ｌ」データをポート０から読出すときの動作について説明する。
【０１２３】
アクティブ状態となってクロック信号Ｔ０が「Ｈ」レベルに立上ると、ビット線Ｂ００は、Ｐ型ＭＯＳトランジスタＰ１０がオフされたことに応じて、電源電位Ｖｃｃと分離される。クロック信号Ｔ０に同期して、Ｘアドレス信号Ｘ０，Ｙアドレス信号Ｙ００，Ｙ０１を「Ｌ」とすることにより、ワード線ＷＬ００およびカラム選択信号ＹＳ００が「Ｈ」レベルとなり、メモリセルＭ００が選択状態に駆動される。
【０１２４】
図１のメモリセルＭ００では、「Ｈ」レベルのワード線ＷＬ００に応じてアクセストランジスタＮ３がオン状態となると、ビット線Ｂ００の電位は、記憶ノードＳ０に対して放電し、電源電位Ｖｃｃからプルダウンされる。
【０１２５】
図３のカラム回路ＹＣ００では、「Ｈ」レベルのカラム選択信号ＹＳ００に応答して、トランスファゲートＧ１０がオン状態となり、ビット線Ｂ００とデータ線Ｅ０とが電気的に結合される。
【０１２６】
さらに、クロック信号Ｔ０に同期して、「Ｈ」レベルの書込み信号ＷＣ０が制御回路ＷＤ０に入力されると、「Ｈ」レベルの読出し制御信号ＲＥ０が出力され、読出し書込み回路ＳＷ０に入力される。
【０１２７】
読出し書込み回路ＳＷ０では、「Ｈ」レベルの読出し制御信号ＲＥ０に応答して、トランスファゲートＧ５０がオン状態となり、トランスファゲートＧ５１がオフ状態となる。これにより、データ線Ｅ０と出力データ信号Ｑ０との出力端子とは結合される。
【０１２８】
さらに、制御回路ＷＤ０から出力される「Ｌ」レベルの書込み制御信号ＷＥ０によって、ビット線負荷トランジスタＰ５４はオン状態となり、データ線Ｅ０と電源電位Ｖｃｃとを電気的に結合する。
【０１２９】
これにより、電源電位Ｖｃｃと接地電位ＧＮＤとの間は、読出し書込み回路ＳＷ０内のビット線負荷トランジスタＰ５４、カラム回路ＹＣ０内のトランスファゲートＧ１０、メモリセルＭ００の駆動トランジスタＮ１およびアクセストランジスタＮ３のそれぞれのオン抵抗が直列に接続された構成と等価となる。したがって、データ線Ｅ０には、ビット線負荷トランジスタＰ５４とトランスファゲートＧ１０との接続ノードの電位であり、これらのオン抵抗の分圧比に応じた電位が与えられる。
【０１３０】
そこで、ビット線負荷トランジスタＰ５４の電流駆動力は、データ線Ｅ０の電位がインバータＩ５１の論理しきい値以下となるように設定する。これにより、データ線Ｅ０の電位は確実に「Ｌ」と識別されることから、インバータＩ５１の出力電位は「Ｈ」となり、「Ｌ」レベルの出力データ信号Ｑ０が出力される。
【０１３１】
一方、サブビット線Ｃ００は、カラム回路ＹＣ００において「Ｌ」レベルのサブデータ線Ｆ０と結合され、「Ｌ」レベルとなる。これにより、メモリセルＭ００のＮ型ＭＯＳトランジスタＮ８はオフ状態となり、記憶ノードＳ１の電位は変化しない。
【０１３２】
さらに、クロック信号Ｔ０が「Ｌ」レベルに立下がると、制御回路ＷＤ０からの読出し制御信号ＲＥ０も「Ｌ」レベルに立下がる。これによって、読出し書込み回路ＳＷ０では、ラッチ部Ｌ５０内のトランスファゲートＧ５１がオン状態となってラッチ回路を構成し、読出した「Ｌ」データを保持する。
【０１３３】
最後に、図１のメモリセルＭ００の「Ｈ」データをポート０から読出すときの動作について説明する。
【０１３４】
アクティブ状態となってクロック信号Ｔ０が「Ｈ」レベルに立上ると、ビット線Ｂ００は、Ｐ型ＭＯＳトランジスタＰ１０がオフされたことに応じて、電源電位Ｖｃｃと分離される。クロック信号Ｔ０に同期して、Ｘアドレス信号Ｘ０，Ｙアドレス信号Ｙ００，Ｙ０１を「Ｌ」とすることにより、ワード線ＷＬ００およびカラム選択信号ＹＳ００が「Ｈ」レベルとなり、メモリセルＭ００が選択状態に駆動される。
【０１３５】
図１のメモリセルＭ００では、「Ｈ」レベルのワード線ＷＬ００に応じてアクセストランジスタＮ３がオン状態となると、ビット線Ｂ００の電位は、記憶ノードＳ０の「Ｈ」データとの間では電荷の授受を行なわないことから、「Ｈ」レベルを保持する。
【０１３６】
図３のカラム回路ＹＣ００では、「Ｈ」レベルのカラム選択信号ＹＳ００に応答して、トランスファゲートＧ１０がオン状態となり、ビット線Ｂ００とデータ線Ｅ０とが電気的に結合する。
【０１３７】
さらに、クロック信号Ｔ０に同期して、「Ｈ」レベルの書込み信号ＷＣ０が制御回路ＷＤ０に入力されると、「Ｈ」レベルの読出し制御信号ＲＥ０が出力され、読出し書込み回路ＳＷ０に入力される。
【０１３８】
読出し書込み回路ＳＷ０では、「Ｈ」レベルの読出し制御信号ＲＥ０に応答して、トランスファゲートＧ５０がオン状態となり、トランスファゲートＧ５１がオフ状態となる。これにより、データ線Ｅ０と出力データ信号Ｑ０との出力端子とは結合される。
【０１３９】
さらに、制御回路ＷＤ０から出力される「Ｌ」レベルの書込み制御信号ＷＥ０によって、ビット線負荷トランジスタＰ５４はオン状態となり、データ線Ｅ０と電源電位Ｖｃｃとを電気的に結合する。
【０１４０】
このようにして、ビット線Ｂ００に駆動された「Ｈ」レベルのデータは、データ線Ｅ０を介して出力データ信号Ｑ０として出力される。
【０１４１】
一方、「Ｌ」レベルの書込み制御信号ＷＥ０に応じて、２入力ＮＯＲ回路ＮＯ５０からは「Ｌ」レベルの信号がサブデータ線Ｆ０に駆動される。サブビット線Ｃ００は、カラム回路ＹＣ００において「Ｌ」レベルのサブデータ線Ｆ０と結合され、「Ｌ」レベルとなる。これにより、メモリセルＭ００のＮ型ＭＯＳトランジスタＮ８はオフ状態となり、記憶ノードＳ１の電位は変化しない。
【０１４２】
さらに、クロック信号Ｔ０が「Ｌ」レベルに立下がると、制御回路ＷＤ０からの読出し制御信号ＲＥ０も「Ｌ」レベルに立下がる。これによって、読出し書込み回路ＳＷ０では、ラッチ部Ｌ５０内のトランスファゲートＧ５１がオン状態となってラッチ回路を構成し、読出した「Ｈ」データを保持する。
【０１４３】
図９は、以上に説明した図１の２ポートＳＲＡＭのポート０におけるデータ読出し書込み動作を示すタイミング図である。
【０１４４】
図９を参照して、ポート０への「Ｌ」データの書込みと「Ｈ」データの書込みとにおいては、ビット線Ｂ００に入力データ信号Ｄ０の電位が駆動されるともに、サブビット線Ｃ００には、入力データ信号Ｄ０と同電位が駆動される。さらに、選択ワード線ＷＬ００の活性化により、メモリセルＭ００の記憶ノードＳ０には、ビット線Ｂ００の電位が伝達され、記憶ノードＳ１には、記憶ノードＳ０とは相補の電位が伝達されることとなる。すなわち、データ書込みは、ビット線Ｂ００とサブビット線Ｃ００とを用いて実行される。
【０１４５】
これに対して、ポート０からの「Ｌ」データの読出しと「Ｈ」データの読出しとにおいては、ビット線Ｂ００に記憶ノードＳ０の電位が駆動される一方で、サブビット線Ｃ００は「Ｌ」レベルを維持することから、記憶ノードＳ１の電位は変化しない。
【０１４６】
以上は、メモリセルＭ００に対してポート０からデータ読出し／書込みを行なう場合の動作説明であるが、ポート１におけるデータ読出し書込みについても同様の動作によって実行される。ただし、メモリセルＭ００において、記憶ノードＳ１の電位を読出し書込みするポート１からのアクセスは、上記の記憶ノードＳ０の電位を読出し書込みするポート０からのアクセスとは相補の関係にあるため、読出し書込み回路ＳＷ１において、インバータＩ６２，Ｉ６３によって出力データ信号Ｑ１，入力データ信号Ｄ０をそれぞれ反転させる点でのみ異なる。
【０１４７】
最後に、図１に示す２ポートＳＲＡＭメモリセルＭ００におけるβ比について検討する。なお、以下において、駆動トランジスタＮ１，Ｎ２の電流駆動力をＤＮ１，ＤＮ２と表わし、アクセストランジスタＮ３，Ｎ４の電流駆動力をＤＮ３，ＤＮ４と表わす。また、説明の簡単のため、対象関係にあるトランジスタの電流駆動力は互いに等しく、ＤＮ１＝ＤＮ２，ＤＮ３＝ＤＮ４とする。
【０１４８】
２ポートＳＲＡＭメモリセルＭ００において、同じ行に属するメモリセルに対する、ポート０からの読出し書込みとポート１からの読出し書込みとのタイミングとが異なるときには、ワード線ＷＬ００およびワード線ＷＬ１０の活性化に応じて、アクセストランジスタＮ３，Ｎ４は、それぞれ異なるタイミングでオンされる。したがって、β比は、シングルポートＳＲＡＭでのβ比と等しく、ＤＮ１／ＤＮ３（＝ＤＮ２／ＤＮ４）で与えられる。
【０１４９】
一方、同じ行に属するメモリセルに対する、ポート０からの読出し書込みとポート１からの読出し書込みとのタイミングとが同じときには、アクセストランジスタＮ３，Ｎ４は、同じタイミングでオンされる。この場合においても、記憶ノードＳ０，Ｓ１に接続されるアクセストランジスタは、それぞれ１個であることから、β比はＤＮ１／ＤＮ３（＝ＤＮ２／ＤＮ４）となり、シングルポートＳＲＡＭでのβ比と等価となる。
【０１５０】
すなわち、本実施の形態にかかる２ポートＳＲＡＭでは、各記憶ノードに接続されるアクセストランジスタの数は全ポート数の半分に相当する１つであることから、メモリセル内のオンされるアクセストランジスタ数のパターンによらず、シングルポートＳＲＡＭと同レベルのβ比が維持される。これにより、従来の２ポートＳＲＡＭに対して、より高いデータ保持安定性が実現される。
【０１５１】
さらに、このことは、データ保持安定性確保のために駆動トランジスタの電流駆動力を高める必要を生じないことから、十分なデータ書込みマージンを保持することができる。
【０１５２】
また、従来のマルチポートＳＲＡＭでは、各ポートは読出しまたは書込みのいずれか一方のみに対応していたのに対して、本実施の形態では、各ポートは読出し書込みのいずれにも対応可能であり、設計の容易化を図ることができる。
【０１５３】
［実施の形態２］
図１０は、この発明の実施の形態２に従う２ポートＳＲＡＭのメモリアレイの構成を抽出して示す概略ブロック図である。
【０１５４】
図１０を参照して、２ポートＳＲＡＭは、（ｋ＋１：ｋは自然数）行１列に配置されたメモリセルＲ［０］〜Ｒ［ｋ］と、メモリセルの行に対応して設けられるワード線ＷＬ００，ＷＬ１０・・・ＷＬ０ｋ，ＷＬ１ｋと、メモリセルＲ［０］〜Ｒ［ｋ］に共通に設けられるビット線Ｂ０，Ｂ１と、サブビット線Ｃ０，Ｃ１と、メモリセルＲ［０］〜Ｒ［ｋ］に共通に設けられる共通信号線Ｑ０，Ｑ１とを備える。なお、本実施の形態では、１列のメモリセルでの構成例を示すが、複数列のメモリセルでの構成に対しても適用可能である。
【０１５５】
共通信号線Ｑ０と接地電位ＧＮＤとの間には、Ｎ型ＭＯＳトランジスタＮ４１が接続される。Ｎ型ＭＯＳトランジスタＮ４１のゲート電位は、サブビット線Ｃ０により制御される。
【０１５６】
共通信号線Ｑ１と接地電位ＧＮＤとの間には、Ｎ型ＭＯＳトランジスタＮ４０が接続される。Ｎ型ＭＯＳトランジスタＮ４０のゲート電位は、サブビット線Ｃ１により制御される。
【０１５７】
なお、本実施の形態の２ポートＳＲＡＭは、以下に示すように、図１の実施の形態１の２ポートＳＲＡＭに対してメモリセルの構成のみが異なる。したがって、２ポートＳＲＡＭに搭載される他の回路の具体的な構成についての詳細な説明は省略する。
【０１５８】
図１１は、図１０に示したメモリセルＲ［０］の構成を示す図である。なお、他のメモリセルＲ［１］〜Ｒ［ｋ］についても、接続するワード線やビット線が異なるのみで、基本的な構成はメモリセルＲ［０］と同様である。
【０１５９】
図１１を参照して、メモリセルＲ［０］は、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰ型ＭＯＳトランジスタＰ１およびＮ型ＭＯＳトランジスタＮ１と、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰ型ＭＯＳトランジスタＰ２およびＮ型ＭＯＳトランジスタＮ２とからなるラッチ回路を備える。
【０１６０】
ＭＯＳトランジスタＰ１，Ｎ１のゲートは、ともに、ＭＯＳトランジスタＰ２，Ｎ２の接続ノードＳ１（以下、記憶ノードＳ１とも称する）に接続される。ＭＯＳトランジスタＰ２，Ｎ２のゲートは、ともに、ＭＯＳトランジスタＰ１，Ｎ１の接続ノードＳ０（以下、記憶ノードＳ０とも称する）に接続される。
【０１６１】
ビット線Ｂ０と記憶ノードＳ０との間には、Ｎ型ＭＯＳトランジスタＮ３が接続され、ビット線Ｂ１と記憶ノードＳ１との間には、Ｎ型ＭＯＳトランジスタＮ４が接続される。ＭＯＳトランジスタＮ３のゲート電位は、ワード線ＷＬ００により制御される。ＭＯＳトランジスタＮ４のゲート電位は、ワード線ＷＬ１０により制御される。
【０１６２】
このようにして、Ｐ型ＭＯＳトランジスタＰ１，Ｐ２を負荷トランジスタとし、Ｎ型ＭＯＳトランジスタＮ１，Ｎ２を駆動トランジスタとし、Ｎ型ＭＯＳトランジスタＮ３，Ｎ４をアクセストランジスタとした、ＣＭＯＳ構成のＳＲＡＭメモリセルが実現される。
【０１６３】
記憶ノードＳ０と共通信号線Ｑ１との間には、Ｎ型ＭＯＳトランジスタＮ５が接続され、記憶ノードＳ１と共通信号線Ｑ０との間には、Ｎ型ＭＯＳトランジスタＮ７が接続される。Ｎ型ＭＯＳトランジスタＮ５のゲート電位は、ワード線ＷＬ１０によって制御される。Ｎ型ＭＯＳトランジスタＮ７のゲート電位は、ワード線ＷＬ００によって制御される。
【０１６４】
以上に示すメモリセルＲ［０］は、図２に示す実施の形態１のメモリセルＭ００と同様にＣＭＯＳ構成からなるが、Ｎ型ＭＯＳトランジスタＮ５，Ｎ７と接地電位ＧＮＤとの間にそれぞれ配されるＮ型ＭＯＳトランジスタＮ６，Ｎ８を有しない点で相違する。本実施の形態では、これらのＭＯＳトランジスタは、ｋ＋１個のメモリセルＲ［０］〜Ｒ［ｋ］に対して共通に配された一対のＮ型ＭＯＳトランジスタＮ４０，Ｎ４１に置換えられている。
【０１６５】
本実施の形態の２ポートＳＲＡＭにおけるデータ読出し書込み動作は、実施の形態１と共通するが、メモリセル内での動作が異なる。例えば、メモリセルＲ［０］に対してポート０からデータ書込みを行なうときには、図示しないサブデータ線Ｆ０によってサブビット線Ｃ０に駆動された電位に応じてＮ型ＭＯＳトランジスタＮ４１がオン／オフ状態となると、対応する共通信号線Ｑ０と接地電位ＧＮＤとを電気的に結合／分離する。
【０１６６】
さらに、ワード線ＷＬ００が活性化したことに応じて、対応するＮ型ＭＯＳトランジスタＮ７がオン状態となると、共通信号線Ｑ０の電位が記憶ノードＳ１へと駆動される。
【０１６７】
同様に、メモリセルＲ［０］に対してポート１からデータ書込みを行なうときには、図示しないサブデータ線Ｆ１によってサブビット線Ｃ１に駆動された電位に応じてＮ型ＭＯＳトランジスタＮ４０がオン／オフ状態となると、対応する共通信号線Ｑ１と接地電位ＧＮＤとを電気的に結合／分離する。
【０１６８】
さらに、ワード線ＷＬ１０が活性化したことに応じて、対応するＮ型ＭＯＳトランジスタＮ５がオン状態となると、共通信号線Ｑ１の電位が記憶ノードＳ０へと駆動される。
【０１６９】
したがって、本実施の形態の２ポートＳＲＡＭにおける電流駆動能力比（β比）は、実施の形態１と同様であり、シングルポートＳＲＡＭと同等のデータ保持安定性を確保することができる。また、データ保持安定性と十分な書込みマージンとの両立についても同様に実現される。
【０１７０】
図１２は、図１０に示した２ポートＳＲＡＭのメモリアレイの配置例を概略的に示す図である。
【０１７１】
図１２を参照して、２ポートＳＲＡＭは、図１１に示すメモリセルＲ［０］〜Ｒ［ｋ］が列方向に整列して配置される。これらのメモリセルＲ［０］〜Ｒ［ｋ］に共通して、サブビット線Ｃ０，Ｃ１および共通信号線Ｑ０，Ｑ１が延在して配設される。
【０１７２】
２ポートＳＲＡＭは、列方向にメモリセルＲ［０］〜Ｒ［ｋ］と並んで配される単一のウェルコンタクトセルＴＣを備える。ウェルコンタクトセルＴＣは、メモリセル各々のウェル領域と電源電位Ｖｃｃまたは接地電位ＧＮＤとを結合するための領域であり、低面積化を考慮して、図１２のように、複数のメモリセルに対して１セルの割合で設けられる。
【０１７３】
メモリセルＲ［０］〜Ｒ［ｋ］によって共有されるＮ型ＭＯＳトランジスタＮ４０，Ｎ４１は、このウェルコンタクトセルＴＣ内に配置される。これにより、Ｎ型ＭＯＳトランジスタＮ４０，Ｎ４１を設けたことに伴なう面積増加を回避することができる。
【０１７４】
以上のように、この発明の実施の形態２に従えば、シングルポートＳＲＡＭと同等のデータ保持安定性と十分な書込みマージンとを備える２ポートＳＲＡＭを実現でき、設計の容易化を図ることができる。
【０１７５】
また、データ書込みに用いるトランジスタを複数のメモリセルで共用する構成とすることにより、該トランジスタの配設に伴なう回路規模の増大を抑えることができる。さらに、複数のメモリセルで共用するウェルコンタクトセル内にトランジスタを配置することにより、一層の低面積化を図ることができる。
【０１７６】
［実施の形態３］
図１３は、この発明の実施の形態３に従うマルチポートＳＲＡＭメモリセルの構成を示す回路図である。
【０１７７】
図１３を参照して、２ｎ（ｎは自然数）ポートを有するマルチポートＳＲＡＭメモリセルは、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトランジスタＮ１と、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰ型ＭＯＳトランジスタＰ２とＮ型ＭＯＳトランジスタＮ２とからなるラッチ回路を備える。
【０１７８】
ＭＯＳトランジスタＰ１，Ｎ１のゲートは、ともにＭＯＳトランジスタＰ２とＮ２との接続ノードＳ１（以下、記憶ノードＳ１とも称する）に接続される。ＭＯＳトランジスタＰ２，Ｎ２のゲートは、ともにＭＯＳトランジスタＰ１とＮ１との接続ノード（以下、記憶ノードＳ０とも称する）に接続される。すなわち、Ｐ型ＭＯＳトランジスタＰ１，Ｐ２は、負荷トランジスタとして動作し、Ｎ型ＭＯＳトランジスタＮ１，Ｎ２は、駆動トランジスタとして動作する。
【０１７９】
マルチポートＳＲＡＭメモリセルは、さらに、記憶ノードＳ０とビット線Ｂ０〜Ｂ２（ｎ−１）との間にそれぞれ接続されたｎ個のＮ型ＭＯＳトランジスタＮＡ０〜ＮＡ２（ｎ−１）と、記憶ノードＳ１とビット線Ｂ１〜Ｂ２ｎ−１との間にそれぞれ接続されたｎ個のＮ型ＭＯＳトランジスタＮＡ１〜ＮＡ２ｎ−１とを備える。
【０１８０】
ＭＯＳトランジスタＮＡ０〜ＮＡ２（ｎ−１）のゲートは、それぞれワード線ＷＬ０〜ＷＬ２（ｎ−１）に接続される。したがって、ＭＯＳトランジスタＮＡ０〜ＮＡ２（ｎ−１）の各々は、対応するワード線ＷＬ０〜ＷＬ２（ｎ−１）により制御される。
【０１８１】
ＭＯＳトランジスタＮＡ１〜ＮＡ２ｎ−１のゲートは、それぞれワード線ＷＬ１〜ＷＬ２ｎ−１に接続される。したがって、ＭＯＳトランジスタＮＡ１〜ＮＡ２ｎ−１の各々は、対応するワード線ＷＬ１〜ＷＬ２ｎ−１により制御される。
【０１８２】
このようにして、Ｐ型ＭＯＳトランジスタＰ１，Ｐ２を負荷トランジスタとし、Ｎ型ＭＯＳトランジスタＮ１，Ｎ２を駆動トランジスタとし、Ｎ型ＭＯＳトランジスタＮＡ０〜ＮＡ２ｎ−１をアクセストランジスタとした、ＣＭＯＳ構成の２ｎポートＳＲＡＭメモリセルが実現される。なお、以下においては、Ｐ型ＭＯＳトランジスタＰ１，Ｐ２を負荷トランジスタと称し、Ｎ型ＭＯＳトランジスタＮ１，Ｎ２を駆動トランジスタと称し、Ｎ型ＭＯＳトランジスタＮＡ０〜ＮＡ２ｎ−１をアクセストランジスタとも称する。
【０１８３】
また、本実施の形態では、記憶ノードＳ０，Ｓ１の各々に接続されるアクセストランジスタ数は、ともに全ポート数（＝２ｎ）の１／２（＝ｎ）に設定している。これは、従来のマルチポートＳＲＡＭにおいて、各記憶ノードに接続されるアクセストランジスタ数の半分に相当する。ポート数がさらに１つ増えた場合は、記憶ノードＳ０，Ｓ１のいずれか一方に接続されるアクセストランジスタ数は、他方の記憶ノードに接続されるアクセストランジスタ数より１つ多くなる。すなわち、本実施の形態において、記憶ノードＳ０に接続されるアクセストランジスタ数と記憶ノードＳ１に接続されるアクセストランジスタ数との差は、メモリセルのアンバランスによる安定性への影響を考慮して、最大１とする。
【０１８４】
マルチポートＳＲＡＭメモリセルは、記憶ノードＳ１と接地電位ＧＮＤとの間に直列接続されたＮ型ＭＯＳトランジスタＮＷ０，ＮＶ０を１組として、ｎ組のＮ型ＭＯＳトランジスタ（ＮＷ０，ＮＶ０）〜（ＮＷ２（ｎ−１），ＮＶ２（ｎ−１））をさらに備える。
【０１８５】
Ｎ型ＭＯＳトランジスタＮＷ０〜ＮＷ２（ｎ−１）のゲートは、それぞれワード線ＷＬ０〜ＷＬ２（ｎ−１）に接続される。したがって、ＭＯＳトランジスタＮＷ０〜ＮＷ２（ｎ−１）の各々は、ワード線ＷＬ０〜ＷＬ２（ｎ−１）により制御される。
【０１８６】
Ｎ型ＭＯＳトランジスタＮＶ０〜ＮＶ２（ｎ−１）のゲートは、それぞれサブビット線Ｃ０〜Ｃ２（ｎ−１）に接続される。したがって、ＭＯＳトランジスタＮＶ０〜ＮＶ２（ｎ−１）の各々は、サブビット線Ｃ０〜Ｃ２（ｎ−１）により制御される。
【０１８７】
マルチポートＳＲＡＭメモリセルは、記憶ノードＳ０と接地電位ＧＮＤとの間に直列接続されたＮ型ＭＯＳトランジスタＮＷ１，ＮＶ１を１組として、ｎ組のＮ型ＭＯＳトランジスタ（ＮＷ１，ＮＶ１）〜（ＮＷ２ｎ−１，ＮＶ２ｎ−１）をさらに備える。
【０１８８】
Ｎ型ＭＯＳトランジスタＮＷ１〜ＮＷ２ｎ−１のゲートは、それぞれワード線ＷＬ１〜ＷＬ２ｎ−１に接続される。したがって、ＭＯＳトランジスタＮＷ１〜ＮＷ２ｎ−１の各々は、ワード線ＷＬ１〜ＷＬ２ｎ−１により制御される。
【０１８９】
Ｎ型ＭＯＳトランジスタＮＶ１〜ＮＶ２ｎ−１のゲートは、それぞれサブビット線Ｃ１〜Ｃ２ｎ−１に接続される。したがって、ＭＯＳトランジスタＮＶ１〜ＮＶ２ｎ−１の各々は、サブビット線Ｃ１〜Ｃ２ｎ−１により制御される。
【０１９０】
なお、図示しないマルチポートＳＲＡＭの全体構成は、図１に示す２ポートＳＲＡＭの構成と基本的に同じであり、行列状に配置された図１３のマルチポートＳＲＡＭメモリセルを有するメモリアレイと、２ｎポートのそれぞれのポートについて配されたロウデコード回路ＸＤ０〜ＸＤ２ｎ、カラムデコード回路ＹＤ０〜ＹＤ２ｎ、カラム回路ＹＣ０〜ＹＣ２ｎ、制御回路ＷＤ０〜ＷＤ２ｎおよび読出し書込み制御回路ＳＷ０〜ＳＷ２ｎとを備える。
【０１９１】
ロウデコード回路ＸＤ０〜ＸＤ２ｎ、カラムデコード回路ＹＤ０〜ＹＤ２ｎ、カラム回路ＹＣ０〜ＹＣ２ｎ、制御回路ＷＤ０〜ＷＤ２ｎおよび読出し書込み制御回路ＳＷ０〜ＳＷ２ｎの個々の回路構成は、入力信号または出力信号が異なるのみで、基本的には、実施の形態１の図３〜８と同じ構成である。
【０１９２】
したがって、ポートｉ（ｉは０以上２ｎ未満の整数）からの書込み動作については、図示しないロウデコード回路ＸＤでは、クロック信号Ｔｉが立上るタイミングで、Ｘアドレス信号Ｘｉのデコード結果に応答して、ワード線ＷＬｉが選択状態に活性化される。同時に、図示しないカラムデコード回路ＹＤにおいても、Ｙアドレス信号Ｙｉ０，Ｙｉ１・・・のデコード結果に応答して、カラム選択信号ＹＳｉ０，ＹＳｉ１・・・が出力され、１つのメモリセルが選択される。
【０１９３】
図１３を参照して、データ書込み時には、ワード線ＷＬｉが活性化されたことに応じて対応するアクセストランジスタＮＡｉがオンすると、入力データ信号Ｄｉがビット線Ｂｉに駆動され、ラッチ回路の対応する記憶ノードに伝達されて書込まれる。このとき、他方の記憶ノードと接地電位ＧＮＤとの間に接続されるＮ型ＭＯＳトランジスタＮＶｉが、サブビット線Ｃｉの電位に応じてオン／オフ状態となり、該記憶ノードは、入力データ信号Ｄｉの反転データに駆動される。
【０１９４】
一方、ポートｉからの読出し時には、１つのメモリセルが選択状態となり、ワード線ＷＬｉの活性化に応答して対応するアクセストランジスタＮＡｉがオン状態となると、記憶ノードの電位がビット線Ｂｉに伝達される。このとき、他方の記憶ノードと接地電位ＧＮＤとの間に接続されるＮ型ＭＯＳトランジスタＮＶｉが、「Ｌ」レベルのサブビット線Ｃｉに応じてオフ状態となるため、該記憶ノードの電位は変化しない。
【０１９５】
以上の構成のマルチポートＳＲＡＭメモリセルにおいて、電流駆動能力比（β比）は、記憶ノードに接続されるアクセストランジスタ数が半減したことから、従来のマルチポートＳＲＡＭメモリセルの約２倍に増加する。すなわち、本実施の形態にかかる２ｎポートＳＲＡＭは、従来のｎポートＳＲＡＭと同等のデータ保持安定性を確保することができる。このことは、ポート数の増加に伴なうβ比の増加を要しないことから、十分な書込みマージンを保持することができる。
【０１９６】
さらに、２ｎポートの各々はデータ読出しおよび書込みのいずれにも適用できることから、設計の容易化が可能となる。
【０１９７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１９８】
【発明の効果】
以上のように、この発明に従うマルチポートＳＲＡＭによれば、ポート数の増加に伴なう電流駆動力比の減少を抑制でき、高いデータ保持安定性とデータ書込みマージンの確保との両立を実現することができる。
【０１９９】
さらに、各ポートからデータ読出し書込みのいずれをも実行することが可能となり、設計の容易化を図ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う２ポートＳＲＡＭの構成を示す概略ブロック図である。
【図２】図１に示したメモリセルＭ００の構成を示す図である。
【図３】図１に示したカラム回路ＹＣ００の構成を示す回路図である。
【図４】図１に示したロウデコード回路ＸＤ０の構成を示す回路図である。
【図５】図１に示したカラムデコード回路ＹＤ０の構成を示す回路図である。
【図６】図１に示した制御回路ＷＤ０の構成を示す回路図である。
【図７】図１に示した読出し書込み回路ＳＷ０の構成を示す回路図である。
【図８】図１に示した読出し書込み回路ＳＷ１の構成を示す回路図である。
【図９】図１の２ポートＳＲＡＭのポート０からの読出し書込み動作を説明するためのタイミング図である。
【図１０】この発明の実施の形態２に従う２ポートＳＲＡＭの構成を示す概略ブロック図である。
【図１１】図１０に示したメモリセルＲ［０］の構成を示す図である。
【図１２】図１０に示した２ポートＳＲＡＭの構成のレイアウトを模式的に示す図である。
【図１３】この発明の実施の形態３に従うマルチポートＳＲＡＭメモリセルの構成を示す回路図である。
【図１４】従来の２ポートＳＲＡＭメモリセルの第１の構成例を示す回路図である。
【符号の説明】
Ｍ００〜Ｍ０３，Ｍ１０〜Ｍ１３，Ｒ［０］〜Ｒ［ｋ］，Ｍ１００ メモリセル、Ｓ０，Ｓ１，Ｓ１００，Ｓ１０１ 記憶ノード、ＴＣ ウェルコンタクトセル、Ｂ００〜Ｂ０３，Ｂ１０〜Ｂ１３，Ｂ０〜Ｂ２ｎ−１ ビット線、Ｃ００〜Ｃ０３，Ｃ１０〜Ｃ１３，Ｃ０〜Ｃ２ｎ−１ サブビット線、ＷＬ００，ＷＬ０１，ＷＬ１０，ＷＬ１１，ＷＬ０〜ＷＬ２ｎ−１ ワード線、Ｅ０，Ｅ１ データ線、Ｆ０，Ｆ１ サブデータ線、Ｑ０，Ｑ１ 共通信号線、ＸＤ０，ＸＤ１ ロウデコード回路、ＹＤ０，ＹＤ１ カラムデコード回路、ＷＤ０，ＷＤ１ 制御回路、ＳＷ０，ＳＷ１ 読出し書込み回路、ＹＣ００〜ＹＣ０３，ＹＣ１０〜ＹＣ１３ カラム回路、Ｘ０，Ｘ１ Ｘアドレス信号、Ｙ００，Ｙ０１，Ｙ１０，Ｙ１１ Ｙアドレス信号、Ｔ０，Ｔ１ クロック信号、ＷＣ０，ＷＣ１ 書込み信号、ＲＥ０，ＲＥ１ 読出し制御信号、ＷＥ０，ＷＥ１ 書込み制御信号、ＹＳ００〜ＹＳ０３，ＹＳ１０〜ＹＳ１３ カラム選択信号、Ｐ１，Ｐ２，Ｐ１０，Ｐ５０〜Ｐ５５，Ｐ１００，Ｐ１０１ Ｐ型ＭＯＳトランジスタ、Ｎ１〜Ｎ８，Ｎ１０，Ｎ５０〜Ｎ５３，Ｎ１００〜Ｎ１０５，ＮＡ０〜ＮＡ２ｎ−１，ＮＷ０〜ＮＷ２ｎ−１，ＮＶ０〜ＮＶ２ｎ−１ Ｎ型ＭＯＳトランジスタ、Ｉ２０，Ｉ３０，Ｉ４０，Ｉ５０〜Ｉ６３ インバータ、Ａ２０，Ａ２１，Ａ４０，Ａ４１ ２入力ＡＮＤ回路、Ａ３０〜Ａ３３ ３入力ＡＮＤ回路、ＮＯ５０，ＮＯ５１ ２入力ＮＯＲ回路、Ｇ５０〜Ｇ５３ トランスファゲート、Ｌ５０，Ｌ５１ ラッチ回路、ＴＢ５０，ＴＢ５１ トライステートバッファ回路、ＷＷＬ 書込みワード線、ＲＷＬ 読出しワード線、ＷＢ，／ＷＢ 書込みビット線、ＲＢ，／ＲＢ 読出しビット線。
Claims (9)
- 各々が読出しおよび書込みが可能なｎ（ｎは自然数）個のポートを有する半導体記憶装置であって、
複数のメモリセルが行列状に配置されるメモリセルアレイと、
各前記複数のメモリセルの行に対応してｎ本ずつ配置され、前記ｎポートの各々の読出し書込み動作において、行選択結果に応じて選択的に活性化されるワード線と、
各前記複数のメモリセルの列に対応してｎ本ずつ配置され、各々に対応の列のメモリセルが接続する複数の第１のビット線と、
各前記複数のメモリセルの列に対応してｎ本ずつ配置され、前記複数の第１のビット線の各々とビット線対を構成する複数の第２のビット線とを備え、
各前記メモリセルは、
第１および第２の記憶ノードを有し、第１の電位および第２の電位を相補的に保持するラッチ回路と、
前記第１の記憶ノードとｉ（ｎ以下の自然数）本の前記第１のビット線との間にそれぞれ設けられ、ｉ本の第１の前記ワード線のうち対応する第１のワード線の活性化に応じてオンされるｉ個の第１のアクセストランジスタと、
前記第２の記憶ノードと（ｎ−ｉ）本の前記第１のビット線との間にそれぞれ設けられ、（ｎ−ｉ）本の第２の前記ワード線のうち対応する第２のワード線の活性化に応じてオンされる（ｎ−ｉ）個の第２のアクセストランジスタと、
前記第１の記憶ノードと前記第１の電位との間に直列に設けられ、対応する前記第２のワード線の活性化に応じてオンされる（ｎ−ｉ）個の第２の書込みアクセストランジスタおよび対応する前記第２のビット線の電位に応じてオンされる（ｎ−ｉ）個の第２の記憶レベル駆動トランジスタと、
前記第２の記憶ノードと前記第１の電位との間に直列に設けられ、対応する前記第１のワード線の活性化に応じてオンされるｉ個の第１の書込みアクセストランジスタおよび対応する前記第２のビット線の電位に応じてオンされるｉ個の第１の記憶レベル駆動トランジスタとを含む、半導体記憶装置。 - 前記複数のメモリセルのうち選択されたメモリセルへのｋ（ｎ以下の自然数）ポートからの書込み動作において、ｋ番目の前記第１のビット線は、入力データに対応して前記第１および第２の電位のいずれか一方に駆動されるとともに、ｋ番目の前記第２のビット線は、前記ｋ番目の第１のビット線と同電位に駆動され、
前記選択されたメモリセルにおいて、ｋ番目の前記第１のアクセストランジスタは、対応するｋ番目の前記第１のワード線の活性化に応じてオンして、前記ｋ番目の第１のビット線の電位を前記第１の記憶ノードに伝達し、
ｋ番目の前記第１の記憶レベル駆動トランジスタは、前記ｋ番目の第２のビット線の電位に応じて、前記第１の電位とｋ番目の前記第１の書込みアクセストランジスタとを電気的に結合／分離し、前記ｋ番目の第１の書込みアクセストランジスタに前記ｋ番目の第１のビット線の電位とは相補の電位を駆動し、
前記ｋ番目の第１の書込みアクセストランジスタは、対応する前記ｋ番目の第１のワード線の活性化に応じてオンし、前記ｋ番目の第１のビット線の電位とは相補の電位を前記第２の記憶ノードに伝達する、請求項１に記載の半導体記憶装置。 - クロック信号に同期して読出し動作または書込み動作を実行させる制御信号を生成する制御回路と、
前記制御信号に基づいて、前記選択されたメモリセルが接続される前記第１のビット線との間で記憶データの授受を行なう読出し書込み回路とをさらに備え、
前記読出し書込み制御回路は、書込み動作を実行させる前記制御信号の活性化に応じて、前記入力データの電位を前記ｋ番目の第１のビット線に駆動するとともに、前記ｋ番目の第２のビット線に駆動する、請求項２に記載の半導体記憶装置。 - 前記読出し書込み制御回路は、読出し動作を実行させる前記制御信号の活性化に応じて、前記第１の電位を前記ｋ番目の第２のビット線に駆動し、
前記選択されたメモリセルにおいて、前記ｋ番目の第１のアクセストランジスタは、対応する前記第１のワード線の活性化に応じてオンして、前記第１の記憶ノードの電位を前記ｋ番目の第１のビット線に伝達し、
前記ｋ番目の第１の記憶レベル駆動トランジスタは、前記ｋ番目の第２のビット線の電位に応じて非活性状態となり、前記第２の記憶ノードの電位を前記第１の記憶ノードの電位とは相補の電位に保持する、請求項３に記載の半導体記憶装置。 - 各前記複数のメモリセルは、前記読出し動作の期間において、前記第１のビット線に所定の電流を供給するビット線負荷回路をさらに備える、請求項４に記載の半導体記憶装置。
- ｉと（ｎ−ｉ）との差は最大１とする、請求項１に記載の半導体記憶装置。
- 各々が読出しおよび書込みが可能なｎ個のポートを有する半導体記憶装置であって、
複数のメモリセルが行列状に配置されるメモリセルアレイと、
各前記複数のメモリセルの行に対応してｎ本ずつ配置され、前記ｎポートの各々の読出し書込み動作において、行選択結果に応じて選択的に活性化されるワード線と、
各前記複数のメモリセルの列に対応してｎ本ずつ配置され、各々に対応の列のメモリセルが接続する複数の第１のビット線と、
各前記複数のメモリセルの列に対応してｎ本ずつ配置され、前記複数の第１のビット線の各々とビット線対を構成する複数の第２のビット線と、
各前記複数のメモリセルの列に対応して計ｎ本ずつ配置され、前記複数の第２のビット線の各々に対応する第１および第２の共通信号線と、
ｉ本の前記第１の共通信号線と前記第１の電位との間にそれぞれ１個ずつ設けられ、対応する前記第２のビット線の電位に応じてオンされる第１の記憶レベル駆動トランジスタと、
（ｎ−ｉ）本の前記第２の共通信号線と前記第１の電位との間にそれぞれ１個ずつ設けられ、対応する前記第２のビット線の電位に応じてオンされる第２の記憶レベル駆動トランジスタとを備え、
各前記メモリセルは、
第１および第２の記憶ノードを有し、第１の電位および第２の電位を相補的に保持するラッチ回路と、
前記第１の記憶ノードとｉ本の前記第１のビット線との間にそれぞれ設けられ、ｉ本の第１の前記ワード線のうち対応する第１のワード線の活性化に応じてオンされるｉ個の第１のアクセストランジスタと、
前記第２の記憶ノードと（ｎ−ｉ）本の前記第１のビット線との間にそれぞれ設けられ、（ｎ−ｉ）本の第２の前記ワード線のうち対応する第２のワード線の活性化に応じてオンされる（ｎ−ｉ）個の第２のアクセストランジスタと、
前記第１の記憶ノードと（ｎ−ｉ）本の前記第２の共通信号線との間にそれぞれ設けられ、対応する前記第２のワード線の活性化に応じてオンされる（ｎ−ｉ）個の第２の書込みアクセストランジスタと、
前記第２の記憶ノードとｉ本の前記第１の共通信号線との間にそれぞれ設けられ、対応する前記第１のワード線の活性化に応じてオンされるｉ個の第１の書込みアクセストランジスタとを含む、半導体記憶装置。 - 前記第１および第２の記憶レベル駆動トランジスタは、前記複数のメモリセルに共通に設けられたウェルコンタクト領域に形成される、請求項７に記載の半導体記憶装置。
- ｉと（ｎ−ｉ）との差は最大１とする、請求項７に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003190204A JP2005025863A (ja) | 2003-07-02 | 2003-07-02 | 半導体記憶装置 |
| US10/880,530 US7161868B2 (en) | 2003-07-02 | 2004-07-01 | Multiport semiconductor memory device capable of sufficiently steadily holding data and providing a sufficient write margin |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003190204A JP2005025863A (ja) | 2003-07-02 | 2003-07-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005025863A true JP2005025863A (ja) | 2005-01-27 |
| JP2005025863A5 JP2005025863A5 (ja) | 2006-08-31 |
Family
ID=33549805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003190204A Pending JP2005025863A (ja) | 2003-07-02 | 2003-07-02 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7161868B2 (ja) |
| JP (1) | JP2005025863A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007234073A (ja) * | 2006-02-27 | 2007-09-13 | Fujitsu Ltd | 半導体記憶装置 |
| JP2009238306A (ja) * | 2008-03-27 | 2009-10-15 | Fujitsu Ltd | 半導体記憶装置 |
| US7869261B2 (en) | 2005-12-20 | 2011-01-11 | Fujitsu Semiconductor Limited | Semiconductor memory which enables reliable data writing with low supply voltage by improving the conductance via access transistors during write operation |
| US8159852B2 (en) | 2008-04-23 | 2012-04-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| KR101913217B1 (ko) | 2016-07-28 | 2018-12-28 | 에이알엠 리미티드 | 컷 레이어 프로그래머블 메모리 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005302231A (ja) * | 2004-04-15 | 2005-10-27 | Toshiba Corp | スタティックランダムアクセスメモリ |
| DE602006017777D1 (de) * | 2005-07-29 | 2010-12-09 | Semiconductor Energy Lab | Halbleiterspeicher und dessen Betriebsverfahren |
| US20090052262A1 (en) * | 2006-02-08 | 2009-02-26 | Koji Nii | Semiconductor memory device |
| US7471544B2 (en) * | 2006-05-31 | 2008-12-30 | Kabushiki Kaisha Toshiba | Method and apparatus for avoiding cell data destruction caused by SRAM cell instability |
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| US7859921B2 (en) * | 2008-06-09 | 2010-12-28 | International Business Machines Corporation | Apparatus and method for low power sensing in a multi-port SRAM using pre-discharged bit lines |
| US7830727B2 (en) * | 2008-06-09 | 2010-11-09 | International Business Machines Corporation | Apparatus and method for low power, single-ended sensing in a multi-port SRAM using pre-discharged bit lines |
| US7782656B2 (en) * | 2008-07-23 | 2010-08-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | SRAM with improved read/write stability |
| TWI412037B (zh) * | 2008-12-05 | 2013-10-11 | Nat Univ Chung Cheng | Ten - transistor static random access memory architecture |
| JP2011248932A (ja) * | 2010-05-21 | 2011-12-08 | Panasonic Corp | 半導体記憶装置 |
| IN2014KO00447A (ja) * | 2014-04-09 | 2015-10-16 | Lsi Corp | |
| US10727275B2 (en) * | 2018-05-18 | 2020-07-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory layout for reduced line loading |
| US11183234B2 (en) | 2019-11-25 | 2021-11-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bitcell supporting bit-write-mask function |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251384A (ja) | 1988-03-30 | 1989-10-06 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JP2001052483A (ja) * | 1999-08-06 | 2001-02-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2001143473A (ja) | 1999-11-10 | 2001-05-25 | Sony Corp | 半導体記憶装置 |
| US6731566B1 (en) * | 1999-11-18 | 2004-05-04 | Cypress Semiconductor Corporation | Single ended simplex dual port memory cell |
-
2003
- 2003-07-02 JP JP2003190204A patent/JP2005025863A/ja active Pending
-
2004
- 2004-07-01 US US10/880,530 patent/US7161868B2/en not_active Expired - Fee Related
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| US7889576B2 (en) | 2008-03-27 | 2011-02-15 | Fujitsu Limited | Semiconductor storage device |
| US8159852B2 (en) | 2008-04-23 | 2012-04-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| KR101913217B1 (ko) | 2016-07-28 | 2018-12-28 | 에이알엠 리미티드 | 컷 레이어 프로그래머블 메모리 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050002215A1 (en) | 2005-01-06 |
| US7161868B2 (en) | 2007-01-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060629 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060629 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060629 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080805 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081216 |