JP2003086713A - Ｓｒａｍ装置 - Google Patents
Ｓｒａｍ装置Info
- Publication number
- JP2003086713A JP2003086713A JP2002182291A JP2002182291A JP2003086713A JP 2003086713 A JP2003086713 A JP 2003086713A JP 2002182291 A JP2002182291 A JP 2002182291A JP 2002182291 A JP2002182291 A JP 2002182291A JP 2003086713 A JP2003086713 A JP 2003086713A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- inverter
- sram device
- sets
- basic circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】 （修正有）
【課題】 ビット線の増幅遅延時間の増加を抑制しなが
らセル面積を縮小する。 【解決手段】 ６トランジスタ構成のメモリセルを有す
るＣＭＯＳ型のＳＲＡＭ装置において、一方の組のドラ
イブトランジスタＭＮ１およびアセストランジスタＭＮ
３のチャネル幅（ゲート幅）が略同一であり、かつ該チ
ャネル幅は他方の組のドライブトランジスタＭＮ０およ
びアクセストランジスタＭＮ２のチャネル幅よりも大き
くする。また、２組のＣＭＯＳインバータからなる基本
回路間でインバータののオフリーク電流の大きさを非対
称にすることにより、一方の組で大きいセル電流を確保
しつつ、当該ＳＲＡＭにおける待機時のリーク電流を削
減することができる。
らセル面積を縮小する。 【解決手段】 ６トランジスタ構成のメモリセルを有す
るＣＭＯＳ型のＳＲＡＭ装置において、一方の組のドラ
イブトランジスタＭＮ１およびアセストランジスタＭＮ
３のチャネル幅（ゲート幅）が略同一であり、かつ該チ
ャネル幅は他方の組のドライブトランジスタＭＮ０およ
びアクセストランジスタＭＮ２のチャネル幅よりも大き
くする。また、２組のＣＭＯＳインバータからなる基本
回路間でインバータののオフリーク電流の大きさを非対
称にすることにより、一方の組で大きいセル電流を確保
しつつ、当該ＳＲＡＭにおける待機時のリーク電流を削
減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルの高密
度実装が可能なＳＲＡＭ（static random accessmemor
y）装置に関するものである。
度実装が可能なＳＲＡＭ（static random accessmemor
y）装置に関するものである。
【０００２】
【従来の技術】６トランジスタ構成を有するＣＭＯＳ型
のＳＲＡＭ装置が知られている。これは、インバータを
構成するＰＭＯＳ負荷トランジスタ及びＮＭＯＳドライ
ブトランジスタと、当該インバータの出力をビット線に
接続するＮＭＯＳアクセストランジスタとを有する基本
回路を１組として、当該基本回路をインバータの入出力
がクロスカップルするように接続することで互いに結合
された２組の基本回路を備えたものである。
のＳＲＡＭ装置が知られている。これは、インバータを
構成するＰＭＯＳ負荷トランジスタ及びＮＭＯＳドライ
ブトランジスタと、当該インバータの出力をビット線に
接続するＮＭＯＳアクセストランジスタとを有する基本
回路を１組として、当該基本回路をインバータの入出力
がクロスカップルするように接続することで互いに結合
された２組の基本回路を備えたものである。
【０００３】特開平９−２７０４６８号公報に記載され
たＳＲＡＭ装置、すなわち第１の従来技術は、１つのメ
モリセル領域の上半部にＮウェル領域を、下半部にＰウ
ェル領域をそれぞれ有する従来の縦型セル構造に比べて
アクセスを高速化でき、かつセル面積を縮小できるよう
に、メモリセル領域の中央に位置するＮウェル領域中に
各組のＰＭＯＳ負荷トランジスタを、左側のＰウェル領
域中に第１組のＮＭＯＳドライブトランジスタ及びＮＭ
ＯＳアクセストランジスタを、右側のＰウェル領域中に
第２組のＮＭＯＳドライブトランジスタ及びＮＭＯＳア
クセストランジスタをそれぞれ配置した横型セル構造の
技術を採用したものである。ここでは、ビット線の走行
方向を縦方向、ワード線の走行方向を横方向とそれぞれ
定義している。特開平１０−１７８１１０号公報にも同
様の技術が開示されている。
たＳＲＡＭ装置、すなわち第１の従来技術は、１つのメ
モリセル領域の上半部にＮウェル領域を、下半部にＰウ
ェル領域をそれぞれ有する従来の縦型セル構造に比べて
アクセスを高速化でき、かつセル面積を縮小できるよう
に、メモリセル領域の中央に位置するＮウェル領域中に
各組のＰＭＯＳ負荷トランジスタを、左側のＰウェル領
域中に第１組のＮＭＯＳドライブトランジスタ及びＮＭ
ＯＳアクセストランジスタを、右側のＰウェル領域中に
第２組のＮＭＯＳドライブトランジスタ及びＮＭＯＳア
クセストランジスタをそれぞれ配置した横型セル構造の
技術を採用したものである。ここでは、ビット線の走行
方向を縦方向、ワード線の走行方向を横方向とそれぞれ
定義している。特開平１０−１７８１１０号公報にも同
様の技術が開示されている。
【０００４】一方、特開２００１−２５７２７５号公報
に記載されたＳＲＡＭ装置、すなわち第２の従来技術
は、シングルエンド型読み出し及び差動型書き込みの動
作を前提とし、６トランジスタ構成のＳＲＡＭメモリセ
ルにおいて、一方の組のＮＭＯＳドライブトランジスタ
のゲート幅を他方の組のＮＭＯＳドライブトランジスタ
のゲート幅より小さくすることにより、セル面積の縮小
を図ったものである。
に記載されたＳＲＡＭ装置、すなわち第２の従来技術
は、シングルエンド型読み出し及び差動型書き込みの動
作を前提とし、６トランジスタ構成のＳＲＡＭメモリセ
ルにおいて、一方の組のＮＭＯＳドライブトランジスタ
のゲート幅を他方の組のＮＭＯＳドライブトランジスタ
のゲート幅より小さくすることにより、セル面積の縮小
を図ったものである。
【０００５】
【発明が解決しようとする課題】６トランジスタ構成の
ＳＲＡＭメモリセルにおいてビット線からソース線へ流
れ込むセル電流は、ＮＭＯＳドライブトランジスタ及び
ＮＭＯＳアクセストランジスタのチャネル幅で決定され
る。セル電流が小さいことは、ビット線の増幅遅延が大
きいことを意味する。ところが、上記第１の従来技術は
２組の基本回路間で構成トランジスタのサイズが対称で
あることを前提としており、ビット線の増幅遅延を削減
するようにセル電流を大きくして更に高速動作を実現す
るためには、６トランジスタのサイズを全て大きくする
必要があり、セル面積の大きな増加に繋がる問題があっ
た。また、上記第２の従来技術では各組のＮＭＯＳアク
セストランジスタが互いに全く同じゲート幅を有してい
たので、大きいゲート幅を持つＮＭＯＳドライブトラン
ジスタの電流駆動能力を十分に活かしきれないという問
題があった。
ＳＲＡＭメモリセルにおいてビット線からソース線へ流
れ込むセル電流は、ＮＭＯＳドライブトランジスタ及び
ＮＭＯＳアクセストランジスタのチャネル幅で決定され
る。セル電流が小さいことは、ビット線の増幅遅延が大
きいことを意味する。ところが、上記第１の従来技術は
２組の基本回路間で構成トランジスタのサイズが対称で
あることを前提としており、ビット線の増幅遅延を削減
するようにセル電流を大きくして更に高速動作を実現す
るためには、６トランジスタのサイズを全て大きくする
必要があり、セル面積の大きな増加に繋がる問題があっ
た。また、上記第２の従来技術では各組のＮＭＯＳアク
セストランジスタが互いに全く同じゲート幅を有してい
たので、大きいゲート幅を持つＮＭＯＳドライブトラン
ジスタの電流駆動能力を十分に活かしきれないという問
題があった。
【０００６】本発明の目的は、新規の改良されたＳＲＡ
Ｍ装置を提供することにある。
Ｍ装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明に係る第１のＳＲ
ＡＭ装置は、一方の組のドライブトランジスタ及びアク
セストランジスタのチャネル幅（ゲート幅）が互いに略
同一であり、かつ該チャネル幅は他方の組のドライブト
ランジスタ及びアクセストランジスタのチャネル幅より
大きいことを特徴とするものである。これにより、大き
いセル電流を確保できるので、ビット線の増幅遅延を削
減することができる。更に、例えば、２組の基本回路間
で負荷トランジスタとドライブトランジスタとのチャネ
ル幅比を１５％以上異ならせれば、読み出し動作時のセ
ル電流に起因した電位の浮き上がりによる記憶データの
破壊を防止することができる。
ＡＭ装置は、一方の組のドライブトランジスタ及びアク
セストランジスタのチャネル幅（ゲート幅）が互いに略
同一であり、かつ該チャネル幅は他方の組のドライブト
ランジスタ及びアクセストランジスタのチャネル幅より
大きいことを特徴とするものである。これにより、大き
いセル電流を確保できるので、ビット線の増幅遅延を削
減することができる。更に、例えば、２組の基本回路間
で負荷トランジスタとドライブトランジスタとのチャネ
ル幅比を１５％以上異ならせれば、読み出し動作時のセ
ル電流に起因した電位の浮き上がりによる記憶データの
破壊を防止することができる。
【０００８】また、本発明に係る第２のＳＲＡＭ装置
は、２組の基本回路間でインバータのオフリーク電流の
大きさが非対称であることを特徴とするものである。こ
れにより、一方の組で大きいセル電流を確保しつつ、当
該ＳＲＡＭ装置の待機時のリーク電流を削減することが
できる。
は、２組の基本回路間でインバータのオフリーク電流の
大きさが非対称であることを特徴とするものである。こ
れにより、一方の組で大きいセル電流を確保しつつ、当
該ＳＲＡＭ装置の待機時のリーク電流を削減することが
できる。
【０００９】また、本発明に係る第３のＳＲＡＭ装置
は、２組の基本回路間で構成トランジスタのゲート酸化
膜厚が非対称であることを特徴とするものである。これ
により、一方の組で大きいセル電流を確保しつつ、当該
ＳＲＡＭ装置の待機時のゲートリーク電流を削減するこ
とができる。
は、２組の基本回路間で構成トランジスタのゲート酸化
膜厚が非対称であることを特徴とするものである。これ
により、一方の組で大きいセル電流を確保しつつ、当該
ＳＲＡＭ装置の待機時のゲートリーク電流を削減するこ
とができる。
【００１０】また、本発明に係る第４のＳＲＡＭ装置
は、２組の基本回路のうち一方の組に接続されたビット
線は書き込み専用に用いられ、他方のビット線は読み出
しと書き込み兼用であり、書き込み専用のビット線に接
続された方の組の構成トランジスタのうち少なくとも１
つのトランジスタの電流駆動能力は他方の組の対応する
トランジスタより低く設定され、各組のアクセストラン
ジスタは、読み出し動作の時には一方のトランジスタの
みが活性化し、書き込み動作の時には両方のトランジス
タが活性化するように構成されたことを特徴とするもの
である。これにより、シングルエンド型読み出し及び差
動型書き込みの動作を実現できる。
は、２組の基本回路のうち一方の組に接続されたビット
線は書き込み専用に用いられ、他方のビット線は読み出
しと書き込み兼用であり、書き込み専用のビット線に接
続された方の組の構成トランジスタのうち少なくとも１
つのトランジスタの電流駆動能力は他方の組の対応する
トランジスタより低く設定され、各組のアクセストラン
ジスタは、読み出し動作の時には一方のトランジスタの
みが活性化し、書き込み動作の時には両方のトランジス
タが活性化するように構成されたことを特徴とするもの
である。これにより、シングルエンド型読み出し及び差
動型書き込みの動作を実現できる。
【００１１】また、本発明に係る第５のＳＲＡＭ装置
は、２組の基本回路間で構成トランジスタの電流駆動能
力が非対称であり、読み出し動作時に、２組の基本回路
のうち電流駆動能力の低い方の組のソース線の電位レベ
ルを、他方の組のソース線より高い電位レベルに設定す
るための手段を更に備えたことを特徴とするものであ
る。これにより、一方の組で大きいセル電流を確保しつ
つ、読み出し動作時のセル電流に起因した電位の浮き上
がりによる記憶データの破壊を防止することができる。
は、２組の基本回路間で構成トランジスタの電流駆動能
力が非対称であり、読み出し動作時に、２組の基本回路
のうち電流駆動能力の低い方の組のソース線の電位レベ
ルを、他方の組のソース線より高い電位レベルに設定す
るための手段を更に備えたことを特徴とするものであ
る。これにより、一方の組で大きいセル電流を確保しつ
つ、読み出し動作時のセル電流に起因した電位の浮き上
がりによる記憶データの破壊を防止することができる。
【００１２】また、本発明に係る第６のＳＲＡＭ装置で
は、２組の基本回路の各々で、ドライブトランジスタ及
びアクセストランジスタは略同一のチャネル幅を有し、
かつ同一の連続した、かつ折れ曲がりのない矩形の活性
化領域に形成されることとした。これにより、活性化領
域のストレスが緩和される結果、欠陥の発生が未然に防
止される。
は、２組の基本回路の各々で、ドライブトランジスタ及
びアクセストランジスタは略同一のチャネル幅を有し、
かつ同一の連続した、かつ折れ曲がりのない矩形の活性
化領域に形成されることとした。これにより、活性化領
域のストレスが緩和される結果、欠陥の発生が未然に防
止される。
【００１３】
【発明の実施の形態】図１は、本発明に係るＳＲＡＭ装
置の構成例を示している。図１において、ＭＰ０及びＭ
Ｐ１はＰＭＯＳ負荷トランジスタ、ＭＮ０及びＭＮ１は
ＮＭＯＳドライブトランジスタ、ＭＮ２及びＭＮ３はＮ
ＭＯＳアクセストランジスタである。ＭＰ０、ＭＮ０及
びＭＮ２は第１組の基本回路を構成する。ＭＰ０とＭＮ
０とは１つのインバータ（左インバータＬＩＮＶ）を構
成し、このインバータの出力をＭＮ２が書き込み専用の
ビット線（書き込みビット線）ＷＢＬに接続する。ＭＮ
２のゲートは書き込み専用のワード線（書き込みワード
線）ＷＬＷＴに、ＭＮ０のソースは第１のソース線Ｖss
1にそれぞれ接続されている。ＭＰ１、ＭＮ１及びＭＮ
３は第２組の基本回路を構成する。ＭＰ１とＭＮ１とは
１つのインバータ（右インバータＲＩＮＶ）を構成し、
このインバータの出力（中間ノードＶｍ）をＭＮ３が読
み出しと書き込み兼用のビット線（読み出しビット線）
ＲＢＬに接続する。ＭＮ３のゲートは読み出しと書き込
み兼用のワード線（読み出しワード線）ＷＬＲに、ＭＮ
１のソースは第２のソース線Ｖss2にそれぞれ接続され
ている。第１組の基本回路と第２組の基本回路とは両イ
ンバータの入出力がクロスカップルするように互いに結
合され、ＭＰ０及びＭＰ１の各々のソースは正電源線Ｖ
ccに共通接続されている。図中のＩcellは、ＲＢＬから
ＭＮ３及びＭＮ１を通してＶss2へ流れ込むセル電流で
ある。
置の構成例を示している。図１において、ＭＰ０及びＭ
Ｐ１はＰＭＯＳ負荷トランジスタ、ＭＮ０及びＭＮ１は
ＮＭＯＳドライブトランジスタ、ＭＮ２及びＭＮ３はＮ
ＭＯＳアクセストランジスタである。ＭＰ０、ＭＮ０及
びＭＮ２は第１組の基本回路を構成する。ＭＰ０とＭＮ
０とは１つのインバータ（左インバータＬＩＮＶ）を構
成し、このインバータの出力をＭＮ２が書き込み専用の
ビット線（書き込みビット線）ＷＢＬに接続する。ＭＮ
２のゲートは書き込み専用のワード線（書き込みワード
線）ＷＬＷＴに、ＭＮ０のソースは第１のソース線Ｖss
1にそれぞれ接続されている。ＭＰ１、ＭＮ１及びＭＮ
３は第２組の基本回路を構成する。ＭＰ１とＭＮ１とは
１つのインバータ（右インバータＲＩＮＶ）を構成し、
このインバータの出力（中間ノードＶｍ）をＭＮ３が読
み出しと書き込み兼用のビット線（読み出しビット線）
ＲＢＬに接続する。ＭＮ３のゲートは読み出しと書き込
み兼用のワード線（読み出しワード線）ＷＬＲに、ＭＮ
１のソースは第２のソース線Ｖss2にそれぞれ接続され
ている。第１組の基本回路と第２組の基本回路とは両イ
ンバータの入出力がクロスカップルするように互いに結
合され、ＭＰ０及びＭＰ１の各々のソースは正電源線Ｖ
ccに共通接続されている。図中のＩcellは、ＲＢＬから
ＭＮ３及びＭＮ１を通してＶss2へ流れ込むセル電流で
ある。
【００１４】図２は、図１中の各トランジスタのサイズ
及び閾値電圧の一例を示している。図２に示すとおり、
ＭＮ１及びＭＮ３のゲート幅（チャネル幅）は、他の４
トランジスタのゲート幅（チャネル幅）の２倍となって
いる。つまり、ＭＮ１及びＭＮ３のゲート幅が互いに等
しく、かつ該ゲート幅はＭＮ０及びＭＮ２のゲート幅よ
り大きい。また、ＭＮ１及びＭＮ３は低い閾値電圧
（０．４Ｖ）を、他の４トランジスタは高い閾値電圧
（０．５Ｖ）をそれぞれ持つ。書き込み動作時には、周
辺回路の書き込みドライバ回路が“Ｌ”を書き込みたい
ノード側に接続されたビット線を強制的に接地レベルに
引き込むので、メモリセルのトランジスタ自体は大きな
サイズを必要としない。したがって、ＷＢＬに接続され
た第１組トランジスタは、第２組トランジスタの半分の
サイズでも十分書き込みが可能である。
及び閾値電圧の一例を示している。図２に示すとおり、
ＭＮ１及びＭＮ３のゲート幅（チャネル幅）は、他の４
トランジスタのゲート幅（チャネル幅）の２倍となって
いる。つまり、ＭＮ１及びＭＮ３のゲート幅が互いに等
しく、かつ該ゲート幅はＭＮ０及びＭＮ２のゲート幅よ
り大きい。また、ＭＮ１及びＭＮ３は低い閾値電圧
（０．４Ｖ）を、他の４トランジスタは高い閾値電圧
（０．５Ｖ）をそれぞれ持つ。書き込み動作時には、周
辺回路の書き込みドライバ回路が“Ｌ”を書き込みたい
ノード側に接続されたビット線を強制的に接地レベルに
引き込むので、メモリセルのトランジスタ自体は大きな
サイズを必要としない。したがって、ＷＢＬに接続され
た第１組トランジスタは、第２組トランジスタの半分の
サイズでも十分書き込みが可能である。
【００１５】各組のインバータの反転閾値レベルは、負
荷トランジスタとドライブトランジスタとの電流駆動能
力の比で決まる。図２によれば、ＭＰ０とＭＮ０とのゲ
ート幅比は１．０（＝０．２μｍ／０．２μｍ）であ
り、ＭＰ１とＭＮ１とのゲート幅比は０．５（＝０．２
μｍ／０．４μｍ）であって、これらゲート幅比が５０
％の差を持っている。その結果、左インバータＬＩＮＶ
の反転閾値レベルは０．３Ｖccであり、右インバータＲ
ＩＮＶのそれは０．１５Ｖccであって、これら反転閾値
レベルが５０％の差を持っている。
荷トランジスタとドライブトランジスタとの電流駆動能
力の比で決まる。図２によれば、ＭＰ０とＭＮ０とのゲ
ート幅比は１．０（＝０．２μｍ／０．２μｍ）であ
り、ＭＰ１とＭＮ１とのゲート幅比は０．５（＝０．２
μｍ／０．４μｍ）であって、これらゲート幅比が５０
％の差を持っている。その結果、左インバータＬＩＮＶ
の反転閾値レベルは０．３Ｖccであり、右インバータＲ
ＩＮＶのそれは０．１５Ｖccであって、これら反転閾値
レベルが５０％の差を持っている。
【００１６】図２の例は、ＭＮ１及びＭＮ３に流れるセ
ル電流Ｉcellを大きくするために、これら両トランジス
タ（ＭＮ１及びＭＮ３）のゲート幅を互いに等しく、か
つ大きく設定した点に特徴がある。しかし、これら両ト
ランジスタのサイズを大きくすると、読み出し動作時
に、ＭＮ３がオンになったときのＶｍノードの電位が
“Ｌ”レベルから“Ｈ”レベル側に向かって大きく変化
するので、Ｖｍノードの電位を入力とする左インバータ
ＬＩＮＶが誤って反転することがないように、当該左イ
ンバータＬＩＮＶの反転閾値レベルを高めにずらしてお
く必要がある。そのため、上記のとおり２組の基本回路
間で負荷トランジスタとドライブトランジスタとのチャ
ネル幅比に５０％の差を付けることで、左インバータＬ
ＩＮＶの誤反転を防止している。
ル電流Ｉcellを大きくするために、これら両トランジス
タ（ＭＮ１及びＭＮ３）のゲート幅を互いに等しく、か
つ大きく設定した点に特徴がある。しかし、これら両ト
ランジスタのサイズを大きくすると、読み出し動作時
に、ＭＮ３がオンになったときのＶｍノードの電位が
“Ｌ”レベルから“Ｈ”レベル側に向かって大きく変化
するので、Ｖｍノードの電位を入力とする左インバータ
ＬＩＮＶが誤って反転することがないように、当該左イ
ンバータＬＩＮＶの反転閾値レベルを高めにずらしてお
く必要がある。そのため、上記のとおり２組の基本回路
間で負荷トランジスタとドライブトランジスタとのチャ
ネル幅比に５０％の差を付けることで、左インバータＬ
ＩＮＶの誤反転を防止している。
【００１７】また、図２によれば、２組の基本回路間で
構成トランジスタの閾値電圧を非対称に設定することで
次の効果が期待できる。すなわち、６トランジスタのう
ち、より高い電流駆動能力を必要とする第２組だけを低
い閾値電圧とし、第１組の閾値電圧を高い値に設定する
ことで、全て低い閾値電圧のトランジスタを用いた場合
に比較して、セルリーク電流を半分に削減することが可
能になる。
構成トランジスタの閾値電圧を非対称に設定することで
次の効果が期待できる。すなわち、６トランジスタのう
ち、より高い電流駆動能力を必要とする第２組だけを低
い閾値電圧とし、第１組の閾値電圧を高い値に設定する
ことで、全て低い閾値電圧のトランジスタを用いた場合
に比較して、セルリーク電流を半分に削減することが可
能になる。
【００１８】なお、２組の基本回路間で負荷トランジス
タとドライブトランジスタとのチャネル幅比が１５％以
上異なればよい。また、２組の基本回路間でインバータ
の反転閾値レベルが３０％以上異なればよい。
タとドライブトランジスタとのチャネル幅比が１５％以
上異なればよい。また、２組の基本回路間でインバータ
の反転閾値レベルが３０％以上異なればよい。
【００１９】図３は、図１中の各トランジスタの閾値電
圧の他の例を示している。図３に示すとおり、ＭＰ０、
ＭＮ０及びＭＮ２の閾値電圧をそれぞれ０．５Ｖに設定
し、ＭＰ１、ＭＮ１及びＭＮ３の閾値電圧をそれぞれ
０．２Ｖに設定する。つまり、高速が要求される右イン
バータＲＩＮＶは閾値電圧を下げて（リーク電流が大き
くなることを犠牲にして）大きなドライブ電流を実現す
るトランジスタで構成し、低速が許される左インバータ
ＬＩＮＶは閾値電圧を上げてリーク電流の小さいトラン
ジスタで構成するのである。これにより、全て低い閾値
電圧のトランジスタを用いた場合に比較して、待機時の
リーク電流を半分に削減することが可能になる。
圧の他の例を示している。図３に示すとおり、ＭＰ０、
ＭＮ０及びＭＮ２の閾値電圧をそれぞれ０．５Ｖに設定
し、ＭＰ１、ＭＮ１及びＭＮ３の閾値電圧をそれぞれ
０．２Ｖに設定する。つまり、高速が要求される右イン
バータＲＩＮＶは閾値電圧を下げて（リーク電流が大き
くなることを犠牲にして）大きなドライブ電流を実現す
るトランジスタで構成し、低速が許される左インバータ
ＬＩＮＶは閾値電圧を上げてリーク電流の小さいトラン
ジスタで構成するのである。これにより、全て低い閾値
電圧のトランジスタを用いた場合に比較して、待機時の
リーク電流を半分に削減することが可能になる。
【００２０】図４に示すように、２組の基本回路間でゲ
ート酸化膜の厚みを非対称に設定することも可能であ
る。図３で説明したリーク電流はトランジスタのソース
・ドレイン間のオフリーク電流であるが、微細化したト
ランジスタではゲートリーク電流が顕著になってくる。
そこで、図４に示すとおり、ＭＰ０、ＭＮ０及びＭＮ２
のゲート酸化膜の厚みをそれぞれ２．６ｎｍに設定し、
ＭＰ１、ＭＮ１及びＭＮ３のゲート酸化膜の厚みをそれ
ぞれ１．６ｎｍに設定する。つまり、高速が要求される
右インバータＲＩＮＶはゲート酸化膜の厚みを薄くして
（ゲートリーク電流が大きくなることを犠牲にして）大
きなドライブ電流を実現するトランジスタで構成し、低
速が許される左インバータＬＩＮＶはゲート酸化膜の厚
みを厚くしてゲートリーク電流の小さいトランジスタで
構成するのである。これにより、全て薄いゲート酸化膜
のトランジスタを用いた場合に比較して、待機時のゲー
トリーク電流を半分に削減することが可能になる。
ート酸化膜の厚みを非対称に設定することも可能であ
る。図３で説明したリーク電流はトランジスタのソース
・ドレイン間のオフリーク電流であるが、微細化したト
ランジスタではゲートリーク電流が顕著になってくる。
そこで、図４に示すとおり、ＭＰ０、ＭＮ０及びＭＮ２
のゲート酸化膜の厚みをそれぞれ２．６ｎｍに設定し、
ＭＰ１、ＭＮ１及びＭＮ３のゲート酸化膜の厚みをそれ
ぞれ１．６ｎｍに設定する。つまり、高速が要求される
右インバータＲＩＮＶはゲート酸化膜の厚みを薄くして
（ゲートリーク電流が大きくなることを犠牲にして）大
きなドライブ電流を実現するトランジスタで構成し、低
速が許される左インバータＬＩＮＶはゲート酸化膜の厚
みを厚くしてゲートリーク電流の小さいトランジスタで
構成するのである。これにより、全て薄いゲート酸化膜
のトランジスタを用いた場合に比較して、待機時のゲー
トリーク電流を半分に削減することが可能になる。
【００２１】図５は、図１のＳＲＡＭ装置のレイアウト
の一例を示している。図５において、ＷＰ０，ＷＰ１及
びＷＮ０〜ＷＮ３は各トランジスタのゲート幅を、ＳＨ
０及びＳＨ１はトランジスタのクロスカップルを実現す
るためのシェアドコンタクトをそれぞれ表している。図
示のレイアウトは上記横型セル構造の技術を採用したも
のであって、第１組と第２組を左右に独立に配置し、第
１組、第２組で高さを一定にして幅を変えるようにして
いる。同図において、ＷＰはＭＰ０及びＭＰ１が占める
領域の幅を、ＷＮＬはＭＮ０及びＭＮ２が占める領域の
幅を、ＷＮＲはＭＮ１及びＭＮ３が占める領域の幅をそ
れぞれ表している。これらの幅は、互いに独立に決定可
能である。また、ＷＰのうち、ＷＰＬはＭＰ０が占める
領域の幅を、ＷＰＲはＭＰ１が占める領域の幅をそれぞ
れ表している。これらの幅も、互いに独立に決定可能で
ある。なお、縦型セル構造を採用してトランジスタのチ
ャネル長を組間で変えるようにしてもよい。
の一例を示している。図５において、ＷＰ０，ＷＰ１及
びＷＮ０〜ＷＮ３は各トランジスタのゲート幅を、ＳＨ
０及びＳＨ１はトランジスタのクロスカップルを実現す
るためのシェアドコンタクトをそれぞれ表している。図
示のレイアウトは上記横型セル構造の技術を採用したも
のであって、第１組と第２組を左右に独立に配置し、第
１組、第２組で高さを一定にして幅を変えるようにして
いる。同図において、ＷＰはＭＰ０及びＭＰ１が占める
領域の幅を、ＷＮＬはＭＮ０及びＭＮ２が占める領域の
幅を、ＷＮＲはＭＮ１及びＭＮ３が占める領域の幅をそ
れぞれ表している。これらの幅は、互いに独立に決定可
能である。また、ＷＰのうち、ＷＰＬはＭＰ０が占める
領域の幅を、ＷＰＲはＭＰ１が占める領域の幅をそれぞ
れ表している。これらの幅も、互いに独立に決定可能で
ある。なお、縦型セル構造を採用してトランジスタのチ
ャネル長を組間で変えるようにしてもよい。
【００２２】図６は、図１のＳＲＡＭ装置の他のレイア
ウト例を示している。図５によれば、例えばＭＮ１のソ
ース領域に出っ張りがあるため、右側Ｐウェル中の活性
化領域がＬ字形に折れ曲がっている。これに対し図６に
よれば、ＭＮ１及びＭＮ３が互いに等しいチャネル幅を
有し、かつ同一の連続したかつ直線状の長辺を持つ（折
れ曲がりのない）矩形の活性化領域に形成されるので、
活性化領域のストレスが緩和される結果、欠陥の発生が
未然に防止される。左側Ｐウェル及び中央Ｎウェルの各
々の活性化領域についても同様である。
ウト例を示している。図５によれば、例えばＭＮ１のソ
ース領域に出っ張りがあるため、右側Ｐウェル中の活性
化領域がＬ字形に折れ曲がっている。これに対し図６に
よれば、ＭＮ１及びＭＮ３が互いに等しいチャネル幅を
有し、かつ同一の連続したかつ直線状の長辺を持つ（折
れ曲がりのない）矩形の活性化領域に形成されるので、
活性化領域のストレスが緩和される結果、欠陥の発生が
未然に防止される。左側Ｐウェル及び中央Ｎウェルの各
々の活性化領域についても同様である。
【００２３】図７を用いて、図１のＳＲＡＭ装置の読み
出し・書き込み動作の一例を説明する。前述のとおり、
読み出しの時にはＷＬＲのみが活性化され、書き込みの
時にはＷＬＷＴとＷＬＲとの両方が同時に活性化される
ようになっている。
出し・書き込み動作の一例を説明する。前述のとおり、
読み出しの時にはＷＬＲのみが活性化され、書き込みの
時にはＷＬＷＴとＷＬＲとの両方が同時に活性化される
ようになっている。
【００２４】読み出し動作時には、Ｖss1の電位を０．
２Ｖ程度上昇させることで、たとえＶｍが０．４Ｖ上昇
したとしても、このＶｍノードにゲートが接続された第
１組のドライブトランジスタＭＮ０がオンしないように
なっている。
２Ｖ程度上昇させることで、たとえＶｍが０．４Ｖ上昇
したとしても、このＶｍノードにゲートが接続された第
１組のドライブトランジスタＭＮ０がオンしないように
なっている。
【００２５】Ｖｍとは反対側のノードに“Ｌ”を書き込
みたい時には、半分サイズのＭＮ２を介して書き込むこ
とになるが、基本的にはドライバ回路の電流駆動能力が
ＭＰ０の電流駆動能力よりも十分高ければ、書き込みが
可能である。本実施形態では、その上で更に高速書き込
みを実現するために、Ｖss2の電位を０．２Ｖ程度浮か
せる構成にしている。この構成によりサイズが小さくて
も高速に書き込みが可能になる。逆に、Ｖｍノード側に
“Ｌ”を書き込む時は、大サイズのＭＮ３を介して書き
込むので、Ｖss2の制御なしに高速書き込みが可能であ
る。もちろん、Ｖss1を０．２Ｖ浮かせればより高速に
書き込むことができる。
みたい時には、半分サイズのＭＮ２を介して書き込むこ
とになるが、基本的にはドライバ回路の電流駆動能力が
ＭＰ０の電流駆動能力よりも十分高ければ、書き込みが
可能である。本実施形態では、その上で更に高速書き込
みを実現するために、Ｖss2の電位を０．２Ｖ程度浮か
せる構成にしている。この構成によりサイズが小さくて
も高速に書き込みが可能になる。逆に、Ｖｍノード側に
“Ｌ”を書き込む時は、大サイズのＭＮ３を介して書き
込むので、Ｖss2の制御なしに高速書き込みが可能であ
る。もちろん、Ｖss1を０．２Ｖ浮かせればより高速に
書き込むことができる。
【００２６】図８は、図１のＳＲＡＭ装置で大きいセル
電流Ｉcellが得られることを示している。基本的には、
直列接続されたＭＮ１とＭＮ３とのサイズによって、ビ
ット線の電荷を引き抜く能力が決定される。従来は、Ｖ
ｍノードの電位を０．１Ｖ程度と低く抑えるために、Ｍ
Ｎ１のチャネル幅に比較してＭＮ３のチャネル幅を小さ
く設定せざるを得なかった。レイアウト的には、ＭＮ１
のゲート幅より細らせてＭＮ３をレイアウトすることと
なり、Ｐウェル領域中にゲートの幅広部分と幅狭部分と
が生じ、幅狭部分に無駄なスペースができてしまう。し
かし、本実施形態によれば、Ｖｍを０．４Ｖまで許すこ
とができるので、従来できていた無駄なスペースを利用
してＭＮ３のゲート幅を大きくすることができる（図５
参照）。このようにしてＷＮ１＝ＷＮ３を実現すると、
１６０μＡものセル電流を実現できる。これは、従来の
セル電流が５０μＡであったことに比較して３倍以上と
なっている。ＭＮ３とＭＮ１のサイズを限りなく近づけ
るか、むしろＭＮ３を大きくしてでもセル電流を大きく
する必要がある時に非常に有効である。
電流Ｉcellが得られることを示している。基本的には、
直列接続されたＭＮ１とＭＮ３とのサイズによって、ビ
ット線の電荷を引き抜く能力が決定される。従来は、Ｖ
ｍノードの電位を０．１Ｖ程度と低く抑えるために、Ｍ
Ｎ１のチャネル幅に比較してＭＮ３のチャネル幅を小さ
く設定せざるを得なかった。レイアウト的には、ＭＮ１
のゲート幅より細らせてＭＮ３をレイアウトすることと
なり、Ｐウェル領域中にゲートの幅広部分と幅狭部分と
が生じ、幅狭部分に無駄なスペースができてしまう。し
かし、本実施形態によれば、Ｖｍを０．４Ｖまで許すこ
とができるので、従来できていた無駄なスペースを利用
してＭＮ３のゲート幅を大きくすることができる（図５
参照）。このようにしてＷＮ１＝ＷＮ３を実現すると、
１６０μＡものセル電流を実現できる。これは、従来の
セル電流が５０μＡであったことに比較して３倍以上と
なっている。ＭＮ３とＭＮ１のサイズを限りなく近づけ
るか、むしろＭＮ３を大きくしてでもセル電流を大きく
する必要がある時に非常に有効である。
【００２７】以上のとおり、図１のＳＲＡＭ装置によれ
ば、定量的にいうと、セル面積を従来の８０％に削減で
き、セルリーク電流を従来の半分に削減でき、かつ従来
の３倍以上のセル電流が得られる。
ば、定量的にいうと、セル面積を従来の８０％に削減で
き、セルリーク電流を従来の半分に削減でき、かつ従来
の３倍以上のセル電流が得られる。
【００２８】なお、図１中のＭＰ１のゲート幅も、ＭＮ
１及びＭＮ３のゲート幅と同一のサイズまで大きくする
ことができる。これにより、第１組と第２組の間で３ト
ランジスタのサイズ比が同一となる。図９は、この場合
の各組のインバータの入出力電圧の関係を表している。
図９によれば、十分に大きいバタフライの開き面積（図
中に破線で示した矩形の面積）を確保できることが判
る。直流的には、第１組と第２組の間でトランジスタの
サイズ比が４倍違ったとしても同様である。
１及びＭＮ３のゲート幅と同一のサイズまで大きくする
ことができる。これにより、第１組と第２組の間で３ト
ランジスタのサイズ比が同一となる。図９は、この場合
の各組のインバータの入出力電圧の関係を表している。
図９によれば、十分に大きいバタフライの開き面積（図
中に破線で示した矩形の面積）を確保できることが判
る。直流的には、第１組と第２組の間でトランジスタの
サイズ比が４倍違ったとしても同様である。
【００２９】
【発明の効果】以上説明してきたとおり、総じて本発明
によれば、新規の改良されたＳＲＡＭ装置を提供するこ
とができる。
によれば、新規の改良されたＳＲＡＭ装置を提供するこ
とができる。
【図１】本発明に係るＳＲＡＭ装置の構成例を示す回路
図である。
図である。
【図２】図１中の各トランジスタのサイズ及び閾値電圧
の一例を示す図である。
の一例を示す図である。
【図３】図１中の各トランジスタの閾値電圧の他の例を
示す図である。
示す図である。
【図４】図１中の各トランジスタのゲート酸化膜厚の例
を示す図である。
を示す図である。
【図５】図１のＳＲＡＭ装置のレイアウトの一例を示す
平面図である。
平面図である。
【図６】図１のＳＲＡＭ装置のレイアウトの他の例を示
す平面図である。
す平面図である。
【図７】図１のＳＲＡＭ装置の読み出し・書き込み動作
の一例を説明するための図である。
の一例を説明するための図である。
【図８】図１のＳＲＡＭ装置で大きいセル電流が得られ
ることを示す図である。
ることを示す図である。
【図９】図１のＳＲＡＭ装置の第１組と第２組のインバ
ータ間で３トランジスタのサイズ比を同一にした場合の
各組のインバータの入出力電圧の関係を示す図である。
ータ間で３トランジスタのサイズ比を同一にした場合の
各組のインバータの入出力電圧の関係を示す図である。
Ｉcell セル電流
ＬＩＮＶ 左インバータ
ＭＮ０，ＭＮ１ ドライブトランジスタ
ＭＮ２，ＭＮ３ アクセストランジスタ
ＭＰ０，ＭＰ１ 負荷トランジスタ
ＲＢＬ 読み出しビット線
ＲＩＮＶ 右インバータ
ＳＨ０，ＳＨ１ シェアドコンタクト
Ｖcc 正電源線
Ｖｍ 中間ノード電圧
Ｖss1 第１のソース線
Ｖss2 第２のソース線
ＷＢＬ 書き込みビット線
ＷＬＲ 読み出しワード線
ＷＬＷＴ 書き込みワード線
ＷＮ０〜ＷＮ３，ＷＰ０，ＷＰ１ トランジスタのゲー
ト幅 ＷＮＬ，ＷＮＲ，ＷＰ，ＷＰＬ，ＷＰＲ トランジスタ
占有幅
ト幅 ＷＮＬ，ＷＮＲ，ＷＰ，ＷＰＬ，ＷＰＲ トランジスタ
占有幅
Claims (15)
- 【請求項１】 インバータを構成する負荷トランジスタ
及びドライブトランジスタと、前記インバータの出力を
ビット線に接続するアクセストランジスタとを有する基
本回路を１組として、前記基本回路を前記インバータの
入出力がクロスカップルするように接続することで互い
に結合された２組の基本回路を備え、 一方の組のドライブトランジスタ及びアクセストランジ
スタのチャネル幅が互いに略同一であり、かつ該チャネ
ル幅は他方の組のドライブトランジスタ及びアクセスト
ランジスタのチャネル幅より大きいことを特徴とするＳ
ＲＡＭ装置。 - 【請求項２】 請求項１記載のＳＲＡＭ装置において、 前記２組の基本回路間で負荷トランジスタとドライブト
ランジスタとのチャネル幅比が１５％以上異なることを
特徴とするＳＲＡＭ装置。 - 【請求項３】 請求項１記載のＳＲＡＭ装置において、 前記２組の基本回路間でインバータの反転閾値レベルが
３０％以上異なることを特徴とするＳＲＡＭ装置。 - 【請求項４】 請求項１記載のＳＲＡＭ装置において、 前記２組の基本回路間でインバータのオフリーク電流の
大きさが非対称であることを特徴とするＳＲＡＭ装置。 - 【請求項５】 請求項１記載のＳＲＡＭ装置において、 前記２組の基本回路間で構成トランジスタのゲート酸化
膜厚が非対称であることを特徴とするＳＲＡＭ装置。 - 【請求項６】 請求項１記載のＳＲＡＭ装置において、 前記２組の基本回路間で構成トランジスタのレイアウト
面積が非対称であることを特徴とするＳＲＡＭ装置。 - 【請求項７】 請求項１記載のＳＲＡＭ装置において、 前記２組の基本回路間でレイアウト領域の横のサイズか
縦のサイズかの少なくとも一方を互いに独立に決定でき
るようにしたことを特徴とするＳＲＡＭ装置。 - 【請求項８】 請求項１記載のＳＲＡＭ装置において、 前記２組の基本回路の各々で、ドライブトランジスタ及
びアクセストランジスタは同一の連続した活性化領域に
形成されたことを特徴とするＳＲＡＭ装置。 - 【請求項９】 請求項１記載のＳＲＡＭ装置において、 前記２組の基本回路のうち、チャネル幅の小さい方の組
に接続されたビット線は書き込み専用に用いられ、他方
のビット線は読み出しと書き込み兼用であることを特徴
とするＳＲＡＭ装置。 - 【請求項１０】 インバータを構成する負荷トランジス
タ及びドライブトランジスタと、前記インバータの出力
をビット線に接続するアクセストランジスタとを有する
基本回路を１組として、前記基本回路を前記インバータ
の入出力がクロスカップルするように接続することで互
いに結合された２組の基本回路を備え、 前記２組の基本回路間でインバータのオフリーク電流の
大きさが非対称であることを特徴とするＳＲＡＭ装置。 - 【請求項１１】 インバータを構成する負荷トランジス
タ及びドライブトランジスタと、前記インバータの出力
をビット線に接続するアクセストランジスタとを有する
基本回路を１組として、前記基本回路を前記インバータ
の入出力がクロスカップルするように接続することで互
いに結合された２組の基本回路を備え、 前記２組の基本回路間で構成トランジスタのゲート酸化
膜厚が非対称であることを特徴とするＳＲＡＭ装置。 - 【請求項１２】 インバータを構成する負荷トランジス
タ及びドライブトランジスタと、前記インバータの出力
をビット線に接続するアクセストランジスタとを有する
基本回路を１組として、前記基本回路を前記インバータ
の入出力がクロスカップルするように接続することで互
いに結合された２組の基本回路を備え、 前記２組の基本回路のうち、一方の組に接続されたビッ
ト線は書き込み専用に用いられ、他方のビット線は読み
出しと書き込み兼用であり、 前記書き込み専用のビット線に接続された方の組の構成
トランジスタのうち、少なくとも１つのトランジスタの
電流駆動能力は、他方の組の対応するトランジスタより
低く設定され、 各組のアクセストランジスタは、読み出し動作の時には
一方のトランジスタのみが活性化し、書き込み動作の時
には両方のトランジスタが活性化するように構成された
ことを特徴とするＳＲＡＭ装置。 - 【請求項１３】 インバータを構成する負荷トランジス
タ及びドライブトランジスタと、前記ドライブトランジ
スタに接続されたソース線と、前記インバータの出力を
ビット線に接続するアクセストランジスタとを有する基
本回路を１組として、前記基本回路を前記インバータの
入出力がクロスカップルするように接続することで互い
に結合された２組の基本回路を備え、 前記２組の基本回路間で構成トランジスタの電流駆動能
力が非対称であり、 読み出し動作時に、前記２組の基本回路のうち電流駆動
能力の低い方の組のソース線の電位レベルを、他方の組
のソース線より高い電位レベルに設定するための手段を
更に備えたことを特徴とするＳＲＡＭ装置。 - 【請求項１４】 請求項１３記載のＳＲＡＭ装置におい
て、 前記２組の基本回路の各々で、ドライブトランジスタ及
びアクセストランジスタのチャネル幅が互いに略同一で
あることを特徴とするＳＲＡＭ装置。 - 【請求項１５】 インバータを構成する負荷トランジス
タ及びドライブトランジスタと、前記インバータの出力
をビット線に接続するアクセストランジスタとを有する
基本回路を１組として、前記基本回路を前記インバータ
の入出力がクロスカップルするように接続することで互
いに結合された２組の基本回路を備え、 前記２組の基本回路の各々で、ドライブトランジスタ及
びアクセストランジスタは略同一のチャネル幅を有し、
かつ同一の連続した、かつ折れ曲がりのない矩形の活性
化領域に形成されたことを特徴とするＳＲＡＭ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002182291A JP2003086713A (ja) | 2001-06-28 | 2002-06-24 | Ｓｒａｍ装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-196109 | 2001-06-28 | ||
| JP2001196109 | 2001-06-28 | ||
| JP2002182291A JP2003086713A (ja) | 2001-06-28 | 2002-06-24 | Ｓｒａｍ装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004277656A Division JP4272606B2 (ja) | 2001-06-28 | 2004-09-24 | Ｓｒａｍ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003086713A true JP2003086713A (ja) | 2003-03-20 |
Family
ID=26617724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002182291A Withdrawn JP2003086713A (ja) | 2001-06-28 | 2002-06-24 | Ｓｒａｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003086713A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005327840A (ja) * | 2004-05-13 | 2005-11-24 | Fujitsu Ltd | 半導体装置 |
| JP2006210736A (ja) * | 2005-01-28 | 2006-08-10 | Nec Electronics Corp | 半導体記憶装置 |
| US7327599B2 (en) | 2006-02-27 | 2008-02-05 | Fujitsu Limited | Semiconductor memory device |
| US7639525B2 (en) | 2005-10-04 | 2009-12-29 | Renesas Technology Corp. | Semiconductor memory device |
| US7737048B2 (en) | 2005-09-06 | 2010-06-15 | Elpida Memory, Inc. | Method for controlling thickness distribution of a film |
| US7746685B2 (en) | 2007-09-10 | 2010-06-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2011205101A (ja) * | 2010-03-24 | 2011-10-13 | Samsung Electronics Co Ltd | 半導体メモリ装置及びその製造方法 |
| JP2015505423A (ja) * | 2012-01-17 | 2015-02-19 | 日本テキサス・インスツルメンツ株式会社 | 片側バッファを備え非対称に構築されるスタティックランダムアクセスメモリセル |
-
2002
- 2002-06-24 JP JP2002182291A patent/JP2003086713A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005327840A (ja) * | 2004-05-13 | 2005-11-24 | Fujitsu Ltd | 半導体装置 |
| JP4493398B2 (ja) * | 2004-05-13 | 2010-06-30 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
| JP2006210736A (ja) * | 2005-01-28 | 2006-08-10 | Nec Electronics Corp | 半導体記憶装置 |
| US7737048B2 (en) | 2005-09-06 | 2010-06-15 | Elpida Memory, Inc. | Method for controlling thickness distribution of a film |
| US7639525B2 (en) | 2005-10-04 | 2009-12-29 | Renesas Technology Corp. | Semiconductor memory device |
| US7995377B2 (en) | 2005-10-04 | 2011-08-09 | Renesas Electronics Corporation | Semiconductor memory device |
| US8203868B2 (en) | 2005-10-04 | 2012-06-19 | Renesas Electronics Corporation | Semiconductor memory device |
| US7327599B2 (en) | 2006-02-27 | 2008-02-05 | Fujitsu Limited | Semiconductor memory device |
| US7746685B2 (en) | 2007-09-10 | 2010-06-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2011205101A (ja) * | 2010-03-24 | 2011-10-13 | Samsung Electronics Co Ltd | 半導体メモリ装置及びその製造方法 |
| JP2015505423A (ja) * | 2012-01-17 | 2015-02-19 | 日本テキサス・インスツルメンツ株式会社 | 片側バッファを備え非対称に構築されるスタティックランダムアクセスメモリセル |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20050174870A1 (en) | SRAM device | |
| US8014191B2 (en) | Semiconductor memory | |
| US6847542B2 (en) | SRAM cell and integrated memory circuit using the same | |
| US7190609B2 (en) | Semiconductor memory device with memory cells operated by boosted voltage | |
| US7498637B2 (en) | Semiconductor memory | |
| JP3609868B2 (ja) | スタティック型半導体記憶装置 | |
| CN107346770B (zh) | 静态随机存取存储器的布局图案 | |
| KR20070038015A (ko) | 반도체기억장치 | |
| US10756095B2 (en) | SRAM cell with T-shaped contact | |
| US7417889B2 (en) | Independent-gate controlled asymmetrical memory cell and memory using the cell | |
| US7986547B2 (en) | Semiconductor memory device | |
| JP2003086713A (ja) | Ｓｒａｍ装置 | |
| JP2007323770A (ja) | Ｓｒａｍ | |
| JP2976903B2 (ja) | 半導体記憶装置 | |
| JP4272606B2 (ja) | Ｓｒａｍ装置 | |
| JPH08129891A (ja) | メモリセル回路 | |
| US8102727B2 (en) | Semiconductor memory device | |
| JPH0774270A (ja) | スタティック形半導体記憶装置 | |
| KR0179818B1 (ko) | 에스램 | |
| JPH04219696A (ja) | スタティック型半導体メモリ | |
| CN117956780A (zh) | 静态随机存取存储器及其布局图案 | |
| CN114725109A (zh) | 静态随机存取存储器的布局图案及其形成方法 | |
| JPH1187533A (ja) | 半導体記憶装置 | |
| JPH0621395A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH05342878A (ja) | 半導体メモリセル |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040727 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040924 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060822 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061023 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20061204 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20061222 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090105 |