JP2011205101A - 半導体メモリ装置及びその製造方法 - Google Patents

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Abstract

【課題】半導体メモリ装置及びその製造方法を提供する。
【解決手段】第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板であって、第１ウェル領域は、第２ウェル領域と第３ウェル領域との間に配され、第１ウェル領域は、第１タイプ導電体を含み、第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む基板；第１ウェル領域に一列に形成され、電源端子を共有する第１プルアップ素子及び第２プルアップ素子；第２ウェル領域に第１プルアップ素子と隣接するように配される第１プルダウン素子；第３ウェル領域に第２プルアップ素子と隣接するように配される第２プルダウン素子；第２ウェル領域に第２プルアップ素子と隣接するように配される第１アクセス素子；第３ウェル領域に第１プルアップ素子と隣接するように形成される第２アクセス素子；を含む半導体メモリ装置である。
【選択図】図１

Description

本発明は、半導体装置に係り、さらに詳細には、半導体メモリ装置及び該半導体メモリ装置の製造方法に関する。
半導体メモリ素子は、記憶方式によって、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のような揮発性メモリと、フラッシュメモリのような不揮発性メモリ（ｎｏｎ ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）とに分類される。このうち、ＳＲＡＭは、高速特性、低電力消耗特性及び単純な動作方式などの長所を有する。また、ＳＲＡＭは、ＤＲＡＭと異なり、保存された情報を定期的にリフレッシュ（ｒｅｆｒｅｓｈ）する必要がないために、設計が容易である。
本発明の技術的思想が解決しようとする課題は、２つのプルアップ（ｐｕｌｌ−ｕｐ）素子を形成するための活性領域を一つに併合することによって、半導体メモリ装置の集積度を向上させることができる半導体メモリ装置及びその製造方法を提供するところにある。
また、本発明の技術的思想が解決しようとする他の課題は、２つのプルダウン（ｐｕｌｌ−ｄｏｗｎ）素子を形成するための活性領域を一つに併合することによって、半導体メモリ装置の集積度を向上させることができる半導体メモリ装置及びその製造方法を提供するところにある。
前記課題を解決するための本発明の技術的思想による半導体メモリ装置は、第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板であって、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配され、前記第１ウェル領域は、第１タイプ導電体を含み、前記第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む基板；前記第１ウェル領域に一列に形成されて、電源端子を共有する第１プルアップ素子及び第２プルアップ素子；前記第２ウェル領域に、前記第１プルアップ素子と隣接するように配される第１プルダウン素子；前記第３ウェル領域に、前記第２プルアップ素子と隣接するように配される第２プルダウン素子；前記第２ウェル領域に、前記第２プルアップ素子と隣接するように配される第１アクセス素子；前記第３ウェル領域に、前記第１プルアップ素子と隣接するように配される第２アクセス素子；を含む。
一部の実施形態において、前記第１プルアップ素子及び第２プルアップ素子は、単一活性領域に配され、前記単一活性領域は、前記第１ウェル領域に含まれうる。
一部の実施形態において、前記第１プルアップ素子及び前記第１プルダウン素子は、第１インバータを構成し、前記第２プルアップ素子及び前記第２プルダウン素子は、第２インバータを構成できる。
一部の実施形態において、前記第１アクセス素子は、前記第２インバータの入力端子と、前記第１インバータの出力端子とに連結され、前記第２アクセス素子は、前記第１インバータの入力端子と、前記第２インバータの出力端子とに連結されうる。
一部の実施形態において、前記第１アクセス素子は、ワードラインに印加される電圧によって制御され、１対のビットラインのうち第１ビットラインを、前記第２インバータの入力端子と、前記第１インバータの出力端子とに連結させる第１アクセス・トランジスタを含むことができる。一部の実施形態において、前記第２アクセス素子は、前記ワードラインに印加される電圧によって制御され、前記１対のビットラインのうち第２ビットラインを、前記第１インバータの入力端子と、前記第２インバータの出力端子とに連結させる第２アクセス・トランジスタを含むことができる。
一部の実施形態において、前記第１アクセス素子及び前記第１プルダウン素子は、単一活性領域内に一列に配され、前記単一活性領域は、前記第２ウェル領域に含まれうる。
一部の実施形態において、前記第２アクセス素子及び前記第２プルダウン素子は、単一活性領域内に一列に配され、前記単一活性領域は、前記第３ウェル領域に含まれうる。
一部の実施形態において、前記第１タイプ導電体は、Ｎ型導電体であって、前記第２タイプ導電体は、Ｐ型導電体でありうる。
一部の実施形態において、前記第１プルアップ素子は、前記電源端子に連結されるソースを有するＰチャネル・トランジスタを含み、前記第１プルダウン素子は、前記Ｐチャネル・トランジスタのドレインに連結されるドレイン、前記Ｐチャネル・トランジスタのゲートに連結されるゲート、及び接地端子に連結されるソースを有するＮチャネル・トランジスタを含むことができる。
一部の実施形態において、前記第２プルアップ素子は、前記電源端子に連結されるソースを有するＰチャネル・トランジスタを含み、前記第２プルダウン素子は、前記Ｐチャネル・トランジスタのドレインに連結されるドレイン、前記Ｐチャネル・トランジスタのゲートに連結されるゲート、及び接地端子に連結されるソースを有するＮチャネル・トランジスタを含むことができる。
一部の実施形態において、前記第１アクセス素子は、ワードラインに連結されるゲートを有するＮチャネル・トランジスタを含み、前記第２アクセス素子は、前記ワードラインに連結されるゲートを有するＮチャネル・トランジスタを含むことができる。
一部の実施形態において、前記半導体メモリ装置は、電子システムに含まれ、前記電子システムは、バスを介して互いに通信するメモリ部、プロセッサ及び入出力装置を含み、前記プロセッサは、前記半導体メモリ装置を含む記憶装置を含むことができる。
また、前記課題を解決するための本発明の技術的思想による半導体メモリ装置は、第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板であって、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配され、前記第１ウェル領域は、第１タイプ導電体を含み、前記第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む基板；前記第１ウェル領域に含まれ、第１プルアップ素子及び第２プルアップ素子が一列に配される第１活性領域；前記第２ウェル領域に含まれ、前記第２プルアップ素子に隣接した第１アクセス素子と、前記第１プルアップ素子に隣接した第１プルダウン素子とが配される第２活性領域；前記第３ウェル領域に含まれ、前記第１プルアップ素子に隣接した第２アクセス素子と、前記第２プルアップ素子に隣接した第２プルダウン素子とが配される第３活性領域；を含む。
一部の実施形態において、前記第１プルアップ素子及び第２プルアップ素子は、第１方向に沿って一列に配され、前記第１プルアップ素子は、前記第１方向と垂直である第２方向に沿って、前記第１プルダウン素子及び前記第２アクセス素子と隣接するように配され、前記第２プルアップ素子は、前記第２方向に沿って、前記第２プルダウン素子及び前記第１アクセス素子と隣接するように配されうる。
一部の実施形態において、前記半導体メモリ装置は、前記第１活性領域及び第２活性領域の上部を横切る方向に、前記基板の上部に形成される第１ゲート電極；前記第１活性領域及び第３活性領域の上部を横切る方向に、前記基板の上部に形成される第２ゲート電極をさらに含み、前記第１プルアップ素子と前記第１プルダウン素子は、前記第１ゲート電極に共通して連結されて第１インバータを構成し、前記第２プルアップ素子と前記第２プルダウン素子は、前記第２ゲート電極に共通して連結されて第２インバータを構成できる。
一部の実施形態において、前記半導体メモリ装置は、前記第１アクセス素子を、前記第２インバータの入力端子と、前記第１インバータの出力端子とに連結させる第１金属配線；前記第２アクセス素子を、前記第１インバータの入力端子と、前記第２インバータの出力端子とに連結させる第２金属配線；をさらに含むことができる。
一部の実施形態において、前記第１金属配線及び前記第２金属配線は、同一層に配されうる。一部の実施形態において、前記第１金属配線及び前記第２金属配線は、互いに異なる層に配されうる。
一部の実施形態において、前記半導体メモリ装置は、前記第２活性領域の上部を横切る方向に、前記基板の上部に形成される第３ゲート電極と、前記第３活性領域の上部を横切る方向に、前記基板の上部に形成される第４ゲート電極と、をさらに含むことができる。一部の実施形態において、前記半導体メモリ装置は、前記第３ゲート電極及び第４ゲート電極と平行な方向に伸張するように、前記基板の上部に形成され、前記第３ゲート電極及び第４ゲート電極に連結されるワードラインをさらに含むことができる。
一部の実施形態において、前記半導体メモリ装置は、前記第１活性領域、第２活性領域及び第３活性領域と平行な方向に伸張するように、前記基板の上部に形成される１対のビットラインをさらに含み、前記１対のビットラインのうち第１ビットラインは、前記第１アクセス素子に連結され、前記１対のビットラインのうち第２ビットラインは、前記第２アクセス素子に連結されうる。
一部の実施形態において、前記半導体メモリ装置は、前記第１活性領域、第２活性領域及び第３活性領域と平行な方向に伸張するように、前記基板の上部に形成される電源電極ラインをさらに含み、前記電源電極ラインは、前記第１プルアップ素子と第２プルアップ素子との間に形成されたコンタクトプラグを介して、前記第１プルアップ素子及び第２プルアップ素子に連結されうる。
一部の実施形態において、前記第１タイプ導電体は、Ｎ型導電体であって、前記第２タイプ導電体は、Ｐ型導電体でありうる。
また、前記課題を解決するための本発明の技術的思想による半導体メモリ装置の製造方法は、第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板を提供する段階であって、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配され、前記第１ウェル領域は、第１タイプ導電体を含み、前記第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む段階と、前記第１ウェル領域上に含まれた第１活性領域に、第１プルアップ素子及び第２プルアップ素子を一列に形成する段階と、前記第２ウェル領域上に含まれた第２活性領域に、前記第１プルアップ素子と隣接した第１プルダウン素子と、前記第２プルアップ素子と隣接した第１アクセス素子とを形成する段階と、前記第３ウェル領域上に含まれた第３活性領域に、前記第２プルアップ素子と隣接した第２プルダウン素子と、前記第１プルアップ素子と隣接した第２アクセス素子とを形成する段階と、を含む。
一部の実施形態において、前記第１プルアップ素子及び第２プルアップ素子は、第１方向に沿って一列に形成され、前記第１プルアップ素子は、前記第１方向と垂直である第２方向に沿って、前記第１プルダウン素子及び前記第２アクセス素子と隣接するように配され、前記第２プルアップ素子は、前記第２方向に沿って、前記第２プルダウン素子及び前記第１アクセス素子と隣接するように配されうる。
一部の実施形態において、前記製造方法は、前記第１活性領域、第２活性領域及び第３活性領域のうち少なくとも１つの領域の上部を横切る方向に、前記基板の上部に形成される複数の導電性パターンを形成する段階をさらに含み、前記第１プルアップ素子と前記第１プルダウン素子は、前記複数の導電性パターンのうち一つに共通して連結されて第１インバータを構成し、前記第２プルアップ素子と前記第２プルダウン素子は、前記複数の導電性パターンのうち他の一つに共通して連結されて第２インバータを構成できる。
一部の実施形態において、前記製造方法は、前記第１アクセス素子を、前記第２インバータの入力端子と、前記第１インバータの出力端子とに連結させる第１金属配線；前記第２アクセス素子を、前記第１インバータの入力端子と、前記第２インバータの出力端子とに連結させる第２金属配線；を形成する段階をさらに含むことができる。
一部の実施形態において、前記第１金属配線及び第２金属配線を形成する段階は、前記基板の上部に第１絶縁膜を形成する段階と、前記第１絶縁膜の一部領域をエッチングして複数の第１コンタクトホールを形成し、前記複数の第１コンタクトホールに金属を充填して複数のコンタクトプラグを形成する段階と、前記複数のコンタクトプラグが形成された前記第１絶縁膜上に第２絶縁膜を形成する段階と、前記第２絶縁膜の一部領域をエッチングして複数の第２コンタクトホールを形成し、前記複数の第２コンタクトホールに金属を充填し、前記第１金属配線及び第２金属配線を形成する段階と、を含み、前記第１金属配線及び第２金属配線は、前記複数のコンタクトプラグを介して、前記第１ウェル領域、第２ウェル領域及び第３ウェル領域のうち少なくとも一つに連結されうる。
一部の実施形態において、前記製造方法は、前記第１ウェル領域、第２ウェル領域及び第３ウェル領域のうち少なくとも一つにシリサイド層を形成する段階をさらに含み、前記複数のコンタクトプラグは、前記シリサイド層に連結されうる。
また、前記他の課題を解決するための本技術的思想による半導体メモリ装置は、第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板であって、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配され、前記第１ウェル領域は、第１タイプ導電体を含み、前記第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む基板；前記第１ウェル領域に一列に形成されて接地端子を共有する第１プルダウン素子及び第２プルダウン素子；前記第２ウェル領域に、前記第１プルダウン素子と隣接するように配される第１プルアップ素子；前記第３ウェル領域に、前記第２プルダウン素子と隣接するように配される第２プルアップ素子；前記第２ウェル領域に、前記第２プルダウン素子と隣接するように配される第１アクセス素子；前記第３ウェル領域に、前記第１プルダウン素子と隣接するように配される第２アクセス素子；を含む。
一部の実施形態において、前記第１プルダウン素子及び第２プルダウン素子は、単一活性領域に配され、前記単一活性領域は、前記第１ウェル領域に含まれうる。
一部の実施形態において、前記第１プルダウン素子及び前記第１プルアップ素子は、第１インバータを構成し、前記第２プルダウン素子及び前記第２プルアップ素子は、第２インバータを構成できる。
一部の実施形態において、前記第１アクセス素子は、前記第２インバータの入力端子と、前記第１インバータの出力端子とに連結され、前記第２アクセス素子は、前記第１インバータの入力端子と、前記第２インバータの出力端子とに連結されうる。
一部の実施形態において、前記第１アクセス素子は、ワードラインに印加される電圧によって制御され、１対のビットラインのうち第１ビットラインを、前記第２インバータの入力端子と、前記第１インバータの出力端子とに連結させる第１アクセス・トランジスタを含むことができる。
一部の実施形態において、前記第２アクセス素子は、前記ワードラインに印加される電圧によって制御され、前記１対のビットラインのうち第２ビットラインを、前記第１インバータの入力端子と、前記第２インバータの出力端子とに連結させる第２アクセス・トランジスタを含むことができる。
一部の実施形態において、前記第１アクセス素子及び前記第１プルアップ素子は、単一活性領域内に一列に配され、前記単一活性領域は、前記第２ウェル領域に含まれうる。
一部の実施形態において、前記第２アクセス素子及び前記第２プルアップ素子は、単一活性領域内に一列に配され、前記単一活性領域は、前記第２ウェル領域に含まれうる。
一部の実施形態において、前記第１タイプ導電体は、Ｐ型導電体であって、前記第２タイプ導電体は、Ｎ型導電体でありうる。
一部の実施形態において、前記第１プルダウン素子は、前記接地端子に連結されるソースを有するＮチャネル・トランジスタを含み、前記第１プルアップ素子は、前記Ｎチャネル・トランジスタのドレインに連結されるドレイン、前記Ｎチャネル・トランジスタのゲートに連結されるゲート、及び電源端子に連結されるソースを有するＰチャネル・トランジスタを含むことができる。
一部の実施形態において、前記第２プルダウン素子は、前記接地端子に連結されるソースを有するＮチャネル・トランジスタを含み、前記第２プルアップ素子は、前記Ｎチャネル・トランジスタのドレインに連結されるドレイン、前記Ｎチャネル・トランジスタのゲートに連結されるゲート、及び電源端子に連結されるソースを有するＰチャネル・トランジスタを含むことができる。
一部の実施形態において、前記第１アクセス素子は、ワードラインに連結されるゲートを有するＰチャネル・トランジスタを含み、前記第２アクセス素子は、前記ワードラインに連結されるゲートを有するＰチャネル・トランジスタを含むことができる。
一部の実施形態において、前記半導体メモリ装置は、電子システムに含まれ、前記電子システムは、バスを介して互いに通信するメモリ部、プロセッサ及び入出力装置を含み、前記プロセッサは、前記半導体メモリ装置を含む記憶装置を含むことができる。
また、前記他の課題を解決するための本発明の技術的思想による半導体装置の製造方法は、第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板であって、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配され、前記第１ウェル領域は、第１タイプ導電体を含み、前記第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む基板；前記第１ウェル領域に含まれ、第１プルダウン素子及び第２プルダウン素子が一列に配される第１活性領域；前記第２ウェル領域に含まれ、前記第２プルダウン素子に隣接した第１アクセス素子と、前記第１プルダウン素子に隣接した第１プルアップ素子とが配される第２活性領域；前記第３ウェル領域に含まれ、前記第１プルダウン素子に隣接した第２アクセス素子と、前記第２プルダウン素子に隣接した第２プルアップ素子とが配される第３活性領域；を含む。
一部の実施形態において、前記第１プルダウン素子及び第２プルダウン素子は、第１方向に沿って一列に配され、前記第１プルダウン素子は、前記第１方向と垂直である第２方向に沿って、前記第１プルアップ素子及び前記第２アクセス素子と隣接するように配され、前記第２プルダウン素子は、前記第２方向に沿って、前記第２プルアップ素子及び前記第１アクセス素子と隣接するように配されうる。
一部の実施形態において、前記半導体メモリ装置は、前記第１活性領域及び第２活性領域の上部を横切る方向に、前記基板の上部に形成される第１ゲート電極と、前記第１活性領域及び第３活性領域の上部を横切る方向に、前記基板の上部に形成される第２ゲート電極と、をさらに含み、前記第１プルダウン素子と前記第１プルアップ素子は、前記第１ゲート電極に共通して連結されて第１インバータを構成し、前記第２プルダウン素子と前記第２プルアップ素子は、前記第２ゲート電極に共通して連結されて第２インバータを構成できる。
一部の実施形態において、前記半導体メモリ装置は、前記第１アクセス素子を、前記第２インバータの入力端子と、前記第１インバータの出力端子とに連結させる第１金属配線；前記第２アクセス素子を、前記第１インバータの入力端子と、前記第２インバータの出力端子とに連結させる第２金属配線；をさらに含むことができる。
一部の実施形態において、前記第１金属配線及び前記第２金属配線は、同一層に配されうる。一部の実施形態において、前記第１金属配線及び前記第２金属配線は、互いに異なる層に配されうる。
一部の実施形態において、前記半導体メモリ装置は、前記第２活性領域の上部を横切る方向に、前記基板の上部に形成される第３ゲート電極と、前記第３活性領域の上部を横切る方向に、前記基板の上部に形成される第４ゲート電極と、をさらに含むことができる。一部の実施形態において、前記半導体メモリ装置は、前記第３ゲート電極及び第４ゲート電極と平行な方向に伸張するように、前記基板の上部に形成され、前記第３ゲート電極及び第４ゲート電極に連結されるワードラインをさらに含むことができる。
一部の実施形態において、前記半導体メモリ装置は、前記第１活性領域、第２活性領域及び第３活性領域と平行な方向に伸張するように、前記基板の上部に形成される１対のビットラインをさらに含み、前記１対のビットラインのうち第１ビットラインは、前記第１アクセス素子の一端に連結され、前記１対のビットラインのうち第２ビットラインは、前記第２アクセス素子の他端に連結されうる。
一部の実施形態において、前記半導体メモリ装置は、前記第１活性領域、第２活性領域及び第３活性領域と平行な方向に伸張するように、前記基板の上部に形成される接地電極ラインをさらに含み、前記接地電極ラインは、前記第１プルダウン素子と第２プルダウン素子との間に形成されたコンタクトプラグを介して、前記第１プルダウン素子及び第２プルダウン素子に連結されうる。
一部の実施形態において、前記第１タイプ導電体は、Ｐ型導電体であって、前記第２タイプ導電体は、Ｎ型導電体でありうる。
また、前記他の課題を解決するための本発明の技術的思想による半導体メモリ装置の製造方法は、第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板を提供する段階であって、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配され、前記第１ウェル領域は、第１タイプ導電体を含み、前記第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む段階と、前記第１ウェル領域上に含まれた第１活性領域に、第１プルダウン素子及び第２プルダウン素子を一列に形成する段階と、前記第２ウェル領域上に含まれた第２活性領域に、前記第１プルダウン素子と隣接した第１プルアップ素子と、前記第２プルダウン素子と隣接した第１アクセス素子とを形成する段階と、前記第３ウェル領域上に含まれた第３活性領域に、前記第２プルダウン素子と隣接した第２プルアップ素子と、前記第１プルダウン素子と隣接した第２アクセス素子とを形成する段階を含む。
一部の実施形態において、前記第１プルダウン素子及び第２プルダウン素子は、第１方向に沿って一列に形成され、前記第１プルダウン素子は、前記第１方向と垂直である第２方向に沿って、前記第１プルアップ素子及び前記第２アクセス素子と隣接するように配され、前記第２プルダウン素子は、前記第２方向に沿って、前記第２プルアップ素子及び前記第１アクセス素子と隣接するように配されうる。
一部の実施形態において、前記製造方法は、前記第１活性領域、第２活性領域及び第３活性領域のうち少なくとも１つの領域の上部を横切る方向に、前記基板の上部に形成される複数の導電性パターンを形成する段階をさらに含み、前記第１プルダウン素子と前記第１プルアップ素子は、前記複数の導電性パターンのうち一つに共通して連結されて第１インバータを構成し、前記第２プルダウン素子と前記第２プルアップ素子は、前記複数の導電性パターンのうち他の一つに共通して連結されて第２インバータを構成できる。
一部の実施形態において、前記製造方法は、前記第１アクセス素子を、前記第２インバータの入力端子と、前記第１インバータの出力端子とに連結させる第１金属配線；前記第２アクセス素子を、前記第１インバータの入力端子と、前記第２インバータの出力端子とに連結させる第２金属配線；を形成する段階をさらに含むことができる。
また、前記課題を解決するための本発明の技術的思想による半導体メモリ装置は、第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板であって、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配され、前記第１ウェル領域は、第１タイプ導電体を含み、前記第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む基板を含み、前記第１ウェル領域は、第１積層構造を含み、前記第１積層構造は、第１単一活性層上に連続して積層された第１コンタクトプラグ、第１金属絶縁層、ビアプラグ、及び電源電圧または接地電圧ラインを含み、前記第２ウェル領域は、第２積層構造を含み、前記第２積層構造は、第２単一活性層上に連続して積層された第２コンタクトプラグ及び第２金属絶縁層を含み、前記第３ウェル領域は、第３積層構造を含み、前記第３積層構造は、第３単一活性層上に連続して積層された第３コンタクトプラグ及び第３金属絶縁層を含む。
本発明の一実施形態による半導体メモリ装置を示すレイアウトである。 図１の半導体メモリ装置の金属配線層を示すレイアウトである。 図１の半導体メモリ装置のビットライン配線層を示すレイアウトである。 図１の半導体メモリ装置のワードライン配線層を示すレイアウトである。 図１の半導体メモリ装置の等価回路を示す回路図である。 図１の半導体メモリ装置のＩ−Ｉ’線に沿って切り取った断面図である。 図１の半導体メモリ装置のＩＩ−ＩＩ’線に沿って切り取った断面図である。 本発明の一実施形態による半導体メモリ装置の製造方法を示す断面図である。 本発明の一実施形態による半導体メモリ装置の製造方法を示す断面図である。 本発明の一実施形態による半導体メモリ装置の製造方法を示す断面図である。 本発明の一実施形態による半導体メモリ装置の製造方法を示す断面図である。 本発明の一実施形態による半導体メモリ装置の製造方法を示す断面図である。 本発明の一実施形態による半導体メモリ装置の製造方法を示す断面図である。 本発明の一実施形態による半導体メモリ装置の製造方法を示す断面図である。 本発明の他の実施形態による半導体メモリ装置を示すレイアウトである。 図９の半導体メモリ装置の等価回路を示す回路図である。 本発明のさらに他の実施形態による半導体メモリ装置を示すレイアウトである。 図１１の半導体メモリ装置の金属配線層を示すレイアウトである。 図１１の半導体メモリ装置のビットライン配線層を示すレイアウトである。 図１１の半導体メモリ装置のワードライン配線層を示すレイアウトである。 図１１の半導体メモリ装置の等価回路を示す回路図である。 図１１の半導体メモリ装置のＩＩＩ−ＩＩＩ’線に沿って切り取った断面図である。 図１１の半導体メモリ装置のＩＶ−ＩＶ’線に沿って切り取った断面図でる。 本発明の他の実施形態による半導体メモリ装置の製造方法を示す断面図である。 本発明の他の実施形態による半導体メモリ装置の製造方法を示す断面図である。 本発明の他の実施形態による半導体メモリ装置の製造方法を示す断面図である。 本発明の他の実施形態による半導体メモリ装置の製造方法を示す断面図である。 本発明の他の実施形態による半導体メモリ装置の製造方法を示す断面図である。 本発明の他の実施形態による半導体メモリ装置の製造方法を示す断面図である。 本発明の他の実施形態による半導体メモリ装置の製造方法を示す断面図である。 本発明のさらに他の実施形態による半導体メモリ装置を示すレイアウトである。 図１９の半導体メモリ装置の等価回路を示す回路図である。 本発明の一実施形態による半導体メモリ装置の製造方法を示すフローチャートである。 本発明の他の実施形態による半導体メモリ装置の製造方法を示すフローチャートである。 本発明の一実施形態による電子システムの構成を概略的に示すブロック図である。
以下、添付された図面を参照しつつ、本発明の望ましい実施形態について詳細に説明する。
本発明の実施形態は、当技術分野における当業者に対して、本発明についてさらに完全に説明するために提供されるものであり、下記実施形態は、さまざまな他の形態に変形され、本発明の範囲が、下記実施形態に限定されるものではない。むしろ、それら実施形態は、本開示をさらに充実させて完全なものにし、当業者に、本発明の思想を完全に伝達するために提供されるものである。
以下の説明で、ある層が他の層の上に存在すると記述されるとき、それは、他層のすぐ上に存在することもあり、その間に第３の層が介在することもある。また図面で、各層の厚みや大きさは、説明の便宜性及び明確性のために誇張されており、図面上で同一符号は、同じ要素を指す。本明細書で使われているように、用語「及び／または」は、列挙された当該項目のうちいずれか一つ、あるいは一つ以上のあらゆる組み合わせを含む。
本明細書で使われた用語は、特定実施形態を説明するために使われ、本発明を制限するためのものではない。本明細書で使われているように、単数形態は、文脈上他の場合を明確に指すものではないならば、複数の形態を含むことができる。また、本明細書で使われる場合、「含む（ｃｏｍｐｒｉｓｅ）」及び／または「含むところの（ｃｏｍｐｒｉｓｉｎｇ）」は、言及した形状、数字、段階、動作、部材、要素及び／またはそれらグループの存在を特定するものであり、一つ以上の他の形状、数字、動作、部材、要素及び／またはグループの存在または付加を排除するものではない。
本明細書で、第１，第２のような用語が多様な部材、部品、領域、層及び／または部分を説明するために使われるが、それら部材、部品、領域、層及び／または部分は、それら用語によって限定されるものではないことは自明である。それら用語は、１つの部材、部品、領域、層または部分を、他の領域、層または部分と区別するためにのみ使われる。従って、以下で説明する第１部材，部品，領域，層または部分は、本発明の開示から外れずに、第２部材，部品，領域，層または部分を指すことができる。
以下、本発明の実施形態は、本発明の理想的な実施形態を概略的に図示する図面を参照しつつ説明する。図面において、例えば、製造技術及び／または公差（ｔｏｌｅｒａｎｃｅ）によって、図示された形状の変形が予想されうる。従って、本発明の実施形態は、本明細書に図示された特定形状に制限されるものであると解釈されるものではなく、例えば、製造上予測されうる形状の変化を含んでいるものである。また、添付された図面で、同じ参照符号は、同じ構成部材を指す。
以下、本発明による半導体メモリ装置は、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）を一例として説明する。しかし、本発明は、これに限定されるものではなく、２つのインバータ素子を含む半導体メモリ装置に適用されうる。
図１は、本発明の一実施形態による半導体メモリ装置を示すレイアウトである。
図１を参照すれば、半導体メモリ装置１は、第１ウェル領域ＮＷ、及び第１ウェル領域ＮＷの両脇に形成される第２ウェル領域ＰＷ１及び第３ウェル領域ＰＷ２を有する基板上に形成される１つのＳＲＡＭセルを含み、１ビットで動作しうる。このとき、第１ウェル領域ＮＷは、第１導電型（ｃｏｎｄｕｃｔｉｖｅ ｔｙｐｅ）であり、第２ウェル領域ＰＷ１及び第３ウェル領域ＰＷ２は、第２導電型を有することができる。本実施形態で、第１導電型はＮ型であり、第２導電型はＰ型でありうる。以下、第１ウェル領域は、Ｎウェル領域ＮＷであり、第２ウェル領域は、第１Ｐウェル領域ＰＷ１であり、第３ウェル領域は、第２Ｐウェル領域ＰＷ２とする。
Ｎウェル領域ＮＷは、例えば、イオン注入工程によって基板上に形成されるＮ型ウェルが配される領域であり、Ｎウェル領域ＮＷには、素子分離膜によって画定される第１活性（ａｃｔｉｖｅ）領域ＡＣＴ１１が配される。本実施形態で、第１活性領域ＡＣＴ１１は、縦方向に長い形態を有するバー（ｂａｒ）タイプの単一活性領域でありうる。このとき、第１活性領域ＡＣＴ１１に、Ｐ＋型不純物をドーピングすることによって、Ｐ型拡散領域が形成され、また、第１コンタクトプラグＣ１１，第２コンタクトプラグＣ１２及び第３コンタクトプラグＣ１３が形成されうる。第１活性領域ＡＣＴ１１には、２つのプルアップ（ｐｕｌｌ−ｕｐ）素子が一列に形成されうるが、本実施形態で、２つのプルアップ素子は、第１ＰＭＯＳトランジスタＰＵ１１及び第２ＰＭＯＳトランジスタＰＵ１２でありうる。
このように、２つのプルアップ素子、すなわち、第１ＰＭＯＳトランジスタＰＵ１１及び第２ＰＭＯＳトランジスタＰＵ１２を、単一活性領域である第１活性領域ＡＣＴ１１に配することによって、第１ＰＭＯＳトランジスタＰＵ１１と、第２ＰＭＯＳトランジスタＰＵ１２とのミスマッチ（ｍｉｓｍａｔｃｈ）を低減させることができる。具体的には、第１ＰＭＯＳトランジスタＰＵ１１に係わるスレショルド電圧と、第２ＰＭＯＳトランジスタＰＵ１２に係わるスレショルド電圧との差を減らすことができる。
第１Ｐウェル領域ＰＷ１は、例えば、イオン注入工程によって基板上に形成されるＰ型ウェルが配される領域であり、第１Ｐウェル領域ＰＷ１には、素子分離膜によって画定される第２活性領域ＡＣＴ１２が配される。本実施形態で、第２活性領域ＡＣＴ１２は、第１活性領域ＡＣＴ１１に平行した方向に伸張する形態を有する単一活性領域でありうる。このとき、第２活性領域ＡＣＴ１２に、Ｎ＋型不純物をドーピングすることによって、Ｎ型拡散領域が形成され、また、第４コンタクトプラグＣ２１，第５コンタクトプラグＣ２２及び第６コンタクトプラグＣ２３が形成されうる。第２活性領域ＡＣＴ１２には、１つのプルダウン（ｐｕｌｌ−ｄｏｗｎ）素子と１つのアクセス素子とが形成されうるが、本実施形態でプルダウン素子は、第１ＮＭＯＳトランジスタＰＤ１１であり、アクセス素子は、第３ＮＭＯＳトランジスタＰＧ１１でありうる。
第２Ｐウェル領域ＰＷ２は、例えば、イオン注入工程によって基板上に形成されるＰ型ウェルが配される領域であり、第２Ｐウェル領域ＰＷ２には、素子分離膜によって画定される第３活性領域ＡＣＴ１３が配される。本実施形態で、第３活性領域ＡＣＴ１３は、第１活性領域ＡＣＴ１１に平行した方向に伸張する形態を有する単一活性領域でありうる。このとき、第３活性領域ＡＣＴ１３に、Ｎ＋型不純物をドーピングすることによって、Ｎ型拡散領域が形成され、また、第７コンタクトプラグＣ３１，第８コンタクトプラグＣ３２及び第９コンタクトプラグＣ３３が形成されうる。第３活性領域ＡＣＴ１３には、１つのプルダウン素子と１つのアクセス素子とが形成されうるが、本実施形態でプルダウン素子は、第２ＮＭＯＳトランジスタＰＤ１２であり、アクセス素子は、第４ＮＭＯＳトランジスタＰＧ１２でありうる。
第１活性領域ＡＣＴ１１，第２活性領域ＡＣＴ１２及び第３活性領域ＡＣＴ１３の幅を比較すれば、次の通りである。第１活性領域ＡＣＴ１１の第１幅Ｗ１１は、その位置に関係せずに一定の値を有することができる。第２活性領域ＡＣＴ１２の幅は、その位置によって互いに異なりうるが、具体的には、第１ＮＭＯＳトランジスタＰＤ１１が配される領域の第３幅Ｗ１３は、第３ＮＭＯＳトランジスタＰＧ１１が配される領域の第２幅Ｗ１２より広く、第２幅Ｗ１２及び第３幅Ｗ１３は、第１幅Ｗ１１より広い。第３活性領域ＡＣＴ１３の幅は、その位置によって互いに異なりうるが、具体的には、第２ＮＭＯＳトランジスタＰＤ１２が配される領域の第４幅Ｗ１４は、第４ＮＭＯＳトランジスタＰＧ１２が配される領域の第５幅Ｗ１５より広く、第４幅Ｗ１４及び第５幅Ｗ１５は、第１幅Ｗ１１より広い。また、第４幅Ｗ１４は、第３幅Ｗ１３と実質的に同一であり、第５幅Ｗ１５は、第２幅Ｗ１２と実質的に同一でありうる。
このように、第１ＮＭＯＳトランジスタＰＤ１１及び第２ＮＭＯＳトランジスタＰＤ１２が形成される第２活性領域ＡＣＴ１２及び第３活性領域ＡＣＴ１３の幅Ｗ１３，Ｗ１４を最も大きく具現することによって、第１ＮＭＯＳトランジスタＰＤ１１及び第２ＮＭＯＳトランジスタＰＤ１２で、プルダウン動作を行う場合、プルダウン動作の速度を向上させることができる。また、第３ＮＭＯＳトランジスタＰＧ１１及び第４ＮＭＯＳトランジスタＰＧ１２が形成される第２活性領域ＡＣＴ１２及び第３活性領域ＡＣＴ１３の幅Ｗ１２，Ｗ１５を、第１ＰＭＯＳトランジスタＰＵ１１及び第２ＰＭＯＳトランジスタＰＵ１２が形成される第１活性領域ＡＣＴ１１の幅Ｗ１１より広く具現することによって、半導体メモリ装置１に対する書き込み動作を行う場合、書き込み動作の速度を向上させることができる。
第１活性領域ＡＣＴ１１，第２活性領域ＡＣＴ１２及び第３活性領域ＡＣＴ１３が配された基板の上部には、第１ゲート電極ないし第４ゲート電極ＧＥ１１，ＧＥ１２，ＧＥ１３，ＧＥ１４が形成される。具体的には、第１ゲート電極ＧＥ１１は、第２活性領域ＡＣＴ１２を横切る方向に形成され、第２ゲート電極ＧＥ１２は、第１活性領域ＡＣＴ１１及び第２活性領域ＡＣＴ１２を横切る方向に形成され、第３ゲート電極ＧＥ１３は、第１活性領域ＡＣＴ１１及び第３活性領域ＡＣＴ１３を横切る方向に形成され、第４ゲート電極ＧＥ１４は、第３活性領域ＡＣＴ１３を横切る方向に形成される。このとき、第１ゲート電極ＧＥ１１及び第４ゲート電極ＧＥ１４の上部には、それぞれワードライン・コンタクトプラグＣ２４，Ｃ３４が形成され、第２ゲート電極ＧＥ１２及び第３ゲート電極ＧＥ１３の上部には、それぞれ配線コンタクトプラグＣ１５，Ｃ１４が形成される。例えば、第１ゲート電極ないし第４ゲート電極ＧＥ１１，ＧＥ１２，ＧＥ１３，ＧＥ１４は、ポリシリコン層でありうる。
図２は、図１の半導体メモリ装置の金属配線層を示すレイアウトである。
図２を参照すれば、第１ゲート電極ないし第４ゲート電極ＧＥ１１，ＧＥ１２，ＧＥ１３，ＧＥ１４が形成された基板の上部には、第１金属配線Ｎ１１及び第２金属配線Ｎ１２が形成される。このとき、第１金属配線Ｎ１１は、第１活性領域ＡＣＴ１１に形成された第３コンタクトプラグＣ１３、第２活性領域ＡＣＴ１２に形成された第５コンタクトプラグＣ２２、及び第３ゲート電極ＧＥ１３に形成された配線コンタクトプラグＣ１４を連結させる。また、第２金属配線Ｎ１２は、第１活性領域ＡＣＴ１１に形成された第１コンタクトプラグＣ１１、第３活性領域ＡＣＴ１３に形成された第８コンタクトプラグＣ３２、及び第２ゲート電極ＧＥ１２に形成された配線コンタクトプラグＣ１５を連結させる。例えば、第１金属配線Ｎ１１及び第２金属配線Ｎ１２は、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、またはそれらの合金を含む金属層、またはポリシリコン層でありうる。
図３は、図１の半導体メモリ装置のビットライン配線層を示すレイアウトである。
図３を参照すれば、第１金属配線Ｎ１１及び第２金属配線Ｎ１２が形成された基板の上部には、１対のビットライン、すなわち、ビットラインＢＬ及びビットラインバーＢＬ’が形成される。ビットラインＢＬ及びビットラインバーＢＬ’は、第１活性領域ＡＣＴ１１，第２活性領域ＡＣＴ１２及び第３活性領域ＡＣＴ１３と平行な方向に伸張しうる。このとき、ビットラインＢＬは、第２活性領域ＡＣＴ１２に形成された第４コンタクトプラグＣ２１を介して、第２活性領域ＡＣＴ１２に連結され、ビットラインバーＢＬ’は、第３活性領域ＡＣＴ１３に形成された第９コンタクトプラグＣ３３を介して、第３活性領域ＡＣＴ１３に連結される。
また、第１金属配線Ｎ１１及び第２金属配線Ｎ１２が形成された基板の上部には、電源電極ラインＶｄｄが形成される。電源電極ラインＶｄｄは、１対のビットラインＢＬ，ＢＬ’間に形成され、１対のビットラインＢＬ，ＢＬ’と平行な方向に伸張しうる。このとき、電源電極ラインＶｄｄは、第１活性領域ＡＣＴ１１に形成された第２コンタクトプラグＣ１２を介して、第１活性領域ＡＣＴ１１に連結される。
図４は、図１の半導体メモリ装置のワードライン配線を示すレイアウトである。
図４を参照すれば、１対のビットラインＢＬ，ＢＬ’が形成された基板の上部には、ワードラインＷＬが形成される。ワードラインＷＬは、第１ゲート電極ないし第４ゲート電極ＧＥ１１，ＧＥ１２，ＧＥ１３，ＧＥ１４と平行な方向に伸張しうる。このとき、ワードラインＷＬは、ワードライン・コンタクトプラグＣ２４，Ｃ３４を介して、第１ゲート電極ＧＥ１１及び第４ゲート電極ＧＥ１４にそれぞれ連結される。図示されていないが、ワードラインＷＬとワードライン・コンタクトプラグＣ２４，Ｃ３４とを連結させる金属配線がさらに形成されうる。
本実施形態では、１対のビットラインＢＬ，ＢＬ’の上層に、ワードラインＷＬが形成されるが、他の実施形態では、ワードラインＷＬの上層に、１対のビットラインＢＬ，ＢＬ’が形成される場合もある。
再び図１を参照すれば、第１ＰＭＯＳトランジスタＰＵ１１は、第１活性領域ＡＣＴ１１の上部に形成される第２ゲート電極ＧＥ１２、及び第１活性領域ＡＣＴ１１で、第２ゲート電極ＧＥ１２の両脇に形成された第２コンタクトプラグＣ１２及び第３コンタクトプラグＣ１３によって定義される。ここで、第２コンタクトプラグＣ１２は、第１ＰＭＯＳトランジスタＰＵ１１のソースに対応し、第２ゲート電極ＧＥ１２は、第１ＰＭＯＳトランジスタＰＵ１１のゲートに対応し、第３コンタクトプラグＣ１３は、第１ＰＭＯＳトランジスタＰＵ１１のドレインに対応する。
第１ＮＭＯＳトランジスタＰＤ１１は、第２活性領域ＡＣＴ１２の上部に形成される第２ゲート電極ＧＥ１２、及び第２活性領域ＡＣＴ１２で、第２ゲート電極ＧＥ１２の両脇に形成された第５コンタクトプラグＣ２２及び第６コンタクトプラグＣ２３によって定義される。ここで、第５コンタクトプラグＣ２２は、第１ＮＭＯＳトランジスタＰＤ１１のドレインに対応し、第２ゲート電極ＧＥ１２は、第１ＮＭＯＳトランジスタＰＤ１１のゲートに対応し、第６コンタクトプラグＣ２３は、第１ＮＭＯＳトランジスタＰＤ１１のソースに対応する。
第２ＰＭＯＳトランジスタＰＵ１２は、第１活性領域ＡＣＴ１１の上部に形成される第３ゲート電極ＧＥ１３、及び第１活性領域ＡＣＴ１１で、第３ゲート電極ＧＥ１３の両脇に形成された第１コンタクトプラグＣ１１及び第２コンタクトプラグＣ１２によって定義される。ここで、第１コンタクトプラグＣ１１は、第２ＰＭＯＳトランジスタＰＵ１２のドレインに対応し、第３ゲート電極ＧＥ１３は、第２ＰＭＯＳトランジスタＰＵ１２のゲートに対応し、第２コンタクトプラグＣ１２は、第２ＰＭＯＳトランジスタＰＵ１２のソースに対応する。
第２ＮＭＯＳトランジスタＰＤ１２は、第３活性領域ＡＣＴ１３の上部に形成される第３ゲート電極ＧＥ１３、及び第３活性領域ＡＣＴ１３で、第３ゲート電極ＧＥ１３の両脇に形成された第７コンタクトプラグＣ３１及び第８コンタクトプラグＣ３２によって定義される。ここで、第７コンタクトプラグＣ３１は、第２ＮＭＯＳトランジスタＰＤ１２のソースに対応し、第３ゲート電極ＧＥ１３は、第２ＮＭＯＳトランジスタＰＤ１２のゲートに対応し、第８コンタクトプラグＣ３２は、第２ＮＭＯＳトランジスタＰＤ１２のドレインに対応する。
このとき、第１ＰＭＯＳトランジスタＰＵ１１と、第１ＮＭＯＳトランジスタＰＤ１１は、第２ゲート電極ＧＥ１２に共通して連結され、第１金属配線Ｎ１１によって連結されることによって、第１インバータを構成する。また、第２ＰＭＯＳトランジスタＰＵ１２と、第２ＮＭＯＳトランジスタＰＤ１２は、第３ゲート電極ＧＥ１３に共通して連結され、第２配線Ｎ１２によって連結されることによって、第２インバータを構成する。半導体メモリ装置１において、第１インバータ及び第２インバータが、ラッチを構成することによって、データを保存することができる。
第３ＮＭＯＳトランジスタＰＧ１１は、第２活性領域ＡＣＴ１２の上部に形成される第１ゲート電極ＧＥ１１、及び第２活性領域ＡＣＴ１２で、第１ゲート電極ＧＥ１１の両脇に形成された第４コンタクトプラグＣ２１及び第５コンタクトプラグＣ２２によって定義される。ここで、第４コンタクトプラグＣ２１及び第５コンタクトプラグＣ２２は、第３ＮＭＯＳトランジスタＰＧ１１のドレイン及びソースに対応し、第１ゲート電極ＧＥ１１は、第３ＮＭＯＳトランジスタＰＧ１１のゲートに対応する。このとき、第４コンタクトプラグＣ２１は、ビットラインＢＬと連結され、第１ゲート電極ＧＥ１１上のワードライン・コンタクトプラグＣ２４は、ワードラインＷＬと連結される。ここで、第３ＮＭＯＳトランジスタＰＧ１１は、第１パスゲートまたは第１伝達ゲートとして動作しうる。
第４ＮＭＯＳトランジスタＰＧ１２は、第３活性領域ＡＣＴ１３の上部に形成される第４ゲート電極ＧＥ１４、及び第３活性領域ＡＣＴ１３で、第４ゲート電極ＧＥ１４の両脇に形成された第８コンタクトプラグＣ３２及び第９コンタクトプラグＣ３３によって定義される。ここで、第８コンタクトプラグＣ３２及び第９コンタクトプラグＣ３３は、第４ＮＭＯＳトランジスタＰＧ１２のドレイン及びソースに対応し、第４ゲート電極ＧＥ１４は、第４ＮＭＯＳトランジスタＰＧ１２のゲートに対応する。このとき、第９コンタクトプラグＣ３３は、ビットラインバーＢＬ’と連結され、第４ゲート電極ＧＥ１４上のワードライン・コンタクトプラグＣ３４は、ワードラインＷＬと連結される。ここで、第４ＮＭＯＳトランジスタＰＧ１２は、第２パスゲートまたは第２伝達ゲートとして動作しうる。
本実施形態による半導体メモリ装置１は、単一活性領域である第１活性領域ＡＣＴ１１に、第１ＰＭＯＳトランジスタＰＵ１１及び第２ＰＭＯＳトランジスタＰＵ１２を一列に形成する。これにより、第１ＰＭＯＳトランジスタＰＵ１１及び第２ＰＭＯＳトランジスタＰＵ１２それぞれに係わる２つの活性領域を別途に形成するために、複雑なパターニング工程を行う代わりに、単一パターニング工程で、第１活性領域ＡＣＴ１１を形成できるので、パターニング工程が簡単になる。また、第１ＰＭＯＳトランジスタＰＵ１１及び第２ＰＭＯＳトランジスタＰＵ１２それぞれに係わる２つの活性領域の代わりに、単一活性領域を形成することによって、２つの活性領域間に、素子分離膜を形成する必要がないので、半導体メモリ装置１の単位セルで、横方向の長さが縮小されることによって、全体的に素子の集積度を向上させることができる。
また、本実施形態による半導体メモリ装置１は、第１活性領域ＡＣＴ１１に形成された第１ＰＭＯＳトランジスタＰＵ１１及び第２ＰＭＯＳトランジスタＰＵ１２は、電源電極ラインＶｄｄに連結される第２コンタクトプラグＣ１２を共有する。これにより、第１ＰＭＯＳトランジスタＰＵ１１及び第２ＰＭＯＳトランジスタＰＵ１２それぞれに対して、電源電極Ｖｄｄを印加するための２つのコンタクトプラグを別途に形成する必要がないので、半導体メモリ装置１の単位セルで、縦方向の長さが縮小されることによって、全体的に素子の集積度を向上させることができる。
さらに、本実施形態による半導体メモリ装置１は、第１活性領域ＡＣＴ１１，第２活性領域ＡＣＴ１２及び第３活性領域ＡＣＴ１３が互いに平行するように形成され、第２活性領域ＡＣＴ１２では、第１ＰＭＯＳトランジスタＰＵ１１に対応する位置に、第１ＮＭＯＳトランジスタＰＤ１１が配され、第２ＰＭＯＳトランジスタＰＵ１２に対応する位置に、第３ＮＭＯＳトランジスタＰＧ１１が配され、第３活性領域ＡＣＴ１３では、第１ＰＭＯＳトランジスタＰＵ１１に対応する位置に、第４ＮＭＯＳトランジスタＰＧ１２が配され、第２ＰＭＯＳトランジスタＰＵ１２に対応する位置に、第２ＮＭＯＳトランジスタＰＤ１２が配される。このように、半導体メモリ装置１の単位セルにおいて、第１ＰＭＯＳトランジスタＰＵ１１及び第２ＰＭＯＳトランジスタＰＵ１２を中心に対称な形態に他のトランジスタが配されることによって、半導体メモリ装置１の集積度をさらに向上させることができる。また、半導体メモリ装置１に、複数の単位セルが配されるときにも、境界領域に追加領域が要求されない。
前述のように、本実施形態によれば、半導体メモリ素子１において、単一活性領域にＰチャネル・トランジスタを形成し、Ｎチャネル・トランジスタまたは他の素子は、Ｐチャネル・トランジスタに対して対称的に配されうる。本実施形態では、半導体メモリ装置１は、６個のトランジスタを含んでいるが、他の実施形態では、半導体メモリ装置１は、４個のトランジスタ及び２個の抵抗素子を含むことができ、さらに他の実施形態では、半導体メモリ装置１は、さらに多数のトランジスタを含むことができ、さらに他の実施形態では、半導体メモリ装置１は、さらに少数のトランジスタを含むこともできる。
図５は、図１の半導体メモリ装置の等価回路を示す回路図である。
図５を参照すれば、半導体メモリ装置１は、第１Ｐウェル領域ＰＷ１に配される第１ＮＭＯＳトランジスタＰＤ１１及び第３ＮＭＯＳトランジスタＰＧ１１；Ｎウェル領域ＮＷに配される第１ＰＭＯＳトランジスタＰＵ１１及び第２ＰＭＯＳトランジスタＰＵ１２；第２Ｐウェル領域ＰＷ２に配される第２ＮＭＯＳトランジスタＰＤ１２及び第４ＮＭＯＳトランジスタＰＧ１２；を含む。このとき、第１ＰＭＯＳトランジスタＰＵ１１及び第１ＮＭＯＳトランジスタＰＤ１１は、第１インバータを構成し、第２ＰＭＯＳトランジスタＰＵ１２及び第２ＮＭＯＳトランジスタＰＤ１２は、第２インバータを構成する。
第３ＮＭＯＳトランジスタＰＧ１１は、ワードラインＷＬに印加される電圧によってオン／オフになり、ビットラインＢＬを第１ノードＮ１１に連結させることができる。ここで、第１ノードＮ１１は、図１に図示された第１金属配線Ｎ１１に対応する。具体的には、ワードラインＷＬに印加される電圧が、論理「１」であるとき、第３ＮＭＯＳトランジスタＰＧ１１はターンオンされ、ビットラインＢＬを第１ノードＮ１１に連結させることができる。第１ノードＮ１１は、第２インバータの入力端子、すなわち、第２ＰＭＯＳトランジスタＰＵ１２のゲートと、第２ＮＭＯＳトランジスタＰＤ１２のゲートとに連結され、また、第１インバータの出力端子、すなわち、第１ＰＭＯＳトランジスタＰＵ１１のドレインと、第１ＮＭＯＳトランジスタＰＤ１１のドレインとに連結される。
第４ＮＭＯＳトランジスタＰＧ１２は、ワードラインＷＬに印加される電圧によって、オン／オフになり、ビットラインバーＢＬ’を第２ノードＮ１２に連結させることができる。ここで、第２ノードＮ１２は、図１に図示された第２金属配線Ｎ１２に対応する。具体的には、ワードラインＷＬに印加される電圧が、論理「１」であるとき、第４ＮＭＯＳトランジスタＰＧ１２はターンオンされ、ビットラインバーＢＬ’を第２ノードＮ１２に連結させることができる。第２ノードＮ１２は、第１インバータの入力端子、すなわち、第１ＰＭＯＳトランジスタＰＵ１１のゲートと、第１ＮＭＯＳトランジスタＰＤ１１のゲートとに連結され、また、第２インバータの出力端子、すなわち、第２ＰＭＯＳトランジスタＰＵ１２のドレインと、第２ＮＭＯＳトランジスタＰＤ１２のドレインとに連結される。
図６は、図１の半導体メモリ装置のＩ−Ｉ’線に沿って切り取った断面図を示している。
図６を参照すれば、半導体メモリ装置１は、Ｎウェル領域ＮＷ、第１Ｐウェル領域ＰＷ１及び第２Ｐウェル領域ＰＷ２を有する基板１０上に形成される。ここで、基板１０は、半導体基板であるが、例えば、半導体基板は、シリコン、シリコン−オン−絶縁体（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）、シリコン−オン−サファイア（ｓｉｌｉｃｏｎ−ｏｎ−ｓａｐｐｈｉｒｅ）、ゲルマニウム、シリコン−ゲルマニウム及びガリウム−ヒ素のうちいずれか一つを含むことができる。本実施形態で、基板１０は、Ｐ型半導体基板でありうる。
Ｎウェル領域ＮＷは、基板１０にＮ型イオンを注入することによって形成され、第１Ｐウェル領域ＰＷ１及び第２Ｐウェル領域ＰＷ２は、基板１０にＰ型イオンを注入することによって形成されうる。Ｎウェル領域ＮＷ、第１Ｐウェル領域ＰＷ１及び第２Ｐウェル領域ＰＷ２には、素子分離膜１１によって画定される第１活性領域ＡＣＴ１１，第２活性領域ＡＣＴ１２及び第３活性領域ＡＣＴ１３がそれぞれ配されうる。ここで、素子分離膜１１は、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）でありうる。第１活性領域ＡＣＴ１１，第２活性領域ＡＣＴ１２及び第３活性領域ＡＣＴ１３上には、シリサイド層１２が形成されうる。
基板１０の上部には、第１絶縁層１３が配され、第１絶縁層１３には、第５コンタクトプラグＣ２２，第２コンタクトプラグＣ１２及び第８コンタクトプラグＣ３２が配される。このとき、第５コンタクトプラグＣ２２は、第２活性領域ＡＣＴ１２に連結され、第２コンタクトプラグＣ１２は、第１活性領域ＡＣＴ１１に連結され、第８コンタクトプラグＣ３２は、第３活性領域ＡＣＴ１３にそれぞれ連結される。第１絶縁層１３の上部には、第２絶縁層１４が配され、第２絶縁層１４には、第１金属配線Ｎ１１，第２金属配線Ｎ１２及び第３金属配線Ｎ１３が配される。ここで、第３金属配線Ｎ１３は、電源電極ラインＶｄｄを第１活性領域ＡＣＴ１１に連結させるための配線である。
第２絶縁層１４の上部には、第３絶縁層１５が配され、第３絶縁層１５には、ビアプラグＶが配される。第３絶縁層１５の上部には、第４絶縁層１６が配され、第４絶縁層１６には、１対のビットラインＢＬ，ＢＬ’と、電源電極ラインＶｄｄとが配される。第４絶縁層１６の上部には、第５絶縁層１７が配され、第５絶縁層１７の上部には、ワードラインＷＬが配される。
ここで、第１絶縁層ないし第５絶縁層１３，１４，１５，１６，１７は、シリコン酸化膜、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）またはＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）でありうる。または、第１絶縁層ないし第５絶縁層１３，１４，１５，１６，１７は、低誘電率材料であるドーピングされたＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）ガラス層でありうる。しかし、それらは例示的なものであり、本発明がそれらに限定されるものではない。ここで、コンタクトプラグＣ２２，Ｃ１２，Ｃ３２及びビアプラグＶは、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、またはそれらの合金で形成されうる。しかし、これは例示的なものであり、本発明がこれに限定されるものではない。例えば、コンタクトプラグＣ２２，Ｃ１２，Ｃ３２及びビアプラグＶは、前記例示された金属の導電性窒化物でもありうる。
図７は、図１の半導体メモリ装置のＩＩ−ＩＩ’線に沿って切り取った断面図を示している。
図７を参照すれば、半導体メモリ装置１は、Ｎウェル領域ＮＷを有する基板１０上に形成される。このとき、Ｎウェル領域ＮＷは、基板１０に形成される素子分離膜１１によって画定される。
Ｎウェル領域ＮＷ上には、第１ゲートスタックＧＳ１及び第２ゲートスタックＧＳ２が配される。第１ゲートスタックＧＳ１及び第２ゲートスタックＧＳ２は、ゲート絶縁膜１３１、ゲート電極層ＧＥ及びキャッピング膜１３２を含むことができる。具体的には、第１ゲートスタックＧＳ１及び第２ゲートスタックＧＳ２は、Ｎウェル領域ＮＷ上に、順次にゲート絶縁膜１３１、ゲート電極層ＧＥ及びキャッピング膜１３２を形成した後、これをパターニングすることによって形成されうる。
ここで、ゲート絶縁膜１３１はシリコン、酸化膜でありうるが、本発明は、これに制限されるものではない。例えば、ゲート絶縁膜１３１は、シリコン酸化膜よりさらに大きな誘電率を有するシリコン窒化膜（ＳｉＮｘ）、タンタル酸化膜（ＴａＯｘ）、ハフニウム酸化膜（ＨｆＯｘ）、アルミニウム酸化膜（ＡｌＯｘ）及び亜鉛酸化膜（ＺｎＯｘ）のような高誘電率薄膜を含むことができる。ゲート電極層ＧＥは、例えば、高濃度ドーピングされた、ポリシリコン膜；タングステン、ニッケル、モリブデン及びコバルトなどの金属膜；金属シリサイド膜、またはそれらの組み合わせ、例えば、高濃度ドーピングされたポリシリコン膜とニッケルコバルトシリサイド膜との積層膜でありうる。キャッピング膜１３２は、シリコン窒化物またはシリコン酸化物でありうる。
第１ゲートスタックＧＳ１及び第２ゲートスタックＧＳ２の側壁には、スペーサ１３３が配される。ここで、スペーサ１３３は、シリコン窒化物から形成されうる。ソース領域及びドレイン領域１１１，１１２，１１３は、Ｎウェル領域ＮＷであり、第１ゲートスタックＧＳ１及び第２ゲートスタックＧＳ２の両脇に配される。例えば、ソース領域及びドレイン領域１１１，１１２，１１３は、スペーサ１３３を、イオン注入マスクとして利用して、Ｎウェル領域ＮＷに高濃度のイオン注入工程を行って形成されうる。
第１ゲートスタックＧＳ１及び第２ゲートスタックＧＳ２の上部には、第１絶縁層１３が配され、第１絶縁層１３には、第１コンタクトプラグＣ１１，第２コンタクトプラグＣ１２及び第３コンタクトプラグＣ１３が配される。このとき、複数のコンタクトプラグＣ１１，Ｃ１２，Ｃ１３）は、ソース領域及びドレイン領域１１１，１１２，１１３にそれぞれ連結される。図示されていないが、ソース領域及びドレイン領域１１１，１１２，１１３の上部には、シリサイド層が形成されうる。
第１絶縁層１３の上部には、第２絶縁層１４が配され、第２絶縁層１４には、第１金属配線Ｎ１１，第２金属配線Ｎ１２及び第３金属配線Ｎ１３が配される。第２絶縁層１４の上部には、第３絶縁層１５が配され、第３絶縁層１５には、ビアプラグＶが配される。ビアプラグＶの上部には、電源電極ラインＶｄｄが配される。
図８Ａないし図８Ｇは、本発明の一実施形態による半導体メモリ装置の製造方法を示す断面図である。
図８Ａを参照すれば、基板１０は、ＰＭＯＳトランジスタが形成されるＮウェル領域ＮＷ，ＮＭＯＳトランジスタが形成される第１Ｐウェル領域ＰＷ１及び第２Ｐウェル領域ＰＷ２を含む。Ｎウェル領域ＮＷには、第１活性領域ＡＣＴ１１が形成され、第１Ｐウェル領域ＰＷ１及び第２Ｐウェル領域ＰＷ２には、第２活性領域ＡＣＴ１２及び第３活性領域ＡＣＴ１３が形成されるが、第１活性領域ＡＣＴ１１，第２活性領域ＡＣＴ１２及び第３活性領域ＡＣＴ１３は、ＳＴＩのような素子分離膜１１によって画定されうる。
図８Ｂを参照すれば、第１活性領域ＡＣＴ１１，第２活性領域ＡＣＴ１２及び第３活性領域ＡＣＴ１３上には、シリサイド膜１２が形成される。具体的には、基板１０上に金属層（図示せず）を形成し、金属層が形成された基板１０に対して熱処理を行うことによって、第１活性領域ＡＣＴ１１，第２活性領域ＡＣＴ１２及び第３活性領域ＡＣＴ１３上にシリサイド膜１２を形成できる。このように、シリサイド膜１２を形成することによって、第１活性領域ＡＣＴ１１，第２活性領域ＡＣＴ１２及び第３活性領域ＡＣＴ１３と、以後に形成されるコンタクトプラグとのコンタクト抵抗を低くすることができる。
図８Ｃを参照すれば、基板１０の上部に、第１絶縁層１３を形成する。次に、第１絶縁層１３上に、フォトリソグラフィ工程によって、複数の第１コンタクトホール（図示せず）が形成される領域を露出させるマスク膜を形成する。次に、乾式エッチング工程を利用して、第１絶縁層１３上に第１コンタクトホールを形成し、第１コンタクトホールを金属物質で埋め込むことによって、第５コンタクトプラグＣ２２，第２コンタクトプラグＣ１２及び第８コンタクトプラグＣ３２を形成する。ここで、第５コンタクトプラグＣ２２，第２コンタクトプラグＣ１２及び第８コンタクトプラグＣ３２は、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）またはそれらの合金によって形成されうる。しかし、これは例示的なものであり、本発明がこれに限定されるものではない。例えば、コンタクトプラグＣ２２，Ｃ１２，Ｃ３２は、前記例示された金属の導電性窒化物でもありうる。
図８Ｄを参照すれば、第１絶縁層１３の上部に、第２絶縁層１４を形成する。次に、第２絶縁層１４内に、複数の第２コンタクトホールを形成し、複数の第２コンタクトホールを金属物質で埋め込むことによって、第１金属配線Ｎ１１，第２金属配線Ｎ１２及び第３金属配線Ｎ１３を形成できる。
図８Ｅを参照すれば、第２絶縁層１４の上部に、第３絶縁層１５を形成する。次に、第３絶縁層１５内に、第３コンタクトホールを形成し、第３コンタクトホールを金属物質で埋め込むことによって、ビアプラグＶを形成できる。ここで、ビアプラグＶは、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）またはそれらの合金によって形成されうる。しかし、これは例示的なものであり、本発明がこれに限定されるものではない。例えば、ビアプラグＶは、前記例示された金属の導電性窒化物でもありうる。
図８Ｆを参照すれば、第３絶縁層１５の上部に、第４絶縁層１６を形成する。次に、第４絶縁層１６内に、複数の第４コンタクトホールを形成し、複数の第４コンタクトホールを金属物質で埋め込むことによって、ビットラインＢＬ、電源電極ラインＶｄｄ及びビットラインバーＢＬ’を形成できる。他の実施形態では、ビットラインＢＬ及びビットラインバーＢＬ’を、電源電極ラインＶｄｄと異なる層に形成できる。さらに他の実施形態では、ビットラインＢＬ，ビットラインバーＢＬ’及び電源電極ラインＶｄｄを、第１金属配線Ｎ１１，第２金属配線Ｎ１２及び第３金属配線Ｎ１３の下層に形成することもできる。
図８Ｇを参照すれば、第４絶縁層１６の上部に、第５絶縁層１７及びワードラインＷＬを順次に形成する。他の実施形態では、ワードラインＷＬは、ビットラインＢＬ，ビットラインバーＢＬ’の下層に形成できる。さらに他の実施形態では、ワードラインＷＬは、第１金属配線Ｎ１１，第２金属配線Ｎ１２及び第３金属配線Ｎ１３の下層に形成することもできる。
図９は、本発明の他の実施形態による半導体メモリ装置を示すレイアウトである。
図９を参照すれば、半導体メモリ装置２は、第１ウェル領域ＮＷと、第１ウェル領域ＮＷの両脇に形成される第２ウェル領域ＰＷ１及び第３ウェル領域ＰＷ２と、を有する基板上に形成される２つのＳＲＡＭセルを含み、２ビットで動作しうる。このとき、第１ウェル領域ＮＷは、第１導電型を有し、第２ウェル領域ＰＷ１及び第３ウェル領域ＰＷ２は、第２導電型を有することができる。本実施形態で、第１導電型はＮ型であり、第２導電型は、Ｐ型でありうる。以下、第１ウェル領域は、Ｎウェル領域ＮＷであり、第２ウェル領域は、第１Ｐウェル領域ＰＷ１であり、第３ウェル領域は、第２Ｐウェル領域ＰＷ２とする。本実施形態による半導体メモリ装置２は、図１ないし図８を参照しつつ説明した半導体メモリ装置１の変形実施形態であるから、重複する説明は省略する。
Ｎウェル領域ＮＷは、例えば、イオン注入工程によって基板上に形成されるＮ型ウェルが配される領域であり、Ｎウェル領域ＮＷには、素子分離膜によって画定される第１活性領域ＡＣＴ１１及び第４活性領域ＡＣＴ１４が配される。本実施形態で、第１活性領域ＡＣＴ１１及び第４活性領域ＡＣＴ１４のそれぞれは、縦方向に長い形態を有するバータイプの単一活性領域でありうる。
このとき、第１活性領域ＡＣＴ１１に、Ｐ＋型不純物をドーピングすることによって、Ｐ型拡散領域が形成され、また、コンタクトプラグＣ１１，Ｃ１２，Ｃ１３が形成されうる。第１活性領域ＡＣＴ１１には、２つのプルアップ素子が一列に形成されうるが、本実施形態で、２つのプルアップ素子は、第１ＰＭＯＳトランジスタＰＵ１１及び第２ＰＭＯＳトランジスタＰＵ１２でありうる。また、第４活性領域ＡＣＴ１４に、Ｐ＋不純物をドーピングすることによって、Ｐ型拡散領域が形成され、また、コンタクトプラグＣ４１，Ｃ４２，Ｃ４３が形成されうる。第４活性領域ＡＣＴ１４には、２つのプルアップ素子が一列に形成されうるが、本実施形態で、２つのプルアップ素子は、第３ＰＭＯＳトランジスタＰＵ１３及び第４ＰＭＯＳトランジスタＰＵ１４でありうる。
第１Ｐウェル領域ＰＷ１は、例えば、イオン注入工程によって基板上に形成されるＰ型ウェルが配される領域であり、第１Ｐウェル領域ＰＷ１には、素子分離膜によって画定される第２活性領域ＡＣＴ１２が配される。本実施形態で、第２活性領域ＡＣＴ１２は、第１活性領域ＡＣＴ１１及び第４活性領域ＡＣＴ１４に平行した方向に伸張する形態を有する単一活性領域でありうる。
このとき、第２活性領域ＡＣＴ１２に、Ｎ＋型不純物をドーピングすることによって、Ｎ型拡散領域が形成され、また、コンタクトプラグＣ２１，Ｃ２２，Ｃ２３，Ｃ５１，Ｃ５２，Ｃ５３が形成されうる。第２活性領域ＡＣＴ１２には、２つのプルダウン素子と、２つのアクセス素子が形成されうるが、本実施形態でプルダウン素子は、第１ＮＭＯＳトランジスタＰＤ１１及び第６ＮＭＯＳトランジスタＰＤ１４であり、アクセス素子は、第３ＮＭＯＳトランジスタＰＧ１１及び第８ＮＭＯＳトランジスタＰＧ１４でありうる。
第２Ｐウェル領域ＰＷ２は、例えば、イオン注入工程によって基板上に形成されるＰ型ウェルが配される領域であり、第２Ｐウェル領域ＰＷ２には、素子分離膜によって画定される第３活性領域ＡＣＴ１３が配される。本実施形態で、第３活性領域ＡＣＴ１３は、第１活性領域ＡＣＴ１１及び第４活性領域ＡＣＴ１４に平行した方向に伸張する形態を有する単一活性領域でありうる。このとき、第３活性領域ＡＣＴ１３に、Ｎ＋型不純物をドーピングすることによって、Ｎ型拡散領域が形成され、また、複数のコンタクトプラグＣ３１，Ｃ３２，Ｃ３３，Ｃ６１，Ｃ６２が形成されうる。第３活性領域ＡＣＴ１３には、２つのプルダウン素子と、２つのアクセス素子とが形成されうるが、本実施形態でプルダウン素子は、第２ＮＭＯＳトランジスタＰＤ１２及び第５ＮＭＯＳトランジスタＰＤ１３であり、アクセス素子は、第４ＮＭＯＳトランジスタＰＧ１２及び第７ＮＭＯＳトランジスタＰＧ１３でありうる。
第１活性領域ないし第４活性領域ＡＣＴ１１，ＡＣＴ１２，ＡＣＴ１３，ＡＣＴ１４が配された基板の上部には、第１ゲート電極ないし第８ゲート電極ＧＥ１１，ＧＥ１２，ＧＥ１３，ＧＥ１４，ＧＥ１５，ＧＥ１６，ＧＥ１７，ＧＥ１８が形成される。具体的には、第１ゲート電極ＧＥ１１は、第２活性領域ＡＣＴ１２を横切る方向に形成され、第２ゲート電極ＧＥ１２は、第１活性領域ＡＣＴ１１及び第２活性領域ＡＣＴ１２を横切る方向に形成され、第３ゲート電極ＧＥ１３は、第１活性領域ＡＣＴ１１及び第３活性領域ＡＣＴ１３を横切る方向に形成され、第４ゲート電極ＧＥ１４は、第３活性領域ＡＣＴ１３を横切る方向に形成される。また、第５ゲート電極ＧＥ１５は、第２活性領域ＡＣＴ１２及び第４活性領域ＡＣＴ１４を横切る方向に形成され、第６ゲート電極ＧＥ１６は、第２活性領域ＡＣＴ１２を横切る方向に形成され、第７ゲート電極ＧＥ１７は、第３活性領域ＡＣＴ１３を横切る方向に形成され、第８ゲート電極ＧＥ１８は、第４活性領域ＡＣＴ１４及び第３活性領域ＡＣＴ１３を横切る方向に形成される。このとき、第１ゲート電極ＧＥ１１，第４ゲート電極ＧＥ１４，第６ゲート電極ＧＥ１６及び第７ゲート電極ＧＥ１７の上部には、それぞれワードライン・コンタクトプラグＣ２４，Ｃ３４，Ｃ５３，Ｃ６３が形成され、第２ゲート電極ＧＥ１２，第３ゲート電極ＧＥ１３，第５ゲート電極ＧＥ１５及び第８ゲート電極ＧＥ１８の上部には、それぞれ配線コンタクトプラグＣ１５，Ｃ１４，Ｃ４５，Ｃ４４が形成される。
第１ゲート電極ないし第８ゲート電極ＧＥ１１，ＧＥ１２，ＧＥ１３，ＧＥ１４，ＧＥ１５，ＧＥ１６，ＧＥ１７，ＧＥ１８が形成された基板の上部には、第１金属配線ないし第４金属配線Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４が形成される。このとき、第１金属配線Ｎ１１は、第１活性領域ＡＣＴ１１に形成されたコンタクトプラグＣ１３、第２活性領域ＡＣＴ１２に形成されたコンタクトプラグＣ２２、及び第３ゲート電極ＧＥ１３に形成された配線コンタクトプラグＣ１４を連結させる。また、第２金属配線Ｎ１２は、第１活性領域ＡＣＴ１１に形成されたコンタクトプラグＣ１１、第３活性領域ＡＣＴ１３に形成されたコンタクトプラグＣ３２、及び第２ゲート電極ＧＥ１２に形成された配線コンタクトプラグＣ１５を連結させる。また、第３金属配線Ｎ１３は、第４活性領域ＡＣＴ１４に形成されたコンタクトプラグＣ４１、第２活性領域ＡＣＴ１２に形成されたコンタクトプラグＣ５２、及び第８ゲート電極ＧＥ１８に形成された配線コンタクトプラグＣ４４を連結させる。また、第４金属配線Ｎ１４は、第４活性領域ＡＣＴ１４に形成されたコンタクトプラグＣ４３、第３活性領域ＡＣＴ１３に形成されたコンタクトプラグＣ６２、及び第５ゲート電極ＧＥ１５に形成された配線コンタクトプラグＣ４５を連結させる。
本実施形態によれば、半導体メモリ装置２で、第１ＮＭＯＳトランジスタＰＤ１１，第１ＰＭＯＳトランジスタＰＵ１１及び第４ＮＭＯＳトランジスタＰＧ１２を横方向に一列に配し、第３ＮＭＯＳトランジスタＰＧ１１，第２ＰＭＯＳトランジスタＰＵ１２及び第２ＮＭＯＳトランジスタＰＤ１２を横方向に一列に配し、第８ＮＭＯＳトランジスタＰＧ１４，第３ＰＭＯＳトランジスタＰＵ１３及び第５ＮＭＯＳトランジスタＰＤ１３を横方向に一列に配し、第６ＮＭＯＳトランジスタＰＤ１４，第４ＰＭＯＳトランジスタＰＵ１４及び第７ＮＭＯＳトランジスタＰＧ１３を横方向に一列に配しうる。
また、半導体メモリ装置２で、第１ＮＭＯＳトランジスタＰＤ１１，第３ＮＭＯＳトランジスタＰＧ１１，第８ＮＭＯＳトランジスタＰＧ１４及び第６ＮＭＯＳトランジスタＰＤ１４を、第１Ｐウェル領域ＰＷ１に縦方向に一列に配し、第１ＰＭＯＳトランジスタないし第４ＰＭＯＳトランジスタＰＵ１１，ＰＵ１２，ＰＵ１３，ＰＵ１４を、Ｎウェル領域ＮＷに縦方向に一列に配し、第４ＮＭＯＳトランジスタＰＧ１２，第２ＮＭＯＳトランジスタＰＤ１２，第５ＮＭＯＳトランジスタＰＤ１３及び第７ＮＭＯＳトランジスタＰＧ１３を第２Ｐウェル領域ＰＷ２に縦方向に一列に配しうる。
このように、半導体メモリ装置２において、第１ＮＭＯＳトランジスタないし第４ＮＭＯＳトランジスタＰＤ１１，ＰＤ１２，ＰＧ１１，ＰＧ１２は、第１ＰＭＯＳトランジスタＰＵ１１及び第２ＰＭＯＳトランジスタＰＵ１２を基準に、横方向に対称になり、第５ＮＭＯＳないし第８ＮＭＯＳトランジスタＰＤ１３，ＰＤ１４，ＰＧ１３，ＰＧ１４は、第３ＰＭＯＳトランジスタ及び第４ＰＭＯＳトランジスタＰＵ１３，ＰＵ１４を基準に、横方向に対称になった形態に配されることによって、半導体メモリ装置２で、単位セルの横方向の長さ及び縦方向の長さが縮小されるので、半導体メモリ装置２の集積度が向上しうる。また、半導体メモリ装置２で、複数の単位セルが配される場合にも、境界領域に追加領域が要求されない。
図１０は、図９の半導体メモリ装置の等価回路を示す回路図である。
図１０を参照すれば、半導体メモリ装置２は、第１Ｐウェル領域ＰＷ１に配される第１ＮＭＯＳトランジスタＰＤ１１，第３ＮＭＯＳトランジスタＰＧ１１，第６ＮＭＯＳトランジスタＰＤ１４及び第８ＮＭＯＳトランジスタＰＧ１４、Ｎウェル領域ＮＷに配される第１ＰＭＯＳトランジスタないし第４ＰＭＯＳトランジスタＰＵ１１，ＰＵ１２，ＰＵ１３，ＰＵ１４、及び第２Ｐウェル領域ＰＷ２に配される第２ＮＭＯＳトランジスタＰＤ１２，第４ＮＭＯＳトランジスタＰＧ１２，第５ＮＭＯＳトランジスタＰＤ１３及び第７ＮＭＯＳトランジスタＰＧ１３を含む。このとき、第１ＰＭＯＳトランジスタＰＵ１１及び第１ＮＭＯＳトランジスタＰＤ１１は、第１インバータを構成し、第２ＰＭＯＳトランジスタＰＵ１２及び第２ＮＭＯＳトランジスタＰＤ１２は、第２インバータを構成し、第３ＰＭＯＳトランジスタＰＵ１３及び第５ＮＭＯＳトランジスタＰＤ１３は、第３インバータを構成し、第４ＰＭＯＳトランジスタＰＵ１４及び第６ＮＭＯＳトランジスタＰＤ１４は、第４インバータを構成する。
第３ＮＭＯＳトランジスタＰＧ１１は、ワードラインＷＬ１に印加される電圧によってオン／オフになり、ビットラインＢＬを第１ノードＮ１１に連結させることができる。ここで、第１ノードＮ１１は、図９に図示された第１金属配線Ｎ１１に対応する。具体的には、ワードラインＷＬ１に印加される電圧が、論理「１」であるとき、第３ＮＭＯＳトランジスタＰＧ１１はターンオンされ、ビットラインＢＬを第１ノードＮ１１に連結させることができる。第１ノードＮ１１は、第２インバータの入力端子、すなわち、第２ＰＭＯＳトランジスタＰＵ１２のゲートと、第２ＮＭＯＳトランジスタＰＤ１２のゲートとに連結され、また、第１インバータの出力端子、すなわち、第１ＰＭＯＳトランジスタＰＵ１１のドレインと、第１ＮＭＯＳトランジスタＰＤ１１のドレインとに連結される。
第４ＮＭＯＳトランジスタＰＧ１２は、ワードラインＷＬ１に印加される電圧によってオン／オフになり、ビットラインバーＢＬ’を第２ノードＮ１２に連結させることができる。ここで、第２ノードＮ１２は、図９に図示された第２金属配線Ｎ１２に対応する。具体的には、ワードラインＷＬ１に印加される電圧が、論理「１」であるとき、第４ＮＭＯＳトランジスタＰＧ１２はターンオンされ、ビットラインバーＢＬ’を、第２ノードＮ１２に連結させることができる。第２ノードＮ１２は、第１インバータの入力端子、すなわち、第１ＰＭＯＳトランジスタＰＵ１１のゲートと、第１ＮＭＯＳトランジスタＰＤ１１のゲートとに連結され、また、第２インバータの出力端子、すなわち、第２ＰＭＯＳトランジスタＰＵ１２のドレインと、第２ＮＭＯＳトランジスタＰＤ１２のドレインとに連結される。
第７ＮＭＯＳトランジスタＰＧ１３は、ワードラインＷＬ２に印加される電圧によってオン／オフになり、ビットラインバーＢＬ’を第４ノードＮ１４に連結させることができる。ここで、第４ノードＮ１４は、図９に図示された第４金属配線Ｎ１４に対応する。具体的には、ワードラインＷＬ２に印加される電圧が論理「１」であるとき、第７ＮＭＯＳトランジスタＰＧ１３はターンオンされ、ビットラインバーＢＬ’を第４ノードＮ１４に連結させることができる。第４ノードＮ１４は、第４インバータの入力端子、すなわち、第４ＰＭＯＳトランジスタＰＵ１４のゲートと、第６ＮＭＯＳトランジスタＰＤ１４のゲートとに連結され、また、第３インバータの出力端子、すなわち、第３ＰＭＯＳトランジスタＰＭ１３のドレインと、第５ＮＭＯＳトランジスタＰＤ１３のドレインに連結される。
第８ＮＭＯＳトランジスタＰＧ１４は、ワードラインＷＬ２に印加される電圧によってオン／オフになり、ビットラインＢＬを第３ノードＮ１３に連結させることができる。ここで、第３ノードＮ１３は、図９に図示された第３金属配線Ｎ１３に対応する。具体的には、ワードラインＷＬ２に印加される電圧が論理「１」であるとき、第８ＮＭＯＳトランジスタＰＧ１４はターンオンされ、ビットラインＢＬを第３ノードＮ１３に連結させることができる。第３ノードＮ１３は、第３インバータの入力端子、すなわち、第３ＰＭＯＳトランジスタＰＵ１３のゲートと、第５ＮＭＯＳトランジスタＰＤ１３のゲートとに連結され、また、第４インバータの出力端子、すなわち、第４ＰＭＯＳトランジスタＰＵ１４のドレインと、第６ＮＭＯＳトランジスタＰＤ１４のドレインとに連結される。
図１１は、本発明のさらに他の実施形態による半導体メモリ装置を示すレイアウトである。
図１１を参照すれば、半導体メモリ装置３は、第１ウェル領域ＰＷと、第１ウェル領域ＰＷの両脇に形成される第２ＮＷ１ウェル領域及び第３ウェル領域ＮＷ２を有する基板上に形成される１つのＳＲＡＭセルを含み、１ビットで動作しうる。このとき、第１ウェル領域ＰＷは、第１導電型を有し、第２ＮＷ１ウェル領域及び第３ウェル領域ＮＷ２は、第２導電型を有することができる。本実施形態で、第１導電型はＰ型であり、第２導電型はＮ型でありうる。以下、第１ウェル領域は、Ｐウェル領域ＰＷであり、第２ウェル領域は、第１Ｎウェル領域ＮＷ１であり、第３ウェル領域は、第２Ｎウェル領域ＮＷ２とする。
Ｐウェル領域ＰＷは、例えば、イオン注入工程によって基板上に形成されるＰ型ウェルが配される領域であり、Ｐウェル領域ＰＷには、素子分離膜によって画定される第１活性領域ＡＣＴ２１が配される。本実施形態で、第１活性領域ＡＣＴ２１は、縦方向に長い形態を有するバータイプの単一活性領域でありうる。このとき、第１活性領域ＡＣＴ２１に、Ｎ＋型不純物をドーピングすることによって、Ｎ型拡散領域が形成され、また、第１コンタクトプラグＣ７１，第２コンタクトプラグ７２及び第３コンタクトプラグＣ７３が形成されうる。第１活性領域ＡＣＴ２１には、２つのプルダウン素子が一列に形成されうるが、本実施形態で、２つのプルダウン素子は、第１ＮＭＯＳトランジスタＰＤ２１及び第２ＮＭＯＳトランジスタＰＤ２２でありうる。
このように、２つのプルダウン素子、すなわち、第１ＮＭＯＳトランジスタＰＤ２１及び第２ＮＭＯＳトランジスタＰＤ２２を、単一活性領域である第１活性領域ＡＣＴ２１に配することによって、第１ＮＭＯＳトランジスタＰＤ２１及び第２ＮＭＯＳトランジスタＰＤ２２間のミスマッチを低減させることができる。具体的には、第１ＮＭＯＳトランジスタＰＤ２１に係わるスレショルド電圧と、第２ＮＭＯＳトランジスタＰＤ２２に係わるスレショルド電圧との差を減らすことができる。
第１Ｎウェル領域ＮＷ１は、例えば、イオン注入工程によって基板上に形成されるＮ型ウェルが配される領域であり、第１Ｎウェル領域ＮＷ１には、素子分離膜によって画定される第２活性領域ＡＣＴ２２が配される。本実施形態で、第２活性領域ＡＣＴ２２は、第１活性領域ＡＣＴ２１に平行した方向に伸張する形態を有する単一活性領域でありうる。このとき、第２活性領域ＡＣＴ２２に、Ｐ＋型不純物をドーピングすることによって、Ｐ型拡散領域が形成され、また、第４コンタクトプラグＣ８１，第５コンタクトプラグＣ８２及び第６コンタクトプラグＣ８３が形成されうる。第２活性領域ＡＣＴ２２には、１つのプルアップ素子と、１つのアクセス素子とが形成されうるが、本実施形態で、プルアップ素子は、第１ＰＭＯＳトランジスタＰＵ２１であり、アクセス素子は、第３ＰＭＯＳトランジスタＰＧ２１でありうる。
第２Ｎウェル領域ＮＷ２は、例えば、イオン注入工程によって基板上に形成されるＮ型ウェルが配される領域であり、第２Ｎウェル領域ＮＷ２には、素子分離膜によって画定される第３活性領域ＡＣＴ２３が配される。本実施形態で、第３活性領域ＡＣＴ２３は、第１活性領域ＡＣＴ２１に平行した方向に伸張する形態を有する単一活性領域でありうる。このとき、第３活性領域ＡＣＴ２３に、Ｐ＋型不純物をドーピングすることによって、Ｐ型拡散領域が形成され、また、第７コンタクトプラグＣ９１，第８コンタクトプラグＣ９２及び第９コンタクトプラグＣ９３が形成されうる。第３活性領域ＡＣＴ２３には、１つのプルアップ素子と、１つのアクセス素子とが形成されうるが、本実施形態で、プルアップ素子は、第２ＰＭＯＳトランジスタＰＵ２２であり、アクセス素子は、第４ＰＭＯＳトランジスタＰＧ２２でありうる。
前述のように、本実施形態によれば、半導体メモリ装置３は、第３ＰＭＯＳトランジスタＰＧ２１及び第４ＰＭＯＳトランジスタＰＧ２２によって具現されるアクセス素子を含むことができる。半導体メモリ装置３を製造する工程で、ＰＭＯＳトランジスタに係わる性能が向上することによって、ＮＭＯＳトランジスタを代替して、ＰＭＯＳトランジスタを利用してアクセス素子を具現できる。
第１活性領域ＡＣＴ２１，第２活性領域ＡＣＴ２２及び第３活性領域ＡＣＴ２３の幅を比較すれば、次の通りである。第１活性領域ＡＣＴ２１の第１幅Ｗ２１は、その位置に関係せずに一定の値を有することができる。第２活性領域ＡＣＴ２２の幅は、その位置によって互いに異なりうるが、具体的には、第３ＰＭＯＳトランジスタＰＧ２１が配される領域の第２幅Ｗ２２は、第１ＰＭＯＳトランジスタＰＵ２１が配される領域の第３幅Ｗ２３より広く、第２Ｗ２２及び第３幅Ｗ２３は、第１幅Ｗ２１より狭い。第３活性領域ＡＣＴ２３の幅は、その位置によって互いに異なりうるが、具体的には、第２ＰＭＯＳトランジスタＰＵ２２が配される領域の第４幅Ｗ２４は、第４ＰＭＯＳトランジスタＰＧ２２が配される領域の第５幅Ｗ２５より狭く、第４幅Ｗ２４及び第５幅Ｗ２５は、第１幅Ｗ２１より狭い。また、第４幅Ｗ２４は、第３幅Ｗ２３と実質的に同一であり、第５幅Ｗ２５は、第２幅Ｗ２２と実質的に同一でありうる。
このように、第１ＮＭＯＳトランジスタＰＤ２１及び第２ＮＭＯＳトランジスタＰＤ２２が形成される第１活性領域ＡＣＴ２１の幅Ｗ２１を最も広く具現することによって、第１ＮＭＯＳトランジスタＰＤ２１及び第２ＮＭＯＳトランジスタＰＤ２２でプルダウン動作を行う場合、プルダウン動作の速度を向上させることができる。また、第３ＰＭＯＳトランジスタＰＧ２１及び第４ＰＭＯＳトランジスタＰＧ２２が形成される第２活性領域ＡＣＴ２２及び第３活性領域ＡＣＴ２３の幅Ｗ２２，Ｗ２５を、第１ＰＭＯＳトランジスタＰＵ２１及び第２ＰＭＯＳトランジスタＰＵ２２が形成される第２活性領域ＡＣＴ２２及び第３活性領域ＡＣＴ２３の幅Ｗ２３，Ｗ２４より広く具現することによって、半導体メモリ装置３に対する書き込み動作を行う場合、書き込み動作の速度を向上させることができる。
第１活性領域ＡＣＴ２１，第２活性領域ＡＣＴ２２及び第３活性領域ＡＣＴ２３が配された基板の上部には、第１ゲート電極ないし第４ゲート電極ＧＥ２１，ＧＥ２２，ＧＥ２３，ＧＥ２４が形成される。具体的には、第１ゲート電極ＧＥ２１は、第２活性領域ＡＣＴ２２を横切る方向に形成され、第２ゲート電極ＧＥ２２は、第１活性領域ＡＣＴ２１及び第２活性領域ＡＣＴ２２を横切る方向に形成され、第３ゲート電極ＧＥ２３は、第１活性領域ＡＣＴ２１及び第３活性領域ＡＣＴ２３を横切る方向に形成され、第４ゲート電極ＧＥ２４は、第３活性領域ＡＣＴ２３を横切る方向に形成される。このとき、第１ゲート電極ＧＥ２１及び第４ゲート電極ＧＥ２４の上部には、それぞれワードライン・コンタクトプラグＣ８４，Ｃ９４が形成され、第２ゲート電極ＧＥ２２及び第３ゲート電極ＧＥ２３の上部には、それぞれ配線コンタクトプラグＣ７５，Ｃ７４が形成される。
図１２は、図１１の半導体メモリ装置の金属配線層を示すレイアウトである。
図１２を参照すれば、第１ゲート電極ないし第４ゲート電極ＧＥ２１，ＧＥ２２，ＧＥ２３，ＧＥ２４が形成された基板の上部には、第１金属配線Ｎ２１及び第２金属配線Ｎ２２が形成される。このとき、第１金属配線Ｎ２１は、第１活性領域ＡＣＴ２１に形成された第３コンタクトプラグＣ７３、第２活性領域ＡＣＴ２２に形成された第５コンタクトプラグＣ８２、及び第３ゲート電極ＧＥ２３に形成された配線コンタクトプラグＣ７４を連結させる。また、第２金属配線Ｎ２２は、第１活性領域ＡＣＴ２１に形成された第１コンタクトプラグＣ７１、第３活性領域ＡＣＴ２３に形成された第８コンタクトプラグＣ９２、及び第２ゲート電極ＧＥ２２に形成された配線コンタクトプラグＣ７５を連結させる。
図１３は、図１１の半導体メモリ装置のビットライン配線層を示すレイアウトである。
図１３を参照すれば、第１金属配線Ｎ２１及び第２金属配線Ｎ２２が形成された基板の上部には、１対のビットライン、すなわち、ビットラインＢＬ及びビットラインバーＢＬ’が形成される。ビットラインＢＬ及びビットラインバーＢＬ’は、第１活性領域ＡＣＴ２１，第２活性領域ＡＣＴ２２及び第３活性領域ＡＣＴ２３と平行な方向に伸張しうる。このとき、ビットラインＢＬは、第２活性領域ＡＣＴ２２に形成された第４コンタクトプラグＣ８１を介して、第２活性領域ＡＣＴ２２に連結され、ビットラインバーＢＬ’は、第３活性領域ＡＣＴ２３に形成された第９コンタクトプラグＣ９３を介して、第３活性領域ＡＣＴ２３に連結される。
また、第１金属配線Ｎ２１及び第２金属配線Ｎ２２が形成された基板の上部には、接地電極ラインＶｓｓが形成される。接地電極ラインＶｓｓは、１対のビットラインＢＬ，ＢＬ’間に形成され、１対のビットラインＢＬ，ＢＬ’と平行な方向に伸張しうる。このとき、接地電極ラインＶｓｓは、第１活性領域ＡＣＴ２１に形成された第２コンタクトプラグＣ７２を介して、第１活性領域ＡＣＴ２１に連結される。
図１４は、図１１の半導体メモリ装置のワードライン配線層を示すレイアウトである。
図１４を参照すれば、１対のビットラインＢＬ，ＢＬ’が形成された基板の上部には、ワードラインＷＬが形成される。ワードラインＷＬは、第１ゲート電極ないし第４ゲート電極ＧＥ２１，ＧＥ２２，ＧＥ２３，ＧＥ２４と平行な方向に伸張しうる。このとき、ワードラインＷＬは、ワードライン・コンタクトプラグＣ８４，Ｃ９４を介して、第１ゲート電極ＧＥ２１及び第４ゲート電極ＧＥ２４にそれぞれ連結される。図示されていないが、ワードラインＷＬと、ワードライン・コンタクトプラグＣ８４，Ｃ９４とを連結させる金属配線がさらに形成されうる。
本実施形態では、１対のビットラインＢＬ，ＢＬ’の上層に、ワードラインＷＬが形成されるが、他の実施形態では、ワードラインＷＬの上層に、１対のビットラインＢＬ，ＢＬ’が形成される場合もある。
再び図１１を参照すれば、第１ＮＭＯＳトランジスタＰＤ２１は、第１活性領域ＡＣＴ２１の上部に形成される第２ゲート電極ＧＥ２２と、第１活性領域ＡＣＴ２１で、第２ゲート電極ＧＥ２２の両脇に形成された第２コンタクトプラグＣ７２及び第３コンタクトプラグＣ７３と、によって定義される。ここで、第２コンタクトプラグＣ７２は、第１ＮＭＯＳトランジスタＰＤ２１のソースに対応し、第２ゲート電極ＧＥ２２は、第１ＮＭＯＳトランジスタＰＤ２１のゲートに対応し、第３コンタクトプラグＣ７３は、第１ＮＭＯＳトランジスタＰＤ２１のドレインに対応する。
第１ＰＭＯＳトランジスタＰＵ２１は、第２活性領域ＡＣＴ２２の上部に形成される第２ゲート電極ＧＥ２２と、第２活性領域ＡＣＴ２２で、第２ゲート電極ＧＥ２２の両脇に形成された第５コンタクトプラグＣ８２及び第６コンタクトプラグＣ８３と、によって定義される。ここで、第５コンタクトプラグＣ８２は、第１ＰＭＯＳトランジスタＰＵ２１のドレインに対応し、第２ゲート電極ＧＥ２２は、第１ＰＭＯＳトランジスタＰＵ２１のゲートに対応し、第６コンタクトプラグＣ８３は、第１ＰＭＯＳトランジスタＰＵ２１のソースに対応する。
第２ＮＭＯＳトランジスタＰＤ２２は、第１活性領域ＡＣＴ２１の上部に形成される第３ゲート電極ＧＥ２３と、第１活性領域ＡＣＴ２１で、第３ゲート電極ＧＥ２３の両脇に形成された第１コンタクトプラグＣ７１及び第２コンタクトプラグＣ７２と、によって定義される。ここで、第１コンタクトプラグＣ７１は、第２ＮＭＯＳトランジスタＰＤ２２のドレインに対応し、第３ゲート電極ＧＥ２３は、第２ＮＭＯＳトランジスタＰＤ２２のゲートに対応し、第２コンタクトプラグＣ７２は、第２ＮＭＯＳトランジスタＰＤ２２のソースに対応する。
第２ＰＭＯＳトランジスタＰＵ２２は、第３活性領域ＡＣＴ２３の上部に形成される第３ゲート電極ＧＥ２３と、第３活性領域ＡＣＴ２３で、第３ゲート電極ＧＥ２３の両脇に形成された第７コンタクトプラグＣ９１及び第８コンタクトプラグＣ９２と、によって定義される。ここで、第７コンタクトプラグＣ９１は、第２ＰＭＯＳトランジスタＰＵ２２のソースに対応し、第３ゲート電極ＧＥ２３は、第２ＰＭＯＳトランジスタＰＵ２２のゲートに対応し、第８コンタクトプラグＣ９２は、第２ＰＭＯＳトランジスタＰＵ２２のドレインに対応する。
このとき、第１ＮＭＯＳトランジスタＰＤ２１と第１ＰＭＯＳトランジスタＰＵ２１は、第２ゲート電極ＧＥ２２に共通して連結され、第２金属配線Ｎ２２によって連結されることによって、第１インバータを構成する。また、第２ＮＭＯＳトランジスタＰＤ２２と第２ＰＭＯＳトランジスタＰＵ２２は、第３ゲート電極ＧＥ２３に共通して連結され、第１金属配線Ｎ２１によって連結されることによって、第２インバータを構成する。半導体メモリ装置３で、第１インバータ及び第２インバータは、ラッチを構成することによって、データを保存することができる。
第３ＰＭＯＳトランジスタＰＧ２１は、第２活性領域ＡＣＴ２２の上部に形成される第１ゲート電極ＧＥ２１と、第２活性領域ＡＣＴ２２で、第１ゲート電極ＧＥ２１の両脇に形成された第４コンタクトプラグＣ８１及び第５コンタクトプラグＣ８２と、によって定義される。ここで、第４コンタクトプラグＣ８１及び第５コンタクトプラグＣ８２は、第３ＰＭＯＳトランジスタＰＧ２１のドレイン及びソースに対応し、第１ゲート電極ＧＥ２１は、第３ＰＭＯＳトランジスタＰＧ２１のゲートに対応する。このとき、第４コンタクトプラグＣ８１は、ビットラインＢＬと連結され、第１ゲート電極ＧＥ２１上のワードライン・コンタクトプラグＣ８４は、ワードラインＷＬと連結される。ここで、第３ＰＭＯＳトランジスタＰＧ２１は、第１パスゲートまたは第１伝達ゲートとして動作しうる。
第４ＰＭＯＳトランジスタＰＧ２２は、第３活性領域ＡＣＴ２３の上部に形成される第４ゲート電極ＧＥ２４と、第３活性領域ＡＣＴ２３で、第４ゲート電極ＧＥ２４の両脇に形成された第８コンタクトプラグＣ９２及び第９コンタクトプラグＣ９３によって定義される。ここで、第８コンタクトプラグＣ９２及び第９コンタクトプラグＣ９３は、第４ＰＭＯＳトランジスタＰＧ２２のソース及びドレインに対応し、第４ゲート電極ＧＥ２４は、第４ＰＭＯＳトランジスタＰＧ２２のゲートに対応する。このとき、第９コンタクトプラグＣ９３は、ビットラインバーＢＬ’と連結され、第４ゲート電極ＧＥ２４上のワードライン・コンタクトプラグＣ９４は、ワードラインＷＬと連結される。ここで、第４ＰＭＯＳトランジスタＰＧ２２は、第２パスゲートまたは第２伝達ゲートとして動作しうる。
本実施形態による半導体メモリ装置３では、単一活性領域である第１活性領域ＡＣＴ２１に、第１ＮＭＯＳトランジスタＰＤ２１及び第２ＮＭＯＳトランジスタＰＤ２２を一列に形成する。これにより、第１ＮＭＯＳトランジスタＰＤ２１及び第２ＮＭＯＳトランジスタＰＤ２２それぞれに係わる２つの活性領域を別途に形成するために、複雑なパターニング工程を行う代わりに、単一パターニング工程で第１活性領域ＡＣＴ２１を形成できるので、パターニング工程が簡単になる。また、第１ＮＭＯＳトランジスタＰＤ２１及び第２ＮＭＯＳトランジスタＰＤ２２それぞれに係わる２つの活性領域の代わりに、単一活性領域を形成することによって、２つの活性領域間に素子分離膜を形成する必要がないので、半導体メモリ装置３の単位セルで、横方向の長さが縮小されることによって、全体的に素子の集積度を向上させることができる。
また、本実施形態による半導体メモリ装置３は、第１活性領域ＡＣＴ２１に形成された第１ＮＭＯＳトランジスタＰＤ２１及び第２ＮＭＯＳトランジスタＰＤ２２は、接地電極ラインＶｓｓに連結される第２コンタクトプラグＣ７２を共有する。これにより、第１ＮＭＯＳトランジスタＰＤ２１及び第２ＮＭＯＳトランジスタＰＤ２２それぞれに対して接地電極Ｖｓｓを印加するための２つのコンタクトプラグを別途に形成する必要がないので、半導体メモリ装置３の単位セルで、縦方向の長さが縮小されることによって、全体的に素子の集積度を向上させることができる。
さらに、本実施形態による半導体メモリ装置３は、第１活性領域ＡＣＴ２１，第２活性領域ＡＣＴ２２及び第３活性領域ＡＣＴ２３が互いに平行するように形成され、第２活性領域ＡＣＴ２２では、第１ＮＭＯＳトランジスタＰＤ２１に対応する位置に、第１ＰＭＯＳトランジスタＰＵ２１が配され、第２ＮＭＯＳトランジスタＰＤ２２に対応する位置に、第３ＰＭＯＳトランジスタＰＧ２１が配され、第３活性領域ＡＣＴ２３では、第１ＮＭＯＳトランジスタＰＤ２１に対応する位置に、第４ＰＭＯＳトランジスタＰＧ２２が配され、第２ＮＭＯＳトランジスタＰＤ２２に対応する位置に、第２ＰＭＯＳトランジスタＰＵ２２が配される。このように、半導体メモリ装置３の単位セルで、第１ＮＭＯＳトランジスタＰＤ２１及び第２ＮＭＯＳトランジスタＰＤ２２を中心に対称になる形態に他のトランジスタが配されることによって、半導体メモリ装置３の集積度をさらに向上させることができる。また、半導体メモリ装置３で、複数の単位セルが配されるときにも、境界領域に追加領域が要求されない。
前述のように、本実施形態によれば、半導体メモリ素子３で、単一活性領域にＮチャネル・トランジスタを形成し、Ｐチャネル・トランジスタまたは他の素子は、Ｎチャネル・トランジスタに対して対称的に配されうる。本実施形態で、半導体メモリ装置３は、６個のトランジスタを含んでいるが、他の実施形態では、半導体メモリ装置３は、４個のトランジスタ及び２個の抵抗素子を含むことができ、さらに他の実施形態では、半導体メモリ装置３は、さらに多数のトランジスタを含むことができ、さらに他の実施形態では、半導体メモリ装置３は、さらに少数のトランジスタを含むこともできる。
図１５は、図１１の半導体メモリ装置の等価回路を示す回路図である。
図１５を参照すれば、半導体メモリ装置３は、第１Ｎウェル領域ＮＷ１に配される第１ＰＭＯＳトランジスタＰＵ２１及び第３ＰＭＯＳトランジスタＰＧ２１、Ｐウェル領域ＰＷに配される第１ＮＭＯＳトランジスタＰＤ２１及び第２ＮＭＯＳトランジスタＰＤ２２、及び第２Ｎウェル領域ＮＷ２に配される第２ＰＭＯＳトランジスタＰＵ２２及び第４ＰＭＯＳトランジスタＰＧ２２を含む。このとき、第１ＮＭＯＳトランジスタＰＤ２１及び第１ＰＭＯＳトランジスタＰＵ２１は、第１インバータを構成し、第２ＮＭＯＳトランジスタＰＤ２２及び第２ＰＭＯＳトランジスタＰＵ２２は、第２インバータを構成する。
第３ＰＭＯＳトランジスタＰＧ２１は、ワードラインＷＬに印加される電圧によってオン／オフになり、ビットラインＢＬを第１ノードＮ２１に連結させることができる。ここで、第１ノードＮ２１は、図１１に図示された第１金属配線Ｎ２１に対応する。具体的には、ワードラインＷＬに印加される電圧が論理「０」であるとき、第３ＮＭＯＳトランジスタＰＧ２１は、ターンオンされ、ビットラインＢＬを第１ノードＮ２１に連結させることができる。第１ノードＮ２１は、第２インバータの入力端子、すなわち、第２ＮＭＯＳトランジスタＰＤ２２のゲートと、第２ＰＭＯＳトランジスタＰＵ２２のゲートとに連結され、また、第１インバータの出力端子、すなわち、第１ＮＭＯＳトランジスタＰＤ２１のドレインと、第１ＰＭＯＳトランジスタＰＵ２１のドレインとに連結される。
第４ＰＭＯＳトランジスタＰＧ２２は、ワードラインＷＬに印加される電圧によってオン／オフになり、ビットラインバーＢＬ’を第２ノードＮ２２に連結させることができる。ここで、第２ノードＮ２２は、図１１に図示された第２金属配線Ｎ２２に対応する。具体的には、ワードラインＷＬに印加される電圧が論理「１」であるとき、第４ＰＭＯＳトランジスタＰＧ２２はターンオンされ、ビットラインバーＢＬ’を第２ノード２２に連結させることができる。第２ノードＮ２２は、第１インバータの入力端子、すなわち、第１ＮＭＯＳトランジスタＰＤ２１のゲートと、第１ＰＭＯＳトランジスタＰＵ２１のゲートとに連結され、また、第２インバータの出力端子、すなわち、第２ＮＭＯＳトランジスタＰＤ２２のドレインと、第２ＰＭＯＳトランジスタＰＵ２２のドレインとに連結される。
図１６は、図１１の半導体メモリ装置のＩＩＩ−ＩＩＩ’線に沿って切り取った断面図を示している。
図１６を参照すれば、半導体メモリ装置３は、Ｐウェル領域ＰＷ、並びに第１Ｎウェル領域ＮＷ１及び第２Ｎウェル領域ＮＷ２を有する基板３０上に形成される。ここで、基板３０は、図６を参照して説明した基板１０と実質的に同一に具現されるので、これに係わる詳細な説明は省略する。
Ｐウェル領域ＰＷは、基板３０にＰ型イオンを注入することによって形成され、第１Ｎウェル領域ＮＷ１及び第２Ｎウェル領域ＮＷ２は、基板３０にＮ型イオンを注入することによって形成されうる。Ｐウェル領域ＰＷ、並びに第１Ｎウェル領域ＮＷ１及び第２Ｎウェル領域ＮＷ２には、素子分離膜３１によって画定される第１活性領域ＡＣＴ２１，第２活性領域ＡＣＴ２２及び第３活性領域ＡＣＴ２３がそれぞれ配されうる。ここで、素子分離膜３１は、ＳＴＩでありうる。第１活性領域ＡＣＴ２１，第２活性領域ＡＣＴ２２及び第３活性領域ＡＣＴ２３上には、シリサイド層３２が形成されうる。
基板３０の上部には、第１絶縁層３３が配され、第１絶縁層３３には、第５コンタクトプラグＣ８２，第２コンタクトプラグＣ７２及び第８コンタクトプラグＣ９２が配される。このとき、第５コンタクトプラグＣ８２は、第２活性領域ＡＣＴ２２に連結され、第２コンタクトプラグＣ７２は、第１活性領域ＡＣＴ２１に連結され、第８コンタクトプラグＣ９２は、第３活性領域ＡＣＴ２３にそれぞれ連結される。第１絶縁層３３の上部には、第２絶縁層３４が配され、第２絶縁層３４には、第１金属配線Ｎ２１，第２金属配線Ｎ２２及び第３金属配線Ｎ２３が配される。ここで、第３金属配線Ｎ２３は、接地電極ラインＶｓｓを第１活性領域ＡＣＴ２１に連結させるための配線である。
第２絶縁層３４の上部には、第３絶縁層３５が配され、第３絶縁層３５には、ビアプラグＶが配される。第３絶縁層３５の上部には、第４絶縁層３６が配され、第４絶縁層３６には、１対のビットラインＢＬ，ＢＬ’と接地電極ラインＶｓｓとが配される。第４絶縁層３６の上部には、第５絶縁層３７が配され、第５絶縁層３７の上部には、ワードラインＷＬが配される。ここで、第１絶縁層ないし第５絶縁層３３，３４，３５，３６，３７は、図６を参照して説明した第１絶縁層ないし第５絶縁層１３，１４，１５，１６，１７と実質的に同一に具現されるので、これに係わる詳細な説明は省略する。
図１７は、図１１の半導体メモリ装置のＩＶ−ＩＶ’線に沿って切り取った断面図を示している。
図１７を参照すれば、半導体メモリ装置３は、Ｐウェル領域ＰＷを有する基板３０上に形成される。このとき、Ｐウェル領域ＰＷは、基板３０に形成される素子分離膜３１によって画定される。
Ｐウェル領域ＰＷ上には、第１ゲートスタックＧＳ１及び第２ゲートスタックＧＳ２が配される。第１ゲートスタックＧＳ１及び第２ゲートスタックＧＳ２は、ゲート絶縁膜３３１、ゲート電極層ＧＥ及びキャッピング膜３３２を含むことができる。具体的には、第１ゲートスタックＧＳ１及び第２ゲートスタックＧＳ２は、Ｐウェル領域ＰＷ上に、順次にゲート絶縁膜３３１、ゲート電極層ＧＥ及びキャッピング膜３３２を形成した後、これをパターニングすることによって形成されうる。第１ゲートスタックＧＳ１及び第２ゲートスタックＧＳ２の側壁には、スペーサ３３３が配される。ここで、ゲート絶縁膜３３１、キャッピング膜３３２及びスペーサ３３３は、図７を参照して説明したゲート絶縁膜１３１、キャッピング膜１３２及びスペーサ１３３と実質的に同一に具現されるので、これに係わる詳細な説明は省略する。
第１ゲートスタックＧＳ１及び第２ゲートスタックＧＳ２の上部には、第１絶縁層３３が配され、第１絶縁層３３には、第１コンタクトプラグＣ７１，第２コンタクトプラグ７２及び第３コンタクトプラグＣ７３が配される。このとき、複数のコンタクトプラグＣ７１，Ｃ７２，Ｃ７３は、ソース領域及びドレイン領域３１１，３１２，３１３にそれぞれ連結される。図示されていないが、ソース領域及びドレイン領域３１１，３１２，３１３の上部には、シリサイド層が形成されうる。
第１絶縁層３３の上部には、第２絶縁層３４が配され、第２絶縁層３４には、第１金属配線Ｎ２１，第２金属配線Ｎ２２及び第３金属配線Ｎ２３が配される。第２絶縁層３４の上部には、第３絶縁層３５が配され、第３絶縁層３５には、ビアプラグＶが配される。ビアプラグＶの上部には、接地電極ラインＶｓｓが配される。
図１８Ａないし１８Ｇは、本発明の他の実施形態による半導体メモリ装置の製造方法を示す断面図である。
図１８Ａを参照すれば、基板３０は、ＮＭＯＳトランジスタが形成されるＰウェル領域ＰＷ、ＰＭＯＳトランジスタが形成される第１Ｎウェル領域ＮＷ１、及び第２Ｎウェル領域ＮＷ２を含む。Ｐウェル領域ＰＷには、第１活性領域ＡＣＴ２１が形成され、第１Ｎウェル領域ＮＷ１及び第２Ｎウェル領域ＮＷ２には、第２活性領域ＡＣＴ２２及び第３活性領域ＡＣＴ２２が形成されるが、第１活性領域ＡＣＴ２１，第２活性領域ＡＣＴ２２及び第３活性領域ＡＣＴ２３は、ＳＴＩのような素子分離膜３１によって画定されうる。
図１８Ｂを参照すれば、第１活性領域ＡＣＴ２１，第２活性領域ＡＣＴ２２及び第３活性領域ＡＣＴ２３上には、シリサイド膜３２が形成される。具体的には、基板３０上に金属層（図示せず）を形成し、金属層が形成された基板３０に対して熱処理を行うことによって、第１活性領域ＡＣＴ２１，第２活性領域ＡＣＴ２２及び第３活性領域ＡＣＴ２３上にシリサイド膜３２を形成できる。このように、シリサイド膜３２を形成することによって、第１活性領域ＡＣＴ２１，第２活性領域ＡＣＴ２２及び第３活性領域ＡＣＴ２３と、以後に形成されるコンタクトプラグとのコンタクト抵抗を低くすることができる。
図１８Ｃを参照すれば、基板３０の上部に、第１絶縁層３３を形成する。次に、第１絶縁層３３上に、フォトリソグラフィ工程によって、複数の第１コンタクトホール（図示せず）が形成される領域を露出させるマスク膜を形成する。次に、乾式エッチング工程を利用し、第１絶縁層３３上に、第１コンタクトホールを形成し、第１コンタクトホールを金属物質で埋め込むことによって、第５コンタクトプラグＣ８２，第２コンタクトプラグＣ７２及び第８コンタクトプラグＣ９２を形成する。ここで、第５コンタクトプラグＣ８２，第２コンタクトプラグＣ７２及び第８コンタクトプラグＣ９２は、図８Ｃを参照して説明した第５コンタクトプラグＣ２２，第２コンタクトプラグＣ１２及び第８コンタクトプラグＣ３２と実質的に同一に具現されるので、これに係わる詳細な説明は省略する。
図１８Ｄを参照すれば、第１絶縁層３３の上部に、第２絶縁層３４を形成する。次に、第２絶縁層３４内に複数の第２コンタクトホールを形成し、複数の第２コンタクトホールを金属物質で埋め込むことによって、第１金属配線Ｎ２１，第２金属配線Ｎ２２及び第３金属配線Ｎ２３を形成できる。
図１８Ｅを参照すれば、第２絶縁層３４の上部に、第３絶縁層３５を形成する。次に、第３絶縁層３５内に第３コンタクトホールを形成し、第３コンタクトホールを金属物質で埋め込むことによって、ビアプラグＶを形成できる。ここで、ビアプラグＶは、図８Ｅを参照して説明したビアプラグＶと実質的に同一に具現されるので、これに係わる詳細な説明は省略する。
図１８Ｆを参照すれば、第３絶縁層３５の上部に、第４絶縁層３６を形成する。次に、第４絶縁層３６内に複数の第４コンタクトホールを形成し、複数の第４コンタクトホールを金属物質で埋め込むことによって、ビットラインＢＬ、接地電極ラインＶｓｓ及びビットラインバーＢＬ’を形成できる。他の実施形態では、ビットラインＢＬ及びビットラインバーＢＬ’を接地電極ラインＶｓｓと異なる層に形成できる。さらに他の実施形態では、ビットラインＢＬ、ビットラインバーＢＬ’及び接地電極ラインＶｓｓを、第１金属配線Ｎ２１，第２金属配線Ｎ２２及び第３金属配線Ｎ２３の下層に形成することもできる。
図１８Ｇを参照すれば、第４絶縁層３６の上部に、第５絶縁層３７及びワードラインＷＬを順次に形成する。他の実施形態では、ワードラインＷＬは、ビットラインＢＬ，ビットラインバーＢＬ’の下層に形成できる。さらに他の実施形態では、ワードラインＷＬは、第１金属配線Ｎ２１，第２金属配線Ｎ２２及び第３金属配線Ｎ２３の下層に形成することもできる。
図１９は、本発明のさらに他の実施形態による半導体メモリ装置を示すレイアウトである。
図１９を参照すれば、半導体メモリ装置４は、第１Ｐウェル領域ＰＷ１、並びに第１Ｐウェル領域ＰＷ１の両脇に形成される第１Ｎウェル領域ＮＷ１及び第２Ｎウェル領域ＮＷ２；第２Ｐウェル領域ＰＷ２、並びに第２Ｐウェル領域ＰＷ２の両脇に形成される第２及び第３Ｎウェル領域ＮＷ２，ＮＷ３；を有する基板上に形成される２つのＳＲＡＭセルを含み、２ビットで動作しうる。
第１Ｐウェル領域ＰＷ１及び第２Ｐウェル領域ＰＷ２は、例えば、イオン注入工程によって基板上に形成されるＰ型ウェルが配される領域であり、第１Ｐウェル領域ＰＷ１及び第２Ｐウェル領域ＰＷ２には、素子分離膜によって画定される第１活性領域ＳＣＴ２１及び第４活性領域ＡＣＴ２４がそれぞれ配される。本実施形態で、第１活性領域ＳＣＴ２１及び第４活性領域ＡＣＴ２４は、縦方向に長い形態を有するバータイプの単一活性領域でありうる。
このとき、第１活性領域ＡＣＴ２１に、Ｎ＋型不純物をドーピングすることによって、Ｎ型拡散領域が形成され、また、コンタクトプラグＣ７１，Ｃ７２，Ｃ７３が形成されうる。第１活性領域ＡＣＴ２１には、２つのプルダウン素子が一列に形成されうるが、本実施形態で、２つのプルダウン素子は、第１ＮＭＯＳトランジスタＰＤ２１及び第２ＮＭＯＳトランジスタＰＤ２２でありうる。また、第４活性領域ＡＣＴ２４に、Ｎ＋不純物をドーピングすることによって、Ｎ型拡散領域が形成され、また、コンタクトプラグＣ１０１，Ｃ１０２，Ｃ１０３が形成されうる。第４活性領域ＡＣＴ２４には、２つのプルダウン素子が一列に形成されうるが、本実施形態で、２つのプルダウン素子は、第３ＮＭＯＳトランジスタＰＤ２３及び第４ＮＭＯＳトランジスタＰＤ２４でありうる。
第１Ｎウェル領域ＮＷ１は、例えば、イオン注入工程によって基板上に形成されるＮ型ウェルが配される領域であり、第１Ｎウェル領域ＮＷ１には、素子分離膜によって画定される第２活性領域ＡＣＴ２２が配される。本実施形態で、第２活性領域ＡＣＴ２２は、第１活性領域ＳＣＴ２１及び第４活性領域ＡＣＴ２４に平行した方向に伸張する形態を有する単一活性領域でありうる。
このとき、第２活性領域ＡＣＴ２２に、Ｐ＋型不純物をドーピングすることによって、Ｐ型拡散領域が形成され、また、コンタクトプラグＣ８１，Ｃ８２，Ｃ８３が形成されうる。第２活性領域ＡＣＴ２２には、１つのプルアップ素子と、１つのアクセス素子とが形成されうるが、本実施形態で、プルアップ素子は、第１ＰＭＯＳトランジスタＰＵ２１であり、アクセス素子は、第３ＰＭＯＳトランジスタＰＧ２１でありうる。
第２Ｎウェル領域ＮＷ２は、例えば、イオン注入工程によって基板上に形成されるＮ型ウェルが配される領域であり、第２Ｎウェル領域ＮＷ２には、素子分離膜によって画定される第３活性領域ＡＣＴ２３及び第５活性領域ＡＣＴ２５が配される。本実施形態で、第３活性領域ＡＣＴ２３及び第５活性領域ＡＣＴ２５は、第１活性領域ＳＣＴ２１及び第４活性領域ＡＣＴ２４に平行した方向に伸張する形態を有する単一活性領域でありうる。
このとき、第３活性領域ＡＣＴ２３に、Ｐ＋型不純物をドーピングすることによって、Ｐ型拡散領域が形成され、また、複数のコンタクトプラグＣ９１，Ｃ９２，Ｃ９３が形成されうる。第３活性領域ＡＣＴ２３には、１つのプルアップ素子と、１つのアクセス素子とが形成されうるが、本実施形態で、プルアップ素子は、第２ＰＭＯＳトランジスタＰＵ２２であり、アクセス素子は、第４ＰＭＯＳトランジスタＰＧ２２でありうる。
また、第５活性領域ＡＣＴ２５に、Ｐ＋型不純物をドーピングすることによって、Ｐ型拡散領域が形成され、また、複数のコンタクトプラグＣ１１１，Ｃ１１２，Ｃ１１３が形成されうる。第５活性領域ＡＣＴ２５には、１つのプルアップ素子と、１つのアクセス素子とが形成されうるが、本実施形態で、プルアップ素子は、第５ＰＭＯＳトランジスタＰＵ２３であり、アクセス素子は、第７ＰＭＯＳトランジスタＰＧ２３でありうる。
第３Ｎウェル領域ＮＭ３は、例えば、イオン注入工程によって基板上に形成されるＮ型ウェルが配される領域であり、第３Ｎウェル領域ＮＷ３には、素子分離膜によって画定される第６活性領域ＡＣＴ２６が配される。本実施形態で、第６活性領域ＡＣＴ２６は、第１活性領域ＳＣＴ２１及び第４活性領域ＡＣＴ２４に平行した方向に伸張する形態を有する単一活性領域でありうる。
このとき、第６活性領域ＡＣＴ２６に、Ｐ＋型不純物をドーピングすることによって、Ｐ型拡散領域が形成され、また、複数のコンタクトプラグＣ１２１，Ｃ１２２，Ｃ１２３が形成されうる。第６活性領域ＡＣＴ２６には、１つのプルアップ素子と、１つのアクセス素子とが形成されうるが、本実施形態で、プルアップ素子は、第６ＰＭＯＳトランジスタＰＵ２４であり、アクセス素子は、第８ＰＭＯＳトランジスタＰＧ２４でありうる。
本実施形態によれば、隣接したＰウェル領域とＮウェル領域との幅が実質的にほぼ同じであり、具体的には、第１Ｐウェル領域ＰＷ１，第２Ｎウェル領域ＮＷ２及び第２Ｐウェル領域ＰＷ２の幅は実質的にほぼ同じである。これにより、半導体メモリ装置３の製造工程において、ウェル領域を形成するためのパターニング工程がさらに容易に遂行されうる。
また、本実施形態によれば、第１活性領域ＡＣＴ２１及び第３活性領域ＡＣＴ２３、並びに第５活性層ＡＣＴ２５及び第４活性領域ＡＣＴ２４は、互いに対称的な構造を有することができる。これにより、半導体メモリ装置３の製造工程において、活性領域を形成するためのフォト工程がさらに容易に遂行されうる。
第１活性領域ないし第６活性領域ＡＣＴ２１，ＡＣＴ２２，ＡＣＴ２３，ＡＣＴ２４，ＡＣＴ２５，ＡＣＴ２６が配された基板の上部には、第１ゲート電極ないし第７ゲート電極ＧＥ２１，ＧＥ２２，ＧＥ２３，ＧＥ２４，ＧＥ２５，ＧＥ２６，ＧＥ２７が形成される。具体的には、第１ゲート電極ＧＥ２１は、第２活性領域ＡＣＴ２２を横切る方向に形成され、第２ゲート電極ＧＥ２２は、第１活性領域ＡＣＴ２１及び第２活性領域ＡＣＴ２２を横切る方向に形成され、第３ゲート電極ＧＥ２３は、第１活性領域ＡＣＴ２１及び第３活性領域ＡＣＴ２３を横切る方向に形成され、第４ゲート電極ＧＥ２４は、第３活性領域ＡＣＴ２３及び第５活性領域ＡＣＴ２５を横切る方向に形成される。また、第５ゲート電極ＧＥ２５は、第４活性領域ＡＣＴ２４及び第５活性領域ＡＣＴ２５を横切る方向に形成され、第６ゲート電極ＧＥ２６は、第４活性領域ＡＣＴ２４及び第６活性領域ＡＣＴ２６を横切る方向に形成され、第７ゲート電極ＧＥ２７は、第６活性領域ＡＣＴ２６を横切る方向に形成される。このとき、第１ゲート電極ＧＥ２１，第４ゲート電極ＧＥ２４及び第７ゲート電極ＧＥ２７の上部には、それぞれワードライン・コンタクトプラグＣ８４，Ｃ９４，Ｃ１２４が形成され、第２ゲート電極ＧＥ２２，第３ゲート電極ＧＥ２３，第５ゲート電極ＧＥ２５及び第６ゲート電極ＧＥ２６の上部には、それぞれ配線コンタクトプラグＣ７５，Ｃ７４，Ｃ１０５，Ｃ１０４が形成される。
第１ゲート電極ないし第７ゲート電極ＧＥ２１，ＧＥ２２，ＧＥ２３，ＧＥ２４，ＧＥ２５，ＧＥ２６，ＧＥ２７が形成された基板の上部には、第１金属配線ないし第４金属配線Ｎ２１，Ｎ２２，Ｎ２３，Ｎ２４が形成される。このとき、第１金属配線Ｎ２１は、第１活性領域ＡＣＴ２１に形成されたコンタクトプラグＣ７３，第２活性領域ＡＣＴ２２に形成されたコンタクトプラグＣ８２及び第３ゲート電極ＧＥ２３に形成された配線コンタクトプラグＣ７４を連結させる。また、第２金属配線Ｎ２２は、第１活性領域ＡＣＴ２１に形成されたコンタクトプラグＣ７１，第３活性領域ＡＣＴ２３に形成されたコンタクトプラグＣ９２及び第２ゲート電極ＧＥ２２に形成された配線コンタクトプラグＣ７５を連結させる。また、第３金属配線Ｎ２３は、第４活性領域ＡＣＴ２４に形成されたコンタクトプラグＣ１０１、第５活性領域ＡＣＴ２５に形成されたコンタクトプラグＣ１１２、及び第６ゲート電極ＧＥ２６に形成された配線コンタクトプラグＣ１０４を連結させる。また、第４金属配線Ｎ２４は、第４活性領域ＡＣＴ２４に形成されたコンタクトプラグＣ１０３，第６活性領域ＡＣＴ２６に形成されたコンタクトプラグＣ１２２及び第５ゲート電極ＧＥ２５に形成された配線コンタクトプラグＣ１０５を連結させる。
本実施形態によれば、半導体メモリ装置４で、第１ＰＭＯＳトランジスタＰＵ２１，第１ＮＭＯＳトランジスタＰＤ２１，第４ＰＭＯＳトランジスタＰＧ２２，第７ＰＭＯＳトランジスタＰＧ２３，第４ＮＭＯＳトランジスタＰＤ２４及び第６ＰＭＯＳトランジスタＰＵ２４を横方向に一列に配し、第３ＰＭＯＳトランジスタＰＧ２１，第２ＮＭＯＳトランジスタＰＤ２２，第２ＰＭＯＳトランジスタＰＵ２２，第５ＰＭＯＳトランジスタＰＵ２３，第３ＮＭＯＳトランジスタＰＤ２３及び第８ＰＭＯＳトランジスタＰＧ２４を横方向に一列に配しうる。
また、半導体メモリ装置４で、第１ＰＭＯＳトランジスタＰＵ２１及び第３ＰＭＯＳトランジスタＰＧ２１を、第１Ｎウェル領域ＮＷ１に縦方向に一列に配し、第１ＮＭＯＳトランジスタＰＤ２１及び第２ＮＭＯＳトランジスタＰＤ２２を、第１Ｐウェル領域ＰＷ１に縦方向に一列に配し、第４ＰＭＯＳトランジスタＰＧ２２及び第２ＰＭＯＳトランジスタＰＵ２２を、第２Ｎウェル領域ＮＷ２に縦方向に一列に配し、第７ＰＭＯＳＰＧ２３及び第５ＰＭＯＳトランジスタＰＵ２３を、第２Ｎウェル領域ＮＷ２に縦方向に一列に配し、第４ＮＭＯＳトランジスタＰＤ２４及び第３ＮＭＯＳトランジスタＰＤ２３を、第２Ｐウェル領域ＰＷ２に縦方向に一列に配し、第６ＰＭＯＳトランジスタＰＵ２４及び第８ＰＭＯＳトランジスタＰＧ２４を第３Ｎウェル領域ＮＭ３に縦方向に一列に配しうる。
図２０は、図１９の半導体メモリ装置の等価回路を示す回路図である。
図２０を参照すれば、半導体メモリ装置４は、第１Ｎウェル領域ＮＷ１に配される第１ＰＭＯＳトランジスタＰＵ２１，第３ＰＭＯＳトランジスタＰＧ２１；第１Ｐウェル領域ＰＷ１に配される第１ＮＭＯＳトランジスタＰＤ２１，第２ＮＭＯＳトランジスタＰＤ２２；第２Ｎウェル領域ＮＷ２に配される第２ＰＭＯＳトランジスタＰＵ２２，第４ＰＭＯＳトランジスタＰＧ２２，第５ＰＭＯＳトランジスタＰＵ２３及び第７ＰＭＯＳトランジスタＰＧ２３；第２Ｐウェル領域ＰＷ２に配される第３ＮＭＯＳトランジスタＰＤ２３，第４ＮＭＯＳトランジスタＰＤ２４；第３Ｎウェル領域ＮＷ３に配される第６ＰＭＯＳトランジスタＰＵ２４，第８ＰＭＯＳトランジスタＰＧ２４；を含む。
このとき、第１ＮＭＯＳトランジスタＰＤ２１及び第１ＰＭＯＳトランジスタＰＵ２１は、第１インバータを構成し、第２ＮＭＯＳトランジスタＰＤ２２及び第２ＰＭＯＳトランジスタＰＵ２２は、第２インバータを構成し、第３ＮＭＯＳトランジスタＰＤ２３及び第５ＰＭＯＳトランジスタＰＵ２３は、第３インバータを構成し、第４ＮＭＯＳトランジスタＰＤ２４及び第６ＰＭＯＳトランジスタＰＵ２４は、第４インバータを構成する。
第３ＰＭＯＳトランジスタＰＧ２１は、ワードラインＷＬに印加される電圧によってオン／オフになり、ビットラインＢＬ１を第１ノードＮ２１に連結させることができる。ここで、第１ノードＮ２１は、図１９に図示された第１金属配線Ｎ２１に対応する。具体的には、ワードラインＷＬに印加される電圧が、論理「０」であるとき、第３ＰＭＯＳトランジスタＰＧ２１はターンオンされ、ビットラインＢＬ１を、第１ノードＮ２１に連結させることができる。第１ノードＮ２１は、第２インバータの入力端子、すなわち、第２ＮＭＯＳトランジスタＰＤ２２のゲートと、第２ＰＭＯＳトランジスタＰＵ２２のゲートとに連結され、また、第１インバータの出力端子、すなわち、第１ＮＭＯＳトランジスタＰＤ２１のドレインと、第１ＰＭＯＳトランジスタＰＵ２１のドレインとに連結される。
第４ＰＭＯＳトランジスタＰＧ２２は、ワードラインＷＬに印加される電圧によって、オン／オフになり、ビットラインバーＢＬ１’を第２ノードＮ２２に連結させることができる。ここで、第２ノードＮ２２は、図１９に図示された第２金属配線Ｎ２２に対応する。具体的には、ワードラインＷＬに印加される電圧が、論理「０」であるとき、第４ＰＭＯＳトランジスタＰＧ２２はターンオンされ、ビットラインバーＢＬ１’を第２ノードＮ２２に連結させることができる。第２ノードＮ２２は、第１インバータの入力端子、すなわち、第１ＮＭＯＳトランジスタＰＤ２１のゲートと、第１ＰＭＯＳトランジスタＰＵ２１のゲートとに連結され、また、第２インバータの出力端子、すなわち、第２ＮＭＯＳトランジスタＰＤ２２のドレインと、第２ＰＭＯＳトランジスタＰＵ２２のドレインとに連結される。
第７ＰＭＯＳトランジスタＰＧ２３は、ワードラインＷＬに印加される電圧によってオン／オフになり、ビットラインバーＢＬ２’を第３ノードＮ２３に連結させることができる。ここで、第３ノードＮ２３は、図１９に図示された第３金属配線Ｎ２３に対応する。具体的には、ワードラインＷＬに印加される電圧が、論理「０」であるとき、第７ＰＭＯＳトランジスタＰＧ２３はターンオンされ、ビットラインバーＢＬ２’を第３ノードＮ２３に連結させることができる。第３ノードＮ２３は、第４インバータの入力端子、すなわち、第４ＮＭＯＳトランジスタＰＤ２４のゲートと、第６ＰＭＯＳトランジスタＰＵ２４のゲートとに連結され、また、第３インバータの出力端子、すなわち、第３ＮＭＯＳトランジスタＰＭ２３のドレインと、第５ＰＭＯＳトランジスタＰＵ２３のドレインとに連結される。
第８ＰＭＯＳトランジスタＰＧ２４は、ワードラインＷＬに印加される電圧によってオン／オフになり、ビットラインＢＬ２を第４ノードＮ２４に連結させることができる。ここで、第４ノードＮ２４は、図１９に図示された第４金属配線Ｎ２４に対応する。具体的には、ワードラインＷＬに印加される電圧が、論理「０」であるとき、第８ＰＭＯＳトランジスタＰＧ２４はターンオンされ、ビットラインＢＬ２を第４ノードＮ２４に連結させることができる。第４ノードＮ２４は、第３インバータの入力端子、すなわち、第３ＮＭＯＳトランジスタＰＤ２３のゲートと、第５ＰＭＯＳトランジスタＰＵ２３のゲートとに連結され、また、第４インバータの出力端子、すなわち、第４ＮＭＯＳトランジスタＰＤ２４のドレインと、第６ＰＭＯＳトランジスタＰＵ２４のドレインとに連結される。
図２１は、本発明の一実施形態による半導体メモリ装置の製造方法を示すフローチャートである。
図２１の半導体メモリ装置の製造方法は、図１ないし図１０に図示された半導体メモリ装置を製造する過程を示している。従って、図１ないし図１０で説明した内容は、本実施形態にも適用されうる。
図２２は、本発明の他の実施形態による半導体メモリ装置の製造方法を示すフローチャートである。
Ｓ１１０段階で、第１導電型を有する第１ウェル領域と、第１ウェル領域の両脇に形成されて第２導電型を有する第２ウェル領域及び第３ウェル領域と、を有する基板を提供する。
Ｓ１２０段階で、第１ウェル領域上に定義された第１活性領域に、第１プルアップ素子及び第２プルアップ素子を一列に形成する。
Ｓ１３０段階で、第２ウェル領域上に定義された第２活性領域に、第１プルアップ素子と隣接した第１プルダウン素子と、第２プルアップ素子と隣接した第１アクセス素子と、を形成する。
Ｓ１４０段階で、第３ウェル領域上に定義された第３活性領域に、第２プルアップ素子と隣接した第２プルダウン素子と、第１プルアップ素子と隣接した第２アクセス素子と、を形成する。
本実施形態で、第１プルアップ素子及び第２プルアップ素子は、第１方向に沿って一列に形成され、第１プルアップ素子は、第１方向と垂直である第２方向に沿って、第１プルダウン素子及び第２アクセス素子と隣接するように配され、第２プルアップ素子は、第２方向に沿って、第２プルダウン素子及び第１アクセス素子と隣接するように配されうる。
また、前記製造方法は、第１活性領域、第２活性領域及び第３活性領域のうち少なくとも１つの領域の上部を横切る方向に基板の上部に形成される複数の導電性パターンを形成する段階をさらに含むことができる。このとき、第１プルアップ素子と第１プルダウン素子は、複数の導電性パターンのうち一つに共通して連結されて第１インバータを構成し、第２プルアップ素子と第２プルダウン素子は、複数の導電性パターンのうち他の一つに共通して連結されて第２インバータを構成できる。
また、前記製造方法は、第１アクセス素子の一端を、第２インバータの入力端子及び第１インバータの出力端子に連結させる第１金属配線；第２アクセス素子の一端を第１インバータの入力端子及び第２インバータの出力端子に連結させる第２金属配線；を形成する段階をさらに含むことができる。一実施形態で、第１金属配線及び第２金属配線は、同一層に形成されうる。他の実施形態で、第１金属配線及び第２金属配線は、互いに異なる層に形成される場合もある。
ここで、第１金属配線及び第２金属配線を形成する段階は、基板の上部に第１絶縁膜を形成する段階、第１絶縁膜の一部領域をエッチングして複数の第１コンタクトホールを形成し、複数の第１コンタクトホールに金属物質を充填して複数のコンタクトプラグを形成する段階、複数のコンタクトプラグが形成された第１絶縁膜上に第２絶縁膜を形成する段階、及び第２絶縁膜の一部領域をエッチングして複数の第２コンタクトホールを形成し、複数の第２コンタクトホールに金属物質を充填し、前記第１金属配線及び第２金属配線を形成する段階を含むことができる。第１金属配線及び第２金属配線は、複数のコンタクトプラグを介して、第１ウェル領域、第２ウェル領域及び第３ウェル領域のうち少なくとも一つに連結されうる。
また、前記製造方法は、第１ウェル領域、第２ウェル領域及び第３ウェル領域のうち少なくとも一つに、シリサイド層を形成する段階をさらに含むことができ、複数のコンタクトプラグは、シリサイド層に連結されうる。
また、前記製造方法は、第１方向に伸張するように、基板の上部に１対のビットラインを形成する段階をさらに含むことができ、１対のビットラインのうち第１ビットラインは、第１アクセス素子の一端に連結され、１対のビットラインのうち第２ビットラインは、第２アクセス素子の他端に連結されうる。
また、前記製造方法は、第１方向に伸張するように、基板の上部に電源電極ラインを形成する段階をさらに含むことができ、電源電極ラインは、第１プルアップ素子と第２プルアップ素子との間に形成されたコンタクトプラグを介して、第１プルアップ素子及び第２プルアップ素子に連結されうる。
また、前記製造方法は、第２方向に伸張するように、基板の上部にワードラインを形成する段階をさらに含むことができる。
図２２の半導体メモリ装置の製造方法は、図１１ないし図２０に図示された半導体メモリ装置を製造する過程を示している。従って、図１１ないし図２０で説明した内容は、本実施形態にも適用されうる。
Ｓ２１０段階で、第１導電型を有する第１ウェル領域と、第１ウェル領域の両脇に形成されて第２導電型を有する第２ウェル領域及び第３ウェル領域と、を有する基板を提供する。
Ｓ２２０段階で、第１ウェル領域上に定義された第１活性領域に、第１プルダウン素子及び第２プルダウン素子を一列に形成する。
Ｓ２３０段階で、第２ウェル領域上に定義された第２活性領域に、第１プルダウン素子と隣接した第１プルアップ素子と、第２プルダウン素子と隣接した第１アクセス素子と、を形成する。
Ｓ２４０段階で、第３ウェル領域上に定義された第３活性領域に、第２プルダウン素子と隣接した第２プルアップ素子と、第１プルダウン素子と隣接した第２アクセス素子と、を形成する。
本実施形態で、第１プルダウン素子及び第２プルダウン素子は、第１方向に沿って一列に形成され、第１プルダウン素子は、第１方向と垂直である第２方向に沿って、第１プルアップ素子及び第２アクセス素子と隣接するように配され、第２プルダウン素子は、第２方向に沿って、第２プルアップ素子及び第１アクセス素子と隣接するように配されうる。
また、前記製造方法は、第１活性領域、第２活性領域及び第３活性領域のうち少なくとも１つの領域の上部を横切る方向に基板の上部に形成される複数の導電性パターンを形成する段階をさらに含み、第１プルダウン素子と第１プルアップ素子は、複数の導電性パターンのうち一つに共通して連結されて第１インバータを構成し、第２プルダウン素子と第２プルアップ素子は、複数の導電性パターンのうち他の一つに共通して連結されて第２インバータを構成できる。
また、前記製造方法は、第１アクセス素子の一端を、第２インバータの入力端子及び第１インバータの出力端子に連結させる第１金属配線と、第２アクセス素子の一端を第１インバータの入力端子及び第２インバータの出力端子に連結させる第２金属配線と、を形成する段階をさらに含むことができる。一実施形態で、第１金属配線及び第２金属配線は、同一層に形成されうる。他の実施形態で、第１金属配線及び第２金属配線は、互いに異なる層に形成される場合もある。
ここで、第１金属配線及び第２金属配線を形成する段階は、基板の上部に第１絶縁膜を形成する段階、第１絶縁膜の一部領域をエッチングして複数の第１コンタクトホールを形成し、複数の第１コンタクトホールに金属物質を充填して複数のコンタクトプラグを形成する段階、複数のコンタクトプラグが形成された第１絶縁膜上に第２絶縁膜を形成する段階、及び第２絶縁膜の一部領域をエッチングして複数の第２コンタクトホールを形成し、複数の第２コンタクトホールに金属物質を充填し、前記第１金属配線及び第２金属配線を形成する段階を含むことができる。第１金属配線及び第２金属配線は、複数のコンタクトプラグを介して、第１ウェル領域、第２ウェル領域及び第３ウェル領域のうち少なくとも一つに連結されうる。
また、前記製造方法は、第１ウェル領域、第２ウェル領域及び第３ウェル領域のうち少なくとも一つにシリサイド層を形成する段階をさらに含むことができ、複数のコンタクトプラグは、シリサイド層に連結されうる。
また、前記製造方法は、第１方向に伸張するように、基板の上部に１対のビットラインを形成する段階をさらに含むことができ、１対のビットラインのうち第１ビットラインは、第１アクセス素子の一端に連結され、１対のビットラインのうち第２ビットラインは、第２アクセス素子の他端に連結されうる。
また、前記製造方法は、第１方向に伸張するように、基板の上部に接地電極ラインを形成する段階をさらに含むことができ、接地電極ラインは、第１プルダウン素子と第２プルダウン素子との間に形成されたコンタクトプラグを介して、第１プルダウン素子及び第２プルダウン素子に連結されうる。
また、前記製造方法は、第２方向に伸張するように、基板の上部にワードラインを形成する段階をさらに含むことができる。
図２３は、本発明の一実施形態による電子システムの構成を概略的に示すブロック図である。
図２３を参照すれば、電子システム５は、プロセッサ５１、メモリ部５２及び入出力装置５３を含むことができ、それらはバス（ｂｕｓ）５４を利用して互いにデータ通信を行うことができる。プロセッサ５１は、プログラムを実行してシステム５を制御する役割を行うことができる。入出力装置５３は、システム５のデータを入力または出力するのに利用されうる。システム５は、入出力装置５３を利用して、外部装置、例えば、パソコンまたはネットワークに連結され、外部装置と互いにデータを交換できる。メモリ部５２は、プロセッサ５１の動作のためのコード及びデータを保存することができる。ここで、プロセッサ５１は、キャッシュメモリ、レジスタ（ｒｅｇｉｓｔｅｒ）、ラッチのような記憶装置５１１を含むことができるが、記憶装置５１１は、図１ないし図２０の半導体メモリ装置を含むことができる。
また、本発明の実施形態による半導体メモリ装置は、複数の半導体チップを含む半導体モジュールの形態で具現されることも可能である。また、本発明の実施形態による半導体メモリ装置は、ＳＲＡＭのようなメモリ素子が内蔵されている埋め込みメモリロジック（ｅｍｂｅｄｄｅｄ ｍｅｍｏｒｙ ｌｏｇｉｃ）、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサなどの多様な素子に適用され、それら素子で、それぞれセルアレイ領域、コア領域、周辺回路領域、ロジック領域、入出力領域などの多様な領域に適用されうる。
以上で説明した本発明が、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想を逸脱しない範囲内でさまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野における当業者には明白なことである。
１，２，３，４ 半導体メモリ装置
５ 電子システム
１０，３０ 基板
１１，３１ 素子分離膜
１２，３２ シリサイド層
１３，３３ 第１絶縁層
１４，３４ 第２絶縁層
１５，３５ 第３絶縁層
１６，３６ 第４絶縁層
１７，３７ 第５絶縁層
５１ プロセッサ
５２ メモリ
５３ 入出力装置
１１１，１１２，１１３，３１１，３１２，３１３ ソース領域及びドレイン領域
１３１，３３１ ゲート絶縁膜
１３２，３３２ キャッピング膜
１３３，３３３ スペーサ
５１１ 記憶装置

Claims (59)

  1. 第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板であって、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配され、前記第１ウェル領域は、第１タイプ導電体を含み、前記第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む基板と、
    前記第１ウェル領域に一列に形成され、電源端子を共有する第１プルアップ素子及び第２プルアップ素子と、
    前記第２ウェル領域に、前記第１プルアップ素子と隣接するように配される第１プルダウン素子と、
    前記第３ウェル領域に、前記第２プルアップ素子と隣接するように配される第２プルダウン素子と、
    前記第２ウェル領域に、前記第２プルアップ素子と隣接するように配される第１アクセス素子と、
    前記第３ウェル領域に、前記第１プルアップ素子と隣接するように配される第２アクセス素子と、を含む半導体メモリ装置。
  2. 前記第１プルアップ素子及び第２プルアップ素子は、単一活性領域に配され、前記単一活性領域は、前記第１ウェル領域に含まれることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記第１プルアップ素子及び前記第１プルダウン素子は、第１インバータを構成し、
    前記第２プルアップ素子及び前記第２プルダウン素子は、第２インバータを構成することを特徴とする請求項１に記載の半導体メモリ装置。
  4. 前記第１アクセス素子は、前記第２インバータの入力端子と、前記第１インバータの出力端子と、に連結され、
    前記第２アクセス素子は、前記第１インバータの入力端子と、前記第２インバータの出力端子と、に連結されることを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記第１アクセス素子は、ワードラインに印加される電圧によって制御され、１対のビットラインのうち第１ビットラインを、前記第２インバータの入力端子と、前記第１インバータの出力端子と、に連結させる第１アクセス・トランジスタを含むことを特徴とする請求項３に記載の半導体メモリ装置。
  6. 前記第２アクセス素子は、前記ワードラインに印加される電圧によって制御され、前記１対のビットラインのうち第２ビットラインを、前記第１インバータの入力端子と、前記第２インバータの出力端子と、に連結させる第２アクセス・トランジスタを含むことを特徴とする請求項５に記載の半導体メモリ装置。
  7. 前記第１アクセス素子及び前記第１プルダウン素子は、単一活性領域内に一列に配され、前記単一活性領域は、前記第２ウェル領域に含まれることを特徴とする請求項１に記載の半導体メモリ装置。
  8. 前記第２アクセス素子及び前記第２プルダウン素子は、単一活性領域内に一列に配され、前記単一活性領域は、前記第３ウェル領域に含まれることを特徴とする請求項１に記載の半導体メモリ装置。
  9. 前記第１タイプ導電体は、Ｎ型導電体であって、前記第２タイプ導電体は、Ｐ型導電体であることを特徴とする請求項１に記載の半導体メモリ装置。
  10. 前記第１プルアップ素子は、前記電源端子に連結されるソースを有するＰチャネル・トランジスタを含み、
    前記第１プルダウン素子は、前記Ｐチャネル・トランジスタのドレインに連結されるドレイン、前記Ｐチャネル・トランジスタのゲートに連結されるゲート、及び接地端子に連結されるソースを有するＮチャネル・トランジスタを含むことを特徴とする請求項９に記載の半導体メモリ装置。
  11. 前記第２プルアップ素子は、前記電源端子に連結されるソースを有するＰチャネル・トランジスタを含み、
    前記第２プルダウン素子は、前記Ｐチャネル・トランジスタのドレインに連結されるドレイン、前記Ｐチャネル・トランジスタのゲートに連結されるゲート、及び接地端子に連結されるソースを有するＮチャネル・トランジスタを含むことを特徴とする請求項９に記載の半導体メモリ装置。
  12. 前記第１アクセス素子は、ワードラインに連結されるゲートを有するＮチャネル・トランジスタを含み、
    前記第２アクセス素子は、前記ワードラインに連結されるゲートを有するＮチャネル・トランジスタを含むことを特徴とする請求項９に記載の半導体メモリ装置。
  13. 前記半導体メモリ装置は、電子システムに含まれ、
    前記電子システムは、バスを介して互いに通信するメモリ部、プロセッサ及び入出力装置を含み、
    前記プロセッサは、前記半導体メモリ装置を含む記憶装置を含むことを特徴とする請求項１に記載の半導体メモリ装置。
  14. 第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板であって、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配され、前記第１ウェル領域は、第１タイプ導電体を含み、前記第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む基板と、
    前記第１ウェル領域に含まれ、第１プルアップ素子及び第２プルアップ素子が一列に配される第１活性領域と、
    前記第２ウェル領域に含まれ、前記第２プルアップ素子に隣接した第１アクセス素子、及び前記第１プルアップ素子に隣接した第１プルダウン素子が配される第２活性領域と、
    前記第３ウェル領域に含まれ、前記第１プルアップ素子に隣接した第２アクセス素子、及び前記第２プルアップ素子に隣接した第２プルダウン素子が配される第３活性領域と、を含む半導体メモリ装置。
  15. 前記第１プルアップ素子及び第２プルアップ素子は、第１方向に沿って一列に配され、
    前記第１プルアップ素子は、前記第１方向と垂直である第２方向に沿って、前記第１プルダウン素子及び前記第２アクセス素子と隣接するように配され、
    前記第２プルアップ素子は、前記第２方向に沿って、前記第２プルダウン素子及び前記第１アクセス素子と隣接するように配されることを特徴とする請求項１４に記載の半導体メモリ装置。
  16. 前記第１活性領域及び第２活性領域の上部を横切る方向に、前記基板の上部に形成される第１ゲート電極と、
    前記第１活性領域及び第３活性領域の上部を横切る方向に、前記基板の上部に形成される第２ゲート電極と、をさらに含み、
    前記第１プルアップ素子と前記第１プルダウン素子は、前記第１ゲート電極に共通して連結されて第１インバータを構成し、前記第２プルアップ素子と前記第２プルダウン素子は、前記第２ゲート電極に共通して連結されて第２インバータを構成することを特徴とする請求項１４に記載の半導体メモリ装置。
  17. 前記第１アクセス素子を、前記第２インバータの入力端子、及び前記第１インバータの出力端子に連結させる第１金属配線と、
    前記第２アクセス素子を、前記第１インバータの入力端子、及び前記第２インバータの出力端子に連結させる第２金属配線と、をさらに含むことを特徴とする請求項１６に記載の半導体メモリ装置。
  18. 前記第１金属配線及び前記第２金属配線は、同一層に配されることを特徴とする請求項１７に記載の半導体メモリ装置。
  19. 前記第１金属配線及び前記第２金属配線は、互いに異なる層に配されることを特徴とする請求項１７に記載の半導体メモリ装置。
  20. 前記第２活性領域の上部を横切る方向に、前記基板の上部に形成される第３ゲート電極と、
    前記第３活性領域の上部を横切る方向に、前記基板の上部に形成される第４ゲート電極と、をさらに含むことを特徴とする請求項１６に記載の半導体メモリ装置。
  21. 前記第３ゲート電極及び第４ゲート電極と平行な方向に伸張するように、前記基板の上部に形成され、前記第３ゲート電極及び第４ゲート電極に連結されるワードラインをさらに含むことを特徴とする請求項２０に記載の半導体メモリ装置。
  22. 前記第１活性領域、第２活性領域及び第３活性領域と平行な方向に伸張するように、前記基板の上部に形成される１対のビットラインをさらに含み、
    前記１対のビットラインのうち第１ビットラインは、前記第１アクセス素子に連結され、
    前記１対のビットラインのうち第２ビットラインは、前記第２アクセス素子に連結されることを特徴とする請求項１４に記載の半導体メモリ装置。
  23. 前記第１活性領域、第２活性領域及び第３活性領域と平行な方向に伸張するように、前記基板の上部に形成される電源電極ラインをさらに含み、
    前記電源電極ラインは、前記第１プルアップ素子と第２プルアップ素子との間に形成されたコンタクトプラグを介して、前記第１プルアップ素子及び第２プルアップ素子に連結されることを特徴とする請求項１４に記載の半導体メモリ装置。
  24. 前記第１タイプ導電体は、Ｎ型導電体であって、前記第２タイプ導電体は、Ｐ型導電体であることを特徴とする請求項１４に記載の半導体メモリ装置。
  25. 第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板を提供する段階であって、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配され、前記第１ウェル領域は、第１タイプ導電体を含み、前記第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む段階と、
    前記第１ウェル領域上に含まれた第１活性領域に、第１プルアップ素子及び第２プルアップ素子を一列に形成する段階と、
    前記第２ウェル領域上に含まれた第２活性領域に、前記第１プルアップ素子と隣接した第１プルダウン素子と、前記第２プルアップ素子と隣接した第１アクセス素子と、を形成する段階と、
    前記第３ウェル領域上に含まれた第３活性領域に、前記第２プルアップ素子と隣接した第２プルダウン素子と、前記第１プルアップ素子と隣接した第２アクセス素子と、を形成する段階と、を含む半導体メモリ装置の製造方法。
  26. 前記第１プルアップ素子及び第２プルアップ素子は、第１方向に沿って一列に形成され、
    前記第１プルアップ素子は、前記第１方向と垂直である第２方向に沿って、前記第１プルダウン素子及び前記第２アクセス素子と隣接するように配され、
    前記第２プルアップ素子は、前記第２方向に沿って、前記第２プルダウン素子及び前記第１アクセス素子と隣接するように配されることを特徴とする請求項２５に記載の半導体メモリ装置の製造方法。
  27. 前記第１活性領域、第２活性領域及び第３活性領域のうち少なくとも１つの領域の上部を横切る方向に、前記基板の上部に形成される複数の導電性パターンを形成する段階をさらに含み、
    前記第１プルアップ素子と前記第１プルダウン素子は、前記複数の導電性パターンのうち一つに共通して連結されて第１インバータを構成し、
    前記第２プルアップ素子と前記第２プルダウン素子は、前記複数の導電性パターンのうち他の一つに共通して連結されて第２インバータを構成することを特徴とする請求項２５に記載の半導体メモリ装置の製造方法。
  28. 前記第１アクセス素子を、前記第２インバータの入力端子と、前記第１インバータの出力端子と、に連結させる第１金属配線；前記第２アクセス素子を、前記第１インバータの入力端子と、前記第２インバータの出力端子と、に連結させる第２金属配線；を形成する段階をさらに含むことを特徴とする請求項２７に記載の半導体メモリ装置の製造方法。
  29. 前記第１金属配線及び第２金属配線を形成する段階は、
    前記基板の上部に第１絶縁膜を形成する段階と、
    前記第１絶縁膜の一部領域をエッチングして複数の第１コンタクトホールを形成し、前記複数の第１コンタクトホールに金属を充填して複数のコンタクトプラグを形成する段階と、
    前記複数のコンタクトプラグが形成された前記第１絶縁膜上に、第２絶縁膜を形成する段階と、
    前記第２絶縁膜の一部領域をエッチングして複数の第２コンタクトホールを形成し、前記複数の第２コンタクトホールに金属を充填し、前記第１金属配線及び第２金属配線を形成する段階と、を含み、
    前記第１金属配線及び第２金属配線は、前記複数のコンタクトプラグを介して、前記第１ウェル領域、第２ウェル領域及び第３ウェル領域のうち少なくとも一つに連結されることを特徴とする請求項２８に記載の半導体メモリ装置の製造方法。
  30. 前記第１ウェル領域、第２ウェル領域及び第３ウェル領域のうち少なくとも一つにシリサイド層を形成する段階をさらに含み、
    前記複数のコンタクトプラグは、前記シリサイド層に連結されることを特徴とする請求項２９に記載の半導体メモリ装置の製造方法。
  31. 第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板であって、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配され、前記第１ウェル領域は、第１タイプ導電体を含み、前記第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む基板と、
    前記第１ウェル領域に一列に形成されて接地端子を共有する第１プルダウン素子及び第２プルダウン素子と、
    前記第２ウェル領域に、前記第１プルダウン素子と隣接するように配される第１プルアップ素子と、
    前記第３ウェル領域に、前記第２プルダウン素子と隣接するように配される第２プルアップ素子と、
    前記第２ウェル領域に、前記第２プルダウン素子と隣接するように配される第１アクセス素子と、
    前記第３ウェル領域に、前記第１プルダウン素子と隣接するように配される第２アクセス素子と、を含む半導体メモリ装置。
  32. 前記第１プルダウン素子及び第２プルダウン素子は、単一活性領域に配され、前記単一活性領域は、前記第１ウェル領域に含まれることを特徴とする請求項３１に記載の半導体メモリ装置。
  33. 前記第１プルダウン素子及び前記第１プルアップ素子は、第１インバータを構成し、
    前記第２プルダウン素子及び前記第２プルアップ素子は、第２インバータを構成することを特徴とする請求項３１に記載の半導体メモリ装置。
  34. 前記第１アクセス素子は、前記第２インバータの入力端子と、前記第１インバータの出力端子と、に連結され、
    前記第２アクセス素子は、前記第１インバータの入力端子と、前記第２インバータの出力端子と、に連結されることを特徴とする請求項３３に記載の半導体メモリ装置。
  35. 前記第１アクセス素子は、ワードラインに印加される電圧によって制御され、１対のビットラインのうち第１ビットラインを、前記第２インバータの入力端子と、前記第１インバータの出力端子と、に連結させる第１アクセス・トランジスタを含むことを特徴とする請求項３３に記載の半導体メモリ装置。
  36. 前記第２アクセス素子は、前記ワードラインに印加される電圧によって制御され、前記１対のビットラインのうち第２ビットラインを、前記第１インバータの入力端子と、前記第２インバータの出力端子と、に連結させる第２アクセス・トランジスタを含むことを特徴とする請求項３５に記載の半導体メモリ装置。
  37. 前記第１アクセス素子及び前記第１プルアップ素子は、単一活性領域内に一列に配され、前記単一活性領域は、前記第２ウェル領域に含まれることを特徴とする請求項３１に記載の半導体メモリ装置。
  38. 前記第２アクセス素子及び前記第２プルアップ素子は、単一活性領域内に一列に配され、前記単一活性領域は、前記第２ウェル領域に含まれることを特徴とする請求項３１に記載の半導体メモリ装置。
  39. 前記第１タイプ導電体は、Ｐ型導電体であって、前記第２タイプ導電体は、Ｎ型導電体であることを特徴とする請求項３１に記載の半導体メモリ装置。
  40. 前記第１プルダウン素子は、前記接地端子に連結されるソースを有するＮチャネル・トランジスタを含み、
    前記第１プルアップ素子は、前記Ｎチャネル・トランジスタのドレインに連結されるドレイン、前記Ｎチャネル・トランジスタのゲートに連結されるゲート、及び電源端子に連結されるソースを有するＰチャネル・トランジスタを含むことを特徴とする請求項３９に記載の半導体メモリ装置。
  41. 前記第２プルダウン素子は、前記接地端子に連結されるソースを有するＮチャネル・トランジスタを含み、
    前記第２プルアップ素子は、前記Ｎチャネル・トランジスタのドレインに連結されるドレイン、前記Ｎチャネル・トランジスタのゲートに連結されるゲート、及び電源端子に連結されるソースを有するＰチャネル・トランジスタを含むことを特徴とする請求項３９に記載の半導体メモリ装置。
  42. 前記第１アクセス素子は、ワードラインに連結されるゲートを有するＰチャネル・トランジスタを含み、
    前記第２アクセス素子は、前記ワードラインに連結されるゲートを有するＰチャネル・トランジスタを含むことを特徴とする請求項３９に記載の半導体メモリ装置。
  43. 前記半導体メモリ装置は、電子システムに含まれ、
    前記電子システムは、バスを介して互いに通信するメモリ部、プロセッサ及び入出力装置を含み、
    前記プロセッサは、前記半導体メモリ装置を含む記憶装置を含むことを特徴とする請求項３１に記載の半導体メモリ装置。
  44. 第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板であって、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配され、前記第１ウェル領域は、第１タイプ導電体を含み、前記第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む基板と、
    前記第１ウェル領域に含まれ、第１プルダウン素子及び第２プルダウン素子が一列に配される第１活性領域と、
    前記第２ウェル領域に含まれ、前記第２プルダウン素子に隣接した第１アクセス素子、及び前記第１プルダウン素子に隣接した第１プルアップ素子が配される第２活性領域と、
    前記第３ウェル領域に含まれ、前記第１プルダウン素子に隣接した第２アクセス素子、及び前記第２プルダウン素子に隣接した第２プルアップ素子が配される第３活性領域と、を含む半導体メモリ装置。
  45. 前記第１プルダウン素子及び第２プルダウン素子は、第１方向に沿って一列に配され、
    前記第１プルダウン素子は、前記第１方向と垂直である第２方向に沿って、前記第１プルアップ素子及び前記第２アクセス素子と隣接するように配され、
    前記第２プルダウン素子は、前記第２方向に沿って、前記第２プルアップ素子及び前記第１アクセス素子と隣接するように配されることを特徴とする請求項４４に記載の半導体メモリ装置。
  46. 前記第１活性領域及び第２活性領域の上部を横切る方向に、前記基板の上部に形成される第１ゲート電極と、
    前記第１活性領域及び第３活性領域の上部を横切る方向に、前記基板の上部に形成される第２ゲート電極と、をさらに含み、
    前記第１プルダウン素子と前記第１プルアップ素子は、前記第１ゲート電極に共通して連結されて第１インバータを構成し、前記第２プルダウン素子と前記第２プルアップ素子は、前記第２ゲート電極に共通して連結されて第２インバータを構成することを特徴とする請求項４４に記載の半導体メモリ装置。
  47. 前記第１アクセス素子を、前記第２インバータの入力端子、及び前記第１インバータの出力端子に連結させる第１金属配線と、
    前記第２アクセス素子を、前記第１インバータの入力端子、及び前記第２インバータの出力端子に連結させる第２金属配線と、をさらに含むことを特徴とする請求項４６に記載の半導体メモリ装置。
  48. 前記第１金属配線及び前記第２金属配線は、同一層に配されることを特徴とする請求項４７に記載の半導体メモリ装置。
  49. 前記第１金属配線及び前記第２金属配線は、互いに異なる層に配されることを特徴とする請求項４７に記載の半導体メモリ装置。
  50. 前記第２活性領域の上部を横切る方向に、前記基板の上部に形成される第３ゲート電極と、
    前記第３活性領域の上部を横切る方向に、前記基板の上部に形成される第４ゲート電極と、をさらに含むことを特徴とする請求項４６に記載の半導体メモリ装置。
  51. 前記第３ゲート電極及び第４ゲート電極と平行な方向に伸張するように、前記基板の上部に形成され、前記第３ゲート電極及び第４ゲート電極に連結されるワードラインをさらに含むことを特徴とする請求項５０に記載の半導体メモリ装置。
  52. 前記第１活性領域、第２活性領域及び第３活性領域と平行な方向に伸張するように、前記基板の上部に形成される１対のビットラインをさらに含み、
    前記１対のビットラインのうち第１ビットラインは、前記第１アクセス素子の一端に連結され、
    前記１対のビットラインのうち第２ビットラインは、前記第２アクセス素子の他端に連結されることを特徴とする請求項４４に記載の半導体メモリ装置。
  53. 前記第１活性領域、第２活性領域及び第３活性領域と平行な方向に伸張するように、前記基板の上部に形成される接地電極ラインをさらに含み、
    前記接地電極ラインは、前記第１プルダウン素子と第２プルダウン素子との間に形成されたコンタクトプラグを介して、前記第１プルダウン素子及び第２プルダウン素子に連結されることを特徴とする請求項４４に記載の半導体メモリ装置。
  54. 前記第１タイプ導電体は、Ｐ型導電体であって、前記第２タイプ導電体は、Ｎ型導電体であることを特徴とする請求項４４に記載の半導体メモリ装置。
  55. 第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板を提供する段階であって、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配され、前記第１ウェル領域は、第１タイプ導電体を含み、前記第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む段階と、
    前記第１ウェル領域上に含まれた第１活性領域に、第１プルダウン素子及び第２プルダウン素子を一列に形成する段階と、
    前記第２ウェル領域上に含まれた第２活性領域に、前記第１プルダウン素子と隣接した第１プルアップ素子及び前記第２プルダウン素子と隣接した第１アクセス素子を形成する段階と、
    前記第３ウェル領域上に含まれた第３活性領域に、前記第２プルダウン素子と隣接した第２プルアップ素子と、前記第１プルダウン素子と隣接した第２アクセス素子と、を形成する段階と、を含む半導体メモリ装置の製造方法。
  56. 前記第１プルダウン素子及び第２プルダウン素子は、第１方向に沿って一列に形成され、
    前記第１プルダウン素子は、前記第１方向と垂直である第２方向に沿って、前記第１プルアップ素子及び前記第２アクセス素子と隣接するように配され、
    前記第２プルダウン素子は、前記第２方向に沿って、前記第２プルアップ素子及び前記第１アクセス素子と隣接するように配されることを特徴とする請求項５５に記載の半導体メモリ装置の製造方法。
  57. 前記第１活性領域、第２活性領域及び第３活性領域のうち少なくとも１つの領域の上部を横切る方向に、前記基板の上部に形成される複数の導電性パターンを形成する段階をさらに含み、
    前記第１プルダウン素子と前記第１プルアップ素子は、前記複数の導電性パターンのうち一つに共通して連結されて第１インバータを構成し、
    前記第２プルダウン素子と前記第２プルアップ素子は、前記複数の導電性パターンのうち他の一つに共通して連結されて第２インバータを構成することを特徴とする請求項５５に記載の半導体メモリ装置の製造方法。
  58. 前記第１アクセス素子を、前記第２インバータの入力端子と、前記第１インバータの出力端子と、に連結させる第１金属配線；前記第２アクセス素子を、前記第１インバータの入力端子と、前記第２インバータの出力端子と、に連結させる第２金属配線；を形成する段階をさらに含むことを特徴とする請求項５７に記載の半導体メモリ装置の製造方法。
  59. 第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板であって、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配され、前記第１ウェル領域は、第１タイプ導電体を含み、前記第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む基板を含み、
    前記第１ウェル領域は、第１積層構造を含み、前記第１積層構造は、第１単一活性層上に連続して積層された第１コンタクトプラグ、第１金属絶縁層、ビアプラグ、及び電源電圧または接地電圧ラインを含み、
    前記第２ウェル領域は、第２積層構造を含み、前記第２積層構造は、第２単一活性層上に連続して積層された第２コンタクトプラグ及び第２金属絶縁層を含み、
    前記第３ウェル領域は、第３積層構造を含み、前記第３積層構造は、第３単一活性層上に連続して積層された第３コンタクトプラグ及び第３金属絶縁層を含むことを特徴とする半導体メモリ装置。
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