KR102223970B1 - 반도체 장치, 레이아웃 시스템 및 스탠다드 셀 라이브러리 - Google Patents

반도체 장치, 레이아웃 시스템 및 스탠다드 셀 라이브러리 Download PDF

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KR102223970B1
KR102223970B1 KR1020150057968A KR20150057968A KR102223970B1 KR 102223970 B1 KR102223970 B1 KR 102223970B1 KR 1020150057968 A KR1020150057968 A KR 1020150057968A KR 20150057968 A KR20150057968 A KR 20150057968A KR 102223970 B1 KR102223970 B1 KR 102223970B1
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Abstract

반도체 장치, 레이아웃 시스템 및 스탠다드 셀 라이브러리(standard cell library)가 제공된다. 반도체 장치는, 기판; 제1 입력 신호의 반전된 전압 레벨에 게이팅되어 제1 노드를 풀 업(pull up)시키는 제1 트랜지스터; 제2 입력 신호의 전압 레벨에 게이팅되어 제1 노드를 풀 다운(pull down)시키는 제2 트랜지스터; 제2 입력 신호의 반전된 전압 레벨에 게이팅되어 제1 노드를 풀 업시키는 제3 트랜지스터; 제1 입력 신호의 전압 레벨에 게이팅되어 제1 노드를 풀 다운시키는 제4 트랜지스터; 제2 입력 신호의 전압 레벨에 게이팅되어 제2 노드를 풀 다운시키는 제5 트랜지스터; 제1 입력 신호의 반전된 전압 레벨에 게이팅되어 제2 노드를 풀 업시키는 제6 트랜지스터; 제1 입력 신호의 전압 레벨에 게이팅되어 제2 노드를 풀 다운시키는 제7 트랜지스터 및 제2 입력 신호의 반전된 전압 레벨에 게이팅되어 제2 노드를 풀 업시키는 제8 트랜지스터를 포함하고, 제1 트랜지스터의 입력단과 제4 트랜지스터의 입력단은 제1 메탈 레이어(metal layer)를 통해 연결되고, 제2 트랜지스터의 입력단과 제3 트랜지스터의 입력단은 제2 메탈 레이어를 통해 연결되고, 제5 트랜지스터의 입력단과 제8 트랜지스터의 입력단은 제1 메탈 레이어를 통해 연결되고, 제6 트랜지스터의 입력단과 제7 트랜지스터의 입력단은 제2 메탈 레이어를 통해 연결되고, 제2 트랜지스터의 입력단과 제5 트랜지스터의 입력단은 기판에 형성된 제1 게이트의 일부분을 통해 연결되고, 제4 트랜지스터의 입력단과 제7 트랜지스터의 입력단은 기판에 형성된 제2 게이트의 일부분을 통해 연결된다.

Description

반도체 장치, 레이아웃 시스템 및 스탠다드 셀 라이브러리{SEMICONDUCTOR DEVICE, LAYOUT SYSTEM AND STANDARD CELL LIBRARY}
본 발명은 반도체 장치, 레이아웃 시스템 및 스탠다드 셀 라이브러리(standard cell library)에 관한 것이다.
집적 회로의 집적도가 증가시키기 위해서는 셀이 차지하는 면적을 최적화할 필요가 있다. 셀이 차지하는 면적을 감소시키기 위한 설계에서는 트랜지스터 자체의 사이즈 외에도 트랜지스터들의 배치, 시그널 라우팅(signal routing) 경로의 최적화, 셀을 구성하는 요소들 간의 커넥션(connection)의 배치 등의 여러가지 고려 사항이 존재한다.
미국등록특허 제8,174,052호는 스탠다드 셀 라이브러리 및 집적 회로를 개시하고 있다.
본 발명이 해결하고자 하는 기술적 과제는 저면적이고 저전력으로 동작하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 저면적이고 저전력으로 동작하는 반도체 장치의 레이아웃 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 저면적이고 저전력으로 동작하는 반도체 장치의 설계에 사용되는 스탠다드 라이브러리 셀을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판; 제1 입력 신호의 반전된 전압 레벨에 게이팅되어 제1 노드를 풀 업(pull up)시키는 제1 트랜지스터; 제2 입력 신호의 전압 레벨에 게이팅되어 제1 노드를 풀 다운(pull down)시키는 제2 트랜지스터; 제2 입력 신호의 반전된 전압 레벨에 게이팅되어 제1 노드를 풀 업시키는 제3 트랜지스터; 제1 입력 신호의 전압 레벨에 게이팅되어 제1 노드를 풀 다운시키는 제4 트랜지스터; 제2 입력 신호의 전압 레벨에 게이팅되어 제2 노드를 풀 다운시키는 제5 트랜지스터; 제1 입력 신호의 반전된 전압 레벨에 게이팅되어 제2 노드를 풀 업시키는 제6 트랜지스터; 제1 입력 신호의 전압 레벨에 게이팅되어 제2 노드를 풀 다운시키는 제7 트랜지스터 및 제2 입력 신호의 반전된 전압 레벨에 게이팅되어 제2 노드를 풀 업시키는 제8 트랜지스터를 포함하고, 제1 트랜지스터의 입력단과 제4 트랜지스터의 입력단은 제1 메탈 레이어(metal layer)를 통해 연결되고, 제2 트랜지스터의 입력단과 제3 트랜지스터의 입력단은 제2 메탈 레이어를 통해 연결되고, 제5 트랜지스터의 입력단과 제8 트랜지스터의 입력단은 제1 메탈 레이어를 통해 연결되고, 제6 트랜지스터의 입력단과 제7 트랜지스터의 입력단은 제2 메탈 레이어를 통해 연결되고, 제2 트랜지스터의 입력단과 제5 트랜지스터의 입력단은 기판에 형성된 제1 게이트의 일부분을 통해 연결되고, 제4 트랜지스터의 입력단과 제7 트랜지스터의 입력단은 기판에 형성된 제2 게이트의 일부분을 통해 연결된다.
본 발명의 몇몇의 실시예에서, 상기 제2 트랜지스터 및 상기 제5 트랜지스터는 상기 제1 게이트 상에 형성되고, 상기 제4 트랜지스터 및 상기 제7 트랜지스터는 상기 제2 게이트 상에 형성될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 게이트 및 상기 제2 게이트는 상기 기판으로부터 제1 레벨(level)의 높이에 형성되고, 상기 제1 메탈 레이어는 상기 제1 레벨보다 높은 제2 레벨의 높이에 형성되고, 상기 제2 메탈 레이어는 상기 제1 레벨보다 높고 상기 제2 레벨보다 낮은 제3 레벨의 높이에 형성될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1, 제3, 제6 및 제8 트랜지스터는 제1 타입 트랜지스터이고, 상기 제2, 제4, 제5 및 제7 트랜지스터는 상기 제1 타입과 다른 제2 타입 트랜지스터일 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제5 트랜지스터의 입력단과 상기 제8 트랜지스터의 입력단은 제2 메탈 레이어를 통해 연결되고, 상기 제6 트랜지스터의 입력단과 상기 제7 트랜지스터의 입력단은 제1 메탈 레이어를 통해 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 축을 기준으로 일측에 형성되는 기판의 제1 영역 및 축을 기준으로 타측에 형성되는 기판의 제2 영역; 제1 영역 내지 제2 영역에 걸쳐 제1 방향과 수직인 제2 방향으로 연장되도록 형성되고, 기판에 대해 제1 방향 및 제2 방향에 각각 수직인 제3 방향으로 제1 레벨(level)의 높이에 형성된 제1 게이트; 제1 영역 내지 제2 영역에 걸쳐 제1 게이트로부터 이격되어 제2 방향으로 연장되도록 형성되고, 기판에 대해 제1 레벨의 높이에 형성된 제2 게이트; 제1 영역에서 제1 게이트 상에 형성된 제1 트랜지스터의 입력단과 제2 게이트 상에 형성된 제4 트랜지스터의 입력단을 연결하되, 기판에 대해 제1 레벨보다 높은 제2 레벨의 높이에 형성된 제1 커넥션(connection); 제1 영역에서 제1 게이트 상에 형성된 제2 트랜지스터의 입력단과 제2 게이트 상에 형성된 제3 트랜지스터의 입력단을 연결하되, 기판에 대해 제1 레벨보다 높고 및 제2 레벨보다 낮은 제3 레벨의 높이에 형성된 제2 커넥션; 제2 영역에서 제1 게이트 상에 형성된 제5 트랜지스터의 입력단과 제2 게이트 상에 형성된 제8 트랜지스터의 입력단을 연결하되, 기판에 대해 제2 레벨의 높이에 형성된 제3 커넥션; 및 제2 영역에서 제1 게이트 상에 형성된 제6 트랜지스터의 입력단과 제2 게이트 상에 형성된 제7 트랜지스터의 입력단을 연결하되, 기판에 대해 제3 레벨의 높이에 형성된 제4 커넥션을 포함하고, 제2 트랜지스터의 입력단과 제5 트랜지스터의 입력단은 제1 게이트의 일부분를 통해 연결되고, 제4 트랜지스터의 입력단과 제7 트랜지스터의 입력단은 제2 게이트의 일부분를 통해 연결된다.
본 발명의 몇몇의 실시예에서, 상기 제1 커넥션 및 상기 제3 커넥션은 상기 제2 레벨의 높이로 형성되는 제1 메탈 레이어(metal layer)이고, 상기 제2 커넥션 및 상기 제4 커넥션은 상기 제3 레벨의 높이로 형성되는 제2 메탈 레이어일 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 커넥션은 상기 제2 커넥션과 교차하고, 상기 제3 커넥션은 상기 제4 커넥션과 교차할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 방향으로 연장되는 파워 레일을 더 포함하고, 상기 제1 게이트 및 상기 제2 게이트는 상기 파워 레일과 수직으로 교차할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 게이트는 상기 파워 레일과 오버랩되는 제1 오버랩부를 포함하고, 상기 제2 트랜지스터의 입력단과 상기 제5 트랜지스터의 입력단은 상기 제1 오버랩부를 통해 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 게이트는 상기 파워 레일과 오버랩되는 제2 오버랩부를 포함하고, 상기 제4 트랜지스터의 입력단과 상기 제7 트랜지스터의 입력단은 상기 제2 오버랩부를 통해 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2, 제4, 제5 및 제7 트랜지스터는 상기 파워 레일에 인접하도록 배치될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 파워 레일은 접지 전압(VSS) 레일이고, 상기 제1, 제3, 제6 및 제8 트랜지스터는 P형 트랜지스터이고, 상기 제2, 제4, 제5 및 제7 트랜지스터는 N형 트랜지스터일 수 있다.
본 발명의 몇몇의 실시예에서, 상기 파워 레일은 전원 전압(VDD) 레일이고, 상기 제1, 제3, 제6 및 제8 트랜지스터는 N형 트랜지스터이고, 상기 제2, 제4, 제5 및 제7 트랜지스터는 P형 트랜지스터일 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제3 커넥션은 상기 제6 트랜지스터의 입력단과 상기 제7 트랜지스터의 입력단을 연결하고, 상기 제4 커넥션은 상기 제5 트랜지스터의 입력단과 상기 제8 트랜지스터의 입력단을 연결할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되도록 형성된 파워 레일; 파워 레일을 기준으로 일측에 형성되는 기판의 제1 영역 및 파워 레일을 기준으로 타측에 형성되는 기판의 제2 영역; 제1 영역 내지 제2 영역에 걸쳐 제1 방향과 수직인 제2 방향으로 연장되도록 형성되고, 파워 레일과 오버랩되는 제1 오버랩부를 포함하는 제1 게이트; 제1 영역 내지 제2 영역에 걸쳐 제1 게이트로부터 이격되어 제2 방향으로 연장되도록 형성되고, 파워 레일과 오버랩되는 제2 오버랩부를 포함하는 제2 게이트; 서로 동일한 제1 입력 신호에 의해 게이팅되는 제1 영역의 제1 게이트 상에 형성된 제1 트랜지스터, 제1 영역의 제2 게이트 상에 형성된 제4 트랜지스터, 제2 영역의 제2 게이트 상에 형성된 제7 트랜지스터 및 제2 영역의 제1 게이트 상에 형성된 제6 트랜지스터; 및 서로 동일한 제2 입력 신호에 의해 게이팅되는 제1 영역의 제1 게이트 상에 형성된 제2 트랜지스터, 제1 영역의 제2 게이트 상에 형성된 제3 트랜지스터, 제2 영역의 제1 게이트 상에 형성된 제5 트랜지스터 및 제2 영역의 제2 게이트 상에 형성된 제8 트랜지스터를 포함하고, 제1 영역에서 제1 트랜지스터의 입력단과 제4 트랜지스터의 입력단을 연결하는 커넥션과, 제2 영역에서 제5 트랜지스터의 입력단과 제8 트랜지스터의 입력단을 연결하는 커넥션은 제1 메탈 레이어(metal layer)로 형성되고, 제1 영역에서 제2 트랜지스터의 입력단과 제3 트랜지스터의 입력단을 연결하는 커넥션과, 제2 영역에서 제6 트랜지스터의 입력단과 제7 트랜지스터의 입력단을 연결하는 커넥션은 제1 메탈 레이어와 다른 제2 메탈 레이어로 형성되고, 제2 트랜지스터의 입력단과 제5 트랜지스터의 입력단은 제1 오버랩부를 통해 연결되고, 제4 트랜지스터의 입력단과 제7 트랜지스터의 입력단은 제2 오버랩부를 통해 연결된다.
본 발명의 몇몇의 실시예에서, 상기 제1 메탈 레이어는 상기 기판에 대해 상기 제1 방향 및 상기 제2 방향에 각각 수직인 제3 방향으로 제1 레벨(level)의 높이에 형성되고, 상기 제2 메탈 레이어는 상기 기판에 대해 상기 제1 레벨보다 낮은 제2 레벨의 높이에 형성될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 오버랩부 및 상기 제2 오버랩부는 상기 제1 레벨보다 낮은 제3 레벨의 높이에 형성될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 영역에 형성된 상기 제1 메탈 레이어와 상기 제1 영역에 형성된 상기 제2 메탈 레이어는 서로 교차할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 영역에 형성된 상기 제1 메탈 레이어와 상기 제2 영역에 형성된 상기 제2 메탈 레이어는 서로 교차할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2, 제4, 제5 및 제7 트랜지스터는 상기 파워 레일에 인접하도록 배치될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 방향으로 연장되도록 형성된 파워 레일; 제1 방향과 수직인 제2 방향으로 연장되는 제1 라인을 따라 순차적으로 형성된 제1 내지 제4 입력단; 제1 게이트로부터 이격되어 제2 방향으로 연장되는 제2 라인을 따라 순차적으로 형성된 제5 내지 제8 입력단; 제1 입력단 및 제6 입력단을 연결하도록 형성된 제1 커넥션(connection); 제1 커넥션과 교차하고, 제2 입력단 및 제5 입력단을 연결하도록 형성된 제2 커넥션; 제3 입력단 및 제8 입력단을 연결하도록 형성된 제3 커넥션; 제3 커넥션과 교차하고, 제4 입력단 및 제7 입력단을 연결하도록 형성된 제4 커넥션; 파워 레일과 교차하고, 제2 입력단 및 제3 입력단을 연결하도록 형성된 제1 인터커넥션(interconnection); 및 파워 레일과 교차하고, 제6 입력단 및 제7 입력단을 연결하도록 형성된 제2 인터커넥션을 포함하고, 제1 인터커넥션은 제2 입력단 및 제3 입력단이 형성되는 제1 게이트 구조물의 일부분이고, 제2 인터커넥션은 제6 입력단 및 제7 입력단이 형성되는 제2 게이트 구조물의 일부분이다.
본 발명의 몇몇의 실시예에서, 상기 제1 커넥션 및 상기 제3 커넥션은 상기 기판에 대해 상기 제1 방향 및 상기 제2 방향에 각각 수직인 제3 방형으로 제1 레벨(level)의 높이에 형성되고, 상기 제2 커넥션 및 상기 제4 커넥션은 상기 기판에 대해 상기 제1 레벨보다 낮은 제2 레벨의 높이에 형성될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 인터커넥션 및 상기 제2 인터커넥션은 상기 제1 레벨보다 낮은 제3 레벨의 높이에 형성될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 내지 제4 입력단에는 제1 입력 신호가 인가되고, 상기 제5 내지 제8 핀에는 제2 입력 신호가 인가될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 인터커넥션은 상기 제1 게이트 구조물의 나머지 부분과 다른 물질을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 인터커넥션은 상기 제2 게이트 구조물의 나머지 부분과 다른 물질을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 다른 실시예에 따른 반도체 장치의 레이아웃 시스템은, 프로세서; 스탠다드 셀(standard cell) 디자인이 저장된 스토리지; 및 프로세서를 이용하여, 정의된 요구 조건(requirement)에 따라 하나 이상의 스탠다드 셀 디자인을 레이아웃하는 레이아웃 모듈을 포함하되, 상기 레이아웃 모듈은, 기판 상에 제1 방향으로 연장되는 제1 파워 레일을 배치하고, 제1 파워 레일로부터 제1 방향과 수직인 제2 방향으로 제1 간격만큼 이격되어 제1 방향으로 연장되는 제2 파워 레일을 배치하고, 제2 파워 레일로부터 제2 방향으로 제2 간격만큼 이격되어 제1 방향으로 연장되는 제3 파워 레일을 배치하고, 제1 파워 레일과 제2 파워 레일 사이에 제1 액티브 영역 및 제2 액티브 영역을 정의하되, 제1 액티브 영역은 제1 파워 레일에 인접하고, 제2 액티브 영역은 제2 파워 레일에 인접하고, 제2 파워 레일과 제3 파워 레일 사이에 제3 액티브 영역 및 제4 액티브 영역을 정의하되, 제3 액티브 영역은 제2 파워 레일에 인접하고, 제4 액티브 영역은 제3 파워 레일에 인접하고, 제1 내지 제4 액티브 영역과 교차하고, 제2 방향으로 연장되는 제1 게이트 및 제1 게이트와 이격되어 제2 방향으로 연장되는 제2 게이트를 배치하고, 제1 게이트 상에서 제1 내지 제4 액티브 영역을 이용하여 제1, 제2, 제5 및 제6 트랜지스터를 정의하되, 제1 및 제2 트랜지스터는 제1 파워 레일과 제2 파워 레일 사이에 배치되고, 제5 및 제6 트랜지스터는 제2 파워 레일과 제3 파워 레일 사이에 배치되고, 제2 게이트 상에서 제1 내지 제4 액티브 영역을 이용하여 제3, 제4, 제7 및 제8 트랜지스터를 정의하되, 제3 및 제4 트랜지스터는 제1 파워 레일과 제2 파워 레일 사이에 배치되고, 제7 및 제8 트랜지스터는 제2 파워 레일과 제3 파워 레일 사이에 배치되고, 기판으로부터 제1 높이에 형성되는 제1 메탈 레이어(metal layer)를 이용하여, 제1 트랜지스터의 입력단과 제4 트랜지스터의 입력단을 연결하고 제5 트랜지스터의 입력단과 제8 트랜지스터의 입력단을 연결하고, 기판으로부터 제1 높이보다 낮은 제2 높이에 형성되는 제2 메탈 레이어를 이용하여, 제2 트랜지스터의 입력단과 제3 트랜지스터의 입력단을 연결하고 제6 트랜지스터의 입력단과 제7 트랜지스터의 입력단을 연결한다.
본 발명의 몇몇의 실시예에서, 상기 제1 게이트 및 상기 제2 게이트는 상기 기판으로부터 상기 제1 높이 및 상기 제2 높이보다 낮은 제3 높이에 형성될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 게이트는 상기 제2 트랜지스터와 상기 제5 트랜지스터 사이에서 상기 제2 파워 레일과 오버랩되는 제1 오버랩부를 포함하고, 상기 제2 트랜지스터의 입력단과 상기 제5 트랜지스터의 입력단은 상기 제1 오버랩부를 통해 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 게이트는 상기 제4 트랜지스터와 상기 제7 트랜지스터 사이에서 상기 제2 파워 레일과 오버랩되는 제2 오버랩부를 포함하고, 상기 제4 트랜지스터의 입력단과 상기 제7 트랜지스터의 입력단은 상기 제2 오버랩부를 통해 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 메탈 레이어는 상기 제2 메탈 레이어와 서로 교차할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 파워 레일 및 상기 제3 파워 레일은 전원 전압(VDD) 레일이고, 상기 제2 파워 레일은 접지 전압 레일(VSS)이고, 상기 제1, 제3, 제6 및 제8 트랜지스터는 P형 트랜지스터이고, 상기 제2, 제4, 제5 및 제7 트랜지스터는 N형 트랜지스터일 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 파워 레일 및 상기 제3 파워 레일은 전원 전압(VSS) 레일이고, 상기 제2 파워 레일은 접지 전압 레일(VDD)이고, 상기 제1, 제3, 제6 및 제8 트랜지스터는 N형 트랜지스터이고, 상기 제2, 제4, 제5 및 제7 트랜지스터는 P형 트랜지스터일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 스탠다드 셀 라이브러리는, 기판 상에서 제1 방향으로 연장되도록 형성된 파워 레일; 파워 레일을 기준으로 일측에 형성되는 기판의 제1 영역 및 파워 레일을 기준으로 타측에 형성되는 기판의 제2 영역; 제1 영역 내지 제2 영역에 걸쳐 제1 방향과 수직인 제2 방향으로 연장되도록 형성되고, 기판에 대해 제1 방향 및 제2 방향에 각각 수직인 제3 방향으로 제1 레벨(level)의 높이에 형성된 제1 게이트; 제1 영역 내지 제2 영역에 걸쳐 제1 게이트로부터 이격되어 제2 방향으로 연장되도록 형성되고, 기판에 대해 제1 레벨의 높이에 형성된 제2 게이트; 제1 영역에서 제1 게이트 상에 형성된 제1 트랜지스터의 입력단과 제2 게이트 상에 형성된 제4 트랜지스터의 입력단을 연결하되, 기판에 대해 제1 레벨보다 높은 제2 레벨의 높이에 형성된 제1 커넥션(connection); 제1 영역에서 제1 게이트 상에 형성된 제2 트랜지스터의 입력단과 제2 게이트 상에 형성된 제3 트랜지스터의 입력단을 연결하되, 기판에 대해 제1 레벨보다 높고 및 제2 레벨보다 낮은 제3 레벨의 높이에 형성된 제2 커넥션; 제2 영역에서 제1 게이트 상에 형성된 제5 트랜지스터의 입력단과 제2 게이트 상에 형성된 제8 트랜지스터의 입력단을 연결하되, 기판에 대해 제2 레벨의 높이에 형성된 제3 커넥션; 및 제2 영역에서 제1 게이트 상에 형성된 제6 트랜지스터의 입력단과 제2 게이트 상에 형성된 제7 트랜지스터의 입력단을 연결하되, 기판에 대해 제3 레벨의 높이에 형성된 제4 커넥션을 포함하고, 제2 트랜지스터의 입력단과 제5 트랜지스터의 입력단은 제1 게이트의 일부분를 통해 연결되고, 제4 트랜지스터의 입력단과 제7 트랜지스터의 입력단은 제2 게이트의 일부분를 통해 연결된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 레이아웃 시스템을 설명하기 위한 개략도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치로 구현되는 회로를 설명하기 위한 도면이다.
도 3a은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이다.
도 3b 및 도 3c는 도 3a의 반도체 장치의 변형례를 나타낸 도면이다.
도 4a 및 도 4b는 도 3a의 L-L에 따른 단면을 나타낸 도면이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 7a 및 도 7b는 도 6의 M-M에 따른 단면을 나타낸 도면이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 11 내지 도 13은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 레이아웃 시스템을 설명하기 위한 개략도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 레이아웃 시스템(1)은 반도체 장치에 대한 레이아웃 방법을 수행할 수 있다. 구체적으로, 레이아웃 시스템(1)은 하나 이상의 명령(instruction)(예컨대, 소프트웨어)을 포함할 수 있고, 상기 하나 이상의 명령은 레이아웃 시스템(1)으로 하여금 본 명세서에서 설명되는 반도체 장치에 대한 레이아웃 방법을 수행하도록 할 수 있다. 본 발명의 몇몇의 실시예에서, 레이아웃 시스템(1)은 스탠드얼론(standalone) 장치로서 동작하거나, 레이아웃 시스템(1)과 전기적으로 연결된 다른 장치와 함께 동작할 수도 있다. 레이아웃 시스템(1)이 예컨대, 네트워크를 통해 다른 장치와 연결되는 경우, 서버-클라이언트 환경(server-client envionment)에서는 서버 또는 클라이언트로서 동작할 수 있고, 피어-투-피어 네트워크 환경(peer-to-peer network environment) 또는 분산 네트워크 환경(distributed network environment)에서는 하나의 피어(peer)로서 동작할 수 있다.
레이아웃 시스템(1)은 프로세서(10)(예컨대, CPU(Central Processing Unit), GPU(Graphic Processing Unit), DSP(Digital Signal Processor), ASICs(Application Specific Integrated Circuits) 등), 메모리(20), 스토리지(30), 레이아웃 모듈(40), 입력 장치(50) 및 출력 장치(60)를 포함할 수 있다. 프로세서(10), 메모리(20), 스토리지(30), 레이아웃 모듈(40), 입력 장치(50) 및 출력 장치(60)는 버스(70)를 통해 전기적으로 연결되어 서로 데이터를 주고 받을 수 있다.
스토리지(30)는 반도체 장치에 대한 레이아웃 방법을 수행하는 명령 및 반도체 장치의 레이아웃에 관한 데이터를 포함하는 컴퓨터로 판독 가능한 매체를 포함할 수 있다. 여기서, 상기 명령은 레이아웃 시스템(1)에 의해 실행되는 동안 메모리(20)(예컨대, 메인 메모리) 내에 존재하거나(reside), 프로세서(10) 내(예컨대, 프로세서(10)의 캐시 메모리 내)에 존재할 수 있다. 한편, 상기 레이아웃에 관한 데이터는 예컨대, 디자인 룰(design rule)과 같은 제약 조건, 반도체 장치의 레이아웃에 사용되는 다양한 소자에 대한 데이터, 스탠다드 셀 데이터 등을 포함할 수 있다. 레이아웃 시스템(1)은 입력 장치(50)를 이용하여 상기 레이아웃에 관한 데이터를 예컨대 입력 장치(50)를 통해 사용자 또는 레이아웃 시스템(1)과 연결된 다른 장치 또는 시스템으로부터 수신할 수 있고, 출력 장치(60)를 이용하여 반도체 레이아웃과 관련된 저장 데이터, 결과 데이터 등을 사용자 또는 레이아웃 시스템(1)과 연결된 다른 장치 또는 시스템에 전달할 수 있다.
레이아웃 모듈(40)은 프로세서(10)를 이용하여, 정의된 요구 조건(requirement), 예컨대 디자인 룰에 따라 하나 이상의 스탠다드 셀 디자인을 레이아웃할 수 있다. 이러한 스탠다드 셀 디자인은 스토리지(30)에 저장될 수 있다. 레이아웃 모듈(40)이 본 발명의 다양한 실시예에 따른 스탠다드 셀 디자인을 레이아웃하는 구체적인 방법에 대해서는 도 3a과 관련하여 후술하도록 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치로 구현되는 회로를 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치로 구현되는 회로는 제1 입력 신호(A)의 반전된 전압 레벨에 게이팅되어 제1 노드(Y)를 풀 업(pull up)시키는 제1 트랜지스터(MP2), 제2 입력 신호(B)의 전압 레벨에 게이팅되어 제1 노드(Y)를 풀 다운(pull down)시키는 제2 트랜지스터(MN2); 제2 입력 신호(B)의 반전된 전압 레벨에 게이팅되어 제1 노드(Y)를 풀 업시키는 제3 트랜지스터(MP4); 제1 입력 신호(A)의 전압 레벨에 게이팅되어 제1 노드(Y)를 풀 다운시키는 제4 트랜지스터(MN4); 제2 입력 신호(B)의 전압 레벨에 게이팅되어 제2 노드(Y')를 풀 다운시키는 제5 트랜지스터(MN6); 제1 입력 신호(A)의 반전된 전압 레벨에 게이팅되어 제2 노드(Y')를 풀 업시키는 제6 트랜지스터(MP6); 제1 입력 신호(A)의 전압 레벨에 게이팅되어 제2 노드(Y')를 풀 다운시키는 제7 트랜지스터(MN8) 및 제2 입력 신호(B)의 반전된 전압 레벨에 게이팅되어 제2 노드(Y')를 풀 업시키는 제8 트랜지스터(MP8)를 포함한다.
여기서, 상기 반도체 장치의 제1 트랜지스터(MP2), 제4 트랜지스터(MN4), 제6 트랜지스터(MP6) 및 제7 트랜지스터(MN8)에는 제1 입력 신호(A)가 인가되고, 제2 트랜지스터(MN2), 제3 트랜지스터(MP4), 제5 트랜지스터(MN6) 및 제8 트랜지스터(MP8)에는 제2 입력 신호(B)가 인가된다. 따라서, 제1 트랜지스터(MP2), 제4 트랜지스터(MN4), 제6 트랜지스터(MP6) 및 제7 트랜지스터(MN8)의 각각의 입력단들끼리 전기적으로 서로 연결될 수 있고, 제2 트랜지스터(MN2), 제3 트랜지스터(MP4), 제5 트랜지스터(MN6) 및 제8 트랜지스터(MP8)의 각각의 입력단들끼리 전기적으로 서로 연결될 수 있다.
도 3a와 관련하여 더욱 상세히 설명될 것이지만, 상기 반도체 장치의 제1 트랜지스터(MP2)의 입력단과 제4 트랜지스터(MN4)의 입력단은 제1 메탈 레이어(metal layer)(예컨대, "메탈 1(Metal 1)")를 통해 연결되고, 제2 트랜지스터(MN2)의 입력단과 제3 트랜지스터(MP4)의 입력단은 제2 메탈 레이어(예컨대, "메탈 0(Metal 0)")를 통해 연결될 수 있다. 그리고 제5 트랜지스터(MN6)의 입력단과 제8 트랜지스터(MP8)의 입력단은 제1 메탈 레이어(예컨대, "메탈 1(Metal1)")를 통해 연결되고, 제6 트랜지스터(MP6)의 입력단과 제7 트랜지스터(MN8)의 입력단은 제2 메탈 레이어(예컨대, "메탈 0(Metal 0)")를 통해 연결될 수 있다.
한편, 제2 트랜지스터(MN2) 및 제5 트랜지스터(MN6)는 제1 게이트 상에 형성되고, 제4 트랜지스터(MN4) 및 제7 트랜지스터(MN8)는 제2 게이트 상에 형성될 수 있다. 여기서, 제2 트랜지스터(MN2)의 입력단과 제5 트랜지스터(MN6)의 입력단은 기판에 형성된 상기 제1 게이트의 일부분(또는 제1 인터커넥션(interconnection))을 통해 연결되고, 제4 트랜지스터(MN4)의 입력단과 제7 트랜지스터(MN8)의 입력단은 기판에 형성된 상기 제2 게이트의 일부분(또는 제2 인터커넥션)을 통해 연결될 수 있다.
여기서, 제1 게이트 및 제2 게이트는 기판으로부터 제1 레벨(level)의 높이에 형성되고, 제1 메탈 레이어는 제1 레벨보다 높은 제2 레벨의 높이에 형성되고, 제2 메탈 레이어는 제1 레벨보다 높고 제2 레벨보다 낮은 제3 레벨의 높이에 형성될 수 있다.
본 실시예에서는 제1 트랜지스터(MP2), 제3 트랜지스터(MP4), 제6 트랜지스터(MP6) 및 제8 트랜지스터(MP8)는 P형 트랜지스터이고, 제2 트랜지스터(MN2), 제4 트랜지스터(MN4), 제5 트랜지스터(MN6) 및 제7 트랜지스터(MN8)는 N형 트랜지스터이지만, 본 발명의 범위가 이에 제한되는 것은 아니다. 즉, 본 발명의 다른 실시예에서, 상기 제1, 제3, 제6 및 제8 트랜지스터는 N 타입 트랜지스터이고, 상기 제2, 제4, 제5 및 제7 트랜지스터는 P 타입 트랜지스터일 수도 있다.
본 발명의 몇몇의 실시예에서, 상기 회로는, 제1 트랜지스터(MP2)와 직렬로 연결되고 입력 신호(C1)의 반전된 전압 레벨에 게이팅되어 전원 전압(VDD)을 제공하는 트랜지스터(MP1), 제2 트랜지스터(MN2)와 직렬로 연결되고 입력 신호(C1)의 전압 레벨에 게이팅되어 접지 전압(VSS)을 제공하는 트랜지스터(MN1), 제3 트랜지스터(MP4)와 직렬로 연결되고 입력 신호(D1)의 반전된 전압 레벨에 게이팅되어 전원 전압(VDD)을 제공하는 트랜지스터(MP3) 및 제4 트랜지스터(MN4)와 직렬로 연결되고 입력 신호(D1)의 전압 레벨에 게이팅되어 접지 전압(VSS)을 제공하는 트랜지스터(MN3)를 더 포함할 수 있다.
한편, 본 발명의 몇몇의 실시예에서, 상기 회로는, 제6 트랜지스터(MP6)와 직렬로 연결되고 입력 신호(C2)의 반전된 전압 레벨에 게이팅되어 전원 전압(VDD)을 제공하는 트랜지스터(MP5), 제5 트랜지스터(MN6)와 직렬로 연결되고 입력 신호(C2)의 전압 레벨에 게이팅되어 접지 전압(VSS)을 제공하는 트랜지스터(MN5), 제8 트랜지스터(MP8)와 직렬로 연결되고 입력 신호(D2)의 반전된 전압 레벨에 게이팅되어 전원 전압(VDD)을 제공하는 트랜지스터(MP7) 및 제7 트랜지스터(MN8)와 직렬로 연결되고 입력 신호(D2)의 전압 레벨에 게이팅되어 접지 전압(VSS)을 제공하는 트랜지스터(MN7)를 더 포함할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이고, 도 4a 및 도 4b는 도 3a의 L-L에 따른 단면을 나타낸 도면이다.
도 3a 및 도 4a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 제1 파워 레일(102), 제2 파워 레일(104), 제3 파워 레일(106), 제1 게이트(122) 및 제2 게이트(124)를 포함한다.
제1 파워 레일(102), 제2 파워 레일(104) 및 제3 파워 레일(106)은 기판 상에서 제1 방향으로 연장된다. 제2 파워 레일(104)을 기준으로 일측에는 제1 영역(I)이 형성되고, 타측에는 제2 영역(II)이 형성된다. 제1 파워 레일(102), 제2 파워 레일(104) 및 제3 파워 레일(106)은 전원을 공급하는 전원 전압(VDD) 레일 또는 접지된 접지 전원(VSS) 레일 중 어느 하나로 결정될 수 있다. 본 실시예에서는 제1 파워 레일(102) 및 제3 파워 레일(106)이 전원 공급(VDD) 레일에 해당하고, 제2 파워 레일(104)은 접지 전압(VSS) 레일에 해당한다.
제1 게이트(122)는 제1 영역(I) 내지 제2 영역(II)에 걸쳐 제1 방향과 수직인 제2 방향으로 연장되고, 제2 게이트는 제1 영역(I) 내지 제2 영역(II)에 걸쳐 제1 게이트로(122)부터 이격되어 제2 방향으로 연장되도록 기판 상에 형성된다. 여기서 제1 게이트(122) 및 제2 게이트(124)는 제1 방향 및 제2 방향에 각각 수직인 제3 방향에서, 기판으로부터 제1 레벨(level)의 높이에 형성된다. 본 발명의 몇몇의 실시예에서, 제1 게이트(122) 및 제2 게이트(124)는 제2 파워 레일(104)과 수직으로 교차할 수 있고, 제1 게이트(122)는 제2 파워 레일(104)과 오버랩되는 제1 오버랩부(123를 포함하고, 제2 게이트(124)는 제2 파워 레일(104)과 오버랩되는 제2 오버랩부(125)를 포함할 수 있다. 한편, 본 발명의 몇몇의 실시예에서 제1 게이트(122) 및 제2 게이트(124)는 폴리 실리콘 게이트일 수도 있고, 메탈 게이트일 수도 있다.
본 실시예에서, 제1 트랜지스터(MP2), 제2 트랜지스터(MN2), 제5 트랜지스터(MN6) 및 제6 트랜지스터(MP6)는 제1 게이트 상에 형성되고, 제3 트랜지스터(MP4), 제4 트랜지스터(MN4), 제7 트랜지스터(MN8) 및 제8 트랜지스터(MP8)는 제2 게이트 상에 형성되었으나, 본 발명의 범위가 이러한 트랜지스터의 배치에 제한되는 것은 아니다. 또한, 본 실시예에서, 제2 트랜지스터(MN2), 제4 트랜지스터(MN4), 제5 트랜지스터(MN6) 및 제7 트랜지스터(MN8)는 접지 전압(VSS) 레일인 제2 파워 레일(104)에 인접하도록 배치되었으나, 본 발명의 범위가 이러한 트랜지스터의 배치에 제한되는 것은 아니다.
본 실시예에서는 제1 트랜지스터(MP2), 제3 트랜지스터(MP4), 제6 트랜지스터(MP6) 및 제8 트랜지스터(MP8)는 P형 트랜지스터이고, 제2 트랜지스터(MN2), 제4 트랜지스터(MN4), 제5 트랜지스터(MN6) 및 제7 트랜지스터(MN8)는 N형 트랜지스터이지만, 본 발명의 범위가 이에 제한되는 것은 아니다. 즉, 본 발명의 다른 실시예에서, 상기 제1, 제3, 제6 및 제8 트랜지스터는 N 타입 트랜지스터이고, 상기 제2, 제4, 제5 및 제7 트랜지스터는 P 타입 트랜지스터일 수도 있다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 영역(I)에서 제1 커넥션(132) 및 제2 커넥션(134)을 포함하고, 제2 영역(II)에서 제3 커넥션(136) 및 제4 커넥션(138)을 포함할 수 있다. 제1 영역(I)에서, 제1 커넥션(132)은 제1 게이트(122) 상에 형성된 제1 트랜지스터(MP2)의 입력단과 제2 게이트(124) 상에 형성된 제4 트랜지스터(MN4)의 입력단을 연결하고, 제2 커넥션(134)은 제1 게이트(122) 상에 형성된 제2 트랜지스터(MN2)의 입력단과 제2 게이트(124) 상에 형성된 제3 트랜지스터(MP4)의 입력단을 연결한다. 그리고 제2 영역(II)에서, 제3 커넥션(136)은 제1 게이트(122) 상에 형성된 제5 트랜지스터(MN6)의 입력단과 제2 게이트(124) 상에 형성된 제8 트랜지스터(MP8)의 입력단을 연결하고, 제4 커넥션(138)은 제1 게이트(122) 상에 형성된 제6 트랜지스터(MP6)의 입력단과 제2 게이트(124) 상에 형성된 제7 트랜지스터(MN8)의 입력단을 연결한다.
여기서, 제1 커넥션(132) 및 제3 커넥션(136)은 기판에 대해 제1 레벨보다 높은 제2 레벨의 높이에 형성되고, 제2 커넥션(134) 및 제4 커넥션(138)은 기판에 대해 제1 레벨보다 높고 및 제2 레벨보다 낮은 제3 레벨의 높이에 형성된다. 즉, 제1 커넥션(132) 및 제3 커넥션(136)과, 제2 커넥션(134) 및 제4 커넥션(138)은 기판으로부터 서로 다른 높이에 형성된다. 본 발명의 몇몇의 실시예에서, 제1 커넥션(132)은 제2 커넥션(134)과 교차하고, 제3 커넥션(136)은 제4 커넥션(138)과 교차할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 커넥션(132) 및 제3 커넥션(136)은 제2 레벨의 높이로 형성되는 제1 메탈 레이어이고, 제2 커넥션(134) 및 제4 커넥션(138)은 제3 레벨의 높이로 형성되는 제2 메탈 레이어일 수 있다. 도 4a를 참조하면, 제1 게이트(122) 및 제2 게이트(124)가 제1 레벨(L1)에 형성되고, 제2 커넥션(134)이 제3 레벨(L3)에 형성되고, 제1 커넥션(132)이 제2 레벨(L2)에 형성됨을 알 수 있다. 예를 들어, 제1 커넥션(132)은 "메탈 1(Metal1)"으로 형성되고, 제2 커넥션(134)은 "메탈 0(Metal 0)"로 형성될 수 있다. 이와 다르게, 예를 들어, 제1 커넥션(132)은 "메탈 2(Metal 2)"으로 형성되고, 제2 커넥션(134)은 "메탈 1(Metal 1)" 또는 "메탈 0(Metal 0)"로 형성될 수도 있다.
본 발명의 몇몇의 실시예에서, 제1 게이트(122) 또는 제2 게이트(124)는 제2 커넥션(134)과 전기적으로 접속될 수 있다. 예를 들어, 제1 게이트(122) 또는 제2 게이트(124)의 상면과 제2 커넥션(134)의 하면이 서로 직접 접촉하여 전기적인 접속을 형성할 수도 있고, 제1 게이트(122) 또는 제2 게이트(124)의 상면과 제2 커넥션(134)의 하면 사이에는 전기적인 접속을 형성하기 위한 도전성 물질이 개재될 수도 있다.
한편, 본 명세서에 기재된 제1 레벨(L1), 제2 레벨(L2) 및 제3 레벨(L3)의 높이는 도 4a에 도시된 바와 같이, 기판으로부터 레이아웃 요소들(예컨대, 제1 게이트(122) 및 제2 게이트(124), 제2 커넥션(134), 제1 커넥션(132) 등)까지의 상대적인 거리를 의미한다. 이 때, 기판까지의 거리를 정의하기 위한 레이아웃 요소에서의 기준 점은 예컨대 레이아웃 요소의 중심점이 될 수 있다. 즉, 특정 레이아웃 요소의 중심점으로부터 기판사이까지의 거리를 "레벨의 높이"로 정의할 수 있다. 예를 들어, 도 4a를 계속 참조하면, 제1 레벨(L1)에 형성된 제1 게이트(122) 또는 제2 게이트(124)의 중심점으로부터 기판까지의 거리는 제3 레벨(L3)에 형성된 제2 커넥션(134)의 중심점으로부터 기판까지의 거리보다 짧을 수 있고, 제3 레벨(L3)에 형성된 제2 커넥션(134)의 중심점으로부터 기판까지의 거리는 제2 레벨(L2)에 형성된 제1 커넥션(132)의 중심점으로부터 기판까지의 거리보다 짧을 수 있다.
본 발명의 몇몇의 실시예에서, 도 4b를 참조하면, 제3 레벨(L3)에 형성된 제2 커넥션(134)의 하면은 제1 레벨(L1)에 형성된 제1 게이트(122) 또는 제2 게이트(124)의 상면에 직접 접촉할 수 있다. 즉, 기판으로부터 제3 레벨(L3)에 형성된 제2 커넥션(134)의 하면까지의 거리와, 기판으로부터 제1 레벨(L1)에 형성된 제1 게이트(122) 또는 제1 게이트(124)의 상면까지의 거리는 동일할 수 있다. 이와 같은 제1 레벨(L1)에 형성된 제1 게이트(122) 또는 제2 게이트(124)와 제3 레벨(L3)에 형성된 제2 커넥션(134)과의 관계는, 제3 레벨(L3)에 형성된 제2 커넥션(134)과 제2 레벨(L2)에 형성된 제1 커넥션(132)과의 관계에서도 동일하게 적용될 수 있다.
한편, 제2 트랜지스터(MN2)의 입력단과 제5 트랜지스터(MN6)의 입력단은 제1 게이트(122)의 일부분(예컨대, 제1 오버랩부(123)를 포함하는 제1 게이트(122)의 일부분)을 통해 연결되고, 제4 트랜지스터(MN4)의 입력단과 제7 트랜지스터(MN8)의 입력단은 제2 게이트(124)의 일부분(예컨대, 제2 오버랩부(125)를 포함하는 제2 게이트(124)의 일부분)을 통해 연결된다.
도 1과 관련하여 앞서 설명한 레이아웃 시스템(1)의 레이아웃 모듈(40)은 다음 동작을 수행하여 반도체 장치에 대한 레이아웃 설계를 수행할 수 있다. 구체적으로, 레이아웃 모듈(40)은 기판 상에 제1 방향으로 각각 연장되는 제1 파워 레일(102)을 배치하고, 제1 파워 레일(102)로부터 제1 방향과 수직인 제2 방향으로 제1 간격만큼 이격되어 제1 방향으로 연장되는 제2 파워 레일(104)을 배치하고, 제2 파워 레일(104)로부터 제2 방향으로 제2 간격만큼 이격되어 제1 방향으로 연장되는 제3 파워 레일(106)을 배치할 수 있다.
다음으로, 레이아웃 모듈(40)은 제1 파워 레일(102)과 제2 파워 레일(104) 사이에 제1 액티브 영역(112) 및 제2 액티브 영역(114)을 정의하되, 제1 액티브 영역(112)은 제1 파워 레일(102)에 인접하고, 제2 액티브 영역(114)은 제2 파워 레일(104)에 인접할 수 있다. 또한, 레이아웃 모듈(40)은 제2 파워 레일(104)과 제3 파워 레일(106) 사이에 제3 액티브 영역(116) 및 제4 액티브 영역(118)을 정의하되, 제3 액티브 영역(116)은 제2 파워 레일(104)에 인접하고, 제4 액티브 영역(118)은 제3 파워 레일(106)에 인접할 수 있다.
다음으로, 레이아웃 모듈(40)은 제1 내지 제4 액티브 영역(112, 114, 116, 118)과 교차하고, 제2 방향으로 연장되는 제1 게이트(122) 및 제1 게이트(122)와 이격되어 제2 방향으로 연장되는 제2 게이트(124)를 배치할 수 있다.
레이아웃 모듈(40)은 제1 게이트(122) 상에서 제1 내지 제4 액티브 영역(112, 114, 116, 118)을 이용하여 제1 트랜지스터(MP2), 제2 트랜지스터(MN2), 제5 트랜지스터(MN6) 및 제6 트랜지스터(MP6)를 정의하되, 제1 트랜지스터(MP2) 및 제2 트랜지스터(MN2)는 제1 파워 레일(102)과 제2 파워 레일(104) 사이에 배치되고, 제5 트랜지스터(MN6) 및 제6 트랜지스터(MP6)는 제2 파워 레일(104)과 제3 파워 레일(106) 사이에 배치될 수 있다. 한편, 레이아웃 모듈(40)은 제2 게이트(124) 상에서 제1 내지 제4 액티브 영역(112, 114, 116, 118)을 이용하여 제3 트랜지스터(MP4), 제4 트랜지스터(MN4), 제7 트랜지스터(MN8) 및 제8 트랜지스터(MP8)를 정의하되, 제3 트랜지스터(MP4) 및 제4 트랜지스터(MN4)는 제1 파워 레일(102)과 제2 파워 레일(104) 사이에 배치되고, 제7 트랜지스터(MN8) 및 제8 트랜지스터(MP8)는 제2 파워 레일(104)과 제3 파워 레일(106) 사이에 배치될 수 있다.
다음으로 레이아웃 모듈(40)은 기판으로부터 제1 높이에 형성되는 제1 메탈 레이어(metal layer)를 이용하여, 제1 트랜지스터(MP2)의 입력단과 제4 트랜지스터(MN4)의 입력단을 연결하고 제5 트랜지스터(MN6)의 입력단과 제8 트랜지스터(MP8)의 입력단을 연결하고, 기판으로부터 제1 높이보다 낮은 제2 높이에 형성되는 제2 메탈 레이어를 이용하여, 제2 트랜지스터(MN2)의 입력단과 제3 트랜지스터(MP4)의 입력단을 연결하고 제6 트랜지스터(MP6)의 입력단과 제7 트랜지스터(MN8)의 입력단을 연결한다.
레이아웃 모듈(40)이 본 발명의 다양한 실시예에 따른 반도체 장치의 레이아웃을 형성하기 위한 방법은 이에 한정되는 것은 아니고, 본 명세서에서 설명되는 다른 방법이 이용될 수도 있다.
도 3b 및 도 3c는 도 3a의 반도체 장치의 변형례를 나타낸 도면이다.
도 3b를 참조하면, 본 실시예가 도 3a의 실시예와 다른 점은, 제2 영역(II)에 형성된 제3 커넥션(136)의 형상이다. 구체적으로, 도 3a에서 제3 커넥션(136)의 일부분이 제2 게이트(124)를 따라 형성된 것과 달리, 도 3b에서 제3 커넥션(136)의 일부분은 제1 게이트(122)를 따라 형성된다.
도 3c를 참조하면, 본 실시예가 도 3a의 실시예와 다른 점은, 제2 영역(II)에서 제3 커넥션(136)은 제2 게이트(124) 상에 형성된 제7 트랜지스터(MN8)의 입력단과 제1 게이트(122) 상에 형성된 제5 트랜지스터(MN6)의 입력단을 연결하고, 제4 커넥션(138)은 제1 게이트(122) 상에 형성된 제6 트랜지스터(MP6)의 입력단과 제2 게이트(124) 상에 형성된 제8 트랜지스터(MP8)의 입력단을 연결한다는 점이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 5를 참조하면, 도 3a와 관련된 실시예와 다른 점은, 제1 파워 레일(102) 및 제3 파워 레일(106)이 접지 전압(VSS) 레일에 해당하고, 제2 파워 레일(104)은 전원 공급(VDD) 레일에 해당한다는 점이다. 다시 말해서, 도 3a와 관련된 앞선 실시예에서 제1 영역(I) 및 제2 영역(II)이 접지 전압(VSS) 레일을 공유하는 형태였다면, 본 실시예에서 제1 영역(I) 및 제2 영역(II)은 전원 공급(VDD) 레일을 공유한다.
이에 따라, 제5 트랜지스터(MN6) 및 제7 트랜지스터(MN8)는 제1 파워 레일(102)에 인접하도록 배치되고, 제1 트랜지스터(MP2), 제3 트랜지스터(MP4), 제6 트랜지스터(MP6) 및 제8 트랜지스터(MP8)는 제2 파워 레일(104)에 인접하도록 배치되고, 제2 트랜지스터(MN2) 및 제4 트랜지스터(MN4)는 제3 파워 레일(106)에 인접하도록 배치된다.
여기서, 제6 트랜지스터(MP6)의 입력단과 제1 트랜지스터(MP2)의 입력단은 제1 게이트(122)의 일부분(예컨대, 제1 오버랩부(123)를 포함하는 제1 게이트(122)의 일부분)을 통해 연결되고, 제8 트랜지스터(MP8)의 입력단과 제3 트랜지스터(MP4)의 입력단은 제2 게이트(124)의 일부분(예컨대, 제2 오버랩부(125)를 포함하는 제2 게이트(124)의 일부분)을 통해 연결된다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이고, 도 7a 및 도 7b는 도 6의 M-M에 따른 단면을 나타낸 도면이다.
도 6 및 도 7a을 참조하면, 도 3a와 관련된 실시예와 다른 점은, 제1 영역(I)에서, 제1 커넥션(132)은 제1 게이트(122) 상에 형성된 제1 게이트(122) 상에 형성된 제2 트랜지스터(MN2)의 입력단과 제2 게이트(124) 상에 형성된 제3 트랜지스터(MP4)의 입력단을 연결하고, 제2 커넥션(134)은 제1 트랜지스터(MP2)의 입력단과 제2 게이트(124) 상에 형성된 제4 트랜지스터(MN4)의 입력단을 연결한다는 점이다. 이와 마찬가지로, 제2 영역(II)에서, 제3 커넥션(136)은 제1 게이트(122) 상에 형성된 제6 트랜지스터(MP6)의 입력단과 제2 게이트(124) 상에 형성된 제7 트랜지스터(MN8)의 입력단을 연결하고, 제4 커넥션(138)은 제1 게이트(122) 상에 형성된 제5 트랜지스터(MN6)의 입력단과 제2 게이트(124) 상에 형성된 제8 트랜지스터(MP8)의 입력단을 연결한다.
여기서, 제1 커넥션(132) 및 제3 커넥션(136)은 기판에 대해 제1 레벨보다 높은 제2 레벨의 높이에 형성되고, 제2 커넥션(134) 및 제4 커넥션(138)은 기판에 대해 제1 레벨보다 높고 및 제2 레벨보다 낮은 제3 레벨의 높이에 형성된다.
본 발명의 몇몇의 실시예에서, 제1 커넥션(132) 및 제3 커넥션(136)은 제2 레벨의 높이로 형성되는 제1 메탈 레이어이고, 제2 커넥션(134) 및 제4 커넥션(138)은 제3 레벨의 높이로 형성되는 제2 메탈 레이어일 수 있다. 도 7a을 참조하면, 제1 게이트(122) 및 제2 게이트(124)가 제1 레벨(L1)에 형성되고, 제2 커넥션(134)이 제3 레벨(L3)에 형성되고, 제1 커넥션(132)이 제2 레벨(L2)에 형성됨을 알 수 있다. 예를 들어, 제1 커넥션(132)은 "메탈 1(Metal1)"으로 형성되고, 제3 커넥션(136)은 "메탈 0(Metal 0)"로 형성될 수 있다. 이와 다르게, 예를 들어, 제1 커넥션(132)은 "메탈 2(Metal 2)"으로 형성되고, 제3 커넥션(136)은 "메탈 1(Metal 1)" 또는 "메탈 0(Metal 0)"로 형성될 수도 있다.
본 발명의 몇몇의 실시예에서, 제1 게이트(122) 또는 제2 게이트(124)는 제2 커넥션(134)과 전기적으로 접속될 수 있다. 예를 들어, 제1 게이트(122) 또는 제2 게이트(124)의 상면과 제2 커넥션(134)의 하면이 서로 접촉하여 전기적인 접속을 형성할 수도 있고, 제1 게이트(122) 또는 제2 게이트(124)의 상면과 제2 커넥션(134)의 하면 사이에는 전기적인 접속을 형성하기 위한 도전성 물질이 개재될 수도 있다.
도 7a를 계속 참조하면, 제1 레벨(L1)에 형성된 제1 게이트(122) 또는 제2 게이트(124)의 중심점으로부터 기판까지의 거리는 제3 레벨(L3)에 형성된 제2 커넥션(134)의 중심점으로부터 기판까지의 거리보다 짧을 수 있고, 제3 레벨(L3)에 형성된 제2 커넥션(134)의 중심점으로부터 기판까지의 거리는 제2 레벨(L2)에 형성된 제1 커넥션(132)의 중심점으로부터 기판까지의 거리보다 짧을 수 있다.
본 발명의 몇몇의 실시예에서, 도 7b를 참조하면, 제3 레벨(L3)에 형성된 제2 커넥션(134)의 하면은 제1 레벨(L1)에 형성된 제1 게이트(122) 또는 제2 게이트(124)의 상면에 직접 접촉할 수 있다. 즉, 기판으로부터 제3 레벨(L3)에 형성된 제2 커넥션(134)의 하면까지의 거리와, 기판으로부터 제1 레벨(L1)에 형성된 제1 게이트(122) 또는 제1 게이트(124)의 상면까지의 거리는 동일할 수 있다. 이와 같은 제1 레벨(L1)에 형성된 제1 게이트(122) 또는 제2 게이트(124)와 제3 레벨(L3)에 형성된 제2 커넥션(134)과의 관계는, 제3 레벨(L3)에 형성된 제2 커넥션(134)과 제2 레벨(L2)에 형성된 제1 커넥션(132)과의 관계에서도 동일하게 적용될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 8을 참조하면, 도 6과 관련된 실시예와 다른 점은, 제1 파워 레일(102) 및 제3 파워 레일(106)이 접지 전압(VSS) 레일에 해당하고, 제2 파워 레일(104)은 전원 공급(VDD) 레일에 해당한다는 점이다. 다시 말해서, 도 6과 관련된 앞선 실시예에서 제1 영역(I) 및 제2 영역(II)이 접지 전압(VSS) 레일을 공유하는 형태였다면, 본 실시예에서 제1 영역(I) 및 제2 영역(II)은 전원 공급(VDD) 레일을 공유한다.
이에 따라, 제5 트랜지스터(MN6) 및 제7 트랜지스터(MN8)는 제1 파워 레일(102)에 인접하도록 배치되고, 제1 트랜지스터(MP2), 제3 트랜지스터(MP4), 제6 트랜지스터(MP6) 및 제8 트랜지스터(MP8)는 제2 파워 레일(104)에 인접하도록 배치되고, 제2 트랜지스터(MN2) 및 제4 트랜지스터(MN4)는 제3 파워 레일(106)에 인접하도록 배치된다.
여기서, 제6 트랜지스터(MP6)의 입력단과 제1 트랜지스터(MP2)의 입력단은 제1 게이트(122)의 일부분(예컨대, 제1 오버랩부(123)를 포함하는 제1 게이트(122)의 일부분)을 통해 연결되고, 제8 트랜지스터(MP8)의 입력단과 제3 트랜지스터(MP4)의 입력단은 제2 게이트(124)의 일부분(예컨대, 제2 오버랩부(125)를 포함하는 제2 게이트(124)의 일부분)을 통해 연결된다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 9를 참조하면, 도 3a와 관련된 실시예와 다른 점은, 본 실시예에 따른 반도체 장치는 제4 파워 레일(108)을 더 포함하여 제3 영역을(III) 형성한다는 점이다. 이에 따라, 제1 게이트(122)는 2 개의 제1 오버랩부(123a, 123b)를 포함하고, 제2 게이트(124)는 2 개의 제2 오버랩부(125a, 125b)를 포함한다. 그리고 제3 영역(III)에서 제1 게이트(122) 상에는 제9 트랜지스터(MP10) 및 제10 트랜지스터(MN10)이 형성되고, 제2 게이트(124) 상에는 제11 트랜지스터(MP12) 및 제12 트랜지스터(MN12)가 형성된다.
본 실시예에서, 상기 반도체 장치의 제1 트랜지스터(MP2), 제4 트랜지스터(MN4), 제6 트랜지스터(MP6), 제7 트랜지스터(MN8), 제9 트랜지스터(MP10) 및 제12 트랜지스터(MN12)는 제1 입력 신호(A)를 공유하고, 제2 트랜지스터(MN2), 제3 트랜지스터(MP4), 제5 트랜지스터(MN6), 제8 트랜지스터(MP8), 제10 트랜지스터(MN10) 및 제11 트랜지스터(MP12)는 제2 입력 신호(B)를 공유한다.
이와 관련하여, 제1 트랜지스터(MP2)의 입력단과 제4 트랜지스터(MN4)의 입력단, 제5 트랜지스터(MN6)의 입력단과 제8 트랜지스터(MP8)의 입력단, 그리고 제9 트랜지스터(MP10)의 입력단과 제12 트랜지스터(MN12)의 입력단은 제1 메탈 레이어(metal layer)(예컨대, "메탈 1(Metal 1)")를 통해 연결될 수 있고, 제2 트랜지스터(MN2)의 입력단과 제3 트랜지스터(MP4)의 입력단, 제6 트랜지스터(MP6)의 입력단과 제7 트랜지스터(MN8)의 입력단, 그리고 제10 트랜지스터(MN10)의 입력단과 제11 트랜지스터(MP12)의 입력단은 제2 메탈 레이어(예컨대, "메탈 0(Metal 0)")를 통해 연결될 수 있다.
앞선 다른 실시예들과 마찬가지로, 제1 내지 제4 파워 레일(102, 104, 106, 108)은 전원 전압(VDD) 레일 또는 접지 전원(VSS) 레일 중 어느 하나로 결정될 수 있고, 이에 따라 제1 내지 제4 파워 레일(102, 104, 106, 108)에 인접하여 배치되는 트랜지스터의 타입은, 예컨대, N형 또는 P형 중에서 적절하게 결정될 수 있다. 한편, 본 실시예에서는 제1 내지 제3 영역(I, II, III)을 포함하는 반도체 장치의 레이아웃을 예로 들었지만, 본 발명의 범위는 4개 이상의 영역을 갖는 레이아웃까지 포함한다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 10을 참조하면, 도 3a와 관련된 실시예와 다른 점은, 제1 오버랩부(127) 및 제2 오버랩부(129)는 각각, 제1 오버랩부(127)를 제외한 제1 게이트(122)의 나머지 부분 및 제2 오버랩부(129)를 제외한 제2 게이트의 나머지 부분과 다른 물질을 포함한다는 점이다. 예를 들어, 제1 게이트(122)가 폴리 실리콘 게이트인 경우, 제1 오버랩부(127)는 메탈을 포함할 수 있다. 이와 다르게, 예를 들어, 제1 게이트(122)가 메탈 게이트인 경우, 제1 오버랩부(127)는 폴리 실리콘을 포함할 수 있다.
지금까지 상술한 바와 같은 다양한 실시예로 설명한 본 발명에 의하면, 동일한 입력 신호를 공유하는 도 3a 내지 도 10과 관련하여 설명된 반도체 회로에 있어서, 그 면적을 감소시킬 수 있다. 또한 면적 감소에 따른 기생 캐패시턴스 및 저항 값의 감소로 인해 소비 전력 역시 감소시킬 수 있다. 이에 따라 저면적이고 저전력으로 동작하는 반도체 장치를 제공할 수 있다.
상술한 바와 같은 본 발명의 다양한 실시예는 스탠다드 셀 라이브러리로 스토리지(30)와 같은 컴퓨터로 판독 가능한 기록 매체에 저장되어 반도체 회로의 설계 시에 사용될 수 있다. 즉, 본 발명의 몇몇의 실시예에 따른 스탠다드 셀 라이브러리는 도 3a 내지 도 10과 관련하여 설명한 실시예들을 포함하는 본 발명의 범위에 해당하는 레이아웃을 포함할 수 있다. 여기서 기록 매체에는 하드디스크, 플로피 디스크 및 자기 테이프와 같은 자기매체(Magnetic Media)와, CD-ROM, DVD와 같은 광기록 매체(Optical Media)와, 플롭티컬 디스크(Floptical Disk)와 같은 자기-광 매체(Magneto-Optical Media)와, 롬(ROM)과, 램(RAM)과, 플래시 메모리 등과 같은 하드웨어가 포함될 수 있다.
도 11 내지 도 13은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 11은 태블릿 PC(1200)을 도시한 도면이고, 도 12는 노트북(1300)을 도시한 도면이며, 도 13은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않은 다른 집적 회로 장치에도 적용될 수 있음은 해당 기술 분야의 통상의 기술자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 장치가 사용될 수 있는 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 응용례가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 장치는, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 레이아웃 시스템 10: 프로세서
20: 메모리 30: 스토리지
40: 레이아웃 모듈 50: 입력 장치
60: 출력 장치 70: 버스
102: 제1 파워 레일 104: 제2 파워 레일
106: 제3 파워 레일 108: 제4 파워 레일
112: 제1 액티브 영역 114: 제2 액티브 영역
116: 제3 액티브 영역 118: 제4 액티브 영역
119: 제5 액티브 영역 120: 제6 액티브 영역
122: 제1 게이트 123, 123a, 123b, 127: 제1 오버랩부
124: 제2 게이트 125, 125a, 125b, 127: 제2 오버랩부
132: 제1 커넥션 134: 제2 커넥션
136: 제3 커넥션 138: 제4 커넥션
139: 제5 커넥션 140: 제6 커넥션

Claims (20)

  1. 기판;
    제1 입력 신호의 반전된 전압 레벨에 게이팅되어 제1 노드를 풀 업(pull up)시키는 제1 트랜지스터;
    제2 입력 신호의 전압 레벨에 게이팅되어 상기 제1 노드를 풀 다운(pull down)시키는 제2 트랜지스터;
    상기 제2 입력 신호의 반전된 전압 레벨에 게이팅되어 상기 제1 노드를 풀 업시키는 제3 트랜지스터;
    상기 제1 입력 신호의 전압 레벨에 게이팅되어 상기 제1 노드를 풀 다운시키는 제4 트랜지스터;
    상기 제2 입력 신호의 전압 레벨에 게이팅되어 제2 노드를 풀 다운시키는 제5 트랜지스터;
    상기 제1 입력 신호의 반전된 전압 레벨에 게이팅되어 상기 제2 노드를 풀 업시키는 제6 트랜지스터;
    상기 제1 입력 신호의 전압 레벨에 게이팅되어 상기 제2 노드를 풀 다운시키는 제7 트랜지스터 및
    상기 제2 입력 신호의 반전된 전압 레벨에 게이팅되어 상기 제2 노드를 풀 업시키는 제8 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 입력단과 상기 제4 트랜지스터의 입력단은 제1 메탈 레이어(metal layer)를 통해 연결되고,
    상기 제2 트랜지스터의 입력단과 상기 제3 트랜지스터의 입력단은 제2 메탈 레이어를 통해 연결되고,
    상기 제5 트랜지스터의 입력단과 상기 제8 트랜지스터의 입력단은 제1 메탈 레이어를 통해 연결되고,
    상기 제6 트랜지스터의 입력단과 상기 제7 트랜지스터의 입력단은 제2 메탈 레이어를 통해 연결되고,
    상기 제2 트랜지스터의 입력단과 상기 제5 트랜지스터의 입력단은 상기 기판에 형성된 제1 게이트의 일부분을 통해 연결되고,
    상기 제4 트랜지스터의 입력단과 상기 제7 트랜지스터의 입력단은 상기 기판에 형성된 제2 게이트의 일부분을 통해 연결되는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 트랜지스터 및 상기 제5 트랜지스터는 상기 제1 게이트 상에 형성되고,
    상기 제4 트랜지스터 및 상기 제7 트랜지스터는 상기 제2 게이트 상에 형성되는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 게이트 및 상기 제2 게이트는 상기 기판으로부터 제1 레벨(level)의 높이에 형성되고,
    상기 제1 메탈 레이어는 상기 제1 레벨보다 높은 제2 레벨의 높이에 형성되고,
    상기 제2 메탈 레이어는 상기 제1 레벨보다 높고 상기 제2 레벨보다 낮은 제3 레벨의 높이에 형성되는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1, 제3, 제6 및 제8 트랜지스터는 제1 타입 트랜지스터이고,
    상기 제2, 제4, 제5 및 제7 트랜지스터는 상기 제1 타입과 다른 제2 타입 트랜지스터인 반도체 장치.
  5. 제1항에 있어서,
    상기 제5 트랜지스터의 입력단과 상기 제8 트랜지스터의 입력단은 제2 메탈 레이어를 통해 연결되고,
    상기 제6 트랜지스터의 입력단과 상기 제7 트랜지스터의 입력단은 제1 메탈 레이어를 통해 연결되는 반도체 장치.
  6. 기판 상에서 제1 방향으로 연장되는 축을 기준으로 일측에 형성되는 상기 기판의 제1 영역 및 상기 축을 기준으로 타측에 형성되는 상기 기판의 제2 영역;
    상기 제1 영역 내지 상기 제2 영역에 걸쳐 상기 제1 방향과 수직인 제2 방향으로 연장되도록 형성되고, 상기 기판에 대해 상기 제1 방향 및 상기 제2 방향에 각각 수직인 제3 방향으로 제1 레벨(level)의 높이에 형성된 제1 게이트;
    상기 제1 영역 내지 상기 제2 영역에 걸쳐 상기 제1 게이트로부터 이격되어 상기 제2 방향으로 연장되도록 형성되고, 상기 기판에 대해 상기 제1 레벨의 높이에 형성된 제2 게이트;
    상기 제1 영역에서 상기 제1 게이트 상에 형성된 제1 트랜지스터의 입력단과 상기 제2 게이트 상에 형성된 제4 트랜지스터의 입력단을 연결하되, 상기 기판에 대해 상기 제1 레벨보다 높은 제2 레벨의 높이에 형성된 제1 커넥션(connection);
    상기 제1 영역에서 상기 제1 게이트 상에 형성된 제2 트랜지스터의 입력단과 상기 제2 게이트 상에 형성된 제3 트랜지스터의 입력단을 연결하되, 상기 기판에 대해 상기 제1 레벨보다 높고 및 상기 제2 레벨보다 낮은 제3 레벨의 높이에 형성된 제2 커넥션;
    상기 제2 영역에서 상기 제1 게이트 상에 형성된 제5 트랜지스터의 입력단과 상기 제2 게이트 상에 형성된 제8 트랜지스터의 입력단을 연결하되, 상기 기판에 대해 상기 제2 레벨의 높이에 형성된 제3 커넥션; 및
    상기 제2 영역에서 상기 제1 게이트 상에 형성된 제6 트랜지스터의 입력단과 상기 제2 게이트 상에 형성된 제7 트랜지스터의 입력단을 연결하되, 상기 기판에 대해 상기 제3 레벨의 높이에 형성된 제4 커넥션을 포함하고,
    상기 제2 트랜지스터의 입력단과 상기 제5 트랜지스터의 입력단은 상기 제1 게이트의 일부분를 통해 연결되고, 상기 제4 트랜지스터의 입력단과 상기 제7 트랜지스터의 입력단은 상기 제2 게이트의 일부분를 통해 연결되는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 커넥션 및 상기 제3 커넥션은 상기 제2 레벨의 높이로 형성되는 제1 메탈 레이어(metal layer)이고,
    상기 제2 커넥션 및 상기 제4 커넥션은 상기 제3 레벨의 높이로 형성되는 제2 메탈 레이어인 반도체 장치.
  8. 기판 상에서 제1 방향으로 연장되도록 형성된 파워 레일;
    상기 파워 레일을 기준으로 일측에 형성되는 상기 기판의 제1 영역 및 상기 파워 레일을 기준으로 타측에 형성되는 상기 기판의 제2 영역;
    상기 제1 영역 내지 상기 제2 영역에 걸쳐 상기 제1 방향과 수직인 제2 방향으로 연장되도록 형성되고, 상기 파워 레일과 오버랩되는 제1 오버랩부를 포함하는 제1 게이트;
    상기 제1 영역 내지 상기 제2 영역에 걸쳐 상기 제1 게이트로부터 이격되어 상기 제2 방향으로 연장되도록 형성되고, 상기 파워 레일과 오버랩되는 제2 오버랩부를 포함하는 제2 게이트;
    서로 동일한 제1 입력 신호에 의해 게이팅되는 상기 제1 영역의 상기 제1 게이트 상에 형성된 제1 트랜지스터, 상기 제1 영역의 상기 제2 게이트 상에 형성된 제4 트랜지스터, 상기 제2 영역의 상기 제2 게이트 상에 형성된 제7 트랜지스터 및 상기 제2 영역의 상기 제1 게이트 상에 형성된 제6 트랜지스터; 및
    서로 동일한 제2 입력 신호에 의해 게이팅되는 상기 제1 영역의 상기 제1 게이트 상에 형성된 제2 트랜지스터, 상기 제1 영역의 상기 제2 게이트 상에 형성된 제3 트랜지스터, 상기 제2 영역의 상기 제1 게이트 상에 형성된 제5 트랜지스터 및 상기 제2 영역의 상기 제2 게이트 상에 형성된 제8 트랜지스터를 포함하고,
    상기 제1 영역에서 상기 제1 트랜지스터의 입력단과 상기 제4 트랜지스터의 입력단을 연결하는 커넥션과, 상기 제2 영역에서 상기 제5 트랜지스터의 입력단과 상기 제8 트랜지스터의 입력단을 연결하는 커넥션은 제1 메탈 레이어(metal layer)로 형성되고,
    상기 제1 영역에서 상기 제2 트랜지스터의 입력단과 상기 제3 트랜지스터의 입력단을 연결하는 커넥션과, 상기 제2 영역에서 상기 제6 트랜지스터의 입력단과 상기 제7 트랜지스터의 입력단을 연결하는 커넥션은 상기 제1 메탈 레이어와 다른 제2 메탈 레이어로 형성되고,
    상기 제2 트랜지스터의 입력단과 상기 제5 트랜지스터의 입력단은 상기 제1 오버랩부를 통해 연결되고, 상기 제4 트랜지스터의 입력단과 상기 제7 트랜지스터의 입력단은 상기 제2 오버랩부를 통해 연결되는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 메탈 레이어는 상기 기판에 대해 상기 제1 방향 및 상기 제2 방향에 각각 수직인 제3 방향으로 제1 레벨(level)의 높이에 형성되고,
    상기 제2 메탈 레이어는 상기 기판에 대해 상기 제1 레벨보다 낮은 제2 레벨의 높이에 형성되는 반도체 장치.
  10. 제1 방향으로 연장되도록 형성된 파워 레일;
    상기 제1 방향과 수직인 제2 방향으로 연장되는 제1 라인을 따라 순차적으로 형성된 제1 내지 제4 입력단;
    제1 게이트로부터 이격되어 상기 제2 방향으로 연장되는 제2 라인을 따라 순차적으로 형성된 제5 내지 제8 입력단;
    상기 제1 입력단 및 상기 제6 입력단을 연결하도록 형성된 제1 커넥션(connection);
    상기 제1 커넥션과 교차하고, 상기 제2 입력단 및 상기 제5 입력단을 연결하도록 형성된 제2 커넥션;
    상기 제3 입력단 및 상기 제8 입력단을 연결하도록 형성된 제3 커넥션;
    상기 제3 커넥션과 교차하고, 상기 제4 입력단 및 상기 제7 입력단을 연결하도록 형성된 제4 커넥션;
    상기 파워 레일과 교차하고, 상기 제2 입력단 및 상기 제3 입력단을 연결하도록 형성된 제1 인터커넥션(interconnection); 및
    상기 파워 레일과 교차하고, 상기 제6 입력단 및 상기 제7 입력단을 연결하도록 형성된 제2 인터커넥션을 포함하고,
    상기 제1 인터커넥션은 상기 제2 입력단 및 상기 제3 입력단이 형성되는 제1 게이트 구조물의 일부분이고,
    상기 제2 인터커넥션은 상기 제6 입력단 및 상기 제7 입력단이 형성되는 제2 게이트 구조물의 일부분인 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 커넥션 및 상기 제3 커넥션은 기판에 대해 상기 제1 방향 및 상기 제2 방향에 각각 수직인 제3 방형으로 제1 레벨(level)의 높이에 형성되고,
    상기 제2 커넥션 및 상기 제4 커넥션은 상기 기판에 대해 상기 제1 레벨보다 낮은 제2 레벨의 높이에 형성되는 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 인터커넥션 및 상기 제2 인터커넥션은 상기 제1 레벨보다 낮은 제3 레벨의 높이에 형성되는 반도체 장치.
  13. 제10항에 있어서,
    상기 제1 내지 제4 입력단에는 제1 입력 신호가 인가되고, 상기 제5 내지 제8 입력단에는 제2 입력 신호가 인가되는 반도체 장치.
  14. 제10항에 있어서,
    상기 제1 인터커넥션은 상기 제1 게이트 구조물의 나머지 부분과 다른 물질을 포함하는 반도체 장치.
  15. 제10항에 있어서,
    상기 제2 인터커넥션은 상기 제2 게이트 구조물의 나머지 부분과 다른 물질을 포함하는 반도체 장치.
  16. 프로세서;
    스탠다드 셀(standard cell) 디자인이 저장된 스토리지; 및
    상기 프로세서를 이용하여, 정의된 요구 조건(requirement)에 따라 상기 하나 이상의 스탠다드 셀 디자인을 레이아웃하는 레이아웃 모듈을 포함하되,
    상기 레이아웃 모듈은,
    기판 상에 제1 방향으로 연장되는 제1 파워 레일을 배치하고, 상기 제1 파워 레일로부터 상기 제1 방향과 수직인 제2 방향으로 제1 간격만큼 이격되어 상기 제1 방향으로 연장되는 제2 파워 레일을 배치하고, 상기 제2 파워 레일로부터 상기 제2 방향으로 제2 간격만큼 이격되어 상기 제1 방향으로 연장되는 제3 파워 레일을 배치하고,
    상기 제1 파워 레일과 상기 제2 파워 레일 사이에 제1 액티브 영역 및 제2 액티브 영역을 정의하되, 상기 제1 액티브 영역은 상기 제1 파워 레일에 인접하고, 상기 제2 액티브 영역은 상기 제2 파워 레일에 인접하고,
    상기 제2 파워 레일과 상기 제3 파워 레일 사이에 제3 액티브 영역 및 제4 액티브 영역을 정의하되, 상기 제3 액티브 영역은 상기 제2 파워 레일에 인접하고, 상기 제4 액티브 영역은 상기 제3 파워 레일에 인접하고,
    상기 제1 내지 제4 액티브 영역과 교차하고, 상기 제2 방향으로 연장되는 제1 게이트 및 상기 제1 게이트와 이격되어 상기 제2 방향으로 연장되는 제2 게이트를 배치하고,
    상기 제1 게이트 상에서 상기 제1 내지 제4 액티브 영역을 이용하여 제1, 제2, 제5 및 제6 트랜지스터를 정의하되, 상기 제1 및 제2 트랜지스터는 상기 제1 파워 레일과 상기 제2 파워 레일 사이에 배치되고, 상기 제5 및 제6 트랜지스터는 상기 제2 파워 레일과 상기 제3 파워 레일 사이에 배치되고,
    상기 제2 게이트 상에서 상기 제1 내지 제4 액티브 영역을 이용하여 제3, 제4, 제7 및 제8 트랜지스터를 정의하되, 상기 제3 및 제4 트랜지스터는 상기 제1 파워 레일과 상기 제2 파워 레일 사이에 배치되고, 상기 제7 및 제8 트랜지스터는 상기 제2 파워 레일과 상기 제3 파워 레일 사이에 배치되고,
    상기 기판으로부터 제1 높이에 형성되는 제1 메탈 레이어(metal layer)를 이용하여, 상기 제1 트랜지스터의 입력단과 상기 제4 트랜지스터의 입력단을 연결하고 상기 제5 트랜지스터의 입력단과 상기 제8 트랜지스터의 입력단을 연결하고,
    상기 기판으로부터 상기 제1 높이보다 낮은 제2 높이에 형성되는 제2 메탈 레이어를 이용하여, 상기 제2 트랜지스터의 입력단과 상기 제3 트랜지스터의 입력단을 연결하고 상기 제6 트랜지스터의 입력단과 상기 제7 트랜지스터의 입력단을 연결하는 반도체 장치의 레이아웃 시스템.
  17. 제16항에 있어서,
    상기 제1 게이트 및 상기 제2 게이트는 상기 기판으로부터 상기 제1 높이 및 상기 제2 높이보다 낮은 제3 높이에 형성되는 반도체 장치의 레이아웃 시스템.
  18. 제17항에 있어서,
    상기 제1 게이트는 상기 제2 트랜지스터와 상기 제5 트랜지스터 사이에서 상기 제2 파워 레일과 오버랩되는 제1 오버랩부를 포함하고,
    상기 제2 트랜지스터의 입력단과 상기 제5 트랜지스터의 입력단은 상기 제1 오버랩부를 통해 연결되는 반도체 장치의 레이아웃 시스템.
  19. 제17항에 있어서,
    상기 제2 게이트는 상기 제4 트랜지스터와 상기 제7 트랜지스터 사이에서 상기 제2 파워 레일과 오버랩되는 제2 오버랩부를 포함하고,
    상기 제4 트랜지스터의 입력단과 상기 제7 트랜지스터의 입력단은 상기 제2 오버랩부를 통해 연결되는 반도체 장치의 레이아웃 시스템.
  20. 제16항에 있어서,
    상기 제1 메탈 레이어는 상기 제2 메탈 레이어와 서로 교차하는 반도체 장치의 레이아웃 시스템.
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