TWI685088B - 靜態隨機存取記憶體單元結構以及靜態隨機存取記憶體佈局結構 - Google Patents

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Abstract

一種靜態隨機存取記憶體單元結構與佈局結構包括兩上拉電晶體、兩下拉電晶體、兩條狀接觸插塞以及兩第零層內連線。各第零層內連線設置於各條狀接觸插塞與各上拉電晶體的閘極上，其中各條狀接觸插塞橫跨各下拉電晶體的汲極與各上拉電晶體的汲極設置，並延伸至橫跨各第零層內連線的一端。條狀接觸插塞之間的間隙小於第零層內連線之間的間隙。

Description

靜態隨機存取記憶體單元結構以及靜態隨機存取記憶體 佈局結構
本發明係關於一種靜態隨機存取記憶體單元以及靜態隨機存取記憶體佈局結構。
由於靜態存取記憶體(Static Random Access Memory，SRAM)具有存取快速以及功耗低的優點，而廣泛應用於筆記型電腦、行動裝置或遊戲機等電子產品之中。於習知SRAM中，用於電性連接各鰭型場效應電晶體的源極與汲極的條狀接觸插塞、各鰭型場效應電晶體的閘極線以及設置於條狀接觸插塞與閘極線上的第零層(metal-zero)金屬內連線係隨著不同的設計而有不同的相對應關係。其中，一部分的條狀接觸插塞與一部分的閘極線會透過第零層金屬內連線彼此電性連接。然而，隨著元件尺寸越來越小，不僅條狀接觸插塞、閘極線與第零層金屬內連線的寬度降低，還有其間的接觸面積會受到製程的對位精準度以及佈局結構的影響而下降，使得各鰭型場效應電晶體對外連接的阻值增加。
本發明的目的之一在於提供一種靜態隨機存取記憶體單元結構與佈 局結構，以降低各電晶體對外連接的阻值，且將電晶體配置的更加緊密。
依據本發明的一實施例，本發明提供一種靜態隨機存取記憶體單元結構，包括一第一反相器、一第二反相器、一第一條狀接觸插塞、一第一第零層內連線、第二條狀接觸插塞以及第二第零層內連線。第一反相器包括一第一下拉電晶體與一第一上拉電晶體。第二反相器包括一第二下拉電晶體與一第二上拉電晶體。第一條狀接觸插塞橫跨第一下拉電晶體之汲極與第一上拉電晶體的汲極。第一第零層內連線設置於第一條狀接觸插塞與第二上拉電晶體的閘極上，其中第一條狀接觸插塞延伸至橫跨第一第零層內連線的一端。第二條狀接觸插塞橫跨第二下拉電晶體的汲極與第二上拉電晶體的汲極設置，其中第一條狀接觸插塞與第二條狀接觸插塞之間具有一第一間隙，第一上拉電晶體的汲極與第二上拉電晶體的汲極之間具有一第二間隙，且第一間隙小於第二間隙。第二第零層內連線設置於第二條狀接觸插塞與第一上拉電晶體的閘極上，其中第二條狀接觸插塞延伸至橫跨第二第零層內連線的一端，第一第零層內連線與第二第零層內連線之間具有一第三間隙，且第一間隙小於第三間隙。
依據本發明的另一實施例，本發明提供一種靜態隨機存取記憶體佈局結構，包括一半導體基底、一第一閘極線、一第二閘極線、一第一條狀接觸插塞、一第二條狀接觸插塞、一第一第零層內連線以及一第二第零層內連線。半導體基底包括一第一主動區、一第二主動區、一第三主動區以及一第四主動區，沿著一第一方向延伸。第一主動區、第二主動區與第三主動區與第四主動區依序沿著一第二方向排列。第一閘極線橫跨第一主動區與第二主動區，並延伸至覆蓋第三主動區之一端。第二閘極線橫跨第三主動區與第四主動區，並延伸至覆蓋第二主動區的一端，其中第一閘極線與第二閘極線沿著第二方向延伸並彼此平行。第一條狀接觸插塞設置於第一閘極線與第二閘極線之間，並橫跨第一主動區與第二主動區設置。第二條狀接觸插塞設置於第一閘極線與第二閘 極線之間，並橫跨第三主動區與第四主動區，其中第一條狀接觸插塞與第二條狀接觸插塞沿著第二方向排列並設置於第一閘極線與第二閘極線之間，其中第一條狀接觸插塞與第二條狀接觸插塞之間具有一第一間隙，第二主動區與第三主動區之間具有一第二間隙，且第一間隙小於第二間隙。第一第零層內連線設置於第一條狀接觸插塞與第二閘極線上，且用於將第一條狀接觸插塞電性連接至第二閘極線，其中第一條狀接觸插塞延伸至橫跨第一第零層內連線的一端。第二第零層內連線設置於第二條狀接觸插塞與第一閘極線上，且用於將第二條狀接觸插塞電性連接至第一閘極線，其中第二條狀接觸插塞延伸至橫跨第二第零層內連線的一端，第一第零層內連線與第二第零層內連線之間具有一第三間隙，且第一間隙小於第三間隙。
於本發明的靜態隨機存取記憶體單元結構與佈局結構中，第零層金屬層中兩相鄰之第零層內連線在第一方向上的間隙可被縮小至小於排列於第一方向上並相鄰之閘極線的間隙，且與第零層內連線連接之條狀接觸插塞可橫跨所連接的第零層內連線，因此第零層內連線與閘極線之間的接觸面積以及條狀接觸插塞與第零層內連線之間的接觸面積可被提升。如此一來，用於電連接各電晶體的路徑的電阻可被降低，且相鄰之靜態隨機存取記憶體單元亦可更加緊密配置。
100‧‧‧靜態隨機存取記憶體單元
100a‧‧‧第一靜態隨機存取記憶體單元
100b‧‧‧第二靜態隨機存取記憶體單元
100c‧‧‧第三靜態隨機存取記憶體單元
200‧‧‧靜態隨機存取記憶體佈局結構
202‧‧‧半導體基底
204、206、208‧‧‧N型摻雜區
210、212‧‧‧P型摻雜區
214‧‧‧第一層間介電層
216、218‧‧‧金屬內連線
220‧‧‧第二層間介電層
AR1‧‧‧第一主動區
AR2‧‧‧第二主動區
AR3‧‧‧第三主動區
AR4‧‧‧第四主動區
BL‧‧‧位元線
C‧‧‧接觸層
C1‧‧‧第一條狀接觸插塞
C2‧‧‧第二條狀接觸插塞
C3‧‧‧第三條狀接觸插塞
C4‧‧‧第四條狀接觸插塞
C5‧‧‧第五條狀接觸插塞
C6‧‧‧第六條狀接觸插塞
C7‧‧‧第七條狀接觸插塞
C8‧‧‧第八條狀接觸插塞
D1‧‧‧第一方向
D2‧‧‧第二方向
G1‧‧‧第一間隙
G2‧‧‧第二間隙
G3‧‧‧第三間隙
G4‧‧‧第四間隙
G5‧‧‧第五間隙
G6‧‧‧第六間隙
G7‧‧‧第七間隙
G8‧‧‧第八間隙
G9‧‧‧第九間隙
G10‧‧‧第十間隙
G11‧‧‧第十一間隙
GL1‧‧‧第一閘極線
GL2‧‧‧第二閘極線
GL3‧‧‧第三閘極線
GL4‧‧‧第四閘極線
GL5‧‧‧第五閘極線
GL6‧‧‧第六閘極線
GL7‧‧‧第七閘極線
GL8‧‧‧第八閘極線
IN1‧‧‧第一反相器
IN2‧‧‧第二反相器
M0‧‧‧第零層金屬層
M01‧‧‧第一第零層內連線
M02‧‧‧第二第零層內連線
M03‧‧‧第三第零層內連線
M04‧‧‧第四第零層內連線
M05‧‧‧第五第零層內連線
M06‧‧‧第六第零層內連線
M07‧‧‧第七第零層內連線
M08‧‧‧第八第零層內連線
PD1‧‧‧第一下拉電晶體
PD2‧‧‧第二下拉電晶體
PG1‧‧‧第一通道閘電晶體
PG2‧‧‧第二通道閘電晶體
PU1‧‧‧第一上拉電晶體
PU2‧‧‧第二上拉電晶體
PU3‧‧‧第三上拉電晶體
PU4‧‧‧第四上拉電晶體
STI‧‧‧淺溝槽隔離結構
Vcc‧‧‧高壓電源線
Vss‧‧‧低壓電源線
WL‧‧‧字元線
第1圖繪示了本發明一實施例的靜態隨機存取記憶體單元的電路示意圖。
第2圖繪示了本發明一實施例之SRAM佈局結構的上視示意圖。
第3圖繪示了沿著第2圖之剖面線A-A’的剖面示意圖。
第4圖繪示了沿著第2圖之剖面線B-B’的剖面示意圖。
請參照第1圖，其繪示了本發明一實施例的靜態隨機存取記憶體(Static Random Access Memory，SRAM)單元的電路示意圖。如第1圖所示，SRAM單元100為六電晶體靜態隨機存取記憶體(six-transistor SRAM，6T-SRAM)。並且，SRAM單元100包括一第一反相器IN1、一第二反相器IN2、一第一通道閘(pass-gate)電晶體PG1與一第二通道閘電晶體PG2。
於本實施例中，第一反相器IN1包括一第一上拉(pull-up)電晶體PU1與一第一下拉(pull-down)電晶體PD1，且第二反相器IN2包括一第二上拉電晶體PU2與一第二下拉電晶體PD2。第一上拉電晶體PU1和第二上拉電晶體PU2為p型場效電晶體(pFET)，例如PMOSFET；而第一下拉電晶體PD1、第二下拉電晶體PD2、第一通道閘電晶體PG1和第二通道閘電晶體PG2則為n型場效電晶體(nFET)，例如nMOSFET。其中，第一上拉電晶體PU1的汲極與閘極分別和第一下拉電晶體PD1的汲極與閘極電連接，使第一上拉電晶體PU1與第一下拉電晶體PD1構成第一反相器IN1，且第一上拉電晶體PU1的源極電連接於一高壓電源線Vcc，例如供應電壓源，而第一下拉電晶體PD1的源極電連接於一低壓電源線Vss，例如接地線；同樣地，第二上拉電晶體PU2的汲極與閘極分別和第二下拉電晶體PD2的汲極與閘極電連接，使第二上拉電晶體PU2與第二下拉電晶體PD2構成第二反相器IN2，且第二上拉電晶體PU2的源極與第二下拉電晶體PD2的源極分別電連接於高壓電源線Vcc以及低壓電源線Vss。並且，第一通道閘電極體PG1的汲極電性連接至第一反相器IN1的輸出端，即第一上拉電晶體PU1與第一下拉電晶體PD1的汲極，以及第二反相器IN2的輸入端，即第二上拉電晶體PU2與第二下拉電晶體PD2的閘極；同樣地，第二通道閘電晶體PG2的汲極電性連接至第二反相器IN2的輸出端，即第二上拉電晶體PU2與第二下拉電晶體PD2的汲 極，以及第一反相器IN1的輸入端，即第一上拉電晶體PU1與第一下拉電晶體PD1的閘極。另外，第一通道閘電晶體PG1與第二通道閘電晶體PG2的閘極電性連接至字元線(word line)WL，而源極分別電性連接至相對應之位元線(bit line)BL。
請參照第2圖至第4圖，且一併參照第1圖。第2圖繪示了本發明一實施例之SRAM佈局結構的上視示意圖，第3圖繪示了沿著第2圖之剖面線A-A’的剖面示意圖，第4圖繪示了沿著第2圖之剖面線B-B’的剖面示意圖。如第1圖至第4圖所示，SRAM佈局結構200可包括複數個SRAM單元結構。為清楚顯示各SRAM單元結構，第2圖僅顯示單一個SRAM單元結構，但本發明不以此為限。於本實施例中，SRAM單元結構可包括至少三個SRAM單元100，其可分別為一第一SRAM單元100a、一第二SRAM單元100b與一第三SRAM單元100c，依序排列於一第一方向D1上。並且，兩兩相鄰的SRAM單元100以不同於第一方向D1之一第二方向D2為對稱軸呈鏡像對稱。
為清楚說明，下述以第二SRAM單元100b為例做詳細說明。具體來說，第二SRAM單元100b可包括一半導體基底202、一第一閘極線GL1以及一第二閘極線GL2。半導體基底202包括一第一主動區AR1、一第二主動區AR2、一第三主動區AR3以及一第四主動區AR4，從半導體基底202的上表面突出，彼此平行，並分別沿著第一方向D1延伸。第一、第二、第三與第四主動區AR1、AR2、AR3、AR4皆為長條狀的鰭狀結構，且依序沿著第二方向D2排列，因此透過第一、第二、第三與第四主動區AR1、AR2、AR3、AR4所形成的電晶體可為鰭式場效應電晶體(Fin Field-Effect Transistor，FINFET)。其中，第一主動區AR1與第四主動區AR4以第一方向D1為對稱軸呈鏡像對稱，且第二主動區AR2與第三主動區AR3則以第二SRAM單元100b的中心為對稱中心彼此對稱。於本實施例中，第二主動區AR2與第三主動區AR3具有一第一導電類型，第一主動區AR1與第四主動區AR4具有不同於第一導電類型之一第二導電類型。於本實施例中，第一導 電類型為N型，且第二導電類型為P型，但不限於此。各主動區之間以隔離結構，例如淺溝槽隔離(shallow trench isolation)結構STI，電性隔離。
第一閘極線GL1沿著第二方向D2延伸，並橫跨第一主動區AR1與第二主動區AR2設置，因此橫跨於第一主動區AR1上之第一閘極線GL1可形成第一下拉電晶體PD1的閘極，且第一下拉電晶體PD1的源極與汲極分別設置於第一閘極線GL1兩側的第一主動區AR1內。另外，橫跨於第二主動區AR2上之第一閘極線GL1可形成第一上拉電晶體PU1的閘極，且第一上拉電晶體PU1的源極與汲極分別設置於第一閘極線GL1兩側的第二主動區AR2內。值得一提的是，第一閘極線GL1延伸至覆蓋第三主動區AR3的一端，以用於遮蔽第三主動區AR3的一端，使得在第二上拉電晶體PU2的汲極時可具有較佳的品質。
同樣地，對稱於第一下拉電晶體PD1與第一上拉電晶體PU1的結構，第二閘極線GL2沿著第二方向D2延伸，並橫跨第三主動區AR3與第四主動區AR4設置，因此橫跨於第四主動區AR4上之第二閘極線GL2可形成第二下拉電晶體PD2的閘極，且第二下拉電晶體PU2的源極與汲極分別設置於第二閘極線GL2兩側的第四主動區AR4內。另外，橫跨於第三主動區AR3上之第二閘極線GL2可形成第二上拉電晶體PU2的閘極，且第二上拉電晶體PU2的源極與汲極分別設置於第二閘極線GL2兩側的第三主動區AR3內。並且，第二閘極線GL2延伸至覆蓋第二主動區AR2的一端，以用於遮蔽第二主動區AR2的一端，使得在第一上拉電晶體PU1的汲極時可具有較佳的品質。
此外，SRAM佈局結構200可另包括一第三閘極線GL3與一第四閘極線GL4，分別沿著第二方向D2延伸。並且，為使結構緊密配置，第三閘極線GL3係與第二閘極線GL2沿第二方向D2排列，且第四閘極線GL4與第一閘極線GL1沿第二方向D2排列。第三閘極線GL3橫跨第一主動區AR1設置，並形成第一通道閘電晶體PG1的閘極，且第一通道閘電晶體PG1的源極與汲極分別設置於第三 閘極線GL3兩側的第一主動區AR1內。由於第一通道閘電晶體PG1的汲極與第一下拉電晶體PD1的汲極由同一摻雜區所形成，因此兩者可彼此電連接。第四閘極線GL4橫跨第四主動區AR4設置，並形成第二通道閘電晶體PG2的閘極，且第二通道閘電晶體PG2的源極與汲極分別設置於第四閘極線GL4兩側的第四主動區AR4內。由於第二通道閘電晶體PG2的汲極與第二下拉電晶體PD2的汲極由同一摻雜區所形成，因此兩者可彼此電連接。於本發明中，閘極線係指由閘極絕緣層與閘極導電層依序堆疊的結構，且較佳還包括側壁子設置於閘極導電層與閘極絕緣層的側壁上。
於本實施例中，第一下拉電晶體PD1的源極、第一下拉電晶體PD1與第一通道閘電晶體PG1的汲極以及第一通道閘電晶體PG1的源極可分別由設置於第一主動區AR1內且彼此分隔之N型摻雜區204、206、208所構成，且第二下拉電晶體PD2的源極、第二下拉電晶體PD2與第二通道閘電晶體PG2的汲極以及第二通道閘電晶體PG2的源極可分別由設置於第四主動區AR4內且彼此分隔之N型摻雜區所構成。第一上拉電晶體PU1的源極與汲極可分別由設置於第二主動區AR2內且彼此分隔之P型摻雜區210、212所構成，且第二上拉電晶體PU2的源極與汲極可分別由設置於第三主動區AR3內且彼此分隔之P型摻雜區所構成。
為將電晶體做相對應的電連接，SRAM佈局結構200可另包括一接觸層C與一第一層間介電層214，設置於半導體基底202上。接觸層C設置於第一層間介電層214的穿孔內，用以將各電晶體的源極與汲極做相對應的電連接。於本實施例中，接觸層C可包括一第一條狀接觸插塞C1與一第二條狀接觸插塞C2,分別沿著第二方向D2延伸，且第一條狀接觸插塞C1與第二條狀接觸插塞C2實質上沿著第二方向D2排列。第一條狀接觸插塞C1設置於第一閘極線GL1與第二閘極線GL2之間，且橫跨設置於第一主動區AR1內之第一下拉電晶體PD1之汲極與設置於第二主動區AR2內之第一上拉電晶體PU1之汲極，並分別與第一下拉電晶 體PD1之汲極與第一上拉電晶體PU1之汲極相接觸，因此可用以電連接第一下拉電晶體PD1與第一上拉電晶體PU1的汲極。第二條狀接觸插塞C2設置於第一閘極線GL1與第二閘極線GL2之間，且橫跨設置於第四主動區AR4內之第二下拉電晶體PD2之汲極與設置於第三主動區AR3內之第二上拉電晶體PU2之汲極，並與第二下拉電晶體PD2之汲極與第二上拉電晶體PU2之汲極，因此可電連接第二下拉電晶體PD2與第二上拉電晶體PU2的汲極。第一條狀接觸插塞C1與第二條狀接觸插塞C2之間具有一第一間隙G1，且第二主動區AR2與第三主動區AR3之間具有一第二間隙G2，其中第一間隙G1小於第二間隙G2。
此外，接觸層C可又包括一第三條狀接觸插塞C3、一第四條狀接觸插塞C4、一第五條狀接觸插塞C5、一第六條狀接觸插塞C6、一第七條狀接觸插塞C7與一第八條狀接觸插塞C8，分別沿著第二方向D2延伸。第三條狀接觸插塞C3設置於第一下拉電晶體PD1的源極上，也就是橫跨於第一閘極線GL1相對於第一條狀接觸插塞C1的另一側的第一主動區AR1上，且可透過一金屬內連線216電連接至低壓電源線Vss。第四條狀接觸插塞C4設置於第一上拉電晶體PU1的源極上，也就是橫跨於第一閘極線GL1相對於第一條狀接觸插塞C1的另一側的第二主動區AR2上，且可透過另一金屬內連線218電連接至高壓電源線Vcc。同樣地，第五條狀接觸插塞C5設置於第二下拉電晶體PD2的源極上，也就是橫跨於第二閘極線GL2相對於第二條狀接觸插塞C2的另一側的第四主動區AR4上，且可透過另一金屬內連線電連接至低壓電源線Vss。第六條狀接觸插塞C6設置於第二上拉電晶體PU2的源極上，也就是橫跨於第二閘極線GL2相對於第二條狀接觸插塞C2的另一側的第三主動區AR3上，且可透過另一金屬內連線電連接至高壓電源線Vcc。第七條狀接觸插塞C7設置於第一通道閘電晶體PG1的源極上，也就是橫跨於第三閘極線GL3相對於第一條狀接觸插塞C1的另一側的第一主動區AR1上，且可透過另一金屬內連線電連接至相對應的位元線WL。第八條狀接觸插塞C8設置 於第二通道閘電晶體PG2的源極上，也就是橫跨於第四閘極線GL4相對於第二條狀接觸插塞C2的另一側的第四主動區AR4上，且可透過金屬內連線電連接至相對應的位元線BL。第三、第四與第八條狀接觸插塞C3、C4、C8實質上沿著第二方向D2設置，且第五、第六與第七條狀接觸插塞C5、C6、C7實質上沿著第二方向D2設置。
值得一提的是，接觸層C的圖案可透過不同光罩搭配雙重曝光(double patterning)或多重曝光(multiple patterning)的方式定義出，也就是，採用雙圖案化雙蝕刻(two-patterning-two-etching)製程或雙圖案化單一蝕刻(two-patterning-one-etching)製程形成第一至第八條狀接觸插塞C1~C8。以雙重曝光的方式為例來說，在第二方向D2上彼此不相鄰的第一條狀接觸插塞C1、第五條狀接觸插塞C5、第七條狀接觸插塞C7以及第四條狀接觸插塞C4可由同一光罩所定義出，且第二條狀接觸插塞C2、第六條狀接觸插塞C6、第三條狀接觸插塞C3與第八條狀接觸插塞C8可由另一光罩所定義出。如此一來，第一與第二條狀接觸插塞C1、C2之間的第一間隙G1、第三與第四條狀接觸插塞C3、C4之間的間隙以及第五與第六條狀接觸插塞C5、C6之間的間隙可不受限於曝光機台的極限，而可小於第二間隙G2。因此，第一與第二條狀接觸插塞C1、C2可分別跨置於第二與第三主動區AR2、AR3上。
再者，SRAM佈局結構200還包括一第零層金屬層M0與一第二層間介電層220，設置於接觸層C上。第零層金屬層M0設置於第二層間介電層220的穿孔內，用以將各條狀接觸插塞與各閘極線做相對應電連接。具體來說，第零層金屬層M0可包括一第一第零層內連線M01與一第二第零層內連線M02。第一第零層內連線M01設置於第一條狀接觸插塞C1與第二閘極線GL2上，並與第一條狀接觸插塞C1與第二閘極線GL2相接觸，因此電連接至第一條狀接觸插塞C1之第一下拉電晶體PD1與第一上拉電晶體PU1的汲極可透過第一第零層內連線M01 電連接至作為第二下拉電晶體PD2與第二上拉電晶體PU2的閘極之第二閘極線GL2。值得注意的是，第一條狀接觸插塞C1橫跨第二主動區AR2的一端亦橫跨第一第零層內連線M01的一端，並覆蓋第一第零層內連線M01的此端，較佳而言，第一第零層內連線M01的此端亦可橫跨第一條狀接觸插塞C1，使得第一第零層內連線M01可與第一條狀接觸插塞C1有較佳的接觸面積，以降低兩者之間的接觸電阻。再者，第一第零層內連線M01沿著第一方向D1延伸至覆蓋作為第二上拉電晶體PU2的閘極的第二閘極線GL2之一端，並橫跨此端，因此第一第零層內連線M01可與第二閘極線GL2之間的接觸面積可被提升，以降低兩者之間的接觸電阻。由此可知，本實施例之第一第零層內連線M01與第一條狀接觸插塞C1以及第二閘極線GL2之間的配置可有效地降低其間的接觸電阻，進而降低第一反相器IN1的輸出端與第二反相器IN2的輸入端之間的阻抗。
由於設置於第二SRAM單元100b左側並與其相鄰的第一SRAM單元100a係與第二SRAM單元100b鏡像對稱，因此第一SRAM單元可另包括一第六閘極線GL6以及一第六第零層內連線M06，分別與第二閘極線GL2以及第一第零層內連線M01以第二方向D2為對稱軸對稱設置。第六閘極線GL6形成第一SRAM單元100a的第四上拉電晶體PU4的閘極，並橫跨第三主動區AR3與第四主動區AR4，且平行於第二閘極線GL2。第六閘極線GL6與第二閘極線GL2沿著第一方向D1排列。第六第零層內連線M06設置於第六閘極線GL6上之第零層金屬層M0中，並電連接第六閘極線GL6。第一第零層內連線M01與第六第零層內連線M06之間具有一第六間隙G6，第二閘極線GL2(即第二上拉電晶體PU2的閘極)與第六閘極線GL6(即第四上拉電晶體PU4的閘極)之間具有一第七間隙G7。於本實施例中，第一第零層內連線M01與相鄰的第六第零層內連線M06可透過不同光罩搭配雙重曝光(double patterning)或多重曝光(multiple patterning)的方式定義出，因此第六間隙G6可小於第七間隙G7。不僅降低第零層金屬層M0與閘極線的接觸電 阻，還可使第一SRAM單元100a與第二SRAM單元100b更加緊密配置。
同樣地，第二第零層內連線M02設置於第二條狀接觸插塞C2與第一閘極線GL1上，並與第二條狀接觸插塞C2與第一閘極線GL1相接觸，因此電連接至第二條狀接觸插塞C2之第二下拉電晶體PD2與第二上拉電晶體PU2的汲極可透過第二第零層內連線M02電連接至作為第一下拉電晶體PD1與第一上拉電晶體PU1的閘極之第一閘極線GL1。第二條狀接觸插塞C2橫跨第三主動區AR3的一端亦橫跨第二第零層內連線M02的一端，並覆蓋第二第零層內連線M02的此端，較佳而言，第二第零層內連線M02的此端亦可橫跨第二條狀接觸插塞C2，使得第二第零層內連線M02可與第二條狀接觸插塞C2有較佳的接觸面積，以降低兩者之間的接觸電阻。再者，第二第零層內連線M02沿著第一方向D1延伸至覆蓋作為第一上拉電晶體PU1的閘極的第一閘極線GL1之一端，並橫跨此端，因此第二第零層內連線M02可與第一閘極線GL1之間的接觸面積可被提升，以降低兩者之間的接觸電阻。由此可知，本實施例之第二第零層內連線M02與第二條狀接觸插塞C2以及第一閘極線GL1之間的配置可有效地降低其間的接觸電阻，進而降低第二反相器IN2的輸出端與第一反相器IN1的輸入端之間的阻抗。此外，第一第零層內連線M01與第二第零層內連線M02之間具有一第三間隙G3，且第一間隙G1小於第三間隙G3。
由於設置於第二SRAM單元100b右側並與其相鄰的第三SRAM單元100c係與第二SRAM單元100b鏡像對稱，因此第三SRAM單元100c可另包括一第五閘極線GL5以及一第五第零層內連線M05，分別與第一閘極線GL1以及第二第零層內連線M02以第二方向D2為對稱軸對稱設置。第五閘極線GL5形成第三SRAM單元100c的第三上拉電晶體PU3的閘極，並橫跨第一主動區AR1與第二主動區AR2，且平行於第一閘極線GL1。第五閘極線GL5與第一閘極線GL1沿著第一方向D1排列。第五第零層內連線M05設置於第五閘極線GL5上之第零層金屬 層M0中，並電連接第五閘極線GL4。第二第零層內連線M02與第五第零層內連線M05之間具有一第四間隙G4，第一閘極線GL1(即第一上拉電晶體PU1的閘極)與第五閘極線GL5(即第三上拉電晶體PU3的閘極)之間具有一第五間隙G5。第二第零層內連線M02與相鄰的第五第零層內連線M05可透過不同光罩搭配雙重曝光(double patterning)或多重曝光(multiple patterning)的方式定義出，因此第四間隙G4可小於第五間隙G5。
第零層金屬層M0可另包括一第三第零層內連線M03與一第四第零層內連線M04。第三第零層內連線M03設置於第三閘極線GL3上，並橫跨第三閘極線GL3，且與第三閘極線GL3相接觸，因此第三第零層內連線M03可用以將第一通道閘電晶體PG1的閘極電連接至字元線WL。第四第零層內連線M04設置於第四閘極線GL4上，並橫跨第四閘極線GL4，且與第四閘極線GL4相接觸，因此第四第零層內連線M04可用以將第二通道閘電晶體PG2的閘極電連接至字元線WL。
此外，第一SRAM單元100a可另包括一第七閘極線GL7與一第七第零層內連線M07，分別對應第三閘極線GL3與第三第零層內連線M03設置，且第三第零層內連線M03與第七第零層內連線M07之間的一第八間隙G8可小於第七閘極線GL7與第三閘極線GL3之間的一第九間隙G9。同樣地，第三SRAM單元100c可另包括一第八閘極線GL8與一第八第零層內連線M08，分別對應第四閘極線GL4與第四第零層內連線M04設置，且第四第零層內連線M04與第八第零層內連線M08之間的一第十間隙G10可小於第四閘極線GL4與第八閘極線GL8之間的一第十一間隙G11。
於本發明中，字元線、位元線、高壓電源線與低壓電源線設置於第零層金屬層與第二層間介電層上，且其間可另設置有複數層金屬間介電層(inter-metal dielectric，IMD)，例如：IMD1、IMD2...等等，設置於第零層金屬層 上的金屬層則依序稱為第一層金屬層(M1)與第二層金屬層(M2)，以此類推。並且，第一層金屬層設置於第一層金屬間介電層之穿孔內，第二層金屬層設置於第二層金屬間介電層之穿孔內，以此類推。透過第一層金屬層或第二層金屬層可將各電晶體電連接至所欲連接的元件或線路。本發明的金屬內連線可為金屬層之任一層或其堆疊。
綜上所述，於本發明的SRAM單元結構與佈局結構中，第零層金屬層中兩相鄰之第零層內連線在第一方向上的間隙可被縮小至小於排列於第一方向上並相鄰之閘極線的間隙，且與第零層內連線連接之條狀接觸插塞可橫跨所連接的第零層內連線，因此第零層內連線與閘極線之間的接觸面積以及條狀接觸插塞與第零層內連線之間的接觸面積可被提升。如此一來，用於電連接各電晶體的路徑的電阻可被降低，且相鄰之SRAM單元亦可更加緊密配置。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100a‧‧‧第一靜態隨機存取記憶體單元
100b‧‧‧第二靜態隨機存取記憶體單元
100c‧‧‧第三靜態隨機存取記憶體單元
200‧‧‧靜態隨機存取記憶體佈局結構
202‧‧‧半導體基底
AR1‧‧‧第一主動區
AR2‧‧‧第二主動區
AR3‧‧‧第三主動區
AR4‧‧‧第四主動區
C1‧‧‧第一條狀接觸插塞
C2‧‧‧第二條狀接觸插塞
C3‧‧‧第三條狀接觸插塞
C4‧‧‧第四條狀接觸插塞
C5‧‧‧第五條狀接觸插塞
C6‧‧‧第六條狀接觸插塞
C7‧‧‧第七條狀接觸插塞
C8‧‧‧第八條狀接觸插塞
D1‧‧‧第一方向
D2‧‧‧第二方向
G1‧‧‧第一間隙
G2‧‧‧第二間隙
G3‧‧‧第三間隙
G4‧‧‧第四間隙
G5‧‧‧第五間隙
G6‧‧‧第六間隙
G7‧‧‧第七間隙
G8‧‧‧第八間隙
G9‧‧‧第九間隙
G10‧‧‧第十間隙
G11‧‧‧第十一間隙
GL1‧‧‧第一閘極線
GL2‧‧‧第二閘極線
GL3‧‧‧第三閘極線
GL4‧‧‧第四閘極線
GL5‧‧‧第五閘極線
GL6‧‧‧第六閘極線
GL7‧‧‧第七閘極線
GL8‧‧‧第八閘極線
M01‧‧‧第一第零層內連線
M02‧‧‧第二第零層內連線
M03‧‧‧第三第零層內連線
M04‧‧‧第四第零層內連線
M05‧‧‧第五第零層內連線
M06‧‧‧第六第零層內連線
M07‧‧‧第七第零層內連線
M08‧‧‧第八第零層內連線
PU3‧‧‧第三上拉電晶體
PU4‧‧‧第四上拉電晶體

Claims (18)

  1. 一種靜態隨機存取記憶體單元結構，包括：一第一反相器，包括一第一下拉電晶體與一第一上拉電晶體；一第二反相器，包括一第二下拉電晶體與一第二上拉電晶體；一第一條狀接觸插塞，橫跨該第一下拉電晶體之汲極與該第一上拉電晶體的汲極；一第一第零層內連線，設置於該第一條狀接觸插塞與該第二上拉電晶體的閘極上，其中該第一條狀接觸插塞延伸至橫跨該第一第零層內連線的一端；一第二條狀接觸插塞，橫跨該第二下拉電晶體的汲極與該第二上拉電晶體的汲極設置，其中該第一條狀接觸插塞與該第二條狀接觸插塞之間具有一第一間隙，該第一上拉電晶體的汲極與該第二上拉電晶體的汲極之間具有一第二間隙，且該第一間隙小於該第二間隙；一第二第零層內連線，設置於該第二條狀接觸插塞與該第一上拉電晶體的閘極上，其中該第二條狀接觸插塞延伸至橫跨該第二第零層內連線的一端，該第一第零層內連線與該第二第零層內連線之間具有一第三間隙，且該第一間隙小於該第三間隙；以及一第三上拉電晶體以及一第五第零層內連線，該第三上拉電晶體與該第一上拉電晶體以一方向為對稱軸設置，且該第五第零層內連線與該第二第零層內連線以該方向為對稱軸對稱設置，其中該第二第零層內連線與該第五第零層內連線之間具有一第四間隙，該第一上拉電晶體的閘極與該第三上拉電晶體的閘極之間距有一第五間隙，且該第四間隙小於該第五間隙。
  2. 如請求項1所述之靜態隨機存取記憶體單元結構，其中該第一第零層內連線覆蓋該第二上拉電晶體的閘極的一端。
  3. 如請求項1所述之靜態隨機存取記憶體單元結構，其中該第二第零層內連線覆蓋該第一上拉電晶體的閘極的一端。
  4. 如請求項1所述之靜態隨機存取記憶體單元結構，其中該第一條狀接觸插塞覆蓋該第一第零層內連線的該端。
  5. 如請求項1所述之靜態隨機存取記憶體單元結構，其中第二條狀接觸插塞覆蓋該第二第零層內連線的該端。
  6. 如請求項1所述之靜態隨機存取記憶體單元結構，其中該第一下拉電晶體的閘極與該第一上拉電晶體的閘極由同一閘極線所形成。
  7. 如請求項1所述之靜態隨機存取記憶體單元結構，其中該第二下拉電晶體的閘極與該第二上拉電晶體的閘極由同一閘極線所形成。
  8. 如請求項1所述之靜態隨機存取記憶體單元結構，另包括：一第一通道閘電晶體，其中該第一通道閘電晶體之汲極與該第一下拉電晶體的汲極由同一摻雜區所形成；以及一第三第零層內連線，設置於該第一通道閘電晶體的閘極上，且該第三第零層內連線橫跨該第一通道閘電晶體的閘極。
  9. 如請求項8所述之靜態隨機存取記憶體單元結構，另包括：一第二通道閘電晶體，其中該第二通道閘電晶體的汲極與該第二下拉電晶體的汲極由同一摻雜區所形成；以及一第四第零層內連線，設置於該第二通道閘電晶體的閘極上，且該第四第零層內連線橫跨該第二通道閘電晶體的閘極。
  10. 如請求項1所述之靜態隨機存取記憶體單元結構，另包括一第四上拉電晶體與一第六第零層內連線，該第四上拉電晶體與該第二上拉電晶體以該方向為對稱軸設置，且該第六第零層內連線與該第一第零層內連線以該方向為對稱軸設置，其中該第一第零層內連線與該第六第零層內連線之間具有一第六間隙，該第二上拉電晶體的閘極與該第四上拉電晶體的閘極之間距有一第七間隙，且該第六間隙小於該第七間隙。
  11. 一種靜態隨機存取記憶體佈局結構，包括：一半導體基底，包括：一第一主動區，沿著一第一方向延伸；一第二主動區，沿著該第一方向延伸；一第三主動區，沿著該第一方向延伸；以及一第四主動區，沿著該第一方向延伸，其中該第一主動區、該第二主動區、該第三主動區與該第四主動區依序沿著一第二方向排列；一第一閘極線，橫跨該第一主動區與該第二主動區，並延伸至覆蓋該第三主動區之一端；一第二閘極線，橫跨該第三主動區與該第四主動區，並延伸至覆蓋該第二主 動區的一端，其中該第一閘極線與該第二閘極線沿著該第二方向延伸並彼此平行；一第一條狀接觸插塞，設置於該第一閘極線與該第二閘極線之間，並橫跨該第一主動區與該第二主動區設置；一第二條狀接觸插塞，設置於該第一閘極線與該第二閘極線之間，並橫跨該第三主動區與該第四主動區，其中該第一條狀接觸插塞與該第二條狀接觸插塞沿著該第二方向排列並設置於該第一閘極線與該第二閘極線之間，其中該第一條狀接觸插塞與該第二條狀接觸插塞之間具有一第一間隙，該第二主動區與該第三主動區之間具有一第二間隙，且該第一間隙小於該第二間隙；一第一第零層內連線，設置於該第一條狀接觸插塞與該第二閘極線上，且用於將該第一條狀接觸插塞電性連接至該第二閘極線，其中該第一條狀接觸插塞延伸至橫跨該第一第零層內連線的一端；一第二第零層內連線，設置於該第二條狀接觸插塞與該第一閘極線上，且用於將該第二條狀接觸插塞電性連接至該第一閘極線，其中該第二條狀接觸插塞延伸至橫跨該第二第零層內連線的一端，該第一第零層內連線與該第二第零層內連線之間具有一第三間隙，且該第一間隙小於該第三間隙；以及一第五閘極線與一第五第零層內連線，分別與第一閘極線以及第二第零層內連線以該第二方向為一對稱軸對稱設置，其中該第二第零層內連線與該第五第零層內連線之間具有一第四間隙，該第一閘極線與該第五閘極線之間具有一第五間隙，且該第四間隙小於該第五間隙。
  12. 如請求項11所述之靜態隨機存取記憶體佈局結構，其中該第一第零 層內連線覆蓋該第二閘極線之一端，且該第二第零層內連線覆蓋該第一閘極線的一端。
  13. 如請求項11所述之靜態隨機存取記憶體佈局結構，其中該第一條狀接觸插塞覆蓋該第一第零層內連線之該端，且該第二條狀接觸插塞覆蓋該第二第零層內連線的該端。
  14. 如請求項11所述之靜態隨機存取記憶體佈局結構，另包括：一第三閘極線，橫跨該第一主動區設置，且該第一條狀接觸插塞設置於該第一閘極線與該第三閘極線之間；以及一第三第零層內連線，設置於該第三閘極線上，並橫跨該第三閘極線。
  15. 如請求項11所述之靜態隨機存取記憶體佈局結構，另包括：一第四閘極線，橫跨該第四主動區設置，且該第二條狀接觸插塞設置於該第二閘極線與該第四閘極線之間；以及一第四第零層內連線，設置於該第四閘極線上，並橫跨該第四閘極線。
  16. 如請求項11所述之靜態隨機存取記憶體佈局結構，另包括一第六閘極線與一第六第零層內連線，分別與第二閘極線以及第一第零層內連線以該第二方向為一對稱軸對稱設置，其中該第一第零層內連線與該第六第零層內連線之間具有一第六間隙，該第二閘極線與該第六閘極線之間具有一第七間隙，且該第六間隙小於該第七間隙。
  17. 如請求項11所述之靜態隨機存取記憶體佈局結構，另包括：一第三條狀接觸插塞，設置於該第一主動區上，其中該第一閘極線設置於該第一條狀接觸插塞與該第三條狀接觸插塞之間，且該第三條狀接觸插塞電性連接至一低壓電源線；以及一第四條狀接觸插塞，設置於該第二主動區上，其中該第一閘極線設置於該第一條狀接觸插塞與該第四條狀接觸插塞之間，且該第四條狀接觸插塞電性連接至一高壓電源線。
  18. 如請求項11所述之靜態隨機存取記憶體佈局結構，另包括：一第五條狀接觸插塞，設置於該第四主動區上，其中該第二閘極線設置於該第二條狀接觸插塞與該第五條狀接觸插塞之間，且該第五條狀接觸插塞電性連接至一低壓電源線；以及一第六條狀接觸插塞，設置於該第三主動區上，其中該第二閘極線設置於該第二條狀接觸插塞與該第六條狀接觸插塞之間，且該第六條狀接觸插塞電性連接至一高壓電源線。
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