KR101420494B1 - Ｒｏｍ 셀을 위한 장치 - Google Patents

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Abstract

ROM 셀은 메모리 셀의 트랜지스터의 제1 활성 영역 위에 형성되는 제1의 제1-레벨 접촉부와, 상기 제1의 제1-레벨 접촉부에 대해 제1 방향으로 오프셋되도록 상기 제1의 제1-레벨 접촉부 위에 형성되는 제1의 제2-레벨 접촉부를 포함한다. 또한, ROM 셀은 상기 제1의 제1-레벨 접촉부와 정렬되도록 상기 메모리 셀의 트랜지스터의 제2 활성 영역 위에 형성되는 제2의 제1-레벨 접촉부와, 상기 제2의 제1-레벨 접촉부에 대해 상기 제1 방향과 반대인 제2 방향으로 오프셋되도록 상기 제2의 제1-레벨 접촉부 위에 형성되는 제2의 제2-레벨 접촉부를 포함한다.

Description

ＲＯＭ 셀을 위한 장치{APPARATUS FOR ROM CELLS}
본 발명은 ROM 셀을 위한 장치에 관한 것이다.
노트북 컴퓨터와 같은 현대의 전자 장치는 정보를 저장하는 다양한 메모리를 포함한다. 메모리 회로는 2가지의 주요 카테고리를 포함한다. 하나는 휘발성 메모리이고; 다른 하나는 비휘발성 메모리이다. 휘발성 메모리는 정적 램덤 액세스 메모리(static random access memory; SRAM)와 동적 램덤 액세스 메모리(dynamic random access memory; DRAM)의 2가지 서브-카테고리로 더욱 세분될 수 있는 램덤 액세스 메모리(RAM)를 포함한다. SRAM과 DRAM 모두는 전력 활성화되지 않을 때 저장하고 있는 정보를 잃게 되므로 휘발성이다. 다른 한편, 비휘발성 메모리는 자체에 저장된 데이터를 유지할 수 있다. 비휘발성 메모리는 다양한 서브-카테고리, 예컨대, ROM, 전기적으로 소거 가능한 프로그램화 가능한 ROM(EEPROM) 및 플래시 메모리를 포함한다.
ROM은 반도체(solid state) 메모리의 일종이다. 각각의 ROM 셀은 원하는 로직 상태로 제조된다. 다시 말해, 비트 라인과 VSS 라인 사이에 전도성 경로의 존재 여부에 따라 2진 데이터의 비트가 영구적으로 ROM 셀 내에 "0" 또는 "1"의 로직 상태로 저장된다. ROM 셀의 로직의 정의에 따르면, ROM 셀 내에 "1"의 로직 상태가 저장되는 경우, 비트 라인으로부터 VSS 라인으로 접속 경로가 존재한다. 다른 한편, ROM 셀 내에 "0"의 로직 상태가 저장되면, 비트 라인으로부터 VSS 라인으로 접속 경로가 존재하지 않는다. 전술한 "0"과 "1"의 정의는 다른 용례에 따라 바꿔질 수 있다.
기술의 발달에 따라, 반도체 공정 노드는 고밀도 ROM 집적 회로를 위해 크기가 축소되어 왔다. 결국, ROM 집적 회로의 형성 인자는 반도체 공정 노드의 축소(예, 반도체 공정 노드를 20nm 이하의 노드로 축소)로부터 향상되어 왔다. 반도체 소자의 규모 축소에 따라, 1세대로부터 차세대까지 전자 성분의 성능을 유지하기 위해 새로운 기술이 요구된다. 예를 들면, 고밀도/고속 ROM 집적 회로를 위해 저 누설 전류 트랜지스터가 요망된다.
반도체 소자 내에서 누설 전류를 더욱 감소시키기 위해 유효한 대체 소자로서 핀 필드 효과 트랜지스터(fin field effect transistor; FinFET)가 출현하였다. 반도체 기판의 표면에 형성된 채널을 갖는 종래의 평판형 MOS 트랜지스터에 비해, FinFET는 3차원 채널 영역을 가진다. FinFET의 경우, 드레인, 채널 영역 및 소스를 포함하는 활성 영역은 FinFET가 상부에 위치되는 반도체 기판의 표면으로부터 상부로 돌출된다. 핀과 같은 FinFET의 활성 영역은 단면으로 볼 때 직사각형 형상이다. 추가로, FinFET의 게이트 구조는 뒤집어진 U형과 같이 3개 측면 둘레로 활성 영역을 피복하고 있다. 결국, 채널에 대한 게이트 구조의 제어가 더욱 강력해진다. 종래의 평판형 트랜지스터의 단 채널 누설 효과가 감소되었다. 이로써, FinFET가 전력 차단될 때, 게이트 구조는 채널을 정밀하게 제어하여 누설 전류를 감소시킬 수 있다.
FinFET 채널 영역의 3차원 형상은 소자의 전체 크기가 반도체 공정의 크기 조절에 따라 감소되는 경우에도 실리콘 영역을 증가시키지 않으면서 게이트 폭을 증가시킬 수 있어서, 게이트 길이의 감소와 함께, 낮은 실리콘 영역의 비용으로 양호한 채널 폭 특성을 제공한다.
본 발명은 고밀도/고속 ROM 집적 회로를 위해 저 누설 전류 트랜지스터를 포함하는 ROM 셀 또는 어레이를 제공하는 것을 목적으로 한다.
본 발명의 일 측면에 따른 장치는 메모리 셀의 트랜지스터의 제1 활성 영역 위에 형성되는 제1의 제1-레벨 접촉부와; 상기 제1의 제1-레벨 접촉부에 대해 제1 방향으로 오프셋되도록 상기 제1의 제1-레벨 접촉부 위에 형성되는 제1의 제2-레벨 접촉부와; 상기 제1의 제1-레벨 접촉부와 정렬되도록 상기 메모리 셀의 트랜지스터의 제2 활성 영역 위에 형성되는 제2의 제1-레벨 접촉부와; 상기 제2의 제1-레벨 접촉부에 대해 상기 제1 방향과 반대인 제2 방향으로 오프셋되도록 상기 제2의 제1-레벨 접촉부 위에 형성되는 제2의 제2-레벨 접촉부를 포함하는 것을 특징으로 한다.
본 발명의 다른 측면에 따른 시스템은 제1 메모리 셀과; 제2 메모리 셀을 포함하고, 상기 제1 메모리 셀은 제1 통과 트랜지스터를 포함하고, 상기 제1 통과 트랜지스터는: 제1의 제1-레벨 접촉부와 제1의 제1-레벨 비아에 의해 형성되는 제1 전도성 경로를 통해 제1 상호접속층에 형성된 제1 비트 라인에 연결되는 제1 드레인과; 워드 라인 스트랩 구조를 통해, 상기 제1 상호접속층 위에 형성되는 제2 상호접속층 내에 있는 제1 워드 라인에 연결되는 제1 게이트와; 제1 코딩층을 통해 제1 VSS 라인에 연결되는 제1 소스를 포함하고, 상기 제2 메모리 셀은 상기 워드 라인 스트랩 구조를 통해 상기 제1 워드 라인에 연결되는 제2 게이트를 구비하는 제2 통과 트랜지스터를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 측면에 따른 메모리 어레이는 제1 통과 트랜지스터를 포함하는 제1 메모리 셀과; 제2 통과 트랜지스터를 포함하는 제2 메모리 셀을 포함하고, 상기 제1 통과 트랜지스터는: 제1의 제1-레벨 접촉부와 제1의 제2-레벨 접촉부와 제1의 제1-레벨 비아를 통해 제1 비트 라인에 연결되는 제1 드레인과; 제2의 제1-레벨 접촉부와 제2의 제2-레벨 접촉부와 제1 코딩 비아를 통해 제1 VSS 라인에 연결되는 제1 소스를 포함하고, 상기 제2 통과 트랜지스터는: 제3의 제1-레벨 접촉부와 제3의 제2-레벨 접촉부와 제2의 제1-레벨 비아를 통해 제2 비트 라인에 연결되는 제2 드레인과; 제4의 제1-레벨 접촉부와 제4의 제2-레벨 접촉부와 제2 코딩 비아를 통해 제2 VSS 라인에 연결되는 제2 소스를 포함하고, 상기 제1의 제1-레벨 비아는 상기 제2의 제1-레벨 비아와 수직으로 정렬되고, 상기 제1 코딩 비아는 상기 제1의 제1-레벨 비아에 대해 제1 방향으로 수평으로 오프셋되며, 상기 제2 코딩 비아는 상기 제2의 제1-레벨 비아에 대해 제2 방향으로 수평으로 오프셋되는 것을 특징으로 한다.
본 발명과 그 장점의 보다 완전한 이해를 위해 첨부 도면과 함께 다음의 설명을 참조한다. 도면에서:
도 1은 일 실시예에 따른 ROM 셀 어레이 내의 2개의 인접하는 ROM 셀의 개략적 다이어그램을 나타내고;
도 2는 일 실시예에 따른 핀 필드 효과 트랜지스터(FinFET)의 단면도를 나타내며;
도 3은 다른 실시예에 따른 FinFET의 단면도를 나타내고;
도 4는 일 실시예에 따라 단일 접촉 구조를 가지는 반도체 소자의 단면도를 나타내며;
도 5는 일 실시예에 따라 이중 접촉 구조를 가지는 반도체 소자의 단면도를 나타내며;
도 6은 일 실시예에 따른 ROM 셀의 레이아웃 다이어그램을 나타내고;
도 7은 일 실시예에 따른 ROM 어레이의 레이아웃 다이어그램을 나타내며;
도 8은 다른 실시예에 따른 ROM 셀의 레이아웃 다이어그램을 나타내며;
도 9는 일 실시예에 따른 ROM 어레이의 레이아웃 다이어그램을 나타내며;
도 10은 다른 실시예에 따른 ROM 어레이의 레이아웃 다이어그램을 나타내며;
도 11은 일 실시예에 따라 5-행 3-열의 ROM 어레이의 레이아웃 다이어그램을 나타내며;
도 12는 다른 실시예에 따라 5-행 3-열의 ROM 어레이의 레이아웃 다이어그램을 나타내며;
도 13은 다른 실시예에 따른 ROM 어레이의 레이아웃 다이어그램을 나타내며;
도 14는 일 실시예에 따라 도 13에 도시된 ROM 어레이의 레이아웃 다이어그램을 상세하게 나타내며;
도 15는 다른 실시예에 따른 ROM 어레이의 레이아웃 다이어그램을 나타내며;
도 16은 일 실시예에 따라 도 15에 도시된 ROM 어레이의 레이아웃 다이어그램을 상세하게 나타낸다.
여러 다른 도면에서 대응하는 도면 번호와 부호는 달리 지시하지 않으면 대응하는 부분을 지칭한다. 도면은 다양한 실시예의 관련 측면을 분명히 나타내도록 그려진 것으로 반드시 비율대로 작성되는 것은 아니다.
본 발명의 실시예의 구성 및 사용을 이하에 설명한다. 그러나, 본 발명은 다양한 특정의 측면으로 구체화될 수 있는 다수의 적용 가능한 창의적 개념을 제공함을 이해하여야 한다. 설명되는 특정 실시예들은 본 발명의 실시예들을 구성하고 사용하기 위한 특정 방식에 대한 예시일 뿐으로, 발명의 범위를 제한하지 않는다.
본 발명은 집적 회로 내의 제조되는 고밀도/고속 읽기 전용 메모리(read-only-memory; ROM) 어레이란 특정 문맥의 실시예와 관련하여 설명된다. 그러나, 개시된 실시예들은 다양한 메모리 회로에도 적용될 수 있다. 이하, 첨부 도면을 참조하여 다양한 실시예를 설명한다.
도 1은 일 실시예에 따른 ROM 셀 어레이 내의 2개의 인접하는 ROM 셀의 개략적 다이어그램을 나타낸다. ROM 셀 어레이(100)는 제1 ROM 셀(106)과 제2 ROM 셀(108)을 포함한다. 제1 ROM 셀(106)과 제2 ROM 셀(108) 사이에는 절연 트랜지스터(110)가 연결되어 존재한다. 일 실시예에 따르면, 절연 트랜지스터(110)는 n-형 금속 산화물 반도체(NMOS) 트랜지스터이다. 추가로, 절연 트랜지스터(110)는 반도체 기판의 표면 위로 돌출되는 핀 구조와 해당 핀 구조를 3개 측면에 대해 피복하는 게이트를 가지는 NMOS 트랜지스터일 수 있다.
도 1에 도시된 바와 같이, 절연 트랜지스터(110)의 드레인 및 소스는 제1 ROM 셀(106)과 제2 ROM 셀(108)의 VSS 라인에 각각 연결된다. 더욱이, 절연 트랜지스터(110)의 게이트는 VSS에 연결된다. 결국, 절연 트랜지스터(110)는 턴-오프 상태이다. 절연 트랜지스터(110)는 어떤 전기적 기능도 제공하지 않는다. 대신, 절연 트랜지스터(110)는 ROM 셀 어레이에 있어서 2개의 인접하는 ROM 셀(예, ROM 셀(106)과 ROM 셀(108)) 사이에 절연 장벽을 제공한다. 이러한 절연 장벽은 2개의 인접하는 ROM 셀이 연속적인 활성 영역을 공유할 수 있도록 2개의 인접하는 ROM 셀 사이로 유효 전류가 통전되지 않도록 한다.
제1 ROM 셀(106)은 비트 라인(BL)에 연결된 드레인과, 제1 워드 라인(102)에 연결된 게이트와, 제1 스위치(112)를 통해 VSS에 연결된 소스를 포함한다. ROM 셀의 제조 공정에 따르면, 제1 스위치(112)는 액티브 스위치가 아니다. 대신에, 제1 스위치(112)는 코딩층에 의해 구현된다. 코딩층의 상세한 설명은 도 6과 관련하여 아래에 설명될 것이다. 도 1에 도시된 바와 같이, 제1 스위치(112)는 턴 오프된다. 결국, 비트 라인(BL)과 VSS 사이에는 전도성 경로가 형성되지 않는다. 제1 워드 라인(102)에 인가되는 READ 신호에 응답하여 비트 라인(BL)으로부터는 어떤 전류도 판독될 수 없다. 그러므로, 제1 ROM 셀(106)은 "오프" 상태를 나타낼 수 있다.
제2 ROM 셀(108)은 비트 라인(BL)에 연결된 드레인과, 제2 워드 라인(104)에 연결된 게이트와, 제2 스위치(118)를 통해 VSS에 연결된 소스를 포함한다. 도 1에 도시된 바와 같이, 제2 스위치(118)는 턴 온된다. 결국, 비트 라인(BL)과 VSS 사이에는 전도성 경로가 형성된다. 제2 워드 라인(104)에 인가되는 READ 신호에 응답하여 비트 라인(BL)으로부터 전류 신호가 판독될 수 있다. 그러므로, 제2 ROM 셀(108)은 "온(on)" 상태를 나타낼 수 있다. 일 실시예에 따르면, ROM 셀의 "온" 상태와 "오프" 상태는 각각 "1"의 로직 상태와 "0"의 로직 상태를 나타낼 수 있다. 대안적으로, ROM 셀의 "온" 상태와 "오프" 상태는 각각 "0"의 로직 상태와 "1"의 로직 상태를 나타낼 수 있다.
도 1에 도시된 바와 같이, 도시된 ROM 셀 어레이(100)는 3개의 트랜지스터, 즉 제1 ROM 셀(106)의 제1 통과 트랜지스터(116)와 제2 ROM 셀(108)의 절연 트랜지스터(110) 및 제2 통과 트랜지스터(118)를 포함한다. 각각의 트랜지스터는 평판형 트랜지스터에 의해 구현될 수 있다. 기술의 발전에 따라, 반도체 공정 노드는 20nm 이하 레벨로 크기 축소되어 왔다. 저 누설 전류 트랜지스터는 ROM 집적 회로의 성능을 더욱 향상시키기 위해 유효한 대안적 소자이다. 결국, 도 1에 도시된 트랜지스터는 FinFET에 의해 구현될 수 있다.
도 2는 일 실시예에 따른 핀 필드 효과 트랜지스터(fin field effect transistor; FinFET)의 단면도를 나타낸다. FinFET(200)는 실리콘-온-인슐레이터(SOI) FinFET 구조이다. FinFET(200)에서, 활성 영역(204)은 드레인, 소스 및 드레인과 소스 사이에 연결된 채널 영역을 포함한다. 활성 영역(204)은 FinFET가 상부에 위치되는 반도체 기판(201)의 표면으로부터 상부로 돌출된다. 핀과 같은 FinFET(200)의 활성 영역(204)은 단면으로 볼 때 직사각형 형상이다. 추가로, FinFET(200)의 게이트 구조(206)는 뒤집어진 U형과 같이 3개 측면 둘레로 활성 영역(204)을 피복하고 있다.
일 실시예에 따르면, FinFET(200)는 기판(201)과 기판(201) 위에 형성된 SOI 층(202)을 포함한다. 다시 말해, 기판(201)과 SOI 층(202)은 SOI 기판을 형성한다. 일 실시예에 따르면, SOI 층(202)은 이산화 실리콘으로 형성된다. 기판(201)은 실리콘으로 형성될 수 있지만, 실리콘, 게르만늄, 갈륨, 비소 및 이들의 조합과 같이 다른 III족, IV족, 및/또는 V족 원소로도 형성될 수 있다. 일 실시예에 따르면, 기판(201)은 약 5×1016/㎤~ 9×1018/㎤의 농도로 인과 같은 n-형 불순물을 주입하는 것에 의해 형성되는 저농도 도핑된 n-형 기판일 수 있다.
도 2에 도시된 바와 같이, 활성 영역(204)과 게이트 구조(206) 사이에 형성되는 게이트 절연층(208)이 존재할 수 있다. 게이트 절연층(208)은 산화물 재료로 이루어지고, 습식 또는 건식 열 산화와 같은 적절한 산화 공정, 스퍼터링 또는 테트라-에틸-오르소-실리케이트(TEOS)과 산소를 전구체로서 사용하는 CVD 기술에 의해 형성될 수 있다. 추가로, 게이트 절연층(208)은 고-k 절연 재료(k>10), 예컨대, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 산화물, 질소 함유 산화물, 알루미늄 산화물, 란타늄 산화물, 하프늄 산화물, 지르코늄 산화물, 하프늄 산질화물, 이들의 조합 등일 수 있다.
게이트 구조(206)는 다결정 실리콘(poly-Si), 다결정 실리콘-게르마늄(poly-SiGe), 금속 재료, 금속 실리사이드 재료, 금속 질화물 재료, 금속 산화물 재료 등을 포함하는 그룹으로부터 선택된 전도성 재료로 이루어질 수 있다. 예를 들면, 금속 재료는 탄탈, 티타늄, 몰리브덴, 텅스텐, 백금, 알루미늄, 하프늄, 루테늄, 이들의 조합 등을 포함할 수 있다. 금속 실리사이드 재료는 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 탄탈 실리사이드, 이들의 조합 등을 포함한다. 금속 질화물 재료는 티타늄 질화물, 탄탈 질화물, 텅스텐 질화물, 이들의 조합 등을 포함한다. 금속 산화물 재료는 루테늄 산화물, 인듐 산화물, 이들의 조합 등을 포함한다.
게이트 구조(206)의 형성에 다른 제조 공정이 사용될 수 있음을 알아야 한다. 다른 제조 공정은 한정되는 것은 아니지만, CVD, PVD, 플라즈마 증강된 CVD(PECVD), 대기압 CVD(APCVD), 고밀도 플라즈마 CVD(HD CVD), 저압 화학적 기상 증착(LPCVD), 원자층 CVD(ALCVD) 등을 포함한다.
도 3은 다른 실시예에 따른 FinFET의 단면도를 나타낸다. FinFET(300)는 벌크형의 FinFET 구조를 가진다. 게이트(306), 게이트 절연층(308) 및 활성 영역(304)은 도 2에 도시된 요소와 유사하므로, 여기서는 더 상세히 설명되지 않는다. 일 실시예에 따르면, 기판(301)은 결정질 구조일 수 있다. 기판(301)은 실리콘으로 형성될 수 있지만, 실리콘, 게르만늄, 갈륨, 비소 및 이들의 조합과 같이 다른 III족, IV족, 및/또는 V족 원소로 형성될 수도 있다.
일 실시예에 따르면, FinFET(300)는 절연 영역(302)을 포함할 수 있다. 도 3에 도시된 바와 같이, 활성 영역(304)의 바닥부는 절연 영역(302)에 의해 피복된다. 절연 영역(302)은 STI 구조에 의해 실현될 수 있다. STI 구조(예, 절연 영역(302))는 포토리소그래피 공정과 에칭 공정을 포함하는 적절한 방법을 사용하여 제조될 수 있다. 특히, 포토리소그래피 및 에칭 공정은 포토레지스트와 같은 통상적으로 사용되는 마스크 재료를 기판(301) 위에 적층하고, 해당 마스크 재료를 소정 패턴으로 노광시키고, 해당 패턴에 따라 기판(301)을 에칭시키는 것을 포함할 수 있다. 이러한 방식으로, 결국 복수의 개구부가 형성될 수 있다. 이후 개구부는 절연물로 충전됨으로써 STI 구조(예, 절연 영역(302))를 형성한다. 일 실시예에 따르면, 절연 영역은 산화물 재료, 고밀도 플라즈마(HDP) 산화물 등과 같은 절연 재료로 충전될 수 있다. 이후 절연 재료의 잉여 부분을 제거하도록 화학적 기계적 연마(CMP)가 행해지고 나면, 그 잔여 부분이 절연 영역(302)이 된다.
도 3에 도시된 바와 같이, 절연 영역(302)은 일 실시예에 따라 절연 영역을 형성할 수 있는 연속 영역의 일부일 수 있다. 대안적으로, 절연 영역(302)은 측벽이 서로 마주하는 2개의 분리된 절연 영역일 수 있다.
도 4는 일 실시예에 따라 단일 접촉 구조를 가지는 반도체 소자의 단면도를 나타낸다. 반도체 소자(400)는 기판(402)과 기판에 형성된 복수의 트랜지스터(도시 생략)를 포함한다. 트랜지스터의 게이트(404)는 기판(402) 위에 형성된다. 게이트(404)는 게이트 전극과 게이트 절연층(각기 도시 생략됨)을 포함할 수 있다.
도 4에 도시된 바와 같이, 기판(402) 위에 층간 절연(ILD) 층(403)이 형성된다. ILD 층(403)은 임의의 적절한 절연물이 임의의 층에 사용될 수 있지만, 붕소 인 실리케이트 유리(BPSG)와 같은 재료로 이루어질 수 있다. ILD 층(403)은 LPCVD와 같은 다른 공정이 대안적으로 사용될 수 있지만, PECVD와 같은 공정을 사용하여 형성될 수 있다.
게이트 전극(404)과 다른 활성 영역, 예컨대, 드레인/소스 영역(도시 생략)에 연결된 복수의 접촉부(406, 408)가 존재할 수 있다. 접촉부(406, 408)는 적절한 포토리소그래피 및 에칭 공정에 의해 ILD 층(403)을 통해 형성될 수 있다. 일반적으로, 이들 포토리소그래피 기술은 포토레지스트 재료를 적층하는 과정을 포함하며, 포토레지스트 재료는 차폐, 노광 및 현상을 통해 제거될 ILD 층(403)의 일부를 노출시킨다. 남아 있는 포토레지스트 재료는 에칭과 같은 후속의 처리 공정으로부터 피복 재료를 보호한다. 에칭 공정은 트렌치를 형성할 수 있다. 트렌치는 전도성 재료로 충전되어 접촉부를 형성할 수 있다.
접촉부(406, 408)는 확산을 방지하여 접촉부(406, 408)에 대해 양호한 부착성을 제공하는 장벽/부착 층(도시 생략)을 포함할 수 있다. 일 실시예에서, 장벽층은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등의 하나 이상의 층으로 형성된다. 장벽층은 다른 기술이 대안적으로 사용될 수 있지만 화학적 기상 증착을 통해 형성될 수 있다.
접촉부(406, 408)는 고전도성의 저 저항 금속, 기본적 금속, 전이 금속 등과 같은 임의의 적절한 전도성 재료로 형성될 수 있다. 일 실시예에 따르면, 접촉부(406, 408)는 Cu, Al, AlCu, TiN, TiW, Ti, TaN, Ta, Pt 또는 이들의 임의의 조합과 같은 다른 재료가 대안적으로 사용될 수 있지만, 텅스텐으로 형성된다. 접촉부(406, 408)가 텅스텐으로 형성된 일 실시예에서, 접촉부(406, 408)는 임의의 형성 방법이 대안적으로 사용될 수 있지만 당업계에 공지된 CVD 기법에 의해 증착될 수 있다.
접촉부(406, 408)가 형성된 후, ILD 층(403) 위에는 복수의 상호접속층이 형성될 수 있다. 간명함을 위해 오직 2개의 상호접속층만을 도시하여 다양한 실시예의 창의적 측면을 나타낸다. ILD 층(403) 위에 제1 상호접속층(405)이 형성된다. 도 4에 도시된 바와 같이, 제1 상호접속층(405)은 제1 비아(410)와 제1 금속선(412)을 포함할 수 있다. 제1 비아(410)와 제1 금속선(412)은 임의의 적절한 형성 공정(예, 에칭, 다마신, 이중 다마신 등을 수반하는 리소그래피)을 통해 형성될 수 있으며, 구리, 알루미늄, 알루미늄 합금, 구리 합금 등의 적절한 전도성 재료를 사용하여 형성될 수 있다.
제2 상호접속층(407)은 제1 상호접속층(405) 위에 형성된다. 제2 상호접속층(407)은 제2 비아(420)와 제2 금속선(422)을 포함할 수 있다. 일 실시예에 따르면, 제2 비아(420)와 제2 금속선(422)은 구리 알루미늄, 알루미늄 합금, 구리 합금 등의 전도성 재료로 형성된다. 도 4에 도시된 바와 같이, 제2 금속선(422)은 제2 비아(420)를 통해 제1 금속선(412)에 전기적으로 연결된다.
도 5는 일 실시예에 따라 이중 접촉 구조를 가지는 반도체 소자의 단면도를 나타낸다. 반도체 소자(500)는 이중 접촉 구조를 포함한다는 점을 제외하고 반도체 소자(400)와 유사하다. 도 5에 도시된 바와 같이, 서로 전기적으로 연결된 2개의 접촉부(504, 506)가 존재할 수 있다. 구체적으로, 제1-레벨 접촉부(504) 위에 제2-레벨 접촉부(506)가 형성된다. 제1-레벨 접촉부(504)는 제1 ILD 층(503)에 형성되고, 제2-레벨 접촉부(506)는 제2 ILD 층(505)에 형성된다. 도 5는 게이트와 제1 비아 사이에 게이트 접촉부(508)가 형성될 수 있는 것도 보여준다.
도 5에 도시된 바와 같이, 기판(502) 위에 제1 ILD 층(503)이 적층된다. 제1-레벨 접촉부(504)는 적절한 포토리소그래피 및 에칭 기법으로 제1 ILD 층(503)을 통해 형성될 수 있다. 일반적으로, 이들 포토리소그래피 기법은 포토레지스트 재료를 적층하는 과정을 포함하며, 포토레지스트 재료는 차폐, 노광 및 현상을 통해 제거될 제1 ILD 층(503)의 일부를 노출시킨다. 남아 있는 포토레지스트 재료는 에칭과 같은 후속의 처리 공정으로부터 피복 재료를 보호한다. 에칭 공정은 트렌치를 형성할 수 있다. 트렌치는 전도성 재료로 충전되어 제1-레벨 접촉부(504)를 형성할 수 있다.
제1-레벨 접촉부(504)가 형성된 후, 제1 ILD 층(503) 위에 제2 ILD 층(505)이 적층된다. 제2-레벨 접촉부(506)와 게이트 접촉부(508)는 제1-레벨 접촉부(504)의 형성에 채용된 기법과 유사한 적절한 기법으로 제2 ILD 층(505)을 통해 형성될 수 있으므로, 불필요한 반복을 피하기 위해 더 상세히 설명되지는 않는다.
도 6은 일 실시예에 따른 ROM 셀의 레이아웃 다이어그램을 나타낸다. 레이아웃 다이어그램은 제1 활성 영역(642)과 제2 활성 영역(644)을 포함한다. 일 실시예에 따르면, 제1 활성 영역(642)과 제2 활성 영역(644)은 반도체 기판의 표면 위로 돌출되는 핀형의 구조이다. 도 6에 도시된 바와 같이, 제1 활성 영역(642)과 제2 활성 영역(644)은 평행하게 형성된다. 제1 게이트 영역(602)과 제2 게이트 영역(604)이 평행하게 형성된다. 추가로, 게이트 영역(604)과 같은 게이트 영역과 제1 활성 영역(642)과 같은 활성 영역은 서로 직교한다. 게이트 영역(예, 604)과 활성 영역(예, 642)의 교차점에 트랜지스터가 형성된다.
일 실시예에 따르면, 제2 게이트 영역(604)과 제1 활성 영역(642)의 교차점에 ROM 셀(600)의 제1 통과 트랜지스터가 형성된다. 마찬가지로, 제2 게이트 영역(604)과 제2 활성 영역(644)의 교차점에 ROM 셀(600)의 제2 통과 트랜지스터가 형성된다. 제1 통과 트랜지스터와 제2 통과 트랜지스터는 평행하게 접속되어 ROM 셀(600)의 통과 트랜지스터를 형성한다. 추가로, 제1 게이트 영역(602)과 제1 활성 영역(642)의 교차점에 제1 절연 트랜지스터가 형성된다. 일 실시예에 따르면, 제1 통과 트랜지스터의 소스는 제1 절연 트랜지스터의 드레인에 전기적으로 연결됨에 유의하여야 한다. 마찬가지로, 제1 게이트 영역(602)과 제2 활성 영역(644)의 교차점에 제2 절연 트랜지스터가 형성된다. 일 실시예에 따르면, 제2 통과 트랜지스터의 소스는 제2 절연 트랜지스터의 드레인에 전기적으로 연결됨에 유의하여야 한다.
ROM 셀(600)은 평행하게 접속된 복수의 통과 트랜지스터를 포함할 수 있다. 일 실시예에 따르면, ROM 셀(600)의 통과 요소는 평행하게 접속된 2개의 통과 트랜지스터를 포함할 수 있다. 도 6에 도시된 바와 같이, 제1 통과 트랜지스터는 해당 제1 통과 트랜지스터의 드레인, 소스 및 채널 영역을 포함하는 제1 핀에 의해 구현된다. 마찬가지로, 제2 통과 트랜지스터는 제1 통과 트랜지스터의 드레인, 소스 및 채널 영역을 포함하는 제2 핀에 의해 구현된다.
ROM 셀(600)은 이중 접촉 구조를 가진다. ROM 셀(600)의 기판 위에는 2개의 상호접속층(M1, M2)이 형성될 수 있다. 도 6에 도시된 바와 같이, 제1 상호접속층(M1)은 실선 사각형으로 표현된다. 제1 상호접속층(M1)에는 ROM 셀(600)의 비트 라인(612)과 제1 VSS 라인(614)이 형성된다. 제2 상호접속층(M2)과 같은 상부 상호접속층에 비트 라인이 형성되는 종래의 ROM 셀 제조 기법과 비교하면, 도 6에 도시된 구조는 비트 라인(612)을 제1 상호접속층(M1)에 형성하는 것에 의해 커플링 용량을 더 감소시킬 수 있다. 비트 라인에서 감소된 용량을 갖는 하나의 장점은 감지 속도이므로, 결국 ROM 셀(600)의 기능이 향상될 수 있다.
제2 상호접속층(M2)은 점선 사각형으로 표현된다. 제2 상호접속층(M2)에는 ROM 셀(600)의 워드 라인과 제2 VSS 라인이 형성된다. 워드 라인과 VSS 라인은 평행하게 형성된다. 추가로, 제2 VSS 라인은 제1 VSS 라인에 전기적으로 연결된다. 도 1에 도시된 개략적 다이어그램에 따르면, 통과 트랜지스터의 드레인과 비트 라인(BL) 사이에 접속이 존재한다. 도 6에서, 이러한 접속은 제1-레벨 접촉부(622), 제2-레벨 접촉부(624) 및 제1 비아(626)에 의해 실현된다.
제1-레벨 접촉부(622)는 2개의 통과 트랜지스터의 드레인에 연결된다. 제1-레벨 접촉부(632)는 2개의 통과 트랜지스터의 소스에 연결된다. 도 6에 도시된 바와 같이, 제2-레벨 접촉부(624)가 제1-레벨 접촉부(622) 위에 형성됨에도 불구하고 제2-레벨 접촉부(624)는 제1-레벨 접촉부(622)와 정렬되지 않는다. 그 대신, 제1-레벨 접촉부(622)와 제2-레벨 접촉부(624) 사이에 오프셋으로도 알려진 이동(shift)이 존재한다. 구체적으로, 제2-레벨 접촉부(624)는 미리 정해진 길이만큼 좌측으로 이동, 즉 오프셋된다. 일 실시예에 따르면, 미리 정해진 길이는 제2-레벨 접촉부(624)의 길이의 약 1/4 내지 약 1/3의 범위에 있다.
제1 및 제2 통과 트랜지스터의 소스는 코딩 구성을 통해 VSS에 연결된다. 일 실시예에 따르면, VSS 라인은 제1 상호접속층(M1)에 형성된다. ROM 셀(600)이 "오프" 상태를 저장하도록 미리 정해진 경우, 제2-레벨 접촉부와 제1 상호접속층(M1) 내에 형성되는 대응하는 VSS 라인 사이에 제1 비아가 형성되지 않는다. 이에 비해, ROM 셀(600)이 "온" 상태를 저장하도록 미리 정해진 경우, 제2-레벨 접촉부와 제1 상호접속층(M1)에 형성되는 대응하는 VSS 라인 사이에 제1 비아가 형성된다.
일 실시예에 따르면, 도 6의 ROM 셀(600)은 "온" 상태를 가진다. 구체적으로, 제2-레벨 접촉부(634)와 제1 상호접속층(M1) 내에 형성되는 제1 VSS 라인(614) 사이에 제1 비아(636)가 형성된다. 도 6에 도시된 바와 같이, 제2-레벨 접촉부(634)는 제1-레벨 접촉부(632)와 정렬되지 않는다. 그 대신, 제1-레벨 접촉부(632)와 제2-레벨 접촉부(634) 사이에 이동이 존재한다. 구체적으로, 제2-레벨 접촉부(634)는 미리 정해진 길이만큼 우측으로 이동된다. 일 실시예에 따르면, 미리 정해진 길이는 제2-레벨 접촉부(634)의 길이의 약 1/4 내지 약 1/3의 범위에 있다.
제1-레벨 접촉부(예, 제1-레벨 접촉부(622))와 대응하는 제2-레벨 접촉부(예, 제2-레벨 접촉부(624)) 사이에 이동이 있는 하나의 유리한 특징은 이러한 이동에 의해 2개의 인접하는 제2-레벨 접촉부(예, 제2-레벨 접촉부(624) 및 제2-레벨 접촉부(634))에 대해 추가의 레이아웃 마진이 허용된다는 것이다. 추가로, 제2-레벨 접촉부(624)의 이동은 제2-레벨 접촉부(634)의 이동에 비해 반대 방향이다. 이러한 반대 방향의 이동은 2개의 인접하는 제2-레벨 접촉부에 대해 추가의 레이아웃 마진을 허용함으로써 고밀도 ROM 집적 회로를 얻을 수 있다.
도 7은 일 실시예에 따른 ROM 어레이의 레이아웃 다이어그램을 나타낸다. ROM 어레이(700)는 2행 2열을 가진다. 도 7의 각각의 ROM 셀은 2개의 인접하는 통과 트랜지스터가 공통의 드레인을 공유할 수 있다는 점을 제외하고 도 6에 도시된 ROM 셀(600)과 유사하다. 간명성을 위해 도 7은 각각의 ROM 셀의 통과 트랜지스터만을 도시하고 있다. 도 7에 도시된 바와 같이, 셀(1-2)의 통과 트랜지스터와 셀(1-1)의 통과 트랜지스터는 공통 드레인을 공유한다. 마찬가지로, 셀(2-2)의 통과 트랜지스터와 셀(2-1)의 통과 트랜지스터는 공통 드레인을 공유한다.
ROM 어레이(700)는 4개의 ROM 셀(600)을 포함할 수 있다. ROM 셀(600)의 다른 요소는 도 6과 관련하여 전술되었으므로, 여기에서 더 상세히 설명되지는 않는다. 일 실시예에 따르면, 셀(1-2)에서 제2-레벨 접촉부 위에 코딩 비아가 형성된다. 그러므로, 셀(1-2)에는 로직 상태 "1"이 저장된다. 마찬가지로, 셀(1-1)은 제2-레벨 접촉부 위에 코딩 비아가 형성되므로 로직 상태 "1"을 가진다. 이에 비해, 셀(2-2)과 셀(1-1)의 제2-레벨 접촉부 위에는 코딩 비아가 형성되지 않는다. 그러므로, 셀(2-2)과 셀(1-1)에는 로직 상태 "0"이 저장된다. 표(702)는 ROM 어레이(700)의 각 ROM 셀의 로직 상태를 상세히 나타내고 있다.
도 8은 다른 실시예에 따른 ROM 셀의 레이아웃 다이어그램을 나타낸다. 도 8의 ROM 셀(800)은 평행하게 접속된 3개의 통과 트랜지스터가 존재하고 ROM 셀의 기능과 속도를 더욱 향상시키기 위해 워드 라인 스트랩 구조가 채용되는 점을 제외하고 도 6에 도시된 ROM 셀(600)과 유사하다. 도 8에 도시된 바와 같이, 기판의 표면 위로 돌출되는 3개의 핀 구조가 존재할 수 있다. 결국, 3개의 통과 트랜지스터가 형성된다. 이들 3개의 통과 트랜지스터는 평행하게 접속되어 ROM 셀(800)의 통과 트랜지스터를 형성할 수 있다.
워드 라인 스트랩 구조(802)는 게이트 접촉부, 제1 비아, 제1 금속선 및 제2 비아(각각 도시되어 있지 않으나 도 5에는 도시됨)를 포함한다. 워드 라인 스트랩 구조(802)는 제2 상호접속층(M2)에 형성된 워드 라인과 ROM 셀(800)의 통과 트랜지스터의 게이트로부터의 저 전압 강하 전기적 접속을 제공한다. 추가로, 2개의 수평으로 인접한 통과 트랜지스터가 하나의 워드 라인 스트랩 구조(도시되지 않았으나 도 9에는 도시됨)를 공유할 수 있다. ROM 셀(800)은 도 4에 도시된 단일 접촉 구조를 가질 수 있음에 유의하여야 한다.
도 9는 일 실시예에 따른 ROM 어레이의 레이아웃 다이어그램을 나타낸다. 도 9의 각각의 ROM 셀은 도 8에 도시된 ROM 셀(800)과 유사하므로 여기서는 더 상세히 설명되지 않는다. ROM 어레이(900)는 2행 2열의 ROM 셀을 가진다. 일 실시예에 따르면, 셀(1-2)에서 제1-레벨 접촉부 위에 코딩 비아가 형성된다. 코딩 비아는 통과 트랜지스터의 소스를 VSS 라인(VSS_n)과 접속시킨다. 그러므로, 셀(1-2)에는 로직 상태 "1"이 저장된다. 마찬가지로, 셀(2-2)과 셀(1-1)은 해당 셀(2-2)과 셀(1-1)에 코딩 비아가 적용되므로 로직 상태 "1"을 가진다. 이에 비해, 셀(2-1)의 제1-레벨 접촉부 위에는 코딩 비아가 형성되지 않는다. 그러므로, 셀(2-1)에는 로직 상태 "0"이 저장된다. 표(902)는 ROM 어레이(900)의 각각의 ROM 셀의 로직 상태를 상세히 나타낸다.
도 10은 다른 실시예에 따른 ROM 어레이의 레이아웃 다이어그램을 나타낸다. ROM 어레이(1000)는 VSS 라인(VSS_n+1)과 비트 라인(BL_n+1)이 그 위치를 바꾼 점을 제외하고 도 9에 도시된 ROM 어레이(900)와 유사하다. ROM 어레이(1000)는 2행 2열의 ROM 셀을 가진다. 표(1002)는 ROM 어레이(1000)의 각각의 ROM 셀의 로직 상태를 상세히 나타낸다.
도 11은 일 실시예에 따라 5행 3열의 ROM 어레이의 레이아웃 다이어그램을 나타낸다. 도 11의 각각의 ROM 셀은 도 8에 도시된 ROM 셀(800)과 유사하므로 여기서는 더 상세히 설명되지 않는다. ROM 어레이(1100)는 5행 3열의 ROM 셀을 가진다. 도 11에 도시된 바와 같이, 2개의 수평으로 인접하는 ROM 셀은 워드 라인 스크랩 구조를 공유한다.
도 12는 다른 실시예에 따라 5행 3열의 ROM 어레이의 레이아웃 다이어그램을 나타낸다. ROM 어레이(1200)는 워드 라인 스트랩 구조를 공유하는 한 쌍의 ROM 셀에서, 제2 ROM 셀의 VSS 라인과 비트 라인이 도 11에 도시된 ROM 어레이(1000)에 비해 그 위치를 바꾼 점을 제외하고 도 11에 도시된 ROM 어레이(1100)와 유사하다.
도 13은 다른 실시예에 따른 ROM 어레이의 레이아웃 다이어그램을 나타낸다. ROM 어레이(1300)는 2개의 ROM 셀(1302, 1304)을 포함한다. 상부 ROM 셀(1302)과 하부 ROM 셀(1304)은 게이트(1306)를 갖는 절연 트랜지스터에 의해 분리된다. 일 실시예에 따르면, 상부 ROM 셀(1302)과 하부 ROM 셀(1304)은 동일한 로직, 즉 양측의 ROM 셀에 저장된 로직 상태 "1"을 가진다. 이로써, 상부 ROM 셀(1302)과 하부 ROM 셀(1304) 각각에 2개의 코딩 비아가 형성된다.
도 13에 도시된 바와 같이, 상부 ROM 셀(1302)의 드레인에 연결되는 제1 비아는 하부 ROM 셀(1304)의 드레인에 연결되는 제1 비아와 수직으로 정렬된다. 상부 ROM 셀(1302)의 소스에 연결되는 코딩 비아는 하부 ROM 셀(1304)의 소스에 연결되는 코딩 비아와 정렬되지 않는다. 보다 구체적으로, 상부 ROM 셀(1302)의 코딩 비아는 좌측으로 이동되고, 하부 ROM 셀(1304)의 코딩 비아는 우측으로 이동된다. 상부 코딩 비아와 하부 코딩 비아 사이의 분리는 더 많은 레이아웃 마진의 형성에 도움이 된다. 결국, 상부 코딩 비아와 하부 코딩 비아 모두는 다중 리소그래피 공정 중 제1 리소그래피 패터닝 공정과 같은 단일의 리소그래피 패터닝 공정으로부터 형성될 수 있다. 제1 비아들은 복수의 리소그래피 패터닝 공정에 의해 형성될 수 있음에 유의하여야 한다.
도 14는 일 실시예에 따라 도 13에 도시된 ROM 어레이의 레이아웃 다이어그램을 상세하게 나타낸다. ROM 어레이(1400)는 1행 2열을 가진다. 제1열의 ROM 셀의 코딩 비아는 제2열의 ROM 셀의 코딩 비아와 정렬되지 않는다. 그 대신, 제1열의 ROM 셀의 코딩 비아는 좌측으로 이동되고 제2열의 ROM 셀의 코딩 비아는 우측으로 이동된다. 도 14는 비트 라인의 랜드 패드(land pad)를 더 예시하고 있으며, 제1 VSS 라인은 제1 상호접속층(M1)에 형성될 수 있다. 제2 상호접속층(M2)에는 비트 라인과 제2 워드 라인이 형성된다. 제1 VSS 라인과 제2 VSS 라인은 제2 비아를 통해 서로 전기적으로 연결됨에 유의하여야 한다. 워드 라인은 제3 상호접속층(M3)에 형성된다. 각각의 통과 트랜지스터의 드레인은 제1-레벨 접촉부, 제1 비아 및 제2 비아에 의해 형성되는 전도성 경로를 통해 비트 라인에 연결된다.
도 15는 다른 실시예에 따른 ROM 어레이의 레이아웃 다이어그램을 나타낸다. ROM 어레이(1500)는 해당 ROM 어레이(1500)가 제2-레벨 접촉부를 포함하고 제2-레벨 접촉부의 이동이 존재한다는 점을 제외하고 도 13에 도시된 ROM 어레이(1300)와 유사하다. 구체적으로, 제1 통과 트랜지스터의 드레인 위에 형성되는 제2-레벨 접촉부(1502)와 제2 통과 트랜지스터의 드레인 위에 형성되는 제2-레벨 접촉부(1504)는 서로 정렬된다. 그러나, 도 15에 도시된 바와 같이, 제1 통과 트랜지스터의 소스 위에 형성되는 제2-레벨 접촉부(1506)와 제2 통과 트랜지스터의 소스 위에 형성되는 제2-레벨 접촉부(1508)는 서로 정렬되지 않는다. 제1열의 ROM 셀의 소스 위에 형성되는 제2-레벨 접촉부(1506)는 좌측으로 이동된다. 제2열의 ROM 셀의 소스 위에 형성되는 제2-레벨 접촉부(1508)는 우측으로 이동된다. 이로써, 서로 인접하는 2개의 제2-레벨 접촉부 사이에는 보다 많은 레이아웃 공간이 존재한다. 결국, ROM 집적 회로의 밀도가 더욱 향상될 수 있다.
도 16은 일 실시예에 따라 도 15에 도시된 ROM 어레이의 레이아웃 다이어그램을 상세하게 나타낸다. ROM 어레이(1600)는 1행 2열을 가진다. ROM 어레이(1600)의 시스템 구성은 ROM 어레이(1400)와 유사하므로, 여기서 설명되는 바와 같다. 제1열의 ROM 셀의 코딩 비아는 제2열의 ROM 셀의 코딩 비아와 정렬되지 않는다. 그 대신, 제1열의 ROM 셀의 코딩 비아는 좌측으로 이동되고 제2열의 ROM 셀의 코딩 비아는 우측으로 이동된다. 추가로, 제1열의 ROM 셀의 소스 위에 형성되는 제2-레벨 접촉부는 좌측으로 이동된다. 제2열의 ROM 셀의 소스 위에 형성되는 제2-레벨 접촉부는 우측으로 이동된다. 이로써, 서로 인접하는 제2-레벨 접촉부 사이에는 더 많은 레이아웃 공간이 존재한다.
본 발명의 실시예들과 그 장점을 상세히 설명하였지만, 첨부된 특허청구범위의 취지와 범위를 벗어나지 않고 다양한 변화, 치환 및 변경이 가능함을 이해하여야 한다.
더욱이, 본 출원의 범위는 명세서에 설명된 공정, 기계, 제조, 물질의 조성, 수단, 방법 및 단계에 대한 특정 실시예에 한정되도록 의도된 것이 아니다. 당업자는 본 발명의 개시로부터 공정, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계를 쉽게 알 수 있으므로, 여기 개시된 실시예와 실질적으로 동일한 기능을 수행하거나 해당 실시예와 실질적으로 동일한 결과를 달성하는 이미 존재하고 있거나 후에 개발될 사항은 본 발명의 개시에 따라 활용될 수 있다. 따라서, 첨부된 특허청구범위는 해당 범위 내에서 공정, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계를 포함하도록 의도된 것이다.

Claims (10)

  1. 반도체 소자에 있어서,
    메모리 셀의 트랜지스터의 제1 활성 영역 상에 형성되는 제1의 제1-레벨 접촉부;
    상기 제1의 제1-레벨 접촉부에 대해 제1 방향으로 오프셋(offset)되도록, 상기 제1의 제1-레벨 접촉부 상에 형성되는 제1의 제2-레벨 접촉부;
    상기 제1의 제1-레벨 접촉부에 정렬되도록, 상기 메모리 셀의 상기 트랜지스터의 제2 활성 영역 상에 형성되는 제2의 제1-레벨 접촉부; 및
    상기 제2의 제1-레벨 접촉부에 대해 상기 제1 방향과 반대인 제2 방향으로 오프셋되도록, 상기 제2의 제1-레벨 접촉부 상에 형성되는 제2의 제2-레벨 접촉부를 포함하는, 반도체 소자.
  2. 제1항에 있어서, 상기 메모리 셀은 읽기 전용 메모리(read only memory; ROM) 셀이고, 상기 트랜지스터는 상기 ROM 셀의 통과 트랜지스터인 것인, 반도체 소자.
  3. 제1항에 있어서, 상기 메모리 셀은 읽기 전용 메모리(read only memory; ROM) 셀이고,
    상기 제1의 제2-레벨 접촉부 상에 형성되는 제1의 제1-레벨 비아;
    상기 제2의 제2-레벨 접촉부 상에 형성되어 상기 ROM 셀의 코딩층으로서 기능하는 제2의 제1-레벨 비아;
    상기 제1의 제1-레벨 비아 및 상기 제2의 제1-레벨 비아 위에 형성되는 제1 상호접속층;
    상기 제1 상호접속층에 형성되는 비트 라인; 및
    상기 제1 상호접속층에 형성되는 VSS 라인을 더 포함하고,
    상기 VSS 라인과 상기 비트 라인은 평행하게 라우팅(routing)되는 것인, 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 상호접속층 위에 형성되는 제2-레벨 비아;
    상기 제2-레벨 비아 위에 형성되는 제2 상호접속층; 및
    상기 제2-레벨 비아를 통해 상기 트랜지스터의 게이트에 연결되도록, 상기 제2 상호접속층에 형성되는 워드 라인을 더 포함하는, 반도체 소자.
  5. 메모리 어레이(memory array)에 있어서,
    제1 통과 트랜지스터를 포함하는 제1 메모리 셀; 및
    상기 제1 메모리 셀에 수평하게 인접해 있는 제2 메모리 셀을 포함하고,
    상기 제1 통과 트랜지스터는,
    제1의 제1-레벨 접촉부와 제1의 제1-레벨 비아에 의해 형성되는 제1 전도성 경로를 통해 제1 비트 라인 - 상기 제1 비트 라인은 제1 상호접속층에 형성됨 - 에 연결되는 제1 드레인;
    워드 라인 스트랩 구조를 통해 제1 워드 라인 - 상기 제1 워드 라인은 상기 제1 상호접속층 위에 형성되는 제2 상호접속층에 형성됨 - 에 전기적으로 연결되는 제1 게이트; 및
    제1 코딩층을 통해 제1 VSS 라인에 연결되는 제1 소스를 포함하고,
    상기 제2 메모리 셀은 상기 워드 라인 스트랩 구조를 통해 상기 제1 워드 라인에 전기적으로 연결되는 제2 게이트를 구비하는 제2 통과 트랜지스터를 포함하는 것인, 메모리 어레이.
  6. 제5항에 있어서,
    상기 제1 비트 라인과 상기 제1 VSS 라인은 상기 제1 상호접속층에 형성되고,
    상기 제1 비트 라인과 상기 제1 VSS 라인은 평행하게 라우팅(routing)되는 것인, 메모리 어레이.
  7. 제5항에 있어서, 상기 워드 라인 스트랩 구조는,
    상기 제1 게이트와 상기 제2 메모리 셀의 제2 통과 트랜지스터의 제2 게이트에 전기적으로 연결되는 제1 게이트 접촉부;
    상기 제1 게이트 접촉부에 전기적으로 연결되는 제2의 제1-레벨 비아;
    상기 제1 상호접속층에 형성되고 상기 제2의 제1-레벨 비아에 전기적으로 연결되는 제1 금속선; 및
    상기 제1 금속선에 전기적으로 연결되는 제1의 제2-레벨 비아를 포함하는, 메모리 어레이.
  8. 제5항에 있어서,
    상기 제1의 제1-레벨 접촉부 위에 형성되는 제1의 제2-레벨 접촉부;
    상기 제1 소스 위에 형성되는 제2의 제1-레벨 접촉부; 및
    상기 제2의 제1-레벨 접촉부 위에 형성되는 제2의 제2-레벨 접촉부를 더 포함하는, 메모리 어레이.
  9. 제8항에 있어서,
    상기 제1의 제2-레벨 접촉부는 상기 제1의 제1-레벨 접촉부에 대해 제1 방향으로 오프셋되고;
    상기 제2의 제1-레벨 접촉부는 상기 제1의 제1-레벨 접촉부에 정렬되며;
    상기 제2의 제2-레벨 접촉부는 상기 제2의 제1-레벨 접촉부에 대해 제2 방향으로 오프셋되는, 메모리 어레이.
  10. 메모리 어레이(memory array)에 있어서,
    제1 통과 트랜지스터를 포함하는 제1 메모리 셀로서, 상기 제1 통과 트랜지스터는,
    제1의 제1-레벨 접촉부, 제1의 제2-레벨 접촉부 및 제1의 제1-레벨 비아를 통해 제1 비트 라인에 연결되는 제1 드레인; 및
    제2의 제1-레벨 접촉부, 제2의 제2-레벨 접촉부 및 제1 코딩 비아를 통해 제1 VSS 라인에 연결되는 제1 소스를 포함하는, 상기 제1 메모리 셀; 및
    제2 통과 트랜지스터를 포함하는 제2 메모리 셀로서, 상기 제2 통과 트랜지스터는,
    제3의 제1-레벨 접촉부, 제3의 제2-레벨 접촉부 및 제2의 제1-레벨 비아를 통해 제2 비트 라인에 연결되는 제2 드레인; 및
    제4의 제1-레벨 접촉부, 제4의 제2-레벨 접촉부 및 제2 코딩 비아를 통해 제2 VSS 라인에 연결되는 제2 소스를 포함하는, 상기 제2 메모리 셀을 포함하고,
    상기 제1의 제1-레벨 비아는 상기 제2의 제1-레벨 비아에 수직으로 정렬되고, 상기 제1 코딩 비아는 상기 제1의 제1-레벨 비아에 대해 제1 방향으로 수평으로 오프셋되고, 상기 제2 코딩 비아는 상기 제2의 제1-레벨 비아에 대해 제2 방향으로 수평으로 오프셋되는 것인, 메모리 어레이.
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