CN114975446A - 基于平场晶体管的动态随机存取存储器 - Google Patents

基于平场晶体管的动态随机存取存储器 Download PDF

Info

Publication number
CN114975446A
CN114975446A CN202210153079.6A CN202210153079A CN114975446A CN 114975446 A CN114975446 A CN 114975446A CN 202210153079 A CN202210153079 A CN 202210153079A CN 114975446 A CN114975446 A CN 114975446A
Authority
CN
China
Prior art keywords
fft
dram
source
terminal
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210153079.6A
Other languages
English (en)
Inventor
M·托马斯
R·J·斯追恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nif/t LLC
Original Assignee
Nif/t LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nif/t LLC filed Critical Nif/t LLC
Publication of CN114975446A publication Critical patent/CN114975446A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
    • G11C11/4023—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh using field effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

公开了一种基于平场晶体管(FFT)的动态随机存取存储器(DRAM)(FFT‑DRAM)。FFT‑DRAM包括外延生长的源极区，该源极区包括源极延伸部以及在源极延伸部上并与源极延伸部接触的外延源极。外延生长的源极区在半导体基板的表面上。FFT‑DRAM还包括在结构上集成到外延生长的源极区中的沟槽电容器。沟槽电容器具有由外延生长的源极区形成的第一端子以及作为填充沟槽电容器的一个或多于一个沟槽的导电材料的第二端子。第二端子连接到接地端子或固定电压端子。

Description

基于平场晶体管的动态随机存取存储器
技术领域
本公开的实施例一般涉及动态随机存取存储器(DRAM)的结构和制造。更具体地，本公开的实施例涉及与平场晶体管(FFT：Flat-Field Transistor)技术集成的DRAM。
背景技术
目前可用的提供良好晶体管性能的用于制造大约28nm和低于28nm的 MOS VLSI的高性能技术(诸如FinFET技术等)是高度复杂的，并且难以以合理的成本进行制造。此外，这些技术本身不适于与嵌入在集成电路芯片中的动态随机存取存储器(DRAM)单元容易地集成。任何这样的集成使得这些集成电路(IC)或片上系统(SOC)的处理非常复杂和昂贵，从而使得这样的芯片在消费者物联网(IoT)应用中失去竞争力。该问题导致使用单独的DRAM芯片而不是将存储器单元集成到IoT IC/SOC中，从而导致需要使用芯片到芯片互连和高级封装。多个芯片增加了IoT产品的大小，减慢了它们的操作速度并增加了它们的功耗。有时，对于需要少量DRAM字节的应用，必须将完整的 DRAM芯片附接到IC/SOC，从而进一步增加了产品的成本。
快速增长的IoT应用通常需要IC/SOC嵌入一些合理量的易于存取、低成本、快速的存储器，以避免违反消费者应用的成本要求。
尽管对IoT分段中的嵌入式DRAM的需求正在以非常快的速度增长，但是如果所提出的任何DRAM单元和技术也可用于独立DRAM标准产品，则将是最佳的，从而使该DRAM单元和技术由于其更广泛的用途而成为更具吸引力的单元和技术。
图1A是传统DRAM单元100A的示意图。它包括与传输晶体管101A串联的电容器102A。电容器102A具有连接到接地103A的一个端子。电容器102A 的另一个端子通过传输晶体管101A连接到位线105。传输晶体管101A的栅极连接到控制传输晶体管101A的导通/关断状态的字线104A。
在DRAM的写入期间，位线105A电压升高到表示要存储的数据的电压，例如，表示数据＝“1”的正电压或表示数据＝“0”的零电压。导通电压经由字线104A施加到传输晶体管101A的栅极，从而根据数据导通传输装置101A 以对电容器102A充电或放电。当传输晶体管101A关断时，电容器上的电荷被保留以表示数据。
在读取期间，字线104A用于使传输晶体管导通并允许电容器102A连接到位线。电容器上的电荷现在与位线的电容共享，对于数据“0”，位线的电压保持在低电平，或者在数据“1”被写入电容器102A的情况下位线的电压增加。电荷共享与存储电容器102A的电容和位线105A的电容之间的比成比例。因此，理想的是使高值电荷存储电容器与非常低的位线电容连接，从而允许电容器上的电压传输到位线。
在涉及使用传输晶体管在电容器中写入、存储和读取数据的DRAM的操作中，要考虑的其他点是：
1.使用低泄漏传输晶体管来减少写入周期之间电容器上的电荷的损失/ 增益，以减少频繁刷新表示存储数据的电荷的需要。
2.使用低Vt传输晶体管来改善来自电容器的充电电压和放电电压。(在电容器充电期间，传输晶体管表现为源极跟随器(source-follower)，将最终电压限制为栅极电压Vg减去阈值电压Vt。)
3.使用高电流传输装置来加速读取和写入操作。
所有上述要求影响DRAM的写入、读取和保持特性，并且传输晶体管的写入和读取要求与同一装置的保持要求相冲突。芯片满足所有要求的能力受到阵列两端的阈值电压的任何不确定性的严重阻碍。因此，使用具有优异泄漏特性和低统计阈值变化σVt的传输晶体管，特别是在它与低泄漏电容器集成时，将导致优异DRAM的集成。
所需要的是具有上述特性中的一些或全部的传输晶体管技术和存储装置技术，其可以以合理的成本制造为独立DRAM装置，并且还可以容易地嵌入在逻辑或处理集成电路(IC)中。
发明内容
根据本公开的一方面，提供一种基于平场晶体管即FFT的动态随机存取存储器即DRAM，基于FFT的DRAM即FFT-DRAM包括：外延生长的源极区，其包括源极延伸部以及在所述源极延伸部上并且与所述源极延伸部接触的外延源极，所述外延生长的源极区在半导体基板的表面上；以及沟槽电容器，其在结构上集成到所述外延生长的源极区中，所述沟槽电容器具有由所述外延生长的源极区形成的第一端子以及作为填充所述沟槽电容器的一个或多于一个沟槽的导电材料的第二端子，所述第二端子连接到接地端子或固定电压端子；填充所述沟槽的导电材料通过使所述沟槽电容器的第一端子和第二端子分离的电介质来与所述源极区分离；当所述FFT-DRAM导通时，所述沟槽电容器的第一端子与连接到所述FFT-DRAM的漏极的位线相连接；当所述 FFT-DRAM关断时，所述沟槽电容器的第一端子与连接到所述FFT-DRAM的漏极的位线相隔离。
根据本公开的另一方面，提供一种能够集成到硅集成电路即硅IC中的基于平场晶体管即FFT的动态随机存取存储器即DRAM装置即FFT-DRAM装置，所述FFT-DRAM装置包括：沟槽电容器，其作为存储装置，所述沟槽电容器具有至少两个端子，所述至少两个端子包括通过电容器电介质彼此隔离的第一端子和第二端子；外延源极，其在结构上连接到所述沟槽电容器的第一端子，所述沟槽电容器通过所述外延源极实现，使得所述外延源极在结构上连接以形成所述沟槽电容器的第一端子，所述沟槽电容器的第二端子由经由金属互连而连接至接地或固定电压源的一个或多于一个沟槽内的导电层形成；外延漏极，其通过基板的表面上的外延生长而形成，并且连接到位线；以及栅极，其连接到字线，所述字线能够通过施加栅极电压来使所述FFT-DRAM 装置导通或关断。
根据本公开的另一方面，提供一种基于平场晶体管即FFT的动态随机存取存储器即DRAM装置即FFT-DRAM装置，包括：漏极延伸部和源极延伸部，其使用栅极电介质上的导电栅极电极的任一侧的低温外延沉积来在基板的表面上实例化，所述漏极延伸部和所述源极延伸部与所述基板接触，并且所述漏极延伸部和所述源极延伸部通过第一电介质与所述导电栅极电极隔离；所述漏极延伸部上使用低温外延沉积的漏极沉积部，所述漏极沉积部与所述漏极延伸部接触；以及所述源极延伸部上使用低温外延沉积的源极沉积部，所述源极沉积部与所述源极延伸部接触；所述源极沉积部和所述漏极沉积部通过第二电介质与所述导电栅极电极隔离，其中所述第二电介质比所述第一电介质更厚；所述源极延伸部和所述源极延伸部上的源极沉积部形成所述 FFT-DRAM装置的源极区；所述漏极延伸部和所述漏极延伸部上的漏极沉积部形成所述FFT-DRAM装置的漏极区；所述源极区具有一个或多于一个电荷存储电容器，所述电荷存储电容器的一个端子耦合到所述源极区以响应于正存储的数据而存储电荷；所述电荷存储电容器具有耦合到所述源极区的端子，所述电荷存储电容器包括由导电材料填充的一个或多于一个沟槽，所述导电材料通过第三电介质与所述源极区隔离并且连接到接地端子或保持在固定电压的端子；所述沟槽具有形成第一电极的导电材料，所述第三电介质将所述导电材料与所述源极区的形成第二电极的源极区外延材料分离作为电荷存储电容器的第一端子，所述电荷存储电容器由所述导电材料、所述第三电介质和所述源极区外延材料一起形成，所述电荷存储电容器的第一端子在结构上连接到所述源极区；当通过在所述导电栅极电极处施加导通电压而使所述FFT-DRAM装置导通时，所述FFT-DRAM装置的沟道形成使所述电荷存储电容器的第一端子与连接到所述漏极沉积部的位线相连接的路径；当所述 FFT-DRAM装置被关断时，所述FFT-DRAM装置的沟道被关断，从而使所述电容器的第一端子与所述位线隔离。
附图说明
在附图的各图中通过示例而非限制的方式示出本公开的实施例，其中相同的附图标记指示相同的元件。应当注意，在本公开中对本公开的“一种”或“一个”实施例的引用不一定是相同的实施例，并且它们意味着至少一个。
在附图中：
图1A是具有传输晶体管的传统DRAM的示意图100A。
图1B是具有作为传输晶体管的FFT的DRAM的示意图100B。
图2A是具有非晶硅栅极导体的FFT(N沟道)装置结构的实施例200A。
图2B是具有用于改进性能的金属栅极的FFT(N沟道)装置结构的实施例 200B。
图3A是具有非晶硅栅极的FFT-DRAM装置的实施例300A。
图3B是具有金属栅极的FFT-DRAM装置的实施例300B。
图3C是具有延伸到基板中的电容器的FFT-DRAM装置的实施例300C。
图4是示出用于制造FFT金属栅极晶体管的示例工艺流程的表1。
图5是示出图3B的FFT-DRAM所用的示例集成工艺流程的表2。
具体实施方式
根据第一方面，公开了一种基于平场晶体管(FFT)的动态随机存取存储器(DRAM)(FFT-DRAM)。所述FFT-DRAM包括外延生长的源极区，其包括源极延伸部以及在所述源极延伸部上并且与所述源极延伸部接触的外延源极。所述外延生长的源极区在半导体基板的表面上，但在一些实施例中未穿透半导体基板的表面。所述FFT-DRAM还包括沟槽电容器，其在结构上集成到所述外延生长的源极区中。如本文所使用的词“沟槽”可以延伸到穿透外延源极结构和/或基板的若干不同结构中的任一种。这种结构可以根据可用的光刻和蚀刻技术而具有圆形截面、矩形截面或其他形状或形式的截面。此外，这种结构可以具有垂直于表面的大致直的侧壁，或者它们可以是锥形的，或者在圆形截面的情况下可以是完全或部分圆锥形的。所述沟槽电容器具有由所述外延生长的源极区形成的第一端子以及作为填充所述沟槽电容器的一个或多于一个沟槽的导电材料的第二端子。所述第二端子连接到接地端子或固定电压端子。填充所述沟槽的导电材料通过使所述沟槽电容器的第一端子和第二端子分离的电介质来与所述源极区分离。当所述FFT-DRAM导通时，所述沟槽电容器的第一端子与连接到所述FFT-DRAM的漏极的位线相连接。当所述FFT-DRAM关断时，所述沟槽电容器的第一端子与连接到所述 FFT-DRAM的漏极的位线相隔离。
根据第二方面，公开了一种能够集成到硅集成电路(IC)中的FFT-DRAM。所述FFT-DRAM装置包括：沟槽电容器，其作为存储装置。所述沟槽电容器具有至少两个端子，所述至少两个端子包括通过电容器电介质彼此隔离的第一端子和第二端子。所述FFT-DRAM装置还包括外延源极，其在结构上连接到所述沟槽电容器的第一端子。所述沟槽电容器通过所述外延源极实现，使得所述外延源极在结构上连接以形成所述沟槽电容器的第一端子。所述沟槽电容器的第二端子由经由金属互连而连接至接地或固定电压源的一个或多于一个沟槽内的导电层形成。所述FFT-DRAM装置还包括外延漏极，其通过基板的表面上的外延生长而形成，并且连接到位线。所述FFT-DRAM装置还包括栅极，其连接到字线，所述字线能够通过施加栅极电压来使所述 FFT-DRAM装置导通或关断。
根据第三方面，公开了一种FFT-DRAM装置。所述FFT-DRAM装置包括：漏极延伸部和源极延伸部，其使用栅极电介质上的导电栅极电极的任一侧的低温外延沉积来在基板的表面上实例化。所述漏极延伸部和所述源极延伸部与所述基板接触，并且所述漏极延伸部和所述源极延伸部通过第一电介质与所述导电栅极电极隔离。所述FFT-DRAM装置还包括所述漏极延伸部上使用低温外延沉积的漏极沉积部。所述漏极沉积部与所述漏极延伸部接触。所述 FFT-DRAM装置还包括所述源极延伸部上使用低温外延沉积的源极沉积部。所述源极沉积部与所述源极延伸部接触。所述源极沉积部和所述漏极沉积部通过第二电介质与所述导电栅极电极隔离，其中所述第二电介质比所述第一电介质更厚。所述源极延伸部和所述源极延伸部上的源极沉积部形成所述 FFT-DRAM装置的源极区。所述漏极延伸部和所述漏极延伸部上的漏极沉积部形成所述FFT-DRAM装置的漏极区。所述源极区具有由导电材料填充的一个或多于一个沟槽，所述导电材料通过第三电介质与所述源极区隔离并且连接到接地端子。所述沟槽具有形成第一电极的导电材料。所述第三电介质将所述导电材料与所述源极区的形成第二电极的源极区外延材料分离作为电荷存储电容器的第一端子。所述电荷存储电容器由所述导电材料、所述第三电介质和所述源极区外延材料一起形成。所述电荷存储电容器的第一端子在结构上连接到所述源极区。当通过在所述导电栅极电极处施加导通电压而使所述FFT-DRAM装置导通时，所述FFT-DRAM装置的沟道形成使所述电荷存储电容器的第一端子与连接到所述漏极沉积部的位线相连接的路径。当所述 FFT-DRAM装置被关断时，所述FFT-DRAM装置的沟道被关断，从而使所述电容器的第一端子与所述位线隔离。
提出了一种结合平场晶体管(FFT)装置技术并使用FFT的特征的DRAM。平场技术可在块状硅(bulk silicon)或绝缘体上硅基板上实现。它消除了随机掺杂剂分布对阈值电压(Vt)的影响，并减少了MOS晶体管中的短沟道效应。因此，FFT晶体管在较低的电源电压下操作，同时保持所需的噪声容限。可以使用对MOS晶体管的Vt的更严格控制来改善驱动电流并减少泄漏。通过 FFT的源极使用蚀刻特征(如沟槽、孔或鳍)使电荷存储电容器集成在硅表面上，以增加存储电容。
现今工业中使用的DRAM制造工艺步骤不容易与FFT工艺步骤集成。这里，DRAM处理仅具有几个附加步骤与所公开的FFT-DRAM中的FFT工艺进行集成。
提出了一种用以通过将电荷存储电容器与低阈值方差(variance)平场晶体管(FFT)装置集成来实现FFT-DRAM单元的技术、装置结构和方法。在提交于2016年8月2日、优先权日为2015年8月3日、公布为美国公开20170040449、标题为“Reduced Local ThresholdVoltage Variation MOSFET Using Multiple Layers of Epi for Improved DeviceOperation”的美国申请号15/226,118中描述了FFT，上述申请的公开内容通过引用整体并入于此。所公开的FFT-DRAM 单元被认为可用于独立的工业标准DRAM芯片，其中芯片内的外围电路、读写电路和其他支持逻辑电路使用FFT晶体管装置实现。可替代地，具有支持电路的这些FFT-DRAM单元可以与用于IoT或类似其他应用的专用IC或SOC 所需的其他逻辑或处理电路一起嵌入在芯片上。这种实现可以将FFT装置用于其他内置电路以完全集成并利用FFT-DRAM与FFT的组合所提供的优点。
为了创建优雅的FFT-DRAM结构，将电荷存储电容器与传输晶体管(在这种情况下为FFT装置)集成。为了方便，在权衡本说明书时，这种传输晶体管将被称为FFT装置。此外，如前所述，重要的是能够将“DRAM功能”集成到用于IoT的基于FFT的CMOS工艺流程中，而不会使处理太复杂或昂贵。因此，FFT-DRAM技术发展的目的是提供将FFT和FFT-DRAM集成在单个半导体芯片中的能力，并允许经济地制造包含基于FFT的感测和读/写逻辑的大型FFT-DRAM阵列。此外，除了将FFT-DRAM装置嵌入在专用IC和SOC中的能力之外，我们还促进了商业上和技术上可行的工业标准FFT-DRAM装置。
在IC/SOC中具有任何集成DRAM的主要优点是存取速度、操作功率降低、改进的可靠性、将其实现优化到所需密度和阵列架构以用于期望应用以及用于最终产品的较低制造成本的能力。
已经提出在块状硅、具有外延表面层的块状硅或绝缘体上硅(SOI)基板上实现用于实现栅极尺寸在28nm的范围内的晶体管的CMOS平场晶体管技术(FFT)。这种低成本CMOS技术(具有减少的短沟道效应、低泄漏和非常低的基于随机掺杂剂分布的阈值变化σVt)对于高性能CMOS晶体管的制造是理想的。高性能和低制造成本使其成为IoT应用的最佳候选之一。
在IoT应用中，将存储器单元(尤其是用于嵌入式应用的动态随机存取存储器单元(DRAM))与FFT集成是有利的。这些嵌入式DRAM对于所收集到的数据和处理后的结果的存储是理想的。
所提出的FFT-DRAM是具有低阈值方差传输晶体管的电容器，如图1B 所示，该低阈值方差传输晶体管控制到电容器和从电容器的电荷转移。如图 3A或3B或3C所示，可以通过在一个外延S/D区内或经由一个外延S/D区，使用FFT作为具有单沟槽或多沟槽电容器的传输晶体管来启用FFT-DRAM。如稍后讨论的，这种FFT-DRAM可以容易地与FFT装置集成。虽然在图3A、3B 或3C中未示出，但是也可以使用堆叠电荷存储电容器来代替FFT-DRAM结构中的沟槽电荷存储电容器。
图1B示出使用FFT作为传输晶体管的FFT-DRAM的电路图100B。图2A 和2B示出FFT结构的实施例200A和200B，并且图3A、3B和3C示出集成 FFT-DRAM结构的实施例300A、300B和300C，每个实施例具有集成到FFT 的处理和结构中的电荷存储电容器，以制造本申请的FFT-DRAM单元。这种集成使得基于FFT的集成电路(IC)片上系统(SOC)实现能够以最小的附加步骤将FFT-DRAM嵌入芯片中。如所讨论的，典型的DRAM是电荷存储装置，其包括使用如图1B所示的FFT与可控传输栅极101B串联的电容器存储装置 102B。虽然该讨论将存储电容器102B称为连接至接地，但是线103B可以连接到优化DRAM的性能或可靠性可能需要的任何固定电压。通过向字线104B 施加电压来使传输栅极101B导通、并且向位线105B施加数字或数据输入，数字输入数据可以存储在电容器102B上。其可以通过向字线104B施加传输栅极101B导通电压来被再次读回，从而将电容器连接到位线105B。这允许存储在电容器102B上的电荷由位线104B共享。耦合到位线105B的感测电路 (未示出)用于感测由位线105B上的电荷/电压由于共享电荷而指示的存储位的状态。
图2A和2B中所示的平场晶体管和图3A、3B和3C中所示的FFT-DRAM装置包括半导体基板201，并且根据正在利用的是P沟道FFT装置还是N沟道FFT 装置，该半导体基板201可以被N或P掺杂为掺杂阱。半导体基板可以是块状基板、块状基板上的外延层、或绝缘体上硅(SOI)基板。示例图(图2A和2B) 都示出在块状基板中的P阱上构建的N沟道FFT结构200A和200B。如图所示，基板具有通过电介质隔离部202A与周围区隔离的有源区。所示的电介质隔离部形状仅仅是示例。隔离的处理需求基于所使用的基板，并且将产生的隔离的结构是半导体制造领域的从业者公知和理解的。理想地，所选择和使用的隔离工艺有助于装置在所选择的半导体基板上的紧密封装。隔离的有源区包括表面203以及块状半导体基板201中的P掺杂阱。对于所示的示例N沟道结构，有源基板是P阱201。FFT装置结构构建在基板的有源区的表面203上。在表面 203下是半导体基板201中的P阱。FFT装置在隔离部202A之间的表面203上具有三个不同的区。这三个区是栅极区、源极区和漏极区。栅极区由有源区的表面203上的栅极电介质204限定。具有栅极电介质204的栅极区将源极区和漏极区彼此分离，即，源极区在栅极区的一侧，并且漏极区在栅极区的相对侧。FFT栅极结构包括导电栅极电极205。在图2A所示的实施例中，栅极电极205被示出为单个导电栅极材料205B，而在图2B的实施例中的FFT的金属栅极实现中所示的栅极电极205包括金属栅极材料205A(其在实施例中可以是可选的)顶部的导电栅极材料205B。可以选择金属栅极材料以具有为晶体管创建期望阈值电压的功函数。任一实现中的栅极电极上覆于栅极电介质 204，从而使得能够在图2A及图2B中所示的FFT实现中通过在导电栅极电极 205上施加适当电压来在栅极结构的栅极电介质204下形成导电沟道。如工业中很好理解的，可通过为FFT建立的沟道形成的阈值和栅极电极上施加的电压的幅度来控制沟道电导。将栅极电压施加到栅极电介质204上的导电栅极电极205是经由穿过保护层间电介质212的接触插塞214进行的。接触插塞214可以经由硅化物接触区211B(其在实施例中可以是可选的)连接到栅极电极，如图2A和图2B所示。在该实施例中，栅极电极被示出为通过插塞214和硅化物接触部211B连接到第一保护电介质212上的第一金属化214B。如工业中很好理解的，到所示的任何特定金属化层的连接仅仅是示例，并且不应被认为是限制性的。
FFT源极在源极区的表面上形成。FFT源极包括源极区的硅表面上的外延沉积的源极延伸部207A；源极延伸部207A通过第一电介质206A与栅极电极205绝缘。第二源极外延沉积部208A沉积在源极延伸部207A上；源极外延沉积部208A通过比第一电介质206A更厚的第二电介质206B与栅极电极205 隔离。尽管示出为单个电介质层，但第二电介质206B可以包括沉积于第一电介质206A上的一个或多于一个附加电介质层。外延源极延伸部207A和外延源极208A一起形成FFT的源极。到源极的导电连接是通过在源极211C上包括接触插塞215和硅化物层(其在实施例中可以是可选的)的通孔。接触插塞可以基于电路考虑而延伸穿过一个或多于一个绝缘电介质层212和218，如工业中很好理解的，该电路考虑限定了源极到第一互连金属化、第二互连金属化或其他互连金属化的连接。在图2A和图2B中，源极连接到第一互连金属化215B。如先前指示地，接触插塞将金属化215B连接到外延源极层208A的硅化物区 211C(其在实施例中可以是可选的)；这为FFT提供了源极接触。
类似地，外延漏极延伸部207B在栅极电介质204的相对侧的基板的表面 203上形成，但是通过第一保护电介质206A与导电栅极电极205隔离，并且外延漏极208B沉积在漏极延伸部207B上，通过电介质206B与栅极电极205绝缘。外延层207B和208B一起形成FFT的漏极。如图2A和图2B所示，漏极通过通孔与导电接触插塞213接触，导电接触插塞213连接到导电漏极外延层208B 上的导电金属硅化物层211A(其在实施例中可以是可选的)。通孔内的接触插头可以基于电路考虑而延伸穿过一个或多于一个绝缘电介质层212和218，如工业中很好理解的，该电路考虑限定了源极到第一互连金属化、第二互连金属化或其他互连金属化的连接。在图2A和图2B中，FFT的漏极被示出为经由导电插塞和硅化物而连接到第二互连金属化213B。
硅化物接触部211A、211B和211C分别用于减小漏极电极208B、栅极电极205和源极电极208A的接触电阻。
在电介质层212上延伸的金属1或第一互连金属化层214B和215B被示出在通孔214和215上以用于源极电极和栅极电极的互连，而穿过电介质212和第一金属间电介质218的堆叠通孔213被示出为将FFT的漏极连接到图2A和图2B中的第二互连金属化213B。硅化物接触部的使用、互连金属化以及堆叠通孔的使用仅仅是示例表示，而不旨在对FFT的底层结构产生任何限制。
在各种实施例中，对于28nm或低于28nm的栅极尺寸，FFT装置相比于现有技术平面晶体管结构具有多个优点，这将改善使用FFT传输装置的集成FFT-DRAM的特性。除了能够以较低的FFT实现成本集成在IC或SOC中之外，这些优点还主要来源于FFT装置的结构和工艺。FFT装置在结构上构建在基板表面203的顶部。形成FFT的掺杂源极和掺杂漏极的底表面的源极延伸部 207A和漏极延伸部207B外延地形成在FFT装置的基板表面203上，并且它们基本上与栅极氧化物204共面，从而提供跨栅极和沟道的平面几乎均匀分布或平坦的电场。此外，FFT的源极延伸部207A、漏极延伸部207B、源极208A 和漏极208B都使用低温外延生长构建在硅的表面上。该工艺避免了具有其高温要求的注入和扩散。低温处理限制了掺杂剂扩散到基板中，特别是在栅极附近。这转而减小了随机掺杂剂分布和相关联的Vt变化的影响，从而允许FFT 装置被设计用于低电源电压值(对于28nm装置，范围为0.3伏至2.0伏)。缺乏扩散到硅表面203中的掺杂剂还减小了短沟道效应的影响；这允许在关断状态下对漏电流的改进栅极控制以及在导通状态下对高装置电流的改进栅极控制。因此，使用FFT作为传输装置的优点是：
1.低Vt变化。
2.通过栅极电压改善对沟道的控制。
3.低电源电压操作。
4.减少的短沟道效应。
5.关断状态下的低泄漏。
6.高导通沟道电流。
FFT装置的这些特性在集成FFT-DRAM的功能中发挥重要作用。在图3A 和图3B中分别示出具有单一类型导电栅极电极实现300A和金属栅极电极实现300B的FFT-DRAM的结构实施例。图3C示出增强的集成存储电容实现 300C。
由于图3A和图3B中描述的FFT-DRAM实施例在结构上类似，因此为了简洁起见，将使用图3B中所示的具有金属栅极FFT传输装置的实施例来描述 FFT-DRAM 300B。
注意，掺杂外延源极207A和208A组合提供了用于容纳实现DRAM单元所需的电容器存储装置(例如，图1中的装置102)的结构。该电容器在实施例 300B中被示出为沟槽电容器。电容器由填充有导电材料310的沟槽或孔中的一个或多于一个形成，其中导电材料310通过电介质层309与周围的源极外延材料 207A和208A隔离。在实施例中，电介质309具有高介电常数(高K)以提供电容器的每单位面积的高电容值以用于电荷存储。图3A和3B都示出FFT-DRAM的源极外延层207A、208A中的多个蚀刻沟槽或替代孔，每个蚀刻沟槽或替代孔内衬有电介质309并填充有导电材料310。使用沟槽或孔的选择取决于制造中用于沟槽或孔形成的能力、沟槽或孔介电绝缘和再填充能力，并且还取决于在FFT-DRAM装置的源极中可用的有限空间内实现最大电容值的需要。此外，虽然图3A及图3B示出电容器电极310延伸到源极延伸区 207A中，但是该结构可以仅穿透源极区208A；该限制可以由制造考虑施加。填充的沟槽或孔310(此后，两者都由术语沟槽表示)通过侧壁和底部电介质 309与周围的外延区207A和208A介电隔离，如图3A和图3B所示，外延区207A 和208A在硅基板上形成FFT-DRAM300A或300B的外延源极。可以清楚地理解，沟槽侧壁和沟槽底部都具有隔离电介质309。沟槽内的导电材料310接地或连接到固定电位。在图3A和图3B所示的实施例中，沟槽内的导电材料310 经由硅化物、TiN或其他蚀刻保护层211D和金属接触插塞215A连接到图1A 中示出为互连103的第一互连金属化层215B。如工业中很好理解的，填充沟槽的导电材料310可以包括多晶硅、非晶硅或者适合于低温沟槽填充的任何其他导电金属或金属化合物。FFT-DRAM的FFT传输晶体管101B具有包括栅极导体205的栅极电极，其中栅极导体205可以包括基板表面203上的栅极电介质204上方的金属的栅极材料205A上方的导电栅极材料205B。在经由栅极导体205施加适当的栅极电压时，栅极电极结构能够在硅底层表面203中在栅极电介质204下方形成导电沟道。栅极电极可以通过如本申请中所指示的“先栅极(gatefirst)”工艺或通过在工业中也很好理解的“后栅极(gate last)”工艺形成。栅极导电结构205(无论是非晶栅极还是金属栅极)在其任一侧上在基板表面上具有外延源极延伸部207A和外延漏极延伸部207B。栅极导体205通过围绕栅极导体205的电介质绝缘体206A与源极延伸部207A和漏极延伸部 208B隔离。源极外延层208A沉积在源极延伸部207A的顶部；这两层一起形成FFT-DRAM的源极。漏极外延层208B沉积在漏极延伸部207B的顶部；这两层一起形成图3A或图3B所示的FFT-DRAM的漏极。
将图3A和图3B与图1B中的示意图进行比较，在图1B中可以看出， FFT_DRAM的三个元件(连接到接地103B的电容器102B的一个端子、连接到字线104B的FFT 101B的栅极、以及连接到位线105B的FFT 101B的漏极)通常都通过互连金属化连接。应当注意，电容器102B的接地端子连接到接地线 103B，而电容器的另一个端子形成图3A和图3B的集成FFT-DRAM中的FFT 传输晶体管的源极的集成部分。在图3A和图3B中，到互连金属化的连接由导电材料215A制成，该导电材料215A作为导电插塞沉积在蚀刻穿过层间电介质212B的接触部或通孔中；这将层211D和电容器电极310连接到金属层 215B，该金属层215B连接到接地或者连接到有利的固定电压。在图3A和图 3B中，传输装置FFT的栅极通过沉积在两个层间电介质212A和212B中蚀刻的通孔中的导电材料214连接到字线104或214B；这将硅化物层211B和栅极205 连接到金属214B。最后，使用沉积在穿过第一层间电介质212A、第二层间电介质212B和金属间电介质218的通孔中的导体213将FFT的漏极连接到图1 的位线105B；这将硅化物211A和漏极208B连接到位线金属213B。标准工业实践是使用化学气相沉积钨作为导电通孔填充，并且使用铜作为互连金属化，这不应被认为限制实践中使用的其他通孔填充和互连金属化方案的使用。
图2A和2B的FFT晶体管结构和图3A和3B的FFT-DRAM结构构建在硅基板的表面203上方。这意味着该结构可以用在各种基板类型上。图2A、2B、 3A和3B示出具有沟槽隔离的块状基板。通常，在这些实施例中使用浅沟槽隔离。根据成本和性能的考虑，图3A和3B中描述的FFT-DRAM结构适用于各种基板。例如，在硅表面上使用外延层或者使用具有外延表面层的SOI晶片可以在建立晶体管沟道的无缺陷外延层方面提供优点；这将进一步减少跨 FFT源极和漏极的泄漏。
应当注意，通过使用具有低缺陷密度的外延材料作为表面层，其中沟道形成在基底晶片或SOI晶片上的该外延层中，这将导致比在基板上使用非外延沟道区时更低的泄漏。减少的泄漏将增加FFT-DRAM单元中的数据刷新周期之间所需的时间。
图3A和3B表示FFT-DRAM的实施例，但是其他实施例可能涉及与这些附图的偏差。例如，源极区207A、208A和漏极区207B、208B具有与栅极区204大致相同的范围。为了建立足够的存储电容102，可以扩展源极区 207A/208A。如在DRAM设计中常见的，字线104垂直于位线105。在图3A和图3B中，字线由区214B指示，并且它垂直于附图的平面。在这些相同的图中，位线由213B表示，并且其平行于附图的平面延伸。
为了使每单位面积的位最大化，可以共享FFT-DRAM的某些特征。例如，可以共享相邻行中的位的漏极207B和208B以及它们的公共接触部213和金属213B。类似地，在存储器布局以相邻行中的位的漏极207B、208B共享并且源极207A、208A彼此靠近的方式对位进行定位的情况下，可以在相邻位之间共享“接地”线215B。布局受到任何特定技术节点处的光刻和图案化的限制。因此，FFT-DRAM的一个或多于一个端子的共享不应被认为是区别所公开的集成FFT-DRAM装置结构的原因。
FFT-DRAM实现是将存储电容器工艺集成添加到FFT工艺流程。通过将存储电容器与FFT传输晶体管集成在一起，FFT-DRAM而具有以下技术优点：
1.由于沟槽电容器通过高掺杂外延硅形成，因此该沟槽电容器与现有技术的低掺杂阱中所形成的典型沟槽电容器相比提供了非常高的每单位电容值。
2.FFT传输装置的低阈值允许使用较低的操作电压来在FFT-DRAM中存储和读取数据。
3.跨FFT传输晶体管的低泄漏以及电容性存储装置周围的外延层中的低重组使得存储电容器中的电荷能够持续更长时间，从而延长了刷新 FFT-DRAM的时间。
4.高充电/放电电流能够实现高速FFT-DRAM应用。
5.在独立的标准FFT-DRAM中，FFT-DRAM易于与外围逻辑装置和使用 FFT的读/写逻辑集成导致低电压、高速和低成本的FFT-DRAM存储器。
6.FFT-DRAM装置的低电压操作能力降低了所实现的FFT-DRAM存储器阵列的功率损耗。
7.导致FFT-DRAM刷新之间的更长时间的FFT传输装置的较低泄漏进一步降低了独立和嵌入式FFT-DRAM阵列的功率损耗。
8.FFT-DRAM工艺流程易于与使用FFT的逻辑电路集成降低了所设计的 IoT电路中的FFT-DRAM的集成实现成本。
图4示出用以制造如图2B所示的具有金属栅极的“先栅极”FFT晶体管结构的工艺的表1。该图4提供了用于将FFT的工艺流程与图3B的FFT-DRAM 结构的工艺流程进行比较的基础。FFT-DRAM的工艺流程在图5的表2中示出。两个表都参考具有金属栅极实现的“先栅极”类的工艺，并且下面的讨论将参考图5的表2中所示的FFT-DRAM的工艺流程。
如以上所讨论的，FFT-DRAM工艺可以在范围从块状基板到全耗尽绝缘体上硅FDSOI基板的各种基板上执行。如序列2中所引用的浅沟槽隔离是标准的工业实践。同样在标准工业实践内，序列2中的阱区将被设计为使其电位被称为接地或针对NMOS的另一个相对负电压，或者被称为局部电源电压或针对PMOS的另一个相对正电压。图3B所描绘的FFT-DRAM单元使用 NMOS FFT装置作为存取晶体管；这意味着p型阱将连接到接地或连接到相对于电源电压为负的电位。虽然使用NMOS FFT作为存取装置是典型的，但是本公开的方面不应被认为仅限于使用NMOS FFT的FFT-DRAM，而是它们也适用于作为其存取装置的使用PMOSFFT的FFT-DRAM单元。
序列3处的下一工艺步骤通过底层基板的热氧化和/或通过替代电介质的沉积来创建栅极电介质204，通常以实现电容和击穿电压的有利组合。替代电介质包括各种高K介电材料和复合材料，其中氮化硅酸铪是示例。栅极电介质厚度例如可以在1nm至5nm的范围内。在序列4中，金属栅极的金属层沉积在栅极电介质上。虽然这可以是可选的，但是金属元素或化合物的功函数可以用于定义和优化FFT装置的阈值电压，特别是当栅极长度变小并且需要降低电源电压时。这是针对高级CMOS晶体管的所有配置而不仅仅是 FFT的常见实践。作为晶体管设计的一部分，p阱/沟道掺杂、栅极电介质特性和栅极金属功函数一起工作以限定晶体管的阈值电压。
在序列5中，栅极结构以沉积非晶半导体或导电材料(通常是非晶硅，其被掺杂以提供将施加到栅极导体205的驱动电压递送到栅极以用于形成沟道并调节其电导所需的导电率)层的方式完成。蚀刻包括栅极电介质204、栅极金属205A和栅极非晶导体205B的堆叠体以限定晶体管源极和漏极之间的间隔。在实施例中，蚀刻的栅极电介质204和栅极导体205形成图2B和图3B中所示的FFT和FFT-DRAM的栅极结构。
在栅极结构已被限定之后，栅极的侧壁在序列6处利用厚度与栅极电介质类似(例如1至7nm)的电介质206A绝缘，并且能够承受施加到晶体管的最高电压。由于侧壁电介质沉积通常是共形的(conformal)，因此FFT制造需要按照序列7从基板中选择性地去除电介质。这通常使用各向异性反应离子蚀刻来实现。
源极/漏极形成中的第一步骤是在裸基板源极/漏极区上选择性地生长掺杂外延层207A/207B。该外延层形成源极和漏极延伸部。选择性生长的外延层对于NMOS装置是N型掺杂的，并且对于PMOS装置是P型掺杂的。典型的掺杂密度例如可以在5×1018个离子/cm3至5×1020个离子/cm3的范围内，并且在不引起掺杂剂扩散到基板表面203中的温度下执行外延生长。例如，低于650℃的温度可用于这种外延生长工艺。这些生长的外延层相对薄，具有例如在3 nm至20nm的范围内的厚度。源极/漏极延伸层的这种薄度有助于管理FFT装置的栅极到源极寄生电容和栅极到漏极寄生电容。
在序列9处，将电介质(通常为Si3N4)共形地(conformally)沉积至例如10 nm至100nm的大致范围内的厚度，并且在序列10中，各向异性地蚀刻该电介质以从外延延伸部207A和207B的顶部清除该沉积，同时留下厚的侧壁电介质206B。在序列11中，通过更厚、更高掺杂的层208A和208B的低温选择性外延生长来完成晶体管结构。晶体管结构的源极由源极延伸部207A层上的高掺杂源极外延层208A的组合形成，并且晶体管结构的漏极由漏极延伸部 207B层上的高掺杂漏极外延层208B形成。这些层比延伸层207A和207B掺杂得更重；例如，典型的值可以在1×1019个掺杂离子/cm3至7×1021/cm3的范围内，并且选择性外延生长在低温下(例如，在小于650℃下)执行，这不会引起掺杂剂向基板表面203中的任何实质性热扩散。该层208A/208B的厚度在 FFT-DRAM电容器的设计中进行定义。
此时，DRAM工艺序列与一般的FFT晶体管处理不同。序列12中的步骤提供了作为层间电介质的第一部分212A(ILD部分1)的薄电介质层的沉积。该层沉积，然后通过化学机械抛光即CMP来平面化以形成硬掩模的基底。硬掩模通常使用电介质212A上的金属层沉积，并且在序列13处，硬掩模用于蚀刻 FFT-DRAM的源极(形成源极的层208A和207A)中的受控沟槽或圆柱形凹坑。这些沟槽通常形成FFT-DRAM的电荷存储装置的基本结构。可以考虑其他表面积增加结构，诸如“鳍或柱”等，以便形成FFT-DRAM的电荷存储装置/ 电容器而不是沟槽。意图是在FFT-DRAM的外延源极内、下方或上方嵌入(例如，5fF至25fF的)电容器。
电容器形成中的下一步骤是序列14，即在FFT-DRAM的源极中的面积增强结构、沟槽或凹坑内沉积电介质层309。该电介质309的组成和厚度是电容值(其应该是高的)及其泄漏(其应该是低的)的关键决定因素。作为示例，该电介质309的厚度通常在1nm和7nm之间的范围内。在序列15处，电荷存储电容器的结构以将导电材料310沉积到电介质内衬孔或沟槽中作为电容器的第二端子的方式来完成。该导电材料通常是掺杂的非晶硅，但是也可以使用其他导电材料，如钨。这些导电材料必须能够共形地填充孔、沟槽或其他电容增强几何形状。在序列16处，使用CMP或掩模和回蚀刻来去除填充覆盖ILD 部分1 212A的沟槽的多余材料。在序列17处，使用由掩蔽和残留的非晶硅或替代的沉积和掩模氮化钛(TiN)层组成的蚀刻阻挡金属层211D来保护填充沟槽310和填充沟槽的沟槽间介电绝缘309。在ILD部分1212A上进行第二电介质沉积212B(ILD部分2)以形成复合ILD 212。在序列18处，使用CMP来使最后的ILD 212B平面化以完成ILD工艺。
工艺元素序列12至序列18对于FFT DRAM处理是独特的。从序列19开始的处理是FFT逻辑晶体管和FFT-DRAM所共有的。如所描述的，通过在第一电介质硬掩模基底层212A上沉积第二电介质层212B来构建包括212A和212B 的复合层间电介质。
在序列19处，形成接触。接触工艺包括例如光刻和蚀刻电介质。选择接触蚀刻工艺以对硅以及沟槽电容器上的保护层具有高选择性，其中保护层充当栅极电极的硅、FFT-DRAM的漏极及经填充沟槽的保护层上的蚀刻停止器。这之后可以可选地在蚀刻的接触部内沉积或形成硅化物接触部。这可以通过沉积和烧结硅化物材料或通过使用与Ti、Ni或Cr反应的硅来以形成自对准硅化物层211A、211B和211D来完成，其增强接触电导。在硅化物形成之后用 CVD金属(通常为钨)进行接触填充，并进行CMP以清除玻璃表面。该序列产生分别连接到FFT-DRAM的漏极、栅极及电容器端子的接触插塞213、214及 215A。
一旦已经形成接触，下一步骤是金属化。此时，存在两个不同的路径：图案化金属或镶嵌金属。在任一情况下，FFT-DRAM互连需要两个不同的互连金属层。在代表性图中，第一金属214B支持对FFT传输晶体管的字线存取，并且第一金属215B支持到存储电容器的接地或固定电压连接。第二金属 213B支持对存储器单元的位线存取。金属间电介质218将第一金属层214B和 215B与第二金属层213B分离开。位线通常垂直于字线。假设所有金属化和相关介电步骤是根据标准工业实践完成的。在不违反该DRAM单元设计的基本元件的情况下，可以使用替代的互连序列。
如图所示，可以通过向表1中的底层FFT工艺流程添加几个专用步骤来实现FFT-DRAM。在表2中，附加步骤用粗体表示。所示的步骤仅仅是示例，并且可以根据制造工厂的处理资源和能力而变化。附加步骤都是标准步骤，对于这些步骤，即使不是全部在30nm或低于30nm运行该先进技术节点的半导体工厂，大部分也存在该能力和工艺知识。
此外，表1和表2基于“先栅极”晶体管处理的使用。类似的优点可以适用于后栅极处理。
如工业中很好理解的，将FFT-DRAM实现和集成到基于FFT的SOC中以用于IoT应用将使该技术具有成本效益并且适用本领域。尽管FFT-DRAM结构被示出为具有在外延源极区内的沟槽或孔，但是沟槽也可以延伸到基板中以增加具有侧壁掺杂以匹配源极掺杂类型的存储电容器的电容。通常可以在侧壁上的沟槽内沉积或生长电容器电介质层/膜之前使用低温气体掺杂来实现形成这种导电掺杂层，这种导电掺杂层连接到源极，围绕电容器电介质层的外部并且到达基板中的阱内。该装置的示例结构在图3C中示出。在图3C 中，沟槽结构延伸到具有导电填充物310的基板表面下方的阱中，其中导电填充物310通过侧壁电介质与阱中紧密围绕沟槽侧壁的掺杂区311隔离。掺杂区311是围绕沟槽的区(其已经蚀刻到具有与FFT-DRAM的源极相反的掺杂杂质的阱中)，并且区311掺杂有与源极相同类型的杂质并连接到源极，从而形成电荷存储电容器的第一端子。这将在沟槽电容器形成之后增加侧壁掺杂的附加步骤，但是它将有助于增加存储电容器的电容值。此外，存在用于实现存储装置的其他可能性，诸如由通过电介质隔开的多个金属层或聚合物构成的鳍式电容器等，这在工业中是很好理解的。这些可能性可用于构造替代的电荷存储电容器或者用作与沟槽电容器组合以增加存储电容器的值。当使用鳍式电容器用于FFT-DRAM时，它可以构建在FFT的源极上，其中一个端子连接到接地，而另一个端子连接到FFT的源极，如同沟槽电容器一样。与鳍式电容器一样，可以存在工业中已知的其他电容器结构。这样的结构可以使用适当的工艺步骤与FFT集成以形成FFT-DRAM。具有替代电容器结构的这些FFT-DRAM结构由本申请中的公开内容涵盖。
实现了集成FFT-DRAM的FFT技术还为IoT装置的设计者以及市场提供了以下附加优点。
1.针对所需数量的要求和互连配置，集成FFT-DRAM允许优化 FFT-DRAM阵列。
2.集成FFT-DRAM允许设计者灵活地放置FFT-DRAM阵列以在IC/SOC 内的适当位置处适当地进行大小调整、配置和放置，以满足设计的需要。
3.较低的制造和集成成本允许利用与FFT逻辑电路集成的FFT-DRAM装置技术制造的IoT装置和独立DRAM在商业应用中具有成本竞争力。
4.FFT的操作电压降低以及FFT-DRAM的刷新周期之间所增加的时间降低了使用所公开的技术的系统的功率损耗。
虽然已经根据实施例描述了本公开，但是本领域普通技术人员将认识到，本公开不限于所描述的实施例，而是可以利用所附权利要求的精神和范围内的修改和改变来实践。因此，描述被认为是说明性的而不是限制性的。存在上文所描述的本公开的不同方面的许多其他变体，为了简明起见，尚未详细提供这些变体。因此，其他实施例在权利要求书的范围内。

Claims (20)

1.一种基于平场晶体管即FFT的动态随机存取存储器即DRAM，基于FFT的DRAM即FFT-DRAM包括：
外延生长的源极区，其包括源极延伸部以及在所述源极延伸部上并且与所述源极延伸部接触的外延源极，所述外延生长的源极区在半导体基板的表面上；以及
沟槽电容器，其在结构上集成到所述外延生长的源极区中，所述沟槽电容器具有由所述外延生长的源极区形成的第一端子以及作为填充所述沟槽电容器的一个或多于一个沟槽的导电材料的第二端子，所述第二端子连接到接地端子或固定电压端子；
填充所述沟槽的导电材料通过使所述沟槽电容器的第一端子和第二端子分离的电介质来与所述源极区分离；
当所述FFT-DRAM导通时，所述沟槽电容器的第一端子与连接到所述FFT-DRAM的漏极的位线相连接；
当所述FFT-DRAM关断时，所述沟槽电容器的第一端子与连接到所述FFT-DRAM的漏极的位线相隔离。
2.一种能够集成到硅集成电路即硅IC中的基于平场晶体管即FFT的动态随机存取存储器即DRAM装置即FFT-DRAM装置，所述FFT-DRAM装置包括：
沟槽电容器，其作为存储装置，所述沟槽电容器具有至少两个端子，所述至少两个端子包括通过电容器电介质彼此隔离的第一端子和第二端子；
外延源极，其在结构上连接到所述沟槽电容器的第一端子，所述沟槽电容器通过所述外延源极实现，使得所述外延源极在结构上连接以形成所述沟槽电容器的第一端子，所述沟槽电容器的第二端子由经由金属互连而连接至接地或固定电压源的一个或多于一个沟槽内的导电层形成；
外延漏极，其通过基板的表面上的外延生长而形成，并且连接到位线；以及
栅极，其连接到字线，所述字线能够通过施加栅极电压来使所述FFT-DRAM装置导通或关断。
3.根据权利要求2所述的FFT-DRAM装置，其中，
所述沟槽电容器延伸到所述基板中，
所述基板的围绕所述沟槽电容器的区掺杂有与所述外延源极相同类型的掺杂剂以形成到所述外延源极的导电连接，所述区形成所述沟槽电容器的第一端子。
4.根据权利要求2所述的FFT-DRAM装置，其中，当所述FFT-DRAM装置导通以执行读取操作时，所述沟槽电容器的第一端子连接到所述位线，并且在所述沟槽电容器和所述位线之间共享存储电荷。
5.根据权利要求2所述的FFT-DRAM装置，其中，当FFT装置导通以执行写入操作时，所述沟槽电容器的第一端子连接到电压表示1或0的所述位线，并且电荷被传输至所述沟槽电容器或者从所述沟槽电容器传输以建立表示1或0的电荷存储。
6.根据权利要求2所述的FFT-DRAM装置，其中，在写入期间，所述位线连接到数据输入，所述FFT-DRAM装置被导通以响应于所述位线上的数据输入而对所述沟槽电容器充电或放电，并且所述FFT-DRAM被关断以将所述沟槽电容器与所述位线隔离，从而使得所述沟槽电容器保留表示1或0的存储电荷。
7.根据权利要求2所述的FFT-DRAM装置，其中，在读取期间，所述FFT-DRAM装置被导通以使所述沟槽电容器能够连接到所述位线并且与所述位线共享存储电荷，其中所述位线被感测以识别存储数据位的值。
8.一种基于平场晶体管即FFT的动态随机存取存储器即DRAM装置即FFT-DRAM装置，包括：
漏极延伸部和源极延伸部，其使用栅极电介质上的导电栅极电极的任一侧的低温外延沉积来在基板的表面上实例化，所述漏极延伸部和所述源极延伸部与所述基板接触，并且所述漏极延伸部和所述源极延伸部通过第一电介质与所述导电栅极电极隔离；
所述漏极延伸部上使用低温外延沉积的漏极沉积部，所述漏极沉积部与所述漏极延伸部接触；以及
所述源极延伸部上使用低温外延沉积的源极沉积部，所述源极沉积部与所述源极延伸部接触；
所述源极沉积部和所述漏极沉积部通过第二电介质与所述导电栅极电极隔离，其中所述第二电介质比所述第一电介质更厚；
所述源极延伸部和所述源极延伸部上的源极沉积部形成所述FFT-DRAM装置的源极区；
所述漏极延伸部和所述漏极延伸部上的漏极沉积部形成所述FFT-DRAM装置的漏极区；
所述源极区具有一个或多于一个电荷存储电容器，所述电荷存储电容器的一个端子耦合到所述源极区以响应于正存储的数据而存储电荷；
所述电荷存储电容器具有耦合到所述源极区的端子，所述电荷存储电容器包括由导电材料填充的一个或多于一个沟槽，所述导电材料通过第三电介质与所述源极区隔离并且连接到接地端子或保持在固定电压的端子；
所述沟槽具有形成第一电极的导电材料，所述第三电介质将所述导电材料与所述源极区的形成第二电极的源极区外延材料分离作为电荷存储电容器的第一端子，所述电荷存储电容器由所述导电材料、所述第三电介质和所述源极区外延材料一起形成，所述电荷存储电容器的第一端子在结构上连接到所述源极区；
当通过在所述导电栅极电极处施加导通电压而使所述FFT-DRAM装置导通时，所述FFT-DRAM装置的沟道形成使所述电荷存储电容器的第一端子与连接到所述漏极沉积部的位线相连接的路径；
当所述FFT-DRAM装置被关断时，所述FFT-DRAM装置的沟道被关断，从而使所述电容器的第一端子与所述位线隔离。
9.根据权利要求8所述的FFT-DRAM装置，其中，
所述电荷存储电容器延伸到所述基板中，
所述基板的围绕所述电荷存储电容器的区掺杂有所述源极区外延材料以形成到所述源极沉积部的导电连接，所述区形成所述电荷存储电容器的第一端子。
10.根据权利要求8所述的FFT-DRAM装置，其中，所述电荷存储电容器中的存储电荷对所述FFT-DRAM装置的写入期间的数据输入作出响应。
11.根据权利要求8所述的FFT-DRAM装置，其中，在所述FFT-DRAM装置的读取期间，所述电荷存储电容器中的存储电荷与所述位线共享。
12.根据权利要求8所述的FFT-DRAM装置，其中，所述FFT-DRAM装置能够集成在集成电路即IC上。
13.根据权利要求8所述的FFT-DRAM装置，其中，所述基板是硅基板。
14.根据权利要求8所述的FFT-DRAM装置，其中，所述基板包括硅晶片，在所述硅晶片的表面上具有外延层，从而形成所述基板。
15.根据权利要求8所述的FFT-DRAM装置，其中，所述基板是绝缘体上硅基板即SOI基板。
16.根据权利要求8所述的FFT-DRAM装置，其中，所述栅极电介质和电荷存储电容器电介质是高k电介质。
17.根据权利要求15所述的FFT-DRAM装置，其中，所述SOI基板包括电介质上的半导体外延层。
18.根据权利要求8所述的FFT-DRAM装置，其中，所述沟道在晶片上的外延表面层中形成，其中，所述晶片和所述外延表面层形成所述基板。
19.根据权利要求8所述的FFT-DRAM装置，其中，所述电荷存储电容器是被约束在源极端子中或延伸到所述基板中的具有圆形或矩形截面的沟槽电容器。
20.根据权利要求8所述的FFT-DRAM装置，其中，所述电荷存储电容器包括多鳍式电容器而不是沟槽电容器。
CN202210153079.6A 2021-02-19 2022-02-18 基于平场晶体管的动态随机存取存储器 Pending CN114975446A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/180,454 US11373696B1 (en) 2021-02-19 2021-02-19 FFT-dram
US17/180,454 2021-02-19

Publications (1)

Publication Number Publication Date
CN114975446A true CN114975446A (zh) 2022-08-30

Family

ID=82320372

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210153079.6A Pending CN114975446A (zh) 2021-02-19 2022-02-18 基于平场晶体管的动态随机存取存储器

Country Status (2)

Country Link
US (2) US11373696B1 (zh)
CN (1) CN114975446A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11373696B1 (en) * 2021-02-19 2022-06-28 Nif/T, Llc FFT-dram

Family Cites Families (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5298452A (en) 1986-09-12 1994-03-29 International Business Machines Corporation Method and apparatus for low temperature, low pressure chemical vapor deposition of epitaxial silicon layers
US5316958A (en) 1990-05-31 1994-05-31 International Business Machines Corporation Method of dopant enhancement in an epitaxial silicon layer by using germanium
US5314547A (en) 1992-09-28 1994-05-24 General Motors Corporation Rare earth slab doping of group III-V compounds
US5710450A (en) 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
US6723621B1 (en) 1997-06-30 2004-04-20 International Business Machines Corporation Abrupt delta-like doping in Si and SiGe films by UHV-CVD
US6180978B1 (en) 1997-12-30 2001-01-30 Texas Instruments Incorporated Disposable gate/replacement gate MOSFETs for sub-0.1 micron gate length and ultra-shallow junctions
US6143593A (en) 1998-09-29 2000-11-07 Conexant Systems, Inc. Elevated channel MOSFET
US6188114B1 (en) 1998-12-01 2001-02-13 Advanced Micro Devices, Inc. Method of forming an insulated-gate field-effect transistor with metal spacers
US6124627A (en) 1998-12-03 2000-09-26 Texas Instruments Incorporated Lateral MOSFET having a barrier between the source/drain region and the channel region using a heterostructure raised source/drain region
TW410382B (en) 1999-06-11 2000-11-01 United Microelectronics Corp Method of manufacturing forming metal oxide semiconductor transistor with raised source/drain
US6812157B1 (en) 1999-06-24 2004-11-02 Prasad Narhar Gadgil Apparatus for atomic layer chemical vapor deposition
US6541829B2 (en) 1999-12-03 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
KR100639199B1 (ko) 2000-06-28 2006-10-31 주식회사 하이닉스반도체 완전 공핍형 에스오아이 소자의 제조방법
KR100372641B1 (ko) 2000-06-29 2003-02-17 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 제조방법
KR100343431B1 (ko) 2000-09-04 2002-07-11 윤덕용 극소채널 ｍｏｓ 트랜지스터 제조방법
JP2002100762A (ja) 2000-09-22 2002-04-05 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6479866B1 (en) 2000-11-14 2002-11-12 Advanced Micro Devices, Inc. SOI device with self-aligned selective damage implant, and method
US6660598B2 (en) 2002-02-26 2003-12-09 International Business Machines Corporation Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region
KR100429886B1 (ko) 2002-05-15 2004-05-03 삼성전자주식회사 균일한 실리사이드 접합을 갖는 집적 회로 반도체 소자 및그 제조방법
KR100414736B1 (ko) 2002-05-20 2004-01-13 주식회사 하이닉스반도체 반도체소자의 트랜지스터 형성방법
US6627502B1 (en) 2002-10-24 2003-09-30 Taiwan Semiconductor Manufacturing Company Method for forming high concentration shallow junctions for short channel MOSFETs
KR100485690B1 (ko) 2002-10-26 2005-04-27 삼성전자주식회사 모스 트랜지스터 및 그 제조방법
US6746924B1 (en) 2003-02-27 2004-06-08 International Business Machines Corporation Method of forming asymmetric extension mosfet using a drain side spacer
KR100499159B1 (ko) 2003-02-28 2005-07-01 삼성전자주식회사 리세스 채널을 갖는 반도체장치 및 그 제조방법
JP2004311903A (ja) 2003-04-10 2004-11-04 Oki Electric Ind Co Ltd 半導体装置及び製造方法
KR100508548B1 (ko) 2003-04-16 2005-08-17 한국전자통신연구원 쇼트키 장벽 트랜지스터 및 그 제조방법
DE10351006B4 (de) 2003-10-31 2010-01-21 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Transistors mit erhöhten Drain- und Source-Gebieten, wobei eine reduzierte Anzahl von Prozessschritten erforderlich ist
US7023068B1 (en) 2003-11-17 2006-04-04 National Semiconductor Corporation Method of etching a lateral trench under a drain junction of a MOS transistor
US7045407B2 (en) 2003-12-30 2006-05-16 Intel Corporation Amorphous etch stop for the anisotropic etching of substrates
US7091069B2 (en) 2004-06-30 2006-08-15 International Business Machines Corporation Ultra thin body fully-depleted SOI MOSFETs
US7002214B1 (en) 2004-07-30 2006-02-21 International Business Machines Corporation Ultra-thin body super-steep retrograde well (SSRW) FET devices
GB2417126A (en) 2004-08-09 2006-02-15 Qinetiq Ltd Method for fabricating lateral semiconductor device
US7704833B2 (en) 2004-08-25 2010-04-27 Intel Corporation Method of forming abrupt source drain metal gate transistors
US7241655B2 (en) * 2004-08-30 2007-07-10 Micron Technology, Inc. Method of fabricating a vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
JP4945900B2 (ja) 2005-01-06 2012-06-06 ソニー株式会社 絶縁ゲート電界効果トランジスタおよびその製造方法
US7344985B2 (en) 2005-04-01 2008-03-18 Texas Instruments Incorporated Nickel alloy silicide including indium and a method of manufacture therefor
JPWO2007136102A1 (ja) 2006-05-23 2009-10-01 日本電気株式会社 集積回路、及び半導体装置の製造方法
US20080001237A1 (en) 2006-06-29 2008-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having nitrided high-k gate dielectric and metal gate electrode and methods of forming same
JP2008027976A (ja) 2006-07-18 2008-02-07 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板、その製造方法、及び表示装置
US20080217686A1 (en) 2007-03-09 2008-09-11 International Business Machines Corporation Ultra-thin soi cmos with raised epitaxial source and drain and embedded sige pfet extension
US7732285B2 (en) 2007-03-28 2010-06-08 Intel Corporation Semiconductor device having self-aligned epitaxial source and drain extensions
US7994040B2 (en) 2007-04-13 2011-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication thereof
US8450165B2 (en) 2007-05-14 2013-05-28 Intel Corporation Semiconductor device having tipless epitaxial source/drain regions
US7981749B2 (en) 2007-08-20 2011-07-19 GlobalFoundries, Inc. MOS structures that exhibit lower contact resistance and methods for fabricating the same
US8329564B2 (en) 2007-10-26 2012-12-11 International Business Machines Corporation Method for fabricating super-steep retrograde well MOSFET on SOI or bulk silicon substrate, and device fabricated in accordance with the method
JP4770885B2 (ja) 2008-06-30 2011-09-14 ソニー株式会社 半導体装置
US7755107B2 (en) 2008-09-24 2010-07-13 Skyworks Solutions, Inc. Bipolar/dual FET structure including enhancement and depletion mode FETs with isolated channels
US7935601B1 (en) 2009-09-04 2011-05-03 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Method for providing semiconductors having self-aligned ion implant
US8236661B2 (en) 2009-09-28 2012-08-07 International Business Machines Corporation Self-aligned well implant for improving short channel effects control, parasitic capacitance, and junction leakage
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8313999B2 (en) 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US8168503B2 (en) 2010-03-18 2012-05-01 International Business Machines Corporation Method for forming an SOI schottky source/drain device to control encroachment and delamination of silicide
US8299546B2 (en) 2010-03-25 2012-10-30 International Business Machines Corporation Semiconductor devices with vertical extensions for lateral scaling
JP5614184B2 (ja) 2010-09-06 2014-10-29 富士通セミコンダクター株式会社 半導体装置の製造方法
US8574970B2 (en) 2010-09-15 2013-11-05 International Business Machines Corporation Method of forming an extremely thin semiconductor insulator (ETSOI) FET having a stair-shaped raised source/drain
US8946006B2 (en) 2010-10-28 2015-02-03 International Business Machines Corporation Replacement gate MOSFET with raised source and drain
CN102487014B (zh) 2010-12-03 2014-03-05 中国科学院微电子研究所 一种半导体结构及其制造方法
US8432002B2 (en) 2011-06-28 2013-04-30 International Business Machines Corporation Method and structure for low resistive source and drain regions in a replacement metal gate process flow
US9087741B2 (en) 2011-07-11 2015-07-21 International Business Machines Corporation CMOS with dual raised source and drain for NMOS and PMOS
US8486778B2 (en) 2011-07-15 2013-07-16 International Business Machines Corporation Low resistance source and drain extensions for ETSOI
US20130032876A1 (en) 2011-08-01 2013-02-07 International Business Machines Corporation Replacement Gate ETSOI with Sharp Junction
US9076817B2 (en) 2011-08-04 2015-07-07 International Business Machines Corporation Epitaxial extension CMOS transistor
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8994123B2 (en) 2011-08-22 2015-03-31 Gold Standard Simulations Ltd. Variation resistant metal-oxide-semiconductor field effect transistor (MOSFET)
US8803243B2 (en) 2012-01-03 2014-08-12 International Business Machines Corporation Complementary metal oxide semiconductor (CMOS) device having gate structures connected by a metal gate conductor
US9373684B2 (en) 2012-03-20 2016-06-21 Semiwise Limited Method of manufacturing variation resistant metal-oxide-semiconductor field effect transistor (MOSFET)
CN103325684B (zh) 2012-03-23 2016-03-02 中国科学院微电子研究所 一种半导体结构及其制造方法
US8847315B2 (en) 2012-05-07 2014-09-30 Qualcomm Incorporated Complementary metal-oxide-semiconductor (CMOS) device and method
CN103578987B (zh) 2012-07-19 2016-08-24 中国科学院微电子研究所 半导体器件及其制造方法
US9034703B2 (en) 2012-09-13 2015-05-19 International Business Machines Corporation Self aligned contact with improved robustness
US9059206B2 (en) 2012-12-10 2015-06-16 International Business Machines Corporation Epitaxial grown extremely shallow extension region
US20140264612A1 (en) 2013-03-15 2014-09-18 International Business Machines Corporation Growth of epitaxial semiconductor regions with curved top surfaces
US20140264632A1 (en) 2013-03-18 2014-09-18 Globalfoundries Inc. Semiconductor structure including a transistor having a layer of a stress-creating material and method for the formation thereof
US9634103B2 (en) 2013-04-03 2017-04-25 Commissariat à l'énergie atomique et aux énergies alternatives CMOS in situ doped flow with independently tunable spacer thickness
US9035365B2 (en) 2013-05-02 2015-05-19 International Business Machines Corporation Raised source/drain and gate portion with dielectric spacer or air gap spacer
US8927363B2 (en) 2013-05-17 2015-01-06 International Business Machines Corporation Integrating channel SiGe into pFET structures
US9620506B2 (en) 2013-05-31 2017-04-11 Stmicroelectronics, Inc. Silicon-on-nothing transistor semiconductor structure with channel epitaxial silicon region
FR3012258A1 (fr) 2013-10-23 2015-04-24 St Microelectronics Crolles 2 Procede de realisation de transistors nmos et pmos sur un substrat du type soi, en particulier fdsoi, et circuit integre correspondant
US9379214B2 (en) 2014-02-14 2016-06-28 Semi Solutions Llc Reduced variation MOSFET using a drain-extension-last process
US9202812B2 (en) 2014-03-21 2015-12-01 International Business Machines Corporation Abrupt source/drain junction formation using a diffusion facilitation layer
JP6249888B2 (ja) 2014-06-19 2017-12-20 ルネサスエレクトロニクス株式会社 半導体装置
US9691900B2 (en) 2014-11-24 2017-06-27 International Business Machines Corporation Dual epitaxy CMOS processing using selective nitride formation for reduced gate pitch
US9490257B2 (en) * 2014-12-18 2016-11-08 Globalfoundries Inc. Deep trench polysilicon fin first
US9577096B2 (en) 2015-05-19 2017-02-21 International Business Machines Corporation Salicide formation on replacement metal gate finFet devices
US9397003B1 (en) 2015-05-27 2016-07-19 Globalfoundries Inc. Method for forming source/drain contacts during CMOS integration using confined epitaxial growth techniques
US9818741B2 (en) * 2015-06-30 2017-11-14 International Business Machines Corporation Structure and method to prevent EPI short between trenches in FINFET eDRAM
US11049939B2 (en) 2015-08-03 2021-06-29 Semiwise Limited Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation
US11373696B1 (en) * 2021-02-19 2022-06-28 Nif/T, Llc FFT-dram

Also Published As

Publication number Publication date
US20220319567A1 (en) 2022-10-06
US11894039B2 (en) 2024-02-06
US11373696B1 (en) 2022-06-28

Similar Documents

Publication Publication Date Title
US6190979B1 (en) Method for fabricating dual workfunction devices on a semiconductor substrate using counter-doping and gapfill
US7851309B2 (en) Selective epitaxy vertical integrated circuit components and methods
US7566620B2 (en) DRAM including a vertical surround gate transistor
US6653174B1 (en) Thyristor-based device over substrate surface
US7276751B2 (en) Trench metal-insulator-metal (MIM) capacitors integrated with middle-of-line metal contacts, and method of fabricating same
US6709926B2 (en) High performance logic and high density embedded dram with borderless contact and antispacer
EP2367201A2 (en) Body contact for SRAM cell comprising double-channel transistors
US20020064913A1 (en) Embedded dram on silicon-on-insulator substrate
KR20010006849A (ko) 고성능 ｄｒａｍ 및 제조 방법
US10818667B2 (en) Integrated assemblies which include carbon-doped oxide, and methods of forming integrated assemblies
JPH11238860A (ja) 半導体集積回路装置およびその製造方法
TW202220177A (zh) 立體記憶體元件及其形成方法
US7173302B2 (en) Integrated circuit arrangement having capacitors and having planar transistors and fabrication method
US20090078999A1 (en) Semiconductor device structures with floating body charge storage and methods for forming such semiconductor device structures.
US6380589B1 (en) Semiconductor-on-insulator (SOI) tunneling junction transistor SRAM cell
US8748961B2 (en) Buried bit line process and scheme
US6204115B1 (en) Manufacture of high-density pillar memory cell arrangement
US11894039B2 (en) Fft-dram
US7998813B2 (en) Methods of fabricating an access transistor having a polysilicon-comprising plug on individual of opposing sides of gate material
WO2023161760A1 (en) Stacked field-effect transistors
US11476256B2 (en) Integrated assemblies having body contact regions proximate transistor body regions; and methods utilizing bowl etches during fabrication of integrated assemblies
JP2000174232A (ja) 半導体集積回路装置およびその製造方法
CN117500264A (zh) 半导体装置
JP2003209189A (ja) 半導体集積回路装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination