TW202220177A - 立體記憶體元件及其形成方法 - Google Patents

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Abstract

一種3D記憶體元件包括具有交替的堆疊導電層和堆疊介電層的儲存堆疊體、半導體層和垂直地穿過該儲存堆疊體延伸到該半導體層內的通道結構。該通道結構的面朝該半導體層的第一部分的第一橫向尺寸大於該通道結構的面朝該儲存堆疊體的第二部分的第二橫向尺寸。該通道結構包括儲存膜和半導體通道。該半導體通道的處於通道結構的第一部分的其中一部分的第一摻雜濃度大於該半導體通道的處於該通道結構的第二部分的其中一部分的第二摻雜濃度。

Description

立體記憶體元件及其形成方法
本發明涉及立體（3D）記憶體元件及其製作方法。
透過改進製程技術、電路設計、程式設計演算法和製作製程使平面儲存單元縮小到了更小的尺寸。但是，隨著儲存單元的特徵尺寸接近下限，平面加工和製作技術變得更加困難，而且成本更加高昂。因此，平面儲存單元的儲存密度接近上限。
3D儲存架構能夠解決平面儲存單元中的密度限制。3D儲存架構包括儲存陣列以及用於控制往返於儲存陣列的信號的週邊元件。
本文公開了3D記憶體元件及其形成方法的實施例。
在一個示例中，一種3D記憶體元件包括具有交替的堆疊導電層和堆疊介電層的儲存堆疊體、半導體層和垂直地穿過該儲存堆疊體延伸到該半導體層內的通道結構。該通道結構的面朝該半導體層的第一部分的第一橫向尺寸大於該通道結構的面朝該儲存堆疊體的第二部分的第二橫向尺寸。該通道結構包括儲存膜和半導體通道。該半導體通道的處於通道結構的第一部分的其中一部分的第一摻雜濃度大於該半導體通道的處於該通道結構的第二部分的其中一部分的第二摻雜濃度。
在另一示例中，一種3D記憶體元件包括一種半導體結構，該半導體結構包括具有交替的堆疊導電層和堆疊介電層的儲存堆疊體、半導體層和垂直地穿過該儲存堆疊體延伸到該半導體層內的通道結構。該通道結構包括儲存膜和半導體通道。該半導體通道的摻雜濃度在朝向源極的位置處比在遠離源極的位置處大。
在又一個示例中，公開了一種形成3D記憶體元件的方法。在基底以上形成半導體層並且在該半導體層以上形成堆疊結構。形成垂直地穿過該堆疊結構和該半導體層延伸的通道結構。該通道結構包括儲存膜和半導體通道。該半導體通道的處於該通道結構的第一部分（其面朝該半導體層）的其中一部分的第一摻雜濃度大於該半導體通道的處於該通道結構的第二部分（其面朝該堆疊結構）的其中一部分的第二摻雜濃度。去除該基底以及該儲存膜的處於通道結構的第一部分的其中一部分，進而露出半導體通道的處於通道結構的第一部分的其中一部分。形成與該半導體層以及該半導體通道的處於通道結構的第一部分當中的露出部分相接觸的導電層。
儘管討論了具體配置和佈置，但是應當理解所述討論只是為了達到舉例說明的目的。本領域技術人員將認識到可以使用其他配置和佈置而不脫離本發明的實質和範圍。本領域技術人員顯然將認識到也可以將本發明用到各種各樣的其他應用當中。
應當指出，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等表示所述的實施例可以包括特定的特徵、結構或特性，但未必各個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指同一實施例。此外，在結合實施例描述特定特徵、結構或特性時，結合明確或未明確描述的其他實施例實現這樣的特徵、結構或特性處於本領域技術人員的知識範圍之內。
一般而言，應當至少部分地由語境下的使用來理解術語。例如，至少部分地根據語境，文中採用的詞語“一個或多個”可以用於從單數的意義上描述任何特徵、結構或特點，或者可以用於從複數的意義上描述特徵、結構或特點的組合。類似地，還可以將詞語“一”、“一個”或“該”理解為傳達單數用法或者傳達複數用法，其至少部分地取決於語境。此外，可以將詞語“基於”理解為未必意在傳達排他的一組因素，相反可以允許存在其他的未必明確表述的因素，其還是至少部分地取決於語境。
應當容易地理解，應當按照最寬的方式解釋本發明中的“在……上”、“在……以上”和“在……之上”，“在……上”不僅意味著直接處於某物上，還包含在某物上且其間具有中間特徵或層的含義，“在……以上”或者“在……之上”不僅包含在某物以上或之上的含義，還包含在某物以上或之上且其間沒有中間特徵或層的含義（即，直接處於某物上）。
此外，文中為了便於說明可以採用空間相對術語，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一個元件或特徵與其他元件或特徵的如圖所示的關係。空間相對術語意在包含除了附圖所示的取向之外的處於使用或操作步驟中的元件的不同取向。所述設備可以具有其他取向（旋轉90度或者處於其他取向上），並照樣相應地解釋文中採用的空間相對描述詞。
文中使用的“基底”一詞是指在上面添加後續材料層的材料。能夠對基底本身圖案化。添加到基底上面的材料可以受到圖案化，或者可以保持不受圖案化。此外，基底可以包括很寬範圍內的一系列材料，例如，矽、鍺、砷化鎵、磷化銦等。或者，基底可以由非導電材料，例如，玻璃、塑膠或者藍寶石晶片等形成。
文中使用的“層”一詞可以指包括具有一定厚度的區域的材料部分。層可以在整個的下層結構或上覆結構之上延伸，或者可以具有比下層或上覆結構的範圍小的範圍。此外，層可以是勻質或者非勻質的連續結構的一個區域，其厚度小於該連續結構的厚度。例如，層可以位於所述連續結構的頂表面和底表面之間的任何成對水平面之間，或者位於所述頂表面和底表面處。層可以水平延伸、垂直延伸和/或沿錐形表面延伸。基底可以是層，可以在其內包含一個或多個層，並且/或者可以具有位於其上、其以上和/或其以下的一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體層和接觸層（在其內形成互連線路和/或垂直互連通道（通孔）接觸）以及一個或多個介電層。
文中所使用的詞語“標稱/標稱地”是指在產品或製程的設計階段內設置的部件或製程操作步驟的特徵或參數的預期或目標值連同高於和/或低於所述預期值的某一值範圍。所述值範圍可能歸因於製造製程或容限的略微變化。如文中所使用的，“左右”一詞是指既定量的值能夠基於與物件半導體元件相關聯的特定技術節點發生變動。基於特定技術節點，“左右”一詞可以指示既定量的值在（例如）該值的10-30%（例如，該值的±10%、±20%或者30%）以內發生變動。
文中使用的“3D記憶體元件”一詞是指具有垂直取向儲存單元電晶體串（文中稱為“儲存串”，例如，NAND儲存串）的半導體元件，所述垂直取向儲存單元電晶體串處於橫向取向的基底上，進而使得所述儲存串相對於基底沿垂直方向延伸。文中使用的詞語“垂直/垂直地”是指在標稱上垂直於基底的橫向表面。
在一些3D記憶體元件（例如，3D NAND記憶體元件）中，選擇性地生長半導體插塞，以包圍通道結構的側壁，例如，其被稱為側壁選擇性磊晶生長（SEG）。與形成於通道結構下端的另一種類型的半導體插塞（例如，底部SEG）相比，側壁SEG的形成，避免了對處於通道孔的底表面處的儲存膜和半導體通道的蝕刻（又稱為SONO穿孔），由此增大了製程視窗，尤其是在採用先進技術製作3D NAND記憶體元件時，例如，當對於多構成級架構而言具有90級或更多級時。
然而，由於採用本征（純的、未摻雜的）半導體材料（例如，本征多晶矽）來形成半導體通道，因而在半導體通道與側壁SEG或與半導體通道接觸的導體層之間存在相對較高的阻隔，由此在其間引入了高接觸電阻。3D記憶體元件的電性能可能受到高接觸電阻的影響。
為了解決以上問題，根據本發明的各種實施例，提供一種3D記憶體元件包括具有交替的堆疊導電層和堆疊介電層的儲存堆疊體、半導體層和垂直地穿過該儲存堆疊體延伸到該半導體層內的通道結構。該通道結構的面朝該半導體層的第一部分的第一橫向尺寸大於該通道結構的面朝該儲存堆疊體的第二部分的第二橫向尺寸。該通道結構包括儲存膜和半導體通道。該半導體通道的處於通道結構的第一部分的其中一部分的第一摻雜濃度大於該半導體通道的處於該通道結構的第二部分的其中一部分的第二摻雜濃度。
根據本發明的各種實施例，提供了具有半導體通道的降低的接觸電阻和薄層電阻的3D記憶體元件。在本發明的其中一些實施例中，對該半導體通道進行局部原位摻雜，使得該半導體通道的形成源極接觸的其中一部分受到高度摻雜，以降低阻隔，同時使該半導體通道的形成儲存單元的另一部分保持不受摻雜或者受到低度摻雜。在本發明的其中一些實施例中，通道結構的不形成儲存單元的其中一部分包括額外的擴大結構（具有高摻雜多晶矽或氧化矽），該擴大結構作為摻雜源的作用，進而在製作3D記憶體元件的熱製程期間對半導體通道的與該摻雜源相接觸的其中一部分進行原位摻雜。在本發明的其中一些實施例中，從背面打開每一通道結構的一端，進而露出相應的半導體通道的摻雜部分，並且該3D記憶體元件進一步包括電性連接半導體通道的露出摻雜部分的導電層，以進一步降低接觸電阻和薄層電阻。因此，能夠提高3D記憶體元件的電性能。
圖1A示出了根據本發明的一些實施例的示例性3D記憶體元件100的截面的側視圖。在本發明的其中一些實施例中，3D記憶體元件100是包括第一半導體結構102以及堆疊設置在第一半導體結構102之上的第二半導體結構104的鍵合晶片。根據本發明的其中一些實施例，第一半導體結構102和第二半導體結構104在其間的鍵合介面106處連接。如圖1A所示，第一半導體結構102可以包括基底101，基底101可以包括矽（例如，單晶矽、c-Si）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、SOI或者任何其他適當材料。
3D記憶體元件100的第一半導體結構102可以包括處於基底101上的週邊電路108。應當指出，在圖1A中包含x軸和y軸是為了進一步例示具有基底101的3D記憶體元件100中的部件的空間關係。基底101包括兩個沿x方向（即，橫向方向）橫向延伸的橫向表面（例如，頂表面和底表面）。如文中所使用的，當基底在y方向內處於半導體元件的最低平面內時，所述半導體元件（例如，3D記憶體元件100）的一個部件（例如，層或元件）是處於另一部件（例如，層或元件）“上”、“以上”還是“以下”是沿y方向（即，垂直方向）相對於所述半導體元件的基底（例如，基底101）確定的。在本發明中將通篇採用相同的概念來描述空間關係。
在本發明的其中一些實施例中，週邊電路108被配置為控制和感測3D記憶體元件100。週邊電路108可以是任何用於促進3D記憶體元件100的操作步驟的適當數位、類比和/或混合信號控制和感測電路，其包括但不限於頁緩衝器、解碼器（例如，行解碼器和列解碼器）、感測放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓參考或者所述電路的任何主動或被動部件（例如，電晶體、二極體、電阻器或電容器）。週邊電路108可以包括形成於基底101“上”的電晶體，其中，電晶體的全部或部分形成於半導體層101內（例如，處於基底101的頂表面以下）和/或直接形成於基底101上。還可以在基底101內形成隔離區（例如，淺溝槽隔離（STI）和摻雜區（例如，電晶體的源極區和汲極區）。根據本發明的其中一些實施例，借助於高級邏輯製程（例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等技術節點），電晶體是高速的。應當理解，在本發明的其中一些實施例中，週邊電路108可以進一步包括任何其他與高級邏輯製程相容的電路，包括例如處理器和可程式設計邏輯元件（PLD）的邏輯電路或者例如靜態隨機存取記憶體（SRAM）和動態RAM（DRAM）的儲存電路。
在本發明的其中一些實施例中，3D記憶體元件100的第一半導體結構102進一步包括處於週邊電路108以上的互連層（未示出），以傳遞通往和來自週邊電路108的電信號。互連層可以包括多個互連（本文又稱為接觸），其包括橫向互連線和垂直互連（或稱為通孔、接觸）。如本文所用，“互連”一詞可以寬泛地包括任何適當類型的互連，例如，中道工序（MEOL）互連和後道工序（BEOL）互連。互連層可以進一步包括一個或多個層間介電（ILD）層（又稱為金屬間介電（IMD）層），所述互連線和通孔接觸可以形成於所述層內。也就是說，互連層可以包括處於多個ILD層內的互連線和通孔接觸。互連層內的互連線和通孔接觸可以包導電材料，其包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。互連層中的ILD層可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數（低k）介電或其任何組合。
如圖1A所示，3D記憶體元件100的第一半導體結構102可以進一步包括處於鍵合介面106處並且處於互連層和週邊電路108以上的鍵合層110。鍵合層110可以包括多個鍵合接觸111以及對鍵合接觸111電性隔離的介電材料。鍵合接觸111可以包括導電材料，所述導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層110的其餘區域可以採用介電形成，所述介電包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。鍵合層110中的鍵合接觸111和周圍介電可以用於混合鍵合。
類似地，如圖1A所示，3D記憶體元件100的第二半導體結構104還可以包括處於鍵合介面106處並且處於第一半導體結構102的鍵合層110以上的鍵合層112。鍵合層112可以包括多個鍵合接觸113以及對鍵合接觸113電性隔離的介電。鍵合接觸113可以包括導電材料，所述導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層112的其餘區域可以採用介電形成，所述介電包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。鍵合層112中的鍵合接觸113和周圍介電可以用於混合鍵合。根據本發明的其中一些實施例，鍵合接觸113與鍵合接觸111在鍵合介面處106相接觸。
如下文所詳述的，第二半導體結構104可以在鍵合介面106處按照面對面的方式鍵合到第一半導體結構102的頂上。在本發明的其中一些實施例中，鍵合介面106作為混合鍵合（又稱為“金屬/介電混合鍵合”）的結構設置於鍵合層110和鍵合層112之間，所述混合鍵合是一種直接鍵合技術（例如，在無需例如焊料或黏合劑的中間層的情況下在表面之間形成鍵合），並且可以同時獲得金屬-金屬鍵合和介電-介電鍵合。在本發明的其中一些實施例中，鍵合介面106是鍵合層112和鍵合層110相遇並鍵合的地方。在實踐當中，鍵合介面106可以是包括第一半導體結構102的鍵合層110的頂表面和第二半導體結構104的鍵合層112的底表面的具有一定厚度的層。
在本發明的其中一些實施例中，3D記憶體元件100的第二半導體結構104進一步包括處於鍵合層112以上的互連層（未示出），以傳遞電信號。該互連層可以包括多個互連，例如中段（MEOL）互連和後段（BEOL）互連。該互連層可以進一步包括一個或多個ILD層，所述互連線和通孔接觸可以形成於所述ILD層內。互連層內的互連線和通孔接觸可以包導電材料，其包括但不限於W、Co、Cu、Al、矽化物或其任何組合。互連層中的ILD層可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。
在本發明的其中一些實施例中，3D記憶體元件100是NAND快閃記憶體元件，其中，儲存單元是以NAND儲存串的陣列的形式提供的。如圖1A所示，3D記憶體元件100的第二半導體結構104可以包括作為NAND儲存串的陣列的作用的通道結構124的陣列。如圖1A所示，每一通道結構124垂直地穿過多個對延伸，每一對包括堆疊導電層116和堆疊介電層118。交替的堆疊導電層116和堆疊介電層118是儲存堆疊體114的其中一部分。儲存堆疊體114內的由堆疊導電層116和堆疊介電層118構成的對的數量（例如，32、64、96、128、160、192、224、256或更多）決定著3D記憶體元件100中的儲存單元的數量。應當理解，在本發明的其中一些實施例中，儲存堆疊體114可以具有多構成級架構（未示出），該架構包括堆疊設置的多個儲存構成級。每一儲存構成級且由堆疊導電層116和堆疊介電層118構成的對的數量可以是相同的或者不同的。
儲存堆疊體114可以包括多個交替的堆疊導電層116和堆疊介電層118。儲存堆疊體114中的堆疊導電層116和堆疊介電層118可以在垂直方向內交替。換言之，除了處於儲存堆疊體114的最頂部或最底部的層之外，每一堆疊導電層116可以在上下兩側與兩個堆疊介電層118相鄰，並且每一堆疊介電層118可以在兩側與兩個堆疊導電層116相鄰。堆疊導電層116可以包括導電材料，所述導電材料包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合。每一堆疊導電層116可以包括被黏合劑/阻隔層包圍的閘電極（閘極線）和閘極介電層。堆疊導電層116的閘電極可以作為字元線橫向延伸，其結束於儲存堆疊體114的一個或多個階梯結構處。堆疊介電層118可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。
如圖1A所示，3D記憶體元件100的第二半導體結構104還可以包括處於儲存堆疊體114以上的半導體層120。半導體層120可以包括半導體材料，例如，矽。在本發明的其中一些實施例中，半導體層120包括透過沉積技術形成的多晶矽，如下文詳細所述。在本發明的其中一些實施例中，將半導體層120摻雜至預期摻雜濃度，以降低其薄層電阻。半導體層120可以摻有任何適當的N型摻雜劑，例如磷（P）、砷（Ar）或銻（Sb），它們貢獻自由電子並且提高本征半導體的導電性。例如，半導體層120可以包括N型摻雜多晶矽。
在本發明的其中一些實施例中，每一通道結構124包括採用半導體層（例如，作為半導體通道128）和複合介電層（例如，作為儲存膜126）填充的通道孔。在本發明的其中一些實施例中，半導體通道128包括矽，例如非晶矽、多晶矽或單晶矽。在本發明的其中一些實施例中，儲存膜126是包括隧道層、儲集層（又稱為“電荷捕集層”）和阻擋層的複合層。通道結構124的其餘空間可以部分地或者全部以包括介電材料（例如，氧化矽）和/或空氣隙的帽蓋層160填充。通道結構124可以具有圓柱形狀（例如，柱形形狀）。根據本發明的其中一些實施例，帽蓋層160、半導體通道128以及儲存膜126的隧道層、儲集層和阻擋層按此順序沿從柱的中間向柱的外表面徑向佈置。隧道層可以包括氧化矽、氮氧化矽或其任何組合。儲集層可以包括氮化矽、氮氧化矽或其任何組合。阻擋層可以包括氧化矽、氮氧化矽、高k介電或其任何組合。在一個示例中，儲存膜126可以包括氧化矽/氮氧化矽/氧化矽（ONO）複合層。
在本發明的其中一些實施例中，通道結構124進一步包括處於通道結構124的底部部分當中（例如，處於下端）的通道插塞151。如文中所使用的，在基底101被置於3D記憶體元件100的最低平面內時，部件（例如，通道結構124）的“上端”是在y方向內離基底101較遠的一端，部件（例如，通道結構124）的“下端”是在y方向內離基底101較近的一端。通道插塞151可以包括半導體材料（例如，多晶矽）。在本發明的其中一些實施例中，通道插塞151作為NAND儲存串的汲極的作用。
如圖1A所示，每一通道結構124可以垂直地穿過儲存堆疊體114的交替堆疊導電層116和堆疊介電層118延伸到半導體層120內。每一通道結構124的上端可以處於半導體層120的頂表面以下。也就是說，根據本發明的其中一些實施例，通道結構124不超出半導體層120的頂表面延伸。儘管在圖1A的側視圖中未示出，但是應當理解，半導體層120可以是橫向延伸的連續層，並且每一通道結構124在平面圖內可以被半導體層120包圍。在本發明的其中一些實施例中，儲存膜126的上端處於通道結構124內的半導體通道128的上端和半導體層120的頂表面以下，如圖1A所示。
還參考圖2中的通道結構124的各種示例的放大側視圖，通道結構124可以包括兩個部分：面朝半導體層120（例如，如圖1A中所示）的第一部分124-1和面朝儲存堆疊體（例如，如圖1A中所示）的第二部分124-2。例如，通道結構124的第一部分124-1可以被半導體層120包圍（例如，垂直地處於半導體層120的頂表面和底表面之間）。在本發明的其中一些實施例中，在通道結構124中，第一部分124-1的橫向尺寸（例如，直徑W1）大於通道結構124的第二部分124-2的橫向尺寸（例如，直徑W2）。例如，可以將通道結構124的形狀視為兩個連接起來的具有不同直徑的同心圓柱（柱）。在本發明的其中一些實施例中，通道結構124的第一部分124-1進一步包括與半導體通道128接觸的擴大結構127。例如，在通道結構124的第一部分124-1中，擴大結構127可以沿橫向夾在半導體通道128和帽蓋層160之間。根據本發明的其中一些實施例，由於在通道結構124的第一部分124-1中存在擴大結構127，但是在第二部分124-2中不存在的原因，第一部分124-1的橫向尺寸變得大於第二部分124-2的橫向尺寸。
如下文相關製作過程詳細所述，擴大結構127可以作為用於在3D記憶體元件100的製作過程期間對半導體通道128進行局部原位摻雜的摻雜源的作用。根據本發明的範圍，擴大結構127的材料和/或形狀可以發生變化，只要摻雜劑能夠在製作過程期間從擴大結構127擴散至半導體通道128即可。在一種實施方式中，例如，擴大結構127可以包括與半導體通道128相同的材料，例如，多晶矽（例如，圖2中的擴大結構(127A和擴大結構(127B）。在另一實施方式中，例如，可以包括與半導體通道128不同的材料，例如，氧化矽（例如，圖2中的擴大結構(127C、擴大結構(127D和擴大結構(127E）。例如，擴大結構127還可能在其內包含縫或其他缺陷（例如，圖2中的擴大結構(127A和擴大結構(127D），或者擴大結構127和帽蓋層160兩者都可能在其內包含縫或其他缺陷（例如，圖2中的擴大結構(127B和擴大結構(127E）。應當理解，在擴大結構127和半導體通道128具有相同材料（例如，多晶矽）的示例中，擴大結構127和半導體通道128之間的介面和邊界可能變得不可區分，並因而在3D記憶體元件100的最終產品中無法辨別。
根據本發明的其中一些實施例，由於來自摻雜源（即，通道結構124的第一部分124-1中的擴大結構127）的局部原位摻雜的原因，半導體通道128的其中一部分受到來自該摻雜源的摻雜劑的摻雜。由於摻雜劑從擴大結構127擴散至半導體通道128的與通道結構124的第一部分124-1中的擴大結構127接觸的其中一部分（並且可以進一步擴散至半導體通道128的處於通道結構124的第二部分124-2中的其中一部分），因而摻雜濃度分佈在半導體通道128中可以呈現在通道結構124的第一部分124-1和第二部分124-2中表現出摻雜濃度差異。在本發明的其中一些實施例中，半導體通道128處於通道結構124的第一部分124-1中的其中一部分的摻雜濃度，大於半導體通道128的處於通道結構124的第二部分124-2中的其中一部分的摻雜濃度。在一種實施方式中，在半導體通道128的處於通道結構124的第一部分124-1的其中一部分內，摻雜濃度可以是標稱相同的。在另一實施方式中，在半導體通道128的處於通道結構124的第一部分124-1的其中一部分內，摻雜濃度可以逐漸變化。應當理解，在一些示例中，摻雜劑的擴散可以被局限在通道結構124的第一部分124-1內，進而使半導體通道128的處於通道結構124的第二部分124-2內的其中一部分仍然可以包括本征半導體，例如，本征多晶矽（即，摻雜濃度標稱為零）。在其他示例中，半導體通道128的處於通道結構124的第二部分124-2內且接近第一部分124-1的其中一部分也受到摻雜（即，以低於第一部分124-1中的摻雜濃度的摻雜濃度），而半導體通道128在第二部分124-2內的其餘部分（例如，形成NAND儲存串的儲存單元的其中一部分）則仍然可以包括本征半導體，例如，本征多晶矽。然而，與通道結構124的第一部分124-1相比，在第二部分124-2中能夠發現半導體通道128中的摻雜濃度的下降。
在本發明的其中一些實施例中，半導體通道128的處於通道結構124的第一部分124-1中的摻雜部分包括N型摻雜多晶矽。摻雜劑可以是任何適當N型摻雜劑，例如P、Ar或Sb。在本發明的其中一些實施例中，半導體通道128的處於通道結構124的第一部分124-1內的摻雜部分的摻雜濃度處於大約10 19cm -3和大約10 21cm -3之間，例如，處於10 19cm -3和10 21cm -3之間（例如，10 19cm -3、2×10 19cm -3、3×10 19cm -3、4×10 19cm -3、5×10 19cm -3、6×10 19cm -3、7×10 19cm -3、8×10 19cm -3、9×10 19cm -3、10 20cm -3、2×10 20cm -3、3×10 20cm -3、4×10 20cm -3、5×10 20cm -3、6×10 20cm -3、7×10 20cm -3、8×10 20cm -3、9×10 20cm -3、10 21cm -3、由所述下端與這些值中的任何值限定的任何範圍，或者處於由這些值中的任何兩個值限定的任何範圍內）。在本發明的其中一些實施例中，擴大結構127的摻雜濃度（在擴散之後的3D記憶體元件100的最終產品當中）等於或者大於半導體通道128的處於通道結構124的第一部分124-1中的摻雜部分的摻雜濃度。也就是說，根據本發明的其中一些實施例，擴大結構127的摻雜濃度不小於半導體通道128的處於通道結構124的第一部分124-1中的摻雜部分的摻雜濃度。相應地，根據本發明的其中一些實施例，擴大結構127的摻雜濃度大於半導體通道128的處於通道結構124的第二部分124-2中的其中一部分的摻雜濃度。換言之，在本發明的其中一些實施例中，半導體通道128的摻雜濃度在朝向源極（例如，對應NAND儲存串的源極）的地方比遠離源極的地方高。上文描述的摻雜濃度分佈可以降低半導體通道128的處於通道結構124的第一部分124-1中的摻雜部分（其實現針對NAND儲存串的源極的電性連接）處的阻隔、接觸電阻和薄層電阻，而不改變半導體通道128的形成NAND儲存串的儲存單元的另一部分的本征性質。
如圖1A中所示，在本發明的其中一些實施例中，3D記憶體元件100的第二半導體結構104還可以包括導電層122，導電層122位於半導體層120以上並與之接觸，並且位於半導體通道128的處於通道結構124的第一部分124-1中的摻雜部分以上並與之接觸。導電層122可以電性連接多個通道結構124。儘管圖1A的側視圖中未示出，但是應當理解，導電層122可以是與多個通道結構124和半導體層120接觸的連續導電層。因此，導電層122和半導體層120可以一起在同一塊中的NAND儲存串的陣列的各源極之間提供電性連接，即，提供陣列公共源極（ACS）。在本發明的其中一些實施例中，導電層122沿橫向包括兩個部分：處於半導體層120上的第一部分（處於通道結構124的區域外）以及與半導體通道128的處於通道結構124的第一部分124-1中的摻雜部分相接觸的第二部分（處於通道結構124的區域內）。也就是說，根據本發明的其中一些實施例，導電層122的至少部分（即，第一部分）處於半導體層120上。根據本發明的其中一些實施例，導電層122的圍繞延伸到半導體層120內的每一通道結構124的第一部分124-1的其餘部分（即，第二部分）與半導體通道128的摻雜部分相接觸。
在本發明的其中一些實施例中，導電層122在垂直方向內包括多個層，這些層包括金屬矽化物層121以及處於金屬矽化物層121以上並與之接觸的金屬層123。金屬矽化物層121和金屬層123的每一個可以是連續膜。金屬矽化物層121可以設置在半導體層120以上並與之接觸（在導電層122的第一部分當中），並且可以設置在通道結構124的第一部分124-1以上並與之接觸（在導電層122的第二部分當中）。在本發明的其中一些實施例中，金屬矽化物層121的其中一部分包圍並接觸半導體通道128的處於通道結構124的第一部分124-1內的摻雜部分，進而與多個通道結構124發生電性連接。金屬矽化物層121可以包括金屬矽化物，例如，矽化銅、矽化鈷、矽化鎳、矽化鈦、矽化鎢、矽化銀、矽化鋁、矽化金、矽化鉑、任何其他適當金屬矽化物或者它們的任何組合。在半導體通道128包括多晶矽的一些實施例中，金屬矽化物層121與半導體通道128的摻雜部分相接觸可以進一步降低其間的接觸電阻。根據本發明的其中一些實施例，金屬層123處於金屬矽化物層121以上並與之接觸。金屬層123可以包括金屬，例如W、Co、Cu、Al、鎳（Ni）、鈦（Ti）、任何其他適當金屬或者它們的任何組合。應當理解，金屬層123中的金屬也可以廣義包含任何適當的導電金屬化合物和金屬合金，例如氮化鈦（TiN）和氮化鉭（TaN），例如，作為其內的黏合劑/阻隔層。金屬層123可以進一步降低導電層122的總電阻。
與單獨使用側壁SEG發生源極接觸的已知解決方案相比，除了半導體通道128的摻雜部分之外，還形成與半導體通道128的摻雜部分接觸的導電層122，可以進一步降低（即，在同一塊的NAND儲存串的ACS處）通道結構124之間的電阻（例如，接觸電阻和薄層電阻），由此改善了3D記憶體元件100的電性能。因此，為了在通道結構124之間保持同樣的電導/電阻，可以降低半導體層120的厚度，例如，降低至小於大約50nm，例如，小於50nm。在本發明的其中一些實施例中，半導體層120的厚度處於大約10nm和大約30nm之間，例如，處於10nm和30nm之間（例如，10nm、11nm、12nm、13nm、14nm、15nm、16nm、17nm、18nm、19nm、20nm、21nm、22nm、23nm、24nm、25nm、26nm、27nm、28nm、29nm、30nm、由所述下端與這些值中的任何值限定的任何範圍，或者處於這些值中的任何兩個值限定的任何範圍內）。半導體層120與包圍通道結構124的第一部分124-1的導電層122相結合能夠實現閘極致汲極洩漏（GIDL）輔助體偏壓，以使針對3D記憶體元件100的操作步驟簡便。圍繞NAND儲存串的源極選擇閘極的GIDL能夠生成流入NAND儲存串的電洞電流，以提高用於進行擦除操作步驟的體電勢。也就是說，根據本發明的其中一些實施例，3D記憶體元件100被配置為在執行擦除操作步驟時生成GIDL輔助體偏壓。
在本發明的其中一些實施例中，第二半導體結構104進一步包括阻隔結構129，每一個阻隔結構129包圍通道結構124的第二部分124-2的相應部分。如下文詳細所述，阻隔結構129可以是在製作過程中用於限定通道結構124的第一部分124-1的橫向邊界的阻隔結構的其餘部分。因此，阻隔結構129的橫向尺寸（例如，內直徑）可以與通道結構124的第一部分124-1的橫向尺寸（例如，直徑）標稱相同。在本發明的其中一些實施例中，阻隔結構129包括氧化矽。
如圖1A所示，3D記憶體元件100的第二半導體結構104可以進一步包括絕緣結構130，每一個絕緣結構130垂直地穿過儲存堆疊體114的交替的堆疊導電層116和堆疊介電層118延伸。絕緣結構130可以進一步延伸到半導體層120內，如圖1A中所示。應當理解，在本發明的其中一些實施例中，絕緣結構130可以不延伸到半導體層120內，即，使其頂表面與半導體層120的底表面平齊。每一絕緣結構130還可以橫向延伸，進而將儲存堆疊體114分成多個塊。也就是說，儲存堆疊體114可以被透過絕緣結構130劃分成多個儲存塊，使得通道結構124的陣列能夠被分到每一儲存塊當中。與包括正面源極接觸的一些已知的3D NAND記憶體元件中的狹縫結構不同，根據本發明的其中一些實施例，絕緣結構130不包含任何接觸於其內（即，不作為源極接觸的作用），因而不與堆疊導電層116（包括字元線）一起引入寄生電容和漏電流。在本發明的其中一些實施例中，每一絕緣結構130包括填充有一種或多種介電材料的開口（例如，狹縫），所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一個示例中，可以採用氧化矽填充每一絕緣結構130。
3D記憶體元件100將不再具有正面源極接觸，而是可以包括處於儲存堆疊體114以上並且與導電層122接觸的背面源極接觸132，如圖1A所示。源極接觸132和儲存堆疊體114（及貫穿其的絕緣結構130）可以被設置到半導體層120的相反兩面上，並因而被視為“背面”源極接觸。在本發明的其中一些實施例中，源極接觸132透過導電層122電性連接至通道結構124的半導體通道128。應當理解，在一些示例中，第二半導體結構104可以不包括導電層122，並且源極接觸132可以與半導體通道128的處於通道結構124的第一部分124-1內的摻雜部分直接接觸，例如，當半導體通道128的該摻雜部分的摻雜濃度足夠高時。還應當理解，儘管圖1A中的各源極接觸132分別與各通道結構124橫向對準，但是導電層122（例如，連續導電層）的存在可以允許源極接觸132在不與通道結構124橫向對準的情況下接觸導電層122的任何部分。源極接觸132可以包括任何適當類型的接觸。在本發明的其中一些實施例中，源極接觸132包括VIA接觸。在本發明的其中一些實施例中，源極接觸132包括橫向延伸的壁狀接觸。源極接觸132可以包括一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或者被黏合劑/阻隔層（例如，TiN）包圍的矽化物層。
如圖1A所示，3D記憶體元件100可以進一步包括處於源極接觸132以上並與之電性連接的後段（BEOL）互連層133，以實現襯墊引出，例如，進而在3D記憶體元件100和外部電路之間傳遞電信號。在本發明的其中一些實施例中，互連層133包括處於導電層122（或者在沒有導電層122的情況下的半導體層120）上的一個或多個ILD層134以及處於ILD層134上的重新分佈層136。根據本發明的其中一些實施例，源極接觸132的上端與ILD層134的頂表面以及重新分佈層136的底表面平齊。互連層133中的ILD層134可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。互連層133中的重新分佈層136可以包導電材料，其包括但不限於W、Co、Cu、Al、矽化物或其任何組合。在一個示例中，重新分佈層136可以包括Al。在本發明的其中一些實施例中，互連層133進一步包括作為最外層的鈍化層138，其用於3D記憶體元件100的鈍化和保護。重新分佈層136的其中一部分可以從鈍化層138露出，以形成接觸襯墊140。也就是說，3D記憶體元件100的互連層133還可以包括用於線鍵合和/或與內插器進行鍵合的接觸襯墊140。
在本發明的其中一些實施例中，3D記憶體元件100的第二半導體結構104進一步包括穿過ILD層134的接觸142和接觸144。在本發明的其中一些實施例中，接觸142穿過ILD層134延伸，進而與重新分佈層136相接觸，使得接觸142透過重新分佈層136、源極接觸132和導電層122電性連接至通道結構124的半導體通道128。在本發明的其中一些實施例中，接觸144穿過ILD層134延伸，進而與接觸襯墊140相接觸。接觸142和接觸144的每一個可以包括一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或者被黏合劑層（例如，TiN）包圍的矽化物層。
在本發明的其中一些實施例中，3D記憶體元件100進一步包括週邊接觸146和週邊接觸148，它們的每一個垂直地在儲存堆疊體114之磊晶中延伸。每一週邊接觸146或週邊接觸148可以具有大於儲存堆疊體114的深度的深度，進而在儲存堆疊體114外的週邊區域內從鍵合層112垂直地穿過半導體層120延伸。在本發明的其中一些實施例中，週邊接觸146處於接觸142以下並與之相接觸，使得NAND儲存串的源極至少透過導電層122、源極接觸132、互連層133、接觸142和週邊接觸146電性連接至第一半導體結構102內的週邊電路108。在本發明的其中一些實施例中，週邊接觸148處於接觸144以下並與之相接觸，使得第一半導體結構102內的週邊電路108至少透過接觸144和週邊接觸148電性連接至接觸襯墊140，以實現襯墊引出。週邊接觸146和週邊接觸148的每一個可以包括一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或者被黏合劑/阻隔層（例如，TiN）包圍的矽化物層。在本發明的其中一些實施例中，導電層122處於儲存堆疊體114的區域內，即不橫向延伸到週邊區域內，因而接觸142和接觸144不垂直穿過導電層122延伸以便分別與週邊接觸148和週邊接觸144相接觸。在本發明的其中一些實施例中，週邊接觸146和週邊接觸148穿過半導體層120中的間隔體結構149延伸，進而與周圍半導體層120電性隔離。如下文聯繫製作過程所述，間隔體結構149和阻隔結構129可以是在同一過程中穿過半導體層120形成的，並且包括相同材料，例如，氧化矽。
如圖1A所示，3D記憶體元件100還包括作為互連結構的其中一部分的各種各樣的局部接觸（又稱為“C1”），它們直接與儲存堆疊體114內的結構相接觸。在本發明的其中一些實施例中，這些局部接觸包括通道局部接觸150，每一通道局部接觸處於相應的通道結構124的下端以下並與之接觸。每一通道局部接觸150可以電性連接至位元線接觸（未示出），以實施位元線扇出。在本發明的其中一些實施例中，這些局部接觸進一步包括字元線局部接觸152，每一字元線局部接觸在儲存堆疊體114的階梯結構處於相應的堆疊導電層116（包括字元線）以下並與之接觸，進而實施字元線扇出。局部接觸（例如通道局部接觸150和字元線局部接觸152）可以至少透過鍵合層112和110電性連接至第一半導體結構102的週邊電路108。局部接觸（例如通道局部接觸150和字元線局部接觸152）的每一個可以包括一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或者被黏合劑/阻隔層（例如，TiN）包圍的矽化物層。
圖1B示出了根據本發明的一些實施例的另一示例性3D記憶體元件103的截面的側視圖。與上文所述的圖1A中的3D記憶體元件100類似，3D記憶體元件103代表鍵合後的3D記憶體元件的示例，其中，單獨形成包括週邊電路108的第一半導體結構102以及包括儲存堆疊體114和通道結構124的第二半導體結構104，並且使它們按照面對面的方式在鍵合介面106處相鍵合。在圖1A中的3D記憶體元件100中，包括週邊電路108的半導體結構102處於包括儲存堆疊體114和通道結構124的第二半導體結構104以下，與之不同的是，圖1B中的3D記憶體元件103包括設置在第一半導體結構102以上的第二半導體結構104。應當理解，為了便於描述可能不重複3D記憶體元件103和100兩者當中的其他相同結構的細節。
如圖1B中所示，根據本發明的其中一些實施例，第二半導體結構104包括儲存堆疊體114，儲存堆疊體114包括交替的堆疊導電層116和堆疊介電層118。在本發明的其中一些實施例中，第二半導體結構104還包括處於儲存堆疊體114以下並且與之接觸的半導體層120。半導體層120可以包括N型摻雜多晶矽，以降低其電阻。如圖1B中所示，3D記憶體元件103的第二半導體結構104可以進一步包括通道結構124，每一通道結構124垂直地穿過儲存堆疊體114延伸到半導體層120內。通道結構124可以包括儲存膜126和半導體通道128。在本發明的其中一些實施例中，通道結構124的面朝半導體層120的第一部分124-1的橫向尺寸大於通道結構124的面朝儲存堆疊體114的第二部分124-2的橫向尺寸。通道結構124的第一部分124-1可以包括與半導體通道128接觸的擴大結構127。在本發明的其中一些實施例中，半導體通道128的處於通道結構124的第一部分124-1中的其中一部分的摻雜濃度大於半導體通道128的處於通道結構124的第二部分124-2中的其中一部分的摻雜濃度。
如圖1B中所示，第二半導體結構104還可以包括導電層122，導電層122位於半導體層120以下並與之接觸，並且位於半導體通道128的處於通道結構124的第一部分124-1中的摻雜部分以下並與之接觸。在本發明的其中一些實施例中，導電層122包括位於半導體層120以及半導體通道128的該摻雜部分以下並與之接觸的金屬矽化物層121以及處於金屬矽化物層121以下並與之接觸的金屬層123。在本發明的其中一些實施例中，第二半導體結構104可以進一步包括垂直地穿過儲存堆疊體114延伸到半導體層120內的絕緣結構130。
如圖1B中所示，根據本發明的其中一些實施例，透過3D記憶體元件103中的正面源極接觸147代替3D記憶體元件100中的背面源極接觸132。源極接觸147可以處於半導體層120以上並與之接觸，並且源極接觸147和絕緣結構130可以設置在半導體層120的同一面上，例如，正面上。在本發明的其中一些實施例中，半導體層120包括N型摻雜多晶矽，以降低其電阻。因此，正面源極接觸147可以透過半導體層120和導電層122電性連接至NAND儲存串的源極，例如，半導體通道128的處於通道結構124的第一部分124-1中的摻雜部分。
如圖1B中所示，3D記憶體元件103的第一半導體結構102可以包括處於第二半導體結構104中的儲存堆疊體114以上的週邊電路108以及處於週邊電路108以上的半導體層135（例如，減薄後的基底）。在本發明的其中一些實施例中，第一半導體結構102還包括處於半導體層135上的ILD層137以及處於ILD層137上的用於絕緣和保護的鈍化層139。第一半導體結構102可以進一步包括處於半導體層135和ILD層137以上的接觸襯墊141，其用於襯墊引出，例如，在3D記憶體元件103與外部電路之間傳遞電信號。在本發明的其中一些實施例中，第一半導體結構102進一步包括穿過半導體層135和ILD層137與接觸襯墊141相接觸的接觸145（例如，通過基底接觸（TSC））。
儘管圖1A和圖1B示出了兩個示例性3D記憶體元件100和3D記憶體元件103，但是應當理解，透過改變第一半導體結構102和第二半導體結構104的相對位置、正面源極接觸147或背面源極接觸132的使用以及襯墊引出位置（例如，穿過第一半導體結構102和/或第二半導體結構104），3D記憶體元件的任何其他適當架構均可在本發明中適用，這裡將不對其做進一步的詳細闡述。
圖3A-3L示出了根據本發明的一些實施例的用於形成示例性3D記憶體元件的製作過程。圖4示出了根據本發明的一些實施例的用於形成示例性3D記憶體元件的方法400的流程圖。圖3A-3L以及圖4中所示的3D記憶體元件的示例包括圖1A中所示的3D記憶體元件100。將對圖3A-3L以及圖4一起描述。應當理解，方法400中所示的操作步驟並不具有排他性，也可以在所示操作步驟中的任何操作步驟之前、之後或之間執行其他操作步驟。此外，所述操作步驟中的一些可以是同時執行的或者可以是按照不同於圖4所示的循序執行的。
參考圖4，方法400開始於操作步驟402，在該操作步驟中，在第一基底上形成週邊電路。第一基底可以是矽基底。如圖3I所示，採用多種製程在矽基底350上形成多個電晶體，所述多種製程包括但不限於微影、蝕刻、薄膜沉積、熱生長、注入、化學機械拋光（CMP）以及任何其他適當製程。在本發明的其中一些實施例中，透過離子注入和/或熱擴散在矽基底350內形成在作為（例如）電晶體的源極區和/或汲極區的作用的摻雜區（未示出）。在本發明的其中一些實施例中，還透過濕式蝕刻和/或乾式蝕刻以及薄膜沉積在矽基底350內形成隔離區（例如，淺溝槽隔離（STI））。所述電晶體能夠在矽基底350上形成週邊電路352。
如圖3I所示，在週邊電路352以上形成鍵合層348。鍵合層348可以包括電性連接至週邊電路352的鍵合接觸。為了形成鍵合層348，採用例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合的一種或多種薄膜沉積製程沉積ILD層；採用濕式蝕刻和/或乾式蝕刻（例如，反應離子蝕刻（RIE））以及隨後的一種或多種薄膜沉積製程（例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）任何其他適當製程或其任何組合）形成穿過ILD層的鍵合接觸。
方法400進行至操作步驟404，如圖4所示，在該操作步驟中在第二基底以上形成半導體層，並且在該半導體層以上形成堆疊結構。該半導體層和堆疊結構可以形成於可以在上面形成半導體元件的第二基底的正面上。第二基底可以是矽基底。應當理解，由於第二基底可能被從最終產品中去除，因而第二基底可以是由任何適當材料構成的偽晶片（例如，載體基底）的其中一部分，以降低第二基底的成本，例如，所述材料可以是玻璃、藍寶石、塑膠、矽，這裡僅舉出了幾個例子。根據本發明的其中一些實施例，該基底是載體基底。在本發明的其中一些實施例中，該半導體層包括N型摻雜多晶矽，並且該堆疊結構包括具有交替的堆疊介電層和堆疊犧牲層的介電堆疊。應當理解，在一些示例中，該堆疊結構可以包括具有交替的堆疊介電層（例如，氧化矽層）和堆疊導電層（例如，多晶矽層）的儲存堆疊體。
在本發明的其中一些實施例中，第一隔離層形成於第二基底和該半導體層之間，第二隔離層形成於該半導體層和該堆疊結構之間。也就是說，該半導體層可以夾在第一隔離層和第二隔離層之間。第一隔離層和第二隔離層可以包括氮氧化矽或氮化矽。在本發明的其中一些實施例中，形成垂直地穿過第二隔離層和該半導體層延伸的阻隔結構。在本發明的其中一些實施例中，在第二基底和第一隔離層之間形成犧牲層。犧牲層可以包括兩個襯墊氧化物層（又稱為緩衝層）以及夾在兩個襯墊氧化物層之間的停止層。在本發明的其中一些實施例中，停止層包括氮氧化矽或氮化矽，並且這兩個襯墊氧化物層的每一個包括氧化矽。
如圖3A中所示，在載體基底302上形成犧牲層303，在犧牲層303上形成第一隔離層305，在第一隔離層305上形成N型摻雜半導體層306，並且在N型摻雜半導體層306上形成第二隔離層307。N型摻雜半導體層306可以包括摻有例如P、As或Sb的N型摻雜劑的多晶矽層。犧牲層303可以包括任何適當的可以以後選擇性地去除的犧牲材料，並且不同於載體基底302的材料。在本發明的其中一些實施例中，犧牲層303是具有夾在兩個襯墊氧化物層之間的停止層304的複合介電層。如下文詳細所述，在從背面去除載體基底302時，停止層304可以充當化學機械拋光（CMP）/蝕刻停止層，並因而可以包括除了載體基底302的材料之外的任何適當材料，例如氮化矽或氮氧化矽。在從正面蝕刻通道孔時，夾著N型摻雜半導體層306的第一隔離層305和第二隔離層307可以充當蝕刻停止層，並且因而可以包括相對於多晶矽（N型摻雜半導體層306的材料）具有高蝕刻選擇性（例如，大於大約5）的任何適當材料，例如氮化矽或氮氧化矽。應當理解，在一些示例中，可以在載體基底302和停止層304之間以及停止層304和第一隔離層305之間形成襯墊氧化物層（例如，氧化矽層），以緩衝不同層之間的應力並避免剝離。
根據本發明的其中一些實施例，為了形成犧牲層303，使用包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合的一種或多種薄膜沉積製程在載體基底302上依序沉積氧化矽、氮化矽或氮氧化矽以及氧化矽。根據本發明的其中一些實施例，為了形成第一隔離層305，使用包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合的一種或多種薄膜沉積製程在犧牲層303上沉積氮化矽或氮氧化矽。在本發明的其中一些實施例中，為了形成N型摻雜半導體層306，採用包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合的一種或多種薄膜沉積製程在第一隔離層305上沉積多晶矽，隨後使用離子注入和/或熱擴散對所沉積的多晶矽進行N型摻雜劑（例如P、As或Sb）的摻雜。在本發明的其中一些實施例中，為了形成N型摻雜半導體層306，當在第一隔離層305上沉積多晶矽時執行例如P、As或Sb的N型摻雜劑的原位摻雜。根據本發明的其中一些實施例，為了形成第二隔離層307，使用包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合的一種或多種薄膜沉積製程在N型摻雜半導體層306上沉積氮化矽或氮氧化矽。
如圖3B中所示，形成垂直地穿過第二隔離層307和N型摻雜半導體層306延伸的阻隔結構309。在本發明的其中一些實施例中，阻隔結構309還進一步延伸到第一隔離層305內或者穿過其延伸。為了形成阻隔結構309，首先使用微影圖案化出並且使用濕式蝕刻和/或乾式蝕刻（例如，深RIE（DRIE））穿過第二隔離層307和N型摻雜半導體層306蝕刻出阻隔開口（未示出），隨後使用包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合的一種或多種薄膜沉積製程沉積一層介電（例如，氧化矽）以填充阻隔開口。可以執行化學機械拋光（CMP）製程，以去除第二隔離層307上的多餘介電層，進而使阻隔結構309平面化。在本發明的其中一些實施例中，在用於形成阻隔結構309的同一過程中形成間隔體結構311。可以在將形成通道結構的核心陣列區內圖案化，並且形成阻隔結構309，同時可以在將形成週邊接觸的週邊區域內圖案化，並且形成間隔體結構311。
如圖3C所示，在處於N型摻雜半導體層306以上的第二隔離層307上形成包括多對的第一介電層（本文被稱為“堆疊犧牲層”312）和第二介電層（本文被稱為“堆疊介電層”310，在文中與前者一起被稱為“介電層對”）的介電堆疊308。根據本發明的其中一些實施例，介電堆疊308包括交替的堆疊犧牲層312和堆疊介電層310。堆疊介電層310和堆疊犧牲層312可以交替沉積在第二隔離層307上，以形成介電堆疊308。在本發明的其中一些實施例中，每一堆疊介電層310包括一層氧化矽，並且每一堆疊犧牲層312包括一層氮化矽。介電堆疊308可以是使用一種或多種薄膜沉積製程形成的，所述製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。如圖3C中所示，可以在介電堆疊308的邊緣上形成階梯結構。該階梯結構可以是透過朝向載體基底302對介電堆疊308的介電層對執行多個所謂的“修整-蝕刻”迴圈而形成的。由於施加至介電堆疊308的介電層對的反復修整-蝕刻迴圈的原因，介電堆疊308可以具有一個或多個傾斜邊緣，以及比底部介電層對短的頂部介電層對，如圖3C所示。
方法400進行至操作步驟406，如圖4所示，在該操作步驟中，形成垂直地穿過該堆疊結構和該半導體層延伸的通道結構。該通道結構可以包括儲存膜和半導體通道。在本發明的其中一些實施例中，該半導體通道的處於該通道結構的第一部分（其面朝該半導體層）的其中一部分的第一摻雜濃度大於該半導體通道的處於該通道結構的第二部分（其面朝該堆疊結構）的其中一部分的第二摻雜濃度。例如，圖5示出了根據本發明的一些實施例用於形成3D記憶體元件中的通道結構的示例性方法500的流程圖。在操作步驟502中，形成垂直地穿過該堆疊結構、第二隔離層和該半導體層延伸的通道孔，該通道孔停止在第一隔離層處。在本發明的其中一些實施例中，通道孔的面朝該半導體層的第一部分的第一橫向尺寸大於該通道孔的面朝該堆疊結構和第二隔離層的第二部分的第二橫向尺寸。根據本發明的其中一些實施例，為了形成通道孔，蝕刻垂直地穿過該堆疊結構、第二隔離層和該半導體層延伸且停止在第一隔離層處的通道孔，並且對該通道孔的第一部分的蝕刻沿橫向被阻隔結構停止。
如圖3D中所示，通道孔313是垂直地穿過介電堆疊308、第二隔離層307和N型摻雜半導體層306延伸且停止在第一隔離層305處的開口。在本發明的其中一些實施例中，形成多個開口，使得每一開口變成用於在後面的製程當中生長各通道結構314的位置。每一通道孔可以與相應的阻隔結構309橫向對準，並且可以包括面朝N型摻雜半導體層306的第一部分313-1和面朝第二隔離層307和介電堆疊308的第二部分313-2。如圖3D中所示，通道孔313的第一部分313-1的尺寸可以由第一隔離層305和第二隔離層307垂直限定（它們在垂直方向內停止對N型摻雜半導體層306的蝕刻），並且由阻隔結構309橫向限定（其沿橫向停止對N型摻雜半導體層306的蝕刻）。在本發明的其中一些實施例中，阻隔結構309的橫向尺寸（例如，內直徑）大於通道孔313的第二部分313-2的橫向尺寸，因而第一部分313-1的橫向尺寸（例如，直徑）大於通道孔313的第二部分313-2的橫向尺寸（例如，直徑）。
在本發明的其中一些實施例中，用於形成通道孔313的製作過程包括濕式蝕刻和/或乾式蝕刻，例如，DRIE。根據本發明的其中一些實施例，對通道孔的蝕刻持續進行直到抵達第一隔離層305為止。在本發明的其中一些實施例中，可以控制蝕刻條件，例如蝕刻速率和時間，以確保每一通道孔313已經抵達並停止在第一隔離層305處，進而使通道孔313之間的挖孔變異最小化。在本發明的其中一些實施例中，施加第二蝕刻過程，進而橫向擴展並放大通道孔313的面朝N型摻雜半導體層306的第一部分313-1。例如，可以透過通道孔313施加包含四甲基氫氧化銨（TMAH）的濕式蝕刻劑，由此使用濕式蝕刻製程選擇性地蝕刻N型摻雜半導體層306（例如，包括多晶矽），而不損壞包括不同於N型摻雜半導體層306的材料的材料的第一隔離層305和第二隔離層307。對N型摻雜半導體層306的濕式蝕刻可以被阻隔結構309（例如，包括氧化矽）橫向停止。應當理解，在一些示例中，可以不形成阻隔結構309，並且可以控制第二蝕刻過程（例如，透過控制蝕刻時間和/或蝕刻速率），進而對通道孔313的第一部分313-1進行預期程度的放大和擴展。然而，根據本發明的其中一些實施例，在這些蝕刻過程之後，通道孔313包含了具有不同橫向尺寸的兩個部分，也就是第一部分313-1和第二部分313-2。
參考圖5，在操作步驟504中，沿通道孔的側壁和底表面依序形成儲存膜和半導體通道。在本發明的其中一些實施例中，為了依序形成儲存膜和半導體通道，依序沉積由氧化矽、氮化矽、氧化矽和本征多晶矽構成的層。
如圖3E所示，接下來沿通道孔313的側壁和底表面按列舉順序依序形成包括阻擋層317、儲集層316和隧道層315的儲存膜以及半導體通道318。在本發明的其中一些實施例中，接下來可以首先使用例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其他適當製程或其任何組合的一種或多種薄膜沉積製程按列舉順序沿通道孔313的側壁和底表面沉積阻擋層317、儲集層316和隧道層315，進而形成儲存膜。之後，可以透過使用例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其他適當製程或其任何組合的一種或多種薄膜沉積製程在隧道層315之上沉積如本征多晶矽（例如，純的未摻雜多晶矽）的半導體材料而形成半導體通道318。在本發明的其中一些實施例中，依序沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層（“SONO”結構），以形成儲存膜的阻擋層317、儲集層316和隧道層315以及半導體通道318。
參考圖5，在操作步驟506中，在半導體通道的處於通道孔的第一部分的其中一部分之上形成摻雜擴大結構。在本發明的其中一些實施例中，為了形成摻雜擴大結構，在通道孔內的半導體通道之上沉積一層多晶矽或氧化矽，採用摻雜劑對該層多晶矽或氧化矽進行原位摻雜，並且蝕刻掉該層多晶矽或氧化矽的處於通道孔的第二部分內的該半導體通道之上的其中一部分。在本發明的其中一些實施例中，摻雜劑是N型摻雜劑，並且該摻雜擴大結構的摻雜濃度處於大約10 21cm -3和大約10 22cm -3之間。
如圖3E中所示，使用例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其他適當製程或其任何組合的一種或多種薄膜沉積製程在通道孔313內的半導體通道318之上沉積由多晶矽或氧化矽構成的層351。如圖3E中所示，可以對層351的沉積加以控制，進而在半導體通道318的處於通道孔313的第一部分313-1（例如，圖3D中的）內的其中一部分之上沉積層351，並沉積於通道孔313的第二部分313-2（例如，圖3D中的）的側壁之上的層351不密封通道孔313。可以採用離子注入和/或熱擴散用例如P、As或Sb的N型摻雜劑對層351進行摻雜。在本發明的其中一些實施例中，為了形成摻雜的層351，當在通道孔313內的半導體通道318之上沉積（例如，化學氣相沉積（CVD））由多晶矽或氧化矽構成的層351時執行例如P、As或Sb的N型摻雜劑的原位摻雜。在本發明的其中一些實施例中，層351的摻雜濃度（即，初始摻雜濃度）處於大約10 21cm -3和大約10 22cm -3之間，例如，處於10 21cm -3和10 22cm -3之間（例如，10 21cm -3、2×10 21cm -3、3×10 21cm -3、4×10 21cm -3、5×10 21cm -3、6×10 21cm -3、7×10 21cm -3、8×10 21cm -3、9×10 21cm -3、10 22cm -3、所述下端與這些值中的任何值限定的任何範圍，或者處於由這些值中的任何兩個值限定的任何範圍內）。
如圖3F中所示，去除層351的沿通道孔313的側壁的（例如，第二部分313-2中的）部分，例如，該去除使用濕式蝕刻或乾式蝕刻。在本發明的其中一些實施例中，可以透過通道孔313施加包含TMAH的濕式蝕刻劑，由此使用濕式蝕刻製程選擇性地去除由多晶矽構成的層351的該部分，或者可以透過通道孔313施加包含氫氟酸的濕式蝕刻劑，由此使用濕式蝕刻製程選擇性地去除由氧化矽構成的層351的該部分。應當理解，該蝕刻還可以去除層351的處於通道孔313的第一部分313-1內的其中一部分。然而，根據本發明的其中一些實施例，在蝕刻之後，處於通道孔313的第一部分313-1內，與半導體通道318的其中一部分相接觸的層351的其餘部分，變成了摻雜擴大結構319，如圖3F所示。摻雜擴大結構319的初始摻雜濃度可以與摻雜層351的初始摻雜濃度相同。
參考圖5，在操作步驟508中，使摻雜劑從摻雜擴大結構擴散至半導體通道，使得半導體通道的處於通道孔的第一部分內的其中一部分的第一摻雜濃度，大於半導體通道的處於通道孔的第二部分內的其中一部分的第二摻雜濃度。
在形成摻雜擴大結構319之後的任何熱製程期間，摻雜劑（例如，P、As或Sb）都可以從摻雜擴大結構319擴散至半導體通道318，進而以摻雜擴大結構319中的相同摻雜劑對半導體通道318（例如，包括多晶矽）進行局部原位摻雜。在本發明的其中一些實施例中，由於摻雜擴大結構319僅與半導體通道318的處於通道孔313的第一部分313-1內的其中一部分相接觸，而不與半導體通道318的處於通道孔313的第二部分313-2內的另一部分相接觸，因而半導體通道318的處於通道孔313的第一部分313-1內的其中一部分的摻雜濃度大於半導體通道318的處於通道孔313的第二部分313-2內的其中一部分的摻雜濃度。應當理解，依據摻雜擴大結構319的初始摻雜濃度、熱製程的條件、半導體通道318和摻雜擴大結構319的結構等等，擴散之後的摻雜濃度分佈在不同示例中可以存在變化。然而， 半導體通道318的處於通道孔313的第一部分313-1內的本征多晶矽可以變成摻雜多晶矽（例如，如圖3G中所示），例如，其（在擴散之後）具有處於大約10 19cm -3和大約10 21cm -3之間的，例如，處於10 19cm -3和10 21cm -3之間的摻雜濃度。與此同時，根據本發明的其中一些實施例，半導體通道318的該局部原位摻雜不改變半導體通道318的處於通道孔313的第二部分313-2內的另一部分的本征性質，該另一部分將被形成為儲存單元的其中一部分。摻雜擴大結構319的摻雜濃度可以從其在擴散之後的初始摻雜濃度下降，但是由於摻雜擴大結構319中的殘餘摻雜劑的原因可以仍然高於半導體通道318的處於通道孔313的第二部分313-2內的其中一部分的摻雜濃度。
應當理解，可以不向製作過程流添加額外的熱製程，來使摻雜劑從摻雜擴大結構319擴散至半導體通道318。另一方面，現有製作過程流中的處於摻雜擴大結構319的形成之後的任何現有製程均可以引起摻雜劑的擴散，上文僅出於例示目的描述的各種製程。
如圖3G中所示，在通道孔313內並且在半導體通道318和摻雜擴大結構319之上形成帽蓋層320，以完全或部分地填充通道孔313（例如，沒有或有空氣隙）。之後，可以透過使用例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其他適當製程或其任何組合的一種或多種薄膜沉積製程沉積如氧化矽的介電材料而形成帽蓋層320。之後，可以在通道孔313的頂部部分（例如，如圖3F中所示）當中形成通道插塞321。在本發明的其中一些實施例中，去除儲存膜、半導體通道318和帽蓋層320的處於介電堆疊308的頂表面上的其中一部分，並且透過化學機械拋光（CMP）、濕式蝕刻和/或乾式蝕刻對其進行平面化。之後，透過對帽蓋層320的其中一部分進行濕式蝕刻和/或乾式蝕刻而在通道孔313的上端內形成凹陷（未示出）。之後，可以使用例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合的一種或多種薄膜沉積製程沉積如多晶矽的半導體材料，由此形成通道插塞321。根據本發明的其中一些實施例，由此形成了穿過介電堆疊308和第二隔離層307進入到N型摻雜半導體層306當中的通道結構314。通道結構314可以包括面朝N型摻雜半導體層306的第一部分（對應於通道孔313的第一部分313-1）和面朝介電堆疊308和第二隔離層307的第二部分（對應於通道孔313的第二部分313-2）。通道結構314的第一部分的橫向尺寸可以大於其第二部分的橫向尺寸。
方法400進行至操作步驟408，如圖4中所示，在該過程中形成絕緣結構。在本發明的其中一些實施例中，形成垂直地穿過該堆疊結構的開口，並且透過該開口，以包括交替的堆疊導電層和堆疊介電層的儲存堆疊體，代替該堆疊結構，也就是例如使用所謂的“閘極替代”製程。該絕緣結構可以形成於該開口內。在本發明的其中一些實施例中，為了形成該絕緣結構，在形成儲存堆疊體之後，將一種或多種介電材料沉積到開口內，以填充該開口。應當理解，在該堆疊結構是儲存堆疊體的一些示例中，可以跳過該閘極替代製程。
如圖3H中所示，形成垂直地穿過儲存堆疊體330並且進入到N型摻雜半導體層306當中的絕緣結構336。在本發明的其中一些實施例中，為了形成絕緣結構336，首先形成狹縫（未示出），其為垂直地穿過介電堆疊308和第二隔離層307延伸的開口。在本發明的其中一些實施例中，用於形成狹縫的製作製程包括濕式蝕刻和/或乾式蝕刻，例如，DRIE。
之後，可以透過該狹縫執行閘極替代製程，進而以儲存堆疊體330代替介電堆疊308。在本發明的其中一些實施例中，首先透過該狹縫去除堆疊犧牲層312（例如，圖3G中所示），由此形成橫向凹陷（未示出）。在本發明的其中一些實施例中，透過經由該狹縫施加蝕刻劑而去除堆疊犧牲層312，進而建立在堆疊介電層310之間交替設置的橫向凹陷。蝕刻劑可以包括相對於堆疊介電層310選擇性地蝕刻堆疊犧牲層312的任何適當蝕刻劑。在第二隔離層307和堆疊犧牲層312包括相同材料（例如，氮化矽）的一些實施例中，還去除第二隔離層307的至少部分，以形成橫向凹陷。之後，可以透過狹縫向橫向凹陷內沉積堆疊導電層（包括閘電極和黏合劑層）。在本發明的其中一些實施例中，在堆疊導電層328之前，向橫向凹陷內沉積閘極介電層，進而在閘極介電層上沉積堆疊導電層328。可以使用例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其他適當製程或其任何組合的一種或多種薄膜沉積製程沉積如金屬層的堆疊導電層328。在本發明的其中一些實施例中，還沿狹縫的側壁和底表面形成如高k介電層的閘極介電層。根據本發明的其中一些實施例，由此形成包括交替的堆疊導電層328和堆疊介電層310的儲存堆疊體330，進而代替介電堆疊308（例如，如圖3G中所示）。應當理解，在一些示例中，可以採用堆疊導電層328代替第二隔離層307的至少部分，使之成為儲存堆疊體330的其中一部分。
之後，可以使用例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其他適當製程或其任何組合的一種或多種薄膜沉積製程將一種或多種介電材料（例如，氧化矽）沉積到狹縫內，以完全或部分地填充狹縫（有或沒有空氣隙），由此形成絕緣結構336。在本發明的其中一些實施例中，絕緣結構336包括閘極介電層（例如，包括高k介電）和介電帽蓋層（例如，包括氧化矽）。
如圖3H所示，在形成絕緣結構336之後，形成包括通道局部接觸334和字元線局部接觸342的局部接觸以及週邊接觸338和週邊接觸340。可以透過採用例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合的一種或多種薄膜沉積製程在儲存堆疊體330的頂上沉積介電材料（例如氧化矽或氮化矽）而在儲存堆疊體330上形成局部介電層。可以使用濕式蝕刻和/或乾式蝕刻（例如，RIE）蝕刻出穿過局部介電層（和任何其他ILD層）的接觸開口（未示出），隨後使用例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其他適當製程或其任何組合的一種或多種薄膜沉積製程以導電材料填充所述接觸開口，由此形成通道局部接觸344、字元線局部接觸342以及週邊接觸338和週邊接觸340。在透過用於形成阻隔結構309的同一過程形成間隔體結構311的一些實施例中，將週邊接觸338和週邊接觸340圖案化為與間隔體結構311對準，進而使週邊接觸338和週邊接觸340的每一個垂直地穿過間隔體結構311延伸，以便與周圍N型摻雜半導體層306電性隔離。
儘管未示出，但是應當理解，在一些示例中，可以在用於形成字元線局部接觸342的同一過程中形成正面源極接觸（例如，圖1B中的源極接觸147）。正面源極接觸可以與N型摻雜半導體層306相接觸。
如圖3H所示，在通道局部接觸344、字元線局部接觸342以及週邊接觸338和週邊接觸340以上形成鍵合層346。鍵合層346包括電性連接至通道局部接觸344、字元線局部接觸342以及週邊接觸338和週邊接觸340的鍵合接觸。為了形成鍵合層346，使用例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合的一種或多種薄膜沉積製程沉積ILD層，並且採用濕式蝕刻和/或乾式蝕刻（例如，RIE）以及隨後的例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其他適當製程或其任何組合的一種或多種薄膜沉積製程形成穿過ILD層的鍵合接觸。
方法400進行至操作步驟410，如圖4所示，在該操作步驟中，使第一基底和第二基底按照面對面方式鍵合。所述鍵合包括混合鍵合。如圖3I所示，載體基底302和形成於其上的部件（例如，儲存堆疊體330和穿過其形成的通道結構314）被上下翻轉。根據本發明的其中一些實施例，使朝下的鍵合層346與朝上的鍵合層348鍵合，即按照面對面的方式，由此在載體基底302和矽基底350之間形成鍵合介面354。在本發明的其中一些實施例中，在鍵合之前對鍵合表面應用處理製程，例如，電漿處理、濕式處理和/或熱處理。在鍵合之後，使鍵合層346內的鍵合接觸和鍵合層348內的鍵合接觸相互對準並接觸，進而將儲存堆疊體330和穿過其形成的通道結構314電性連接至週邊電路352。
方法400進行至操作步驟412，如圖4中所示，在該操作步驟中，去除第二基底以及儲存膜的處於通道結構的第一部分的其中一部分，進而露出半導體通道的處於通道結構的第一部分的其中一部分。可以從第二基底的背面執行該去除。在本發明的其中一些實施例中，第二基底的去除被犧牲層停止。
如圖3J中所示，從背面將載體基底302（以及處於載體基底302和停止層304之間的襯墊氧化物層，如圖3I中所示）完全去除，直到被停止層304（例如，氮化矽層）停止為止。可以採用化學機械拋光（CMP）、研磨、乾式蝕刻和/或濕式蝕刻將載體基底302完全去除。在本發明的其中一些實施例中，將載體基底302剝離。在載體基底302包括矽並且停止層304包括氮化矽的一些實施例中，使用矽化學機械拋光（CMP）去除載體基底302，該去除在抵達具有矽以外的其他材料的停止層304（例如，作為背面化學機械拋光（CMP）停止層的作用）時被自動停止。在本發明的其中一些實施例中，透過TMAH使用濕式蝕刻去除基底302（矽基底），該去除在抵達具有矽以外的其他材料的停止層304（例如，作為背面蝕刻停止層的作用）時被自動停止。停止層304可以確保載體基底302的完全去除，而無需顧慮減薄之後的厚度均勻性。
如圖3J中所示，之後還使用借助於適當蝕刻劑（例如磷酸和氫氟酸）的濕式蝕刻完全去除犧牲層303的其餘部分（例如，停止層304和處於停止層304和第一隔離層305之間的另一襯墊氧化物層，如圖3I中所示），直到被第一隔離層305停止為止。在本發明的其中一些實施例中，還可以使用濕式蝕刻去除第一隔離層305的至少部分（例如，覆蓋通道結構314和N型摻雜半導體層306的處於核心陣列區內的其中一部分的）。因此，可以從背面露出通道結構314的第一部分以及N型摻雜半導體層306的至少部分。在本發明的其中一些實施例中，第一隔離層305的其中一部分（例如，覆蓋週邊區域內的週邊接觸340和338的）在該蝕刻之後保持完好。
如圖3K中所示，可以去除儲存膜的處於通道結構314的第一部分（其面朝N型摻雜半導體層306）內的其中一部分（例如，圖3J中所示），進而露出半導體通道318的處於通道結構314的第一部分內的其中一部分。在本發明的其中一些實施例中，去除儲集層316、阻擋層317和隧道層315的處於通道結構314的第一部分中的其中一部分，以形成包圍半導體通道318的處於通道結構314的第一部分內的其中一部分的凹陷（未示出）。在本發明的其中一些實施例中，依序執行兩個濕式蝕刻過程。例如，可以借助於如磷酸的適當蝕刻劑使用濕式蝕刻選擇性地去除包括氮化矽的儲集層316，而不對包括多晶矽的N型摻雜半導體層306進行蝕刻。之後，可以借助於如氫氟酸的適當蝕刻劑使用濕式蝕刻選擇性地去除包括氧化矽的阻擋層317和隧道層315，而不對包括多晶矽的N型摻雜半導體層306和半導體通道318進行蝕刻。可以透過控制蝕刻時間和/或蝕刻速率對儲集層316、阻擋層317和隧道層315的蝕刻加以控制，使得該蝕刻不繼續影響儲集層316、阻擋層317和隧道層315的處於通道結構314的第二部分（面朝儲存堆疊體330）內的其餘部分。應當理解，在阻隔結構309存在並且具有與阻擋層317和隧道層315相同的材料（例如，氧化矽）的一些示例中，對阻擋層317和隧道層315的蝕刻還可以去除阻隔結構309的包圍通道結構314的第一部分的其中一部分，進而留下阻隔結構309的包圍通道結構314的第二部分的其中一部分的其餘部分。然而，半導體通道318的處於通道結構314的第一部分內的摻雜部分可以在所述蝕刻之後露出。
方法400進行至操作步驟414，如圖4所示，在該操作步驟中，形成與該半導體層以及半導體通道的處於通道結構的第一部分內的露出部分相接觸的導電層。在本發明的其中一些實施例中，為了形成該導電層，在該半導體層以及半導體通道的處於通道結構的第一部分內的露出部分上形成金屬矽化物層，並且在金屬矽化物層層上形成金屬層。
如圖3K中所示，在半導體通道318的處於通道結構314的第一部分內的摻雜部分之上的凹陷內以及在該凹陷之外的N型摻雜半導體層306上形成導電層359。在本發明的其中一些實施例中，為了形成導電層359，在該凹陷內形成將與半導體通道318的處於通道結構314的第一部分內的摻雜部分相接觸的並且在該凹陷外將與N型摻雜半導體層306相接觸的金屬矽化物層360，並且在金屬矽化物層360上形成金屬層362。在一個示例中，可以透過使用例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其他適當製程或其任何組合的一種或多種薄膜沉積製程在該凹陷的側壁和底表面上以及N型摻雜半導體層306上沉積金屬膜（例如，Co、Ni或Ti）。該金屬膜可以與N型摻雜半導體層306的以及半導體通道318的處於通道結構314的第一部分內的摻雜部分的多晶矽相接觸。之後，透過熱處理（例如，退火、燒結或任何其他適當製程）對金屬膜和多晶矽執行矽化製程，進而沿該凹陷的側壁和底表面以及在N型摻雜半導體層306上形成金屬矽化物層360。之後，可以透過使用例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其他適當製程或其任何組合的一種或多種薄膜沉積製程在金屬矽化物層360上沉積另一金屬膜（例如，W、Al、Ti、TiN、Co和/或Ni）而在金屬矽化物層360上形成金屬層362。在另一示例中，可以不單獨沉積兩個金屬膜，而是使用例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其他適當製程或其任何組合的一種或多種薄膜沉積製程向該凹陷內以及N型摻雜半導體層306上沉積單個金屬膜（例如，Co、Ni或Ti）。之後，可以透過熱處理（例如，退火、燒結或任何其他適當製程）對該金屬膜和多晶矽執行矽化製程，使得該金屬膜的其中一部分沿該凹陷的側壁和底表面並且在N型摻雜半導體層306上形成金屬矽化物層360，同時該金屬膜的其餘部分變為處於金屬矽化物層360上的金屬層362。在本發明的其中一些實施例中，對導電層359進行圖案化和蝕刻，使得其不覆蓋第一隔離層305的處於週邊區域內的其餘部分。
方法400進行至操作步驟416，如圖4所示，在該操作步驟中，形成與該導電層相接觸的源極接觸。如圖3L中所示，在導電層359（以及第一隔離層305的所述其餘部分）上形成一個或多個ILD層356。可以透過使用例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其他適當製程或其任何組合的一種或多種薄膜沉積製程在導電層359的頂表面上沉積介電材料而形成ILD層356。可以形成穿過ILD層356抵達導電層359的源極接觸開口（未示出）。在本發明的其中一些實施例中，使用濕式蝕刻和/或乾式蝕刻（例如，RIE）形成源極接觸開口。如圖3L中所示，在處於N型摻雜半導體層306的背面處的源極接觸開口中形成源極接觸364。根據本發明的其中一些實施例，源極接觸364處於儲存堆疊體330以上並與導電層359相接觸。在本發明的其中一些實施例中，採用例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其他適當製程或其任何組合的一種或多種薄膜沉積製程將一種或多種導電材料沉積到源極接觸開口內，進而以黏合劑層（例如，TiN）和導體層（例如，W）填充源極接觸開口。之後，可以執行平面化製程，例如，化學機械拋光（CMP），進而去除多餘的導電材料，使得源極接觸364的頂表面與ILD層356的頂表面平齊。
方法400進行至操作步驟418，如圖4所示，在該操作步驟中，在源極接觸以上形成與之相接觸的互連層。如圖3L所示，在源極接觸364以上形成與之相接觸的重新分佈層370。在本發明的其中一些實施例中，透過採用例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其他適當製程或其任何組合的一種或多種薄膜沉積製程在ILD層356和源極接觸364的頂表面上沉積導電材料（例如，Al）而形成重新分佈層370。可以在重新分佈層370上形成鈍化層372。在本發明的其中一些實施例中，透過使用例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其他適當製程或其任何組合的一種或多種薄膜沉積製程沉積如氮化矽的介電材料而形成鈍化層372。根據本發明的其中一些實施例，由此形成了包括ILD層356、重新分佈層370和鈍化層372的互連層376。
如圖3L中所示，在N型摻雜半導體層306的背面處形成接觸366和接觸368。根據本發明的其中一些實施例，接觸366和接觸368垂直地穿過ILD層356和第一隔離層305的所述其餘部分延伸。可以使用同一沉積過程形成接觸366和368以及源極接觸364，進而減少沉積過程的數量。在本發明的其中一些實施例中，接觸366和接觸368還分別與週邊接觸338和週邊接觸340橫向對準並且相接觸。如圖3L所示，在接觸368之上形成與之接觸的接觸襯墊374。在本發明的其中一些實施例中，透過濕式蝕刻和/或乾式蝕刻去鈍化層372的除覆蓋接觸368的其中一部分，進而露出下面的重新分佈層370的其中一部分，以形成接觸襯墊374。因此，能夠透過接觸368、週邊接觸340以及鍵合層346和348將用於襯墊引出的接觸襯墊374電性連接至週邊電路352。
在本發明的其中一些實施例中，記憶體元件包含有週邊區域，週邊區域可以包括任何合適的半導體元件，例如，週邊金屬氧化物半導體場效應電晶體（MOSFET）、二極體、電阻器、電容器等。週邊區域中的半導體元件可以用於支援記憶體內核的儲存功能的數位、類比和/或混合信號電路的設計，例如，行和列解碼器、驅動器、頁面緩衝器、讀出放大器、時序和控制。在半導體元件中，p型和/或n型MOSFET在週邊電路設計中被廣泛地實現，以及在本發明內容的描述中用作示例。然而，週邊元件不限於MOSFET。其它週邊元件的結構，例如，二極體、電阻器、電容器、電感器等，可以在MOSFET的製造期間透過不同的遮罩設計和佈局同時地形成。為了形成除MOSFET之外的週邊元件，可以在MOSFET的製程流程中添加或修改製程步驟，例如，獲得不同的摻雜劑、膜厚度或材料堆疊層等的製程。在本發明的其中一些實施例中，MOSFET之外的週邊元件還可以利用額外的設計和/或微影遮罩級別來製造，以實現特定的電路要求。
週邊MOSFET 可以是p通道MOSFET或n通道MOSFET，以及可以包括但不限於被淺溝槽隔離部（淺溝槽隔離（STI），還稱為隔離結構）圍繞的主動元件區域，在主動元件區域中形成有n型或p型摻雜的阱，包括閘極介電、閘極導體和/或閘極硬遮罩的閘極堆疊層。週邊MOSFET 還可以包括源極/汲極延伸和/或暈圈區域、閘極間隔體以及位於閘極堆疊層的每一側上的源極/汲極。週邊MOSFET 還可以在源極/汲極的頂部中包括矽化物接觸區域（未示出）。其它已知的元件還可以形成在週邊區域中。週邊元件（例如p型和/或n型MOSFET）的結構和製造方法是本領域技術人員已知的。
淺溝槽隔離（STI）可以透過以下操作步驟來形成：使用微影和蝕刻來對基底進行圖案化，填充絕緣材料並對絕緣材料進行研磨以在基底上形成共面的表面。用於淺溝槽隔離（STI）的絕緣材料可包括氧化矽、氮氧化矽、TEOS、低溫氧化物（LTO）、高溫氧化物（HTO）、氮化矽等。可以使用例如下列技術來佈置用於淺溝槽隔離（STI） 的絕緣材料：化學氣相沉積（CVD）、物理氣相沉積（PVD）、等離子增強化學氣相沉積（PECVD）、低壓化學氣相沉積（LPCVD）、高密度等離子（HDP）化學氣相沉積、快速熱化學氣相沉積（RTCVD）、金屬有機化學氣相沉積（MOCVD）、原子層沉積（ALD）、濺鍍、熱氧化或氮化、使用爐系統的化學氣相沉積（CVD），任何其它合適的沉積方法，和/或其組合。淺溝槽隔離（STI）的形成還可以包括高溫退火步驟，以使所佈置的絕緣材料緻密化以實現更好的電性隔離。如本領域普通技術人員將顯而易見的，可以採用其它淺溝槽隔離（STI）結構。
週邊MOSFET 被淺溝槽隔離（STI）圍繞。淺溝槽隔離（STI）的深度和/或阱的深度確定週邊MOSFET 的主動元件區域的垂直尺寸。週邊MOSFET 的主動元件區域在基底上可以具有大約大於200 nm的厚度。在本發明的其中一些實施例中，週邊MOSFET 的主動元件區域在基底上可以具有大約小於200 nm的厚度。例如，週邊MOSFET的主動元件區域可以是SOI基底上的頂部半導體厚度的厚度，以及可以小於大約50 nm，其中，下面的掩埋氧化物用作額外的元件隔離。
週邊MOSFET 的阱可以包括用於n通道MOSFET的p型摻雜和用於p通道MOSFET的n型摻雜，以及分別被稱為p阱和n阱。阱的摻雜劑和濃度影響週邊MOSFET 的元件特性。對於具有低閾值電壓（V t）的MOSFET元件，阱可以以較低的濃度摻雜，以及可以形成低壓p阱或低壓n阱。對於具有高V t的MOSFET，阱可以以較高的濃度摻雜，以及可以形成高壓p阱或高壓n阱。在本發明的其中一些實施例中，為了提供與p型基底的電性隔離，可以在具有高V t的n通道MOSFET的高壓p阱下方形成深的n阱。
對n阱的形成可以包括任何合適的n型摻雜劑，例如磷、砷、銻等，和/或其任何組合。對p阱的形成可以包括任何合適的p型摻雜劑，例如硼。摻雜劑摻入可以透過離子注入，之後進行活化退火，或透過在磊晶期間對主動元件區域進行原位摻雜來實現。
週邊MOSFET 的閘極堆疊層可以透過“閘極優先”方案形成，其中，在源極/汲極形成之前對閘極堆疊層進行佈置和圖案化。週邊MOSFET 的閘極堆疊層還可以透過“替換”方案形成，其中，可以首先形成犧牲閘極堆疊層，以及然後在源極/汲極形成之後以高k介電層和閘極導體進行替換。
在本發明的其中一些實施例中，閘極介電可以由氧化矽、氮化矽、氮氧化矽和/或高k介電膜組成，例如氧化鉿、氧化鋯、氧化鋁、氧化鉭、氧化鎂或氧化鑭膜，和/或其組合。可以透過任何合適的方法來沉積閘極介電，例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、電漿增強化學氣相沉積(PECVD)、低壓化學氣相沉積（LPCVD）、快速熱化學氣相沉積（RTCVD）、濺鍍、金屬有機化學氣相沉積（MOCVD）、原子層沉積（ALD）、熱氧化或氮化，使用爐系統的化學氣相沉積（CVD）、任何其它合適的沉積方法和/或其組合。
在本發明的其中一些實施例中，閘極導體可以由金屬組成，例如鎢、鈷、鎳、銅、或鋁和/或其組合。在本發明的其中一些實施例中，閘極導體還可以包括導電材料，例如氮化鈦（TiN）、氮化鉭（TaN）等。閘極導體可以透過任何合適的沉積方法形成，例如濺鍍、熱蒸發、電子束蒸發、原子層沉積（ALD）、物理氣相沉積（PVD）、和/或其組合。
在本發明的其中一些實施例中，閘極導體還可以包括多晶半導體，例如多晶矽、多晶鍺、多晶鍺矽和任何其它合適的材料，和/或其組合。在本發明的其中一些實施例中，可以將多晶材料與任何合適類型的摻雜劑（例如硼、磷或砷等）結合。在本發明的其中一些實施例中，閘極導體還可以是非晶半導體。
在本發明的其中一些實施例中，閘極導體可以由包括WSi x、CoSi x、NiSi x或AlSi x等的金屬矽化物組成。對金屬矽化物材料的形成可以包括使用上述類似技術來形成金屬層和多晶半導體。對金屬矽化物的形成還可以包括在沉積的金屬層和多晶半導體層上施加熱退火製程，之後去除未反應的金屬。
在本發明的其中一些實施例中，週邊MOSFET 的源極/汲極結合有高濃度摻雜劑。對於n型MOSFET，用於源極/汲極的摻雜劑可以包括任何合適的n型摻雜劑，例如磷、砷、銻等，和/或其任何組合。對於p型MOSFET，用於源極/汲極的摻雜劑可以包括任何合適的p型摻雜劑，例如硼。可以透過離子注入之後進行摻雜劑活化退火來實現摻雜劑摻入。週邊MOSFET的源極/汲極可以由與基底相同的材料組成，例如，矽。在本發明的其中一些實施例中，週邊MOSFET 的源極/汲極可以由與基底不同的材料組成以實現高性能。例如，在矽基底上，用於p型MOSFET的源極/汲極可以包括SiGe，以及用於n型MOSFET的源極/汲極可以包括碳摻入。利用不同的材料形成源極/汲極可以包括在源極/汲極區域中回蝕基底材料，以及使用例如磊晶的技術來佈置新的源極/汲極材料。對源極/汲極的摻雜還可以透過在磊晶期間的原位摻雜來實現。
由於3D記憶體元件在低信噪條件下操作步驟，因此要求週邊的半導體元件具有可靠的性能和低洩漏電流。例如，在讀出放大器中，週邊電晶體需要具有出色的閾值電壓（Vt）匹配。在行或列解碼器中，電晶體需要提供更高的偏壓以驅動記憶體元件。為了實現從儲存陣列的快速讀取/向儲存陣列的快速寫入，週邊元件還需要具有良好的短通道控制的高性能（例如，高驅動電流）。
為了滿足週邊電路的不同功能的要求，可以製造具有不同結構和特性的MOSFET。例如，可以實現具有較厚的閘極介電層（例如SiO 2和/或HfO 2）的MOSFET以用於具有高電壓偏壓的應用。在另一示例中，閘極堆疊層可以包括單功函數金屬和雙高k介電材料，以製成具有不同Vt的MOSFET。
週邊MOSFET 可以在具有平面主動元件區域的基底上形成，其中MOSFET的通道的方向和電流流動平行於基底的頂表面。在本發明的其中一些實施例中，週邊MOSFET 還可以在具有3D主動元件區域（例如，具有類似於“FIN”的形狀（未示出）的所謂的“ FINFET”）的基底上形成，其中，MOSFET的閘極堆疊層包裹在FIN周圍，以及MOSFET的通道沿著FIN的三個側面（閘極下方的頂部和兩個側壁）放置。FINFET元件的結構和方法對於本領域技術人員是已知的，以及在本發明內容中不再進一步討論。
用於週邊元件的結構和製造製程不限於上述結構和製程。還可以在任何所述製程之前、之後或之間執行其它製程步驟。對於本領域普通技術人員將顯而易見的是，所述一系列製程還可以具有不同的順序，以及製程步驟可以被省略以及以任何形式進行組合。
為了方便讀者比對，在此將本發明說明書中所列出的元件以及其標號對照如下，值得注意的是，可能有部分的標號同時對應到一個以上的元件名稱，將以括號（）表示，代表該元件可能因為習慣用語或是其對應位置而具有不同的名稱，實際上仍屬於同一元件標號。 100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  3D記憶體元件 101 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  基底 102 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  第一半導體結構 103 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  3D記憶體元件 104 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  第二半導體結構 106 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  鍵合介面 108 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  週邊電路 110 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  鍵合層 111 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  鍵合接觸 112 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  鍵合層 113 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  鍵合接觸 114 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  儲存堆疊體 116 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  堆疊導電層 118 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  堆疊介電層 120 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  半導體層 121 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  金屬矽化物層 122 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  導電層 123 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  金屬層 124 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  通道結構 124-1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  第一部分 124-2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  第二部分 126 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  儲存膜 127 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  擴大結構 127A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .擴大結構(包含多晶矽與缺陷) 127B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .擴大結構(包含多晶矽與缺陷) 127C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .擴大結構(包含氧化矽與缺陷) 127D . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .擴大結構(包含氧化矽與缺陷) 127E . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .擴大結構(包含氧化矽與缺陷) 128 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  半導體通道 129 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  阻隔結構 130 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  絕緣結構 132 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  源極接觸 133 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  後段互連層 134 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  ILD層 135 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  半導體層(例如減薄後的基底) 136 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  重新分佈層 137 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  ILD層 138 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  鈍化層 139 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  鈍化層 140 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  接觸襯墊 141 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  接觸襯墊 142 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  接觸 144 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  接觸 145 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  接觸(例如通過基底接觸TSC) 146 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  週邊接觸 147 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  源極接觸 148 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  週邊接觸 149 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  間隔體結構 150 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  通道局部接觸 151 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  通道插塞 152 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  字元線局部接觸 160 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  帽蓋層 302 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  載體基底 303 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  犧牲層 304 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  停止層 305 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  第一隔離層 306 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  N型摻雜半導體層 307 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  第二隔離層 308 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  介電堆疊 309 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  阻隔結構 310 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  第二介電層(堆疊介電層) 311 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  間隔體結構 312 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  第一介電層(堆疊犧牲層) 上述堆疊介電層310與堆疊犧牲層312在文中一起被稱為“介電層對” 313 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  通道孔 313-1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  第一部分 313-2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  第二部分 314 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  通道結構 315 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  隧道層 316 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  儲集層 317 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  阻擋層 318 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  半導體通道 319 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  摻雜擴大結構 320 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  帽蓋層 321 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  通道插塞 328 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  堆疊導電層 330 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  儲存堆疊體 334 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  通道局部接觸 336 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  絕緣結構 338 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  週邊接觸 340 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  週邊接觸 342 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  字元線局部接觸 344 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  通道局部接觸 346 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  鍵合層 348 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  鍵合層 350 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  矽基底 351 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  層 352 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  週邊電路 354 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  鍵合介面 356 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  ILD層 359 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  導電層 360 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  金屬矽化物層 362 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  金屬層 364 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  源極接觸 366 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  接觸 368 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  接觸 370 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  重新分佈層 372 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  鈍化層 374 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  接觸襯墊 376 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  互連層 400 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  方法 402 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  操作步驟 404 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  操作步驟 406 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  操作步驟 408 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  操作步驟 410 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  操作步驟 412 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  操作步驟 414 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  操作步驟 416 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  操作步驟 418 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  操作步驟 500 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  方法 502 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  操作步驟 504 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  操作步驟 506 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  操作步驟 508 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  操作步驟 W1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  直徑 W2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  直徑
在本發明的其中一些實施例中，提供一種立體（3D）記憶體元件，包括包括交替的多個堆疊導電層和多個堆疊介電層的一儲存堆疊體，一半導體層，以及垂直地穿過所述儲存堆疊體延伸到所述半導體層內的一通道結構，其中所述通道結構的面朝所述半導體層的一第一部分的一第一橫向尺寸，大於所述通道結構的面朝所述儲存堆疊體的一第二部分的一第二橫向尺寸，所述通道結構包括一儲存膜和一半導體通道，並且所述半導體通道處於所述通道結構的所述第一部分的其中一部分的一第一摻雜濃度，大於所述半導體通道處於所述通道結構的所述第二部分的其中一部分的一第二摻雜濃度。
在本發明的其中一些實施例中，所述第一摻雜濃度處於10 19cm -3和10 21cm -3之間。
在本發明的其中一些實施例中，所述半導體通道處於所述通道結構的所述第一部分的其中一部分包括N型摻雜多晶矽。
在本發明的其中一些實施例中，所述半導體層包括N型摻雜多晶矽。
在本發明的其中一些實施例中，進一步包括一導電層，與所述半導體層以及所述半導體通道處於所述通道結構的所述第一部分的其中一部分相接觸。
在本發明的其中一些實施例中，所述導電層包括與所述半導體通道的所述部分相接觸的一金屬矽化物層，以及與所述金屬矽化物層相接觸的一金屬層。
在本發明的其中一些實施例中，進一步包括與所述導電層相接觸的一源極接觸。
在本發明的其中一些實施例中，進一步包括與所述半導體層相接觸的一源極接觸。
在本發明的其中一些實施例中，所述通道結構的所述第一部分進一步包括與所述半導體通道相接觸的一擴大結構，並且所述擴大結構的一第三摻雜濃度等於或者大於所述第一摻雜濃度。
在本發明的其中一些實施例中，所述擴大結構包括多晶矽或氧化矽。
在本發明的其中一些實施例中，進一步包括一絕緣結構，所述絕緣結構垂直地穿過所述儲存堆疊體延伸並且橫向延伸，進而將所述儲存堆疊體分成多個塊。
在本發明的其中一些實施例中，進一步包括一阻隔結構，所述阻隔結構包圍所述通道結構的所述第二部分的其中一部分。
在本發明的其中一些實施例中，提供一種立體（3D）記憶體元件，包括一半導體結構，其包括包括交替的多個堆疊導電層和多個堆疊介電層的一儲存堆疊體，一半導體層，以及垂直地穿過所述儲存堆疊體延伸到所述半導體層內的一通道結構，其中，所述通道結構包括一儲存膜和一半導體通道，並且所述半導體通道的一摻雜濃度在朝向一源極的位置處，比在遠離所述源極的位置處大。
在本發明的其中一些實施例中，所述半導體通道的處於所述通道結構的一第一部分的其中一部分的一第一摻雜濃度，大於所述半導體通道的處於所述通道結構的一第二部分的其中一部分的一第二摻雜濃度，所述通道結構的所述第一部分面朝所述半導體層，並且所述通道結構的所述第二部分面朝所述儲存堆疊體。
在本發明的其中一些實施例中，所述通道結構的所述第一部分的一第一橫向尺寸大於所述通道結構的所述第二部分的一第二橫向尺寸。
在本發明的其中一些實施例中，提供一種用於形成立體（3D）記憶體元件的方法，包括在一基底以上形成一半導體層，並且在所述半導體層上形成一堆疊結構，形成垂直地穿過所述堆疊結構和所述半導體層延伸的一通道結構，其中，所述通道結構包括一儲存膜和一半導體通道，並且所述半導體通道的處於所述通道結構的一第一部分的其中一部分的一第一摻雜濃度，大於所述半導體通道的處於所述通道結構的一第二部分的其中一部分的一第二摻雜濃度，所述通道結構的所述第一部分面朝所述半導體層，並且所述通道結構的所述第二部分面朝所述堆疊結構，去除所述基底以及所述儲存膜的處於所述通道結構的所述第一部分的其中一部分，進而露出所述半導體通道的處於所述通道結構的所述第一部分的其中一部分，以及形成與所述半導體層以及所述半導體通道的處於所述通道結構的所述第一部分當中的露出部分相接觸的一導電層。
在本發明的其中一些實施例中，進一步包括在所述基底和所述半導體層之間形成一第一隔離層，並且在所述半導體層和所述堆疊結構之間形成一第二隔離層。
在本發明的其中一些實施例中，形成所述通道結構包括形成垂直地穿過所述堆疊結構、所述第二隔離層和所述半導體層延伸且停止在所述第一隔離層處的一通道孔，其中，所述通道孔的面朝所述半導體層的一第一部分的一第一橫向尺寸大於所述通道孔的面朝所述堆疊結構和所述第二隔離層的一第二部分的一第二橫向尺寸，沿所述通道孔的一側壁和一底表面依序形成一儲存膜和一半導體通道，在所述半導體通道的處於所述通道孔的所述第一部分的其中一部分之上形成一摻雜擴大結構，以及使一摻雜劑從所述摻雜擴大結構擴散至所述半導體通道，使得所述半導體通道的處於所述通道孔的所述第一部分的其中一部分的一第一摻雜濃度，大於所述半導體通道的處於所述通道孔的所述第二部分的其中一部分的一第二摻雜濃度。
在本發明的其中一些實施例中，形成所述摻雜擴大結構包括在所述通道孔內，在所述半導體通道之上沉積一層多晶矽或氧化矽，採用所述摻雜劑對所述一層多晶矽或氧化矽進行一原位摻雜，以及蝕刻掉位在所述通道孔的所述第二部分處於所述半導體通道之上，所述一層多晶矽或氧化矽的其中一部分。
在本發明的其中一些實施例中，所述摻雜劑是N型摻雜劑，並且所述摻雜擴大結構的一第三摻雜濃度在擴散之前介於10 21cm -3和10 22cm -3之間。
根據本發明的一個方面，一種3D記憶體元件包括具有交替的堆疊導電層和堆疊介電層的儲存堆疊體、半導體層和垂直地穿過該儲存堆疊體延伸到該半導體層內的通道結構。該通道結構的面朝該半導體層的第一部分的第一橫向尺寸大於該通道結構的面朝該儲存堆疊體的第二部分的第二橫向尺寸。該通道結構包括儲存膜和半導體通道。該半導體通道的處於通道結構的第一部分的其中一部分的第一摻雜濃度大於該半導體通道的處於該通道結構的第二部分的其中一部分的第二摻雜濃度。
在本發明的其中一些實施例中，第一摻雜濃度處於大約10 19cm -3和大約10 21cm -3之間。
在本發明的其中一些實施例中，該半導體通道的處於通道結構的第一部分的其中一部分包括N型摻雜多晶矽。
在本發明的其中一些實施例中，該半導體層包括N型摻雜多晶矽。
在本發明的其中一些實施例中，該3D記憶體元件進一步包括與該半導體層以及該半導體通道的處於通道結構的第一部分的其中一部分相接觸的導電層。
在本發明的其中一些實施例中，該導電層包括與半導體通道的該部分相接觸的金屬矽化物層以及與該金屬矽化物層相接觸的金屬層。
在本發明的其中一些實施例中，該3D記憶體元件進一步包括與該導電層相接觸的源極接觸。
在本發明的其中一些實施例中，該3D記憶體元件進一步包括與該半導體層相接觸的源極接觸。
在本發明的其中一些實施例中，該通道結構的第一部分進一步包括與該半導體通道相接觸的擴大結構，並且該擴大結構的第三摻雜濃度等於或者大於該第一摻雜濃度。
在本發明的其中一些實施例中，該擴大結構包括多晶矽或氧化矽。
在本發明的其中一些實施例中，該3D記憶體元件進一步包括絕緣結構，該絕緣結構垂直地穿過該儲存堆疊體延伸並且橫向延伸，進而將該儲存堆疊體分成多個塊。
在本發明的其中一些實施例中，該3D記憶體元件進一步包括包圍該通道結構的第二部分的其中一部分的阻隔結構。
根據本發明的另一方面，一種3D記憶體元件包括一種半導體結構，該半導體結構包括具有交替的堆疊導電層和堆疊介電層的儲存堆疊體、半導體層和垂直地穿過該儲存堆疊體延伸到該半導體層內的通道結構。該通道結構包括儲存膜和半導體通道。該半導體通道的摻雜濃度在朝向源極的位置處比在遠離源極的位置處大。
在本發明的其中一些實施例中，該半導體通道的處於該通道結構的第一部分（其面朝該半導體層）的其中一部分的第一摻雜濃度大於該半導體通道的處於該通道結構的第二部分（其面朝該儲存堆疊體）的其中一部分的第二摻雜濃度。
在本發明的其中一些實施例中，該通道結構的第一部分的第一橫向尺寸大於該通道結構的第二部分的第二橫向尺寸。
在本發明的其中一些實施例中，該通道結構的第一部分進一步包括與該半導體通道相接觸的擴大結構，並且該擴大結構的第三摻雜濃度等於或者大於該第一摻雜濃度。
在本發明的其中一些實施例中，該擴大結構包括多晶矽或氧化矽。
在本發明的其中一些實施例中，第一摻雜濃度處於大約10 19cm -3和大約10 21cm -3之間。
在本發明的其中一些實施例中，該半導體通道的處於通道結構的第一部分的其中一部分包括N型摻雜多晶矽。
在本發明的其中一些實施例中，該半導體層包括N型摻雜多晶矽。
在本發明的其中一些實施例中，該第二半導體結構進一步包括與該半導體層以及該半導體通道的處於通道結構的第一部分的其中一部分相接觸的導電層。
在本發明的其中一些實施例中，該導電層包括與半導體通道的該部分相接觸的金屬矽化物層以及與該金屬矽化物層相接觸的金屬層。
在本發明的其中一些實施例中，該通道結構的第一部分的第一橫向尺寸大於該通道結構的第二部分的第二橫向尺寸。
在本發明的其中一些實施例中，該第二半導體結構進一步包括與該導電層相接觸的源極接觸。
在本發明的其中一些實施例中，該第二半導體結構進一步包括與該半導體層相接觸的源極接觸。
在本發明的其中一些實施例中，該第二半導體結構進一步包括絕緣結構，該絕緣結構垂直地穿過該儲存堆疊體延伸並且橫向延伸，進而將該儲存堆疊體分成多個塊。
在本發明的其中一些實施例中，該第二半導體結構進一步包括包圍該通道結構的第二部分的其中一部分的阻隔結構。
在本發明的其中一些實施例中，該3D記憶體元件進一步包括具有週邊電路的另一半導體結構以及處於該半導體結構和該另一半導體結構之間的鍵合介面。
根據本發明的又一方面，公開了一種用於形成3D記憶體元件的方法。在基底以上形成半導體層並且在該半導體層以上形成堆疊結構。形成垂直地穿過該堆疊結構和該半導體層延伸的通道結構。該通道結構包括儲存膜和半導體通道。該半導體通道的處於該通道結構的第一部分（其面朝該半導體層）的其中一部分的第一摻雜濃度大於該半導體通道的處於該通道結構的第二部分（其面朝該堆疊結構）的其中一部分的第二摻雜濃度。去除該基底以及該儲存膜的處於通道結構的第一部分的其中一部分，進而露出半導體通道的處於通道結構的第一部分的其中一部分。形成與該半導體層以及該半導體通道的處於通道結構的第一部分當中的露出部分相接觸的導電層。
在本發明的其中一些實施例中，第一隔離層形成於該基底和該半導體層之間，第二隔離層形成於該半導體層和該堆疊結構之間。
在本發明的其中一些實施例中，為了形成該通道結構，形成垂直地穿過該堆疊結構、第二隔離層和該半導體層延伸的通道孔，該通道孔停止在第一隔離層處。該通道孔的面朝該半導體層的第一部分的第一橫向尺寸大於該通道孔的面朝該堆疊結構和第二隔離層的第二部分的第二橫向尺寸。在本發明的其中一些實施例中，為了形成該通道結構，沿該通道結構的側壁和底表面依序形成儲存膜和半導體通道並且在該半導體通道的處於該通道孔的第一部分的其中一部分之上形成摻雜擴大結構。在本發明的其中一些實施例中，為了形成該通道結構，使摻雜劑從摻雜擴大結構擴散至半導體通道，使得半導體通道的處於通道孔的第一部分內的其中一部分的第一摻雜濃度大於半導體通道的處於通道孔的第二部分內的其中一部分的第二摻雜濃度。
在本發明的其中一些實施例中，形成垂直地穿過第二隔離層和該半導體層延伸的阻隔結構。在本發明的其中一些實施例中，為了形成該通道孔，蝕刻出垂直地穿過該堆疊結構、第二隔離層和該半導體層延伸的通道孔，該通道孔停止在第一隔離層處。在本發明的其中一些實施例中，該通道孔的第一部分的蝕刻被該阻隔結構橫向停止。
在本發明的其中一些實施例中，為了形成摻雜擴大結構，在通道孔內的半導體通道之上沉積一層多晶矽或氧化矽，採用摻雜劑對該層多晶矽或氧化矽進行原位摻雜，並且蝕刻掉該層多晶矽或氧化矽的處於通道孔的第二部分內的該半導體通道之上的其中一部分。
在本發明的其中一些實施例中，摻雜劑是N型摻雜劑，並且該摻雜擴大結構的摻雜濃度在擴散之前處於大約10 21cm -3和大約10 22cm -3之間。
在本發明的其中一些實施例中，為了依序形成儲存膜和半導體通道，依序沉積由氧化矽、氮化矽、氧化矽和本征多晶矽構成的層。
在本發明的其中一些實施例中，為了形成該導電層，在該半導體層以及半導體通道的處於通道結構的第一部分內的露出部分上形成金屬矽化物層，並且在金屬矽化物層層上形成金屬層。
在本發明的其中一些實施例中，在去除該基底之後形成與該導電層相接觸的源極接觸。
在本發明的其中一些實施例中，在去除該基底之前形成與該半導體層相接觸的源極接觸。
在本發明的其中一些實施例中，該半導體層包括N型摻雜多晶矽。
在本發明的其中一些實施例中，在去除該基底之前，形成垂直地穿過該堆疊結構的開口，並且透過該開口以包括交替的堆疊導電層和堆疊介電層的儲存堆疊體替代該堆疊結構，並且在該開口內形成絕緣結構。
上文將參考附圖描述本發明的實施例中的技術方案。只要有可能，就將在所有附圖中使用相同的附圖標記指示相同或相似部分。顯然，所描述的實施例只是本發明的一些而非全部實施例。可以對各種實施例中的特徵進行交換和/或組合。本領域技術人員無需創造性勞動基於本發明的實施例獲得的其他實施例將落在本發明的範圍內。
將詳細參考在附圖中示出的本發明的示例性實施例。在可能的情況下，在所有附圖中使用相同的附圖標記來表示相同或相似的元件。
以上公開內容提供了許多不同的實施例或示例，用於實現所提供的主題的不同特徵。為了簡化本發明內容，上面描述元件和佈置的具體示例。當然，這些僅僅是示例，而不旨在是限制性的。例如，在下面的描述中，對第一特徵在第二特徵上或上方的形成，可以包括其中第一特徵和第二特徵直接接觸來形成的實施例，並且還可以包括其中另外的特徵可以形成在第一和第二特徵之間以使得第一和第二特徵可以不直接接觸的實施例。此外，本發明內容可以在各種示例中重複參考數位和/或字母。這種重複是出於簡單和清楚的目的，其本身並不決定所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，本文可以使用空間相對術語，例如“下方”、“下面”、“下層”、“上面”、“上層”等來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。空間上相關的術語旨在包括元件在使用或操作步驟中的不同方向(除了圖中所示的方位之外)。所述裝置可以面向其它方向(旋轉90度或在其它方向)，並且本文使用的空間上相關的描述符同樣可以相應地解釋。
雖然討論了特定的配置和佈置，但應理解，這僅為了說明性目的而完成。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不偏離本發明內容的精神和範圍。對相關領域中的技術人員將顯而易見的是，也可以在各種其它應用中使用本發明內容。
注意，在本說明書中對“一個實施方式”、“實施方式”、“示例實施方式”、“一些實施方式”等的提及指示所描述的實施方式可以包括特定特徵、結構或特性，但各個實施方式可能不一定包括特定特徵、結構或特性。而且，這樣的短語並不一定指同一實施方式。此外，當結合實施方式描述特定特徵、結構或特性時，其將在相關領域中的技術人員的知識內，以結合其它實施方式（不管是否被明確描述）來影響這樣的特徵、結構或特性。
通常，可以至少部分地從在上上文中的用法來理解術語。例如，至少部分地根據上上文，如在本文使用的術語“一個或多個”可以用於在單數意義上描述任何特徵、結構或特性，或可以用於在複數意義上描述特徵、結構或特性的組合。類似地，至少部分地根據上上文，術語例如“一（a）”、“一個（an）”和“所述（the）”再次可以被理解為傳達單數用法或傳達複數用法。此外，再次至少部分地根據上上文，術語“基於”可被理解為不一定意欲傳達排他的一組因素，且可替代地允許不一定明確地描述的額外因素的存在。
應容易理解，在本發明內容中的“在……上”、“在……上面”和“在……之上”的含義應以最廣泛的方式被解釋，使得“在……上”不僅意指“直接在某物上”，而且還包括“在某物上”而在其之間有中間特徵或層的含義，以及“在……上面”或“在……之上”不僅意指“在某物上面”或“在某物之上”的含義，而且還可以包括其“在某物上面”或“在某物之上”而在其之間沒有中間特徵或層（即，直接在某物上）的含義。
此外，空間相對術語例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等可以在本文為了便於描述而用於描述一個元件或特徵與如在附圖中所示的另外的元件或特徵的關係。除了在附圖中描繪的定向以外，空間相對術語意欲還包括在使用或處理步驟中的設備的不同定向。裝置可以以另外方式被定向（旋轉90度或在其它定向處），且在本文使用的空間相對描述符可以相應地同樣被解釋。
如在本文使用的，術語“基底”指隨後的材料層被添加到其上的材料。基底包括“頂”表面和“底”表面。基底的頂表面一般是半導體設備被形成於的地方，且因此半導體設備在基底的頂側處形成，除非另有規定。底表面與頂表面相對，且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。在基底的頂部上添加的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括大量半導體材料（例如矽、鍺、砷化鎵、磷化銦等）。可選地，基底可以由非導電材料（例如玻璃、塑膠或藍寶石晶圓）製成。
如在本文使用的，術語“層”指包括具有一定厚度的區域的材料部分。層具有頂側和底側，其中層的底側相對靠近基底，而頂側相對遠離基底。層可以在整個底層或上覆結構之上延伸，或可以具有比底層或上覆結構的寬度小的寬度。此外，層可以是具有比連續結構的厚度小的厚度的同質或不同質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在其處的任何組水平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以包括在其中的一個或多個層，和/或可以具有在其上、在其之上和/或在其之下的一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導電層和接觸層（其中形成接觸、互連線和/或垂直互連接入（VIA））和一個或多個介電層。
在本發明內容中，為了描述的容易，“排”用於指沿著垂直方向的實質上相同的高度的元件。例如，字元線和底層閘極介電層可被稱為“排”，字元線和底層絕緣層可一起被稱為“排”，實質上相同的高度的字元線可被稱為“一排字元線”或類似術語等。
如在本文使用的，術語“名義上(標稱上)/名義上(標稱上)地”指在產品或過程的設計階段期間設置的元件或過程步驟的特性或參數的期望或目標值，連同高於和/或低於期望值的值的範圍。值的範圍可能是由於在製造製程或容限中的輕微變化。如在本文使用的，術語“大約”指示可以基於與主題半導體設備相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示在例如值的10-30%（例如，值的±10%、±20%或±30%）內變化的給定量的值。
在本發明內容中，術語“水平/水平地/橫向/橫向地”意指名義上平行於基底的橫向表面，以及術語“垂直”或“垂直地”意指名義上垂直於基底的橫向表面。
如在本文使用的，術語“3D記憶體”指具有在橫向定向的基底上的記憶體單元電晶體的垂直定向的串（在本文被稱為“記憶體串”，例如NAND串）的立體（3D）半導體設備，使得記憶體串在相對於基底的垂直方向上延伸。
上文的公開內容，提供了用於實施所提供的主題的不同特徵的多個不同實施例或示例。上文描述了元件和佈置的具體示例以簡化本發明。當然，這些只是示例，並非意在構成限制。例如，上文的描述當中出現的在第二特徵上或之上形成第一特徵，可以包括所述第一特徵和第二特徵是可以直接接觸的特徵的實施例，並且還可以包括可以在所述第一特徵和第二特徵之間形成額外的特徵、進而使得所述第一特徵和第二特徵不直接接觸的實施例。此外，本發明可以在各個示例中重複使用作為附圖標記的數位元和/或字母。這種重複的目的是為了簡化和清楚的目的，並且本身不指示所討論的在各種實施例和/或配置之間的關係。
前述對具體的實施例的描述內容將如此揭露本發明內容的一般本質，以使得其他人透過應用本技術領域的知識可以輕鬆地修改和/或適配這樣的具體實施例的各種應用，而沒有過多的實驗，並且不脫離本發明內容的一般概念。因此，基於本文中呈現的教導和指南，這樣的適配和修改旨在落在所公開的實施例的等價項的意義和範圍內。應當理解，本文中的片語或者術語是出於描述而非限制的目的的，以使得本說明書的術語或者片語將由技術人員根據所述教導和指南來解釋。
特定實施方式的前述描述將如此揭露其他人透過應用在本領域的技術內的知識可以為各種應用容易修改和/或改編這樣的特定實施方式的本發明內容的一般性質，而不偏離本發明內容的一般概念。因此，基於在本文提出的教導和指導，這樣的改編和修改被規定為在所公開的實施方式的等同物的含義和範圍內。應理解，本文的用語或術語是為了描述而不是限制的目的，使得本說明書的術語或用語應由技術人員按照教導和指導來解釋。
上面借助於說明所指定的功能及其關係的實現方式的功能構建塊描述了本發明內容的實施方式。為了描述的方便，這些功能構建塊的界限在本文被任意限定。可限定可選的界限，只要所指定的功能及其關係被適當地執行。
概述和摘要章節可闡述如發明人設想的本發明內容的一個或多個但不是全部示例性實施方式，且因此並不意欲以任何方式限制本發明內容和所附申請專利範圍。
本發明內容的廣度和範圍不應由上面所述的示例性實施方式中的任一者限制，但應僅根據所附的申請專利範圍及其等效物被限定。
儘管在本說明書中透過使用具體實施例描述了本發明的原理和實施方式，但是前文對實施例的描述僅意在輔助對本發明的理解。此外，可以對前述不同實施例的特徵進行組合，以形成額外的實施例。本領域普通技術人員可以根據本發明的思路對所述的具體實施方式和應用範圍做出修改。因而，不應將說明書的內容理解成是對本發明的限制。
上文對具體實施例的描述將因而揭示本發明的概括實質，本領域技術人員不需要過多的試驗就能夠透過本領域的知識和技能容易地針對各種應用修改和/或調整這樣的具體實施例，而不脫離本發明的一般原理。因此，基於文中提供的教導和指引，意在使這樣的調整和修改落在所公開的實施例的含義以及等價方案的範圍內。應當理解，文中的措辭或術語是為了達到描述而非限定目的，因而本領域技術人員應當根據所述教導和指引對本說明書的術語或措辭加以解釋。
上文借助於說明所指定的功能及其關係的實施方式的功能構建塊描述了本發明的實施例。為了描述的方便起見，任意地定義了這些功能構建塊的邊界。可以定義替代邊界，只要適當地執行指定功能及其關係即可。
發明內容部分和摘要部分可能闡述了本發明人設想的本發明的一個或多個示範性實施例，而非全部的示範性實施例，因而並非意在透過任何方式對本發明和所附申請專利範圍構成限制。
本發明的寬度和範圍不應由上述示範性實施例中的任何示範性實施例限制，而是僅根據下述申請專利範圍及其等價方案限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D記憶體元件 101:基底 102:第一半導體結構 103:3D記憶體元件 104:第二半導體結構 106:鍵合介面 108:週邊電路 110:鍵合層 111:鍵合接觸 112:鍵合層 113:鍵合接觸 114:儲存堆疊體 116:堆疊導電層 118:堆疊介電層 120:半導體層 121:金屬矽化物層 122:導電層 123:金屬層 124:通道結構 124-1:第一部分 124-2:第二部分 126:儲存膜 127:擴大結構 127A:擴大結構 127B:擴大結構 127C:擴大結構 127D:擴大結構 127E:擴大結構 128:半導體通道 129:阻隔結構 130:絕緣結構 132:源極接觸 133:後段互連層 134:ILD層 135:半導體層 136:重新分佈層 137:ILD層 138:鈍化層 139:鈍化層 140:接觸襯墊 141:接觸襯墊 142:接觸 144:接觸 145:接觸 146:週邊接觸 147:源極接觸 148:週邊接觸 149:間隔體結構 150:通道局部接觸 151:通道插塞 152:字元線局部接觸 160:帽蓋層 302:載體基底 303:犧牲層 304:停止層 305:第一隔離層 306:N型摻雜半導體層 307:第二隔離層 308:介電堆疊 309:阻隔結構 310:第二介電層(堆疊介電層) 311:間隔體結構 312:第一介電層(堆疊犧牲層) 313:通道孔 313-1:第一部分 313-2:第二部分 314:通道結構 315:隧道層 316:儲集層 317:阻擋層 318:半導體通道 319:摻雜擴大結構 320:帽蓋層 321:通道插塞 328:堆疊導電層 330:儲存堆疊體 334:通道局部接觸 336:絕緣結構 338:週邊接觸 340:週邊接觸 342:字元線局部接觸 344:通道局部接觸 346:鍵合層 348:鍵合層 350:矽基底 351:層 352:週邊電路 354:鍵合介面 356:ILD層 359:導電層 360:金屬矽化物層 362:金屬層 364:源極接觸 366:接觸 368:接觸 370:重新分佈層 372:鈍化層 374:接觸襯墊 376:互連層 400:方法 402:操作步驟 404:操作步驟 406:操作步驟 408:操作步驟 410:操作步驟 412:操作步驟 414:操作步驟 416:操作步驟 418:操作步驟 500:方法 502:操作步驟 504:操作步驟 506:操作步驟 508:操作步驟 W1:直徑 W2:直徑
被併入本文並形成說明書的其中一部分的附圖例示了本發明的實施例並與說明書一起進一步用以解釋本發明的原理，並使相關領域的技術人員能夠做出和使用本發明。 當結合附圖閱讀時，根據以下具體實施方式可以最好地理解本發明的各方面。注意，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了討論的清楚，可以增加或減小各種特徵的尺寸。 圖1A示出了根據本發明的一些實施例的示例性3D記憶體元件的截面的側視圖。 圖1B示出了根據本發明的一些實施例的另一示例性3D記憶體元件的截面的側視圖。 圖2示出了根據本發明的各種實施例的處於3D記憶體元件中的各種示例性通道結構的截面的放大側視圖。 圖3A-圖3L示出了根據本發明的一些實施例的用於形成示例性3D記憶體元件的製作過程。 圖4示出了根據本發明的一些實施例用於形成3D記憶體元件的示例性方法的流程圖。 圖5示出了根據本發明的一些實施例用於形成3D記憶體元件中的通道結構的示例性方法的流程圖。 當結合附圖理解時，本發明內容的特徵和優點將從以下闡述的詳細描述變得更明顯，其中相似的參考符號標識相應的元件。在附圖中，相似的參考數字通常指示相同的、在功能上相似的和/或在結構上相似的元件。元件首次出現於的附圖，由在相應的參考數字中的最左邊的數字指示。 將參考附圖描述本發明內容的實施方式。
100:3D記憶體元件
101:基底
102:第一半導體結構
104:第二半導體結構
106:鍵合介面
108:週邊電路
110:鍵合層
111:鍵合接觸
112:鍵合層
113:鍵合接觸
114:儲存堆疊體
116:堆疊導電層
118:堆疊介電層
120:半導體層
121:金屬矽化物層
122:導電層
123:金屬層
124:通道結構
126:儲存膜
127:擴大結構
128:半導體通道
129:阻隔結構
130:絕緣結構
132:源極接觸
133:後段互連層
134:ILD層
136:重新分佈層
138:鈍化層
140:接觸襯墊
142:接觸
144:接觸
146:週邊接觸
148:週邊接觸
149:間隔體結構
150:通道局部接觸
151:通道插塞
152:字元線局部接觸
160:帽蓋層

Claims (20)

  1. 一種立體（3D）記憶體元件，包括： 包括交替的多個堆疊導電層和多個堆疊介電層的一儲存堆疊體； 一半導體層；以及 垂直地穿過所述儲存堆疊體延伸到所述半導體層內的一通道結構，其中 所述通道結構的面朝所述半導體層的一第一部分的一第一橫向尺寸，大於所述通道結構的面朝所述儲存堆疊體的一第二部分的一第二橫向尺寸； 所述通道結構包括一儲存膜和一半導體通道；並且 所述半導體通道處於所述通道結構的所述第一部分的其中一部分的一第一摻雜濃度，大於所述半導體通道處於所述通道結構的所述第二部分的其中一部分的一第二摻雜濃度。
  2. 根據請求項1所述的3D記憶體元件，其中，所述第一摻雜濃度處於10 19cm -3和10 21cm -3之間。
  3. 根據請求項1所述的3D記憶體元件，其中，所述半導體通道處於所述通道結構的所述第一部分的其中一部分包括N型摻雜多晶矽。
  4. 根據請求項1所述的3D記憶體元件，其中，所述半導體層包括N型摻雜多晶矽。
  5. 根據請求項1所述的3D記憶體元件，進一步包括： 一導電層，與所述半導體層以及所述半導體通道處於所述通道結構的所述第一部分的其中一部分相接觸。
  6. 根據請求項5所述的3D記憶體元件，其中，所述導電層包括與所述半導體通道的所述部分相接觸的一金屬矽化物層，以及與所述金屬矽化物層相接觸的一金屬層。
  7. 根據請求項5所述的3D記憶體元件，進一步包括與所述導電層相接觸的一源極接觸。
  8. 根據請求項1所述的3D記憶體元件，進一步包括與所述半導體層相接觸的一源極接觸。
  9. 根據請求項1所述的3D記憶體元件，其中，所述通道結構的所述第一部分進一步包括與所述半導體通道相接觸的一擴大結構，並且所述擴大結構的一第三摻雜濃度等於或者大於所述第一摻雜濃度。
  10. 根據請求項9所述的3D記憶體元件，其中，所述擴大結構包括多晶矽或氧化矽。
  11. 根據請求項1所述的3D記憶體元件，進一步包括一絕緣結構，所述絕緣結構垂直地穿過所述儲存堆疊體延伸並且橫向延伸，進而將所述儲存堆疊體分成多個塊。
  12. 根據請求項1所述的3D記憶體元件，進一步包括一阻隔結構，所述阻隔結構包圍所述通道結構的所述第二部分的其中一部分。
  13. 一種立體（3D）記憶體元件，包括： 一半導體結構，其包括： 包括交替的多個堆疊導電層和多個堆疊介電層的一儲存堆疊體； 一半導體層；以及 垂直地穿過所述儲存堆疊體延伸到所述半導體層內的一通道結構，其中，所述通道結構包括一儲存膜和一半導體通道，並且所述半導體通道的一摻雜濃度在朝向一源極的位置處，比在遠離所述源極的位置處大。
  14. 根據請求項13所述的3D記憶體元件，其中，所述半導體通道的處於所述通道結構的一第一部分的其中一部分的一第一摻雜濃度，大於所述半導體通道的處於所述通道結構的一第二部分的其中一部分的一第二摻雜濃度，所述通道結構的所述第一部分面朝所述半導體層，並且所述通道結構的所述第二部分面朝所述儲存堆疊體。
  15. 根據請求項14所述的3D記憶體元件，其中，所述通道結構的所述第一部分的一第一橫向尺寸大於所述通道結構的所述第二部分的一第二橫向尺寸。
  16. 一種用於形成立體（3D）記憶體元件的方法，包括： 在一基底以上形成一半導體層，並且在所述半導體層上形成一堆疊結構； 形成垂直地穿過所述堆疊結構和所述半導體層延伸的一通道結構，其中，所述通道結構包括一儲存膜和一半導體通道，並且所述半導體通道的處於所述通道結構的一第一部分的其中一部分的一第一摻雜濃度，大於所述半導體通道的處於所述通道結構的一第二部分的其中一部分的一第二摻雜濃度，所述通道結構的所述第一部分面朝所述半導體層，並且所述通道結構的所述第二部分面朝所述堆疊結構； 去除所述基底以及所述儲存膜的處於所述通道結構的所述第一部分的其中一部分，進而露出所述半導體通道的處於所述通道結構的所述第一部分的其中一部分；以及 形成與所述半導體層以及所述半導體通道的處於所述通道結構的所述第一部分當中的露出部分相接觸的一導電層。
  17. 根據請求項16所述的方法，進一步包括在所述基底和所述半導體層之間形成一第一隔離層，並且在所述半導體層和所述堆疊結構之間形成一第二隔離層。
  18. 根據請求項17所述的方法，其中，形成所述通道結構包括： 形成垂直地穿過所述堆疊結構、所述第二隔離層和所述半導體層延伸且停止在所述第一隔離層處的一通道孔，其中，所述通道孔的面朝所述半導體層的一第一部分的一第一橫向尺寸大於所述通道孔的面朝所述堆疊結構和所述第二隔離層的一第二部分的一第二橫向尺寸； 沿所述通道孔的一側壁和一底表面依序形成一儲存膜和一半導體通道； 在所述半導體通道的處於所述通道孔的所述第一部分的其中一部分之上形成一摻雜擴大結構；以及 使一摻雜劑從所述摻雜擴大結構擴散至所述半導體通道，使得所述半導體通道的處於所述通道孔的所述第一部分的其中一部分的一第一摻雜濃度，大於所述半導體通道的處於所述通道孔的所述第二部分的其中一部分的一第二摻雜濃度。
  19. 根據請求項18所述的方法，其中，形成所述摻雜擴大結構包括： 在所述通道孔內，在所述半導體通道之上沉積一層多晶矽或氧化矽； 採用所述摻雜劑對所述一層多晶矽或氧化矽進行一原位摻雜；以及 蝕刻掉位在所述通道孔的所述第二部分處於所述半導體通道之上，所述一層多晶矽或氧化矽的其中一部分。
  20. 根據請求項18所述的方法，其中，所述摻雜劑是N型摻雜劑，並且所述摻雜擴大結構的一第三摻雜濃度在擴散之前介於10 21cm -3和10 22cm -3之間。
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