CN112567519A - 三维存储器件及其形成方法 - Google Patents

三维存储器件及其形成方法 Download PDF

Info

Publication number
CN112567519A
CN112567519A CN202080003907.7A CN202080003907A CN112567519A CN 112567519 A CN112567519 A CN 112567519A CN 202080003907 A CN202080003907 A CN 202080003907A CN 112567519 A CN112567519 A CN 112567519A
Authority
CN
China
Prior art keywords
channel
layer
semiconductor
memory device
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202080003907.7A
Other languages
English (en)
Other versions
CN112567519B (zh
Inventor
张坤
吴林春
周文犀
夏志良
霍宗亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202111616138.0A priority Critical patent/CN114335006A/zh
Publication of CN112567519A publication Critical patent/CN112567519A/zh
Application granted granted Critical
Publication of CN112567519B publication Critical patent/CN112567519B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H01L21/32155—Doping polycristalline - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Ultra Sonic Daignosis Equipment (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种3D存储器件包括具有交替的堆叠导电层和堆叠电介质层的存储堆叠体、半导体层和垂直地穿过该存储堆叠体延伸到该半导体层内的沟道结构。该沟道结构的面朝该半导体层的第一部分的第一横向尺寸大于该沟道结构的面朝该存储堆叠体的第二部分的第二横向尺寸。该沟道结构包括存储膜和半导体沟道。该半导体沟道的处于沟道结构的第一部分当中的部分的第一掺杂浓度大于该半导体沟道的处于该沟道结构的第二部分当中的部分的第二掺杂浓度。

Description

三维存储器件及其形成方法
背景技术
本公开涉及三维(3D)存储器件及其制作方法。
通过改进工艺技术、电路设计、程序设计算法和制作工艺使平面存储单元缩小到了更小的尺寸。但是，随着存储单元的特征尺寸接近下限，平面加工和制作技术变得更加困难，而且成本更加高昂。因此，平面存储单元的存储密度接近上限。
3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制往返于存储阵列的信号的外围器件。
发明内容
本文公开了3D存储器件及其形成方法的实施例。
在一个示例中，一种3D存储器件包括具有交替的堆叠导电层和堆叠电介质层的存储堆叠体、半导体层和垂直地穿过该存储堆叠体延伸到该半导体层内的沟道结构。该沟道结构的面朝该半导体层的第一部分的第一横向尺寸大于该沟道结构的面朝该存储堆叠体的第二部分的第二横向尺寸。该沟道结构包括存储膜和半导体沟道。该半导体沟道的处于沟道结构的第一部分当中的部分的第一掺杂浓度大于该半导体沟道的处于该沟道结构的第二部分当中的部分的第二掺杂浓度。
在另一示例中，一种3D存储器件包括一种半导体结构，该半导体结构包括具有交替的堆叠导电层和堆叠电介质层的存储堆叠体、半导体层和垂直地穿过该存储堆叠体延伸到该半导体层内的沟道结构。该沟道结构包括存储膜和半导体沟道。该半导体沟道的掺杂浓度在朝向源极的位置处比在远离源极的位置处大。
在又一个示例中，公开了一种形成3D存储器件的方法。在衬底以上形成半导体层并且在该半导体层以上形成堆叠结构。形成垂直地穿过该堆叠结构和该半导体层延伸的沟道结构。该沟道结构包括存储膜和半导体沟道。该半导体沟道的处于该沟道结构的第一部分(其面朝该半导体层)当中的部分的第一掺杂浓度大于该半导体沟道的处于该沟道结构的第二部分(其面朝该堆叠结构)当中的部分的第二掺杂浓度。去除该衬底以及该存储膜的处于沟道结构的第一部分当中的部分，从而露出半导体沟道的处于沟道结构的第一部分当中的部分。形成与该半导体层以及该半导体沟道的处于沟道结构的第一部分当中的露出部分相接触的导电层。
附图说明
被并入本文并形成说明书的部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1A示出了根据本公开的一些实施例的示例性3D存储器件的截面的侧视图。
图1B示出了根据本公开的一些实施例的另一示例性3D存储器件的截面的侧视图。
图2示出了根据本公开的各种实施例的处于3D存储器件中的各种示例性沟道结构的截面的放大侧视图。
图3A-3L示出了根据本公开的一些实施例的用于形成示例性3D存储器件的制作过程。
图4示出了根据本公开的一些实施例用于形成3D存储器件的示例性方法的流程图。
图5示出了根据本公开的一些实施例用于形成3D存储器件中的沟道结构的示例性方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管讨论了具体配置和布置，但是应当理解所述讨论只是为了达到举例说明的目的。本领域技术人员将认识到可以使用其他配置和布置而不脱离本公开的实质和范围。本领域技术人员显然将认识到也可以将本公开用到各种各样的其他应用当中。
应当指出，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等表示所述的实施例可以包括特定的特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定特征、结构或特性时，结合明确或未明确描述的其他实施例实现这样的特征、结构或特性处于本领域技术人员的知识范围之内。
一般而言，应当至少部分地由语境下的使用来理解术语。例如，至少部分地根据语境，文中采用的词语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特点，或者可以用于从复数的意义上描述特征、结构或特点的组合。类似地，还可以将词语“一”、“一个”或“该”理解为传达单数用法或者传达复数用法，其至少部分地取决于语境。此外，可以将词语“基于”理解为未必意在传达排他的一组因素，相反可以允许存在其他的未必明确表述的因素，其还是至少部分地取决于语境。
应当容易地理解，应当按照最宽的方式解释本公开中的“在……上”、“在……以上”和“在……之上”，“在……上”不仅意味着直接处于某物上，还包含在某物上且其间具有中间特征或层的含义，“在……以上”或者“在……之上”不仅包含在某物以上或之上的含义，还包含在某物以上或之上且其间没有中间特征或层的含义(即，直接处于某物上)。
此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的器件的不同取向。所述设备可以具有其他取向(旋转90度或者处于其他取向上)，并照样相应地解释文中采用的空间相对描述词。
文中使用的“衬底”一词是指在上面添加后续材料层的材料。能够对衬底本身图案化。添加到衬底上面的材料可以受到图案化，或者可以保持不受图案化。此外，衬底可以包括很宽范围内的一系列材料，例如，硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料，例如，玻璃、塑料或者蓝宝石晶片等形成。
文中使用的“层”一词可以指包括具有一定厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的一个区域，其厚度小于该连续结构的厚度。例如，层可以位于所述连续结构的顶表面和底表面之间的任何成对水平面之间，或者位于所述顶表面和底表面处。层可以水平延伸、垂直延伸和/或沿锥形表面延伸。衬底可以是层，可以在其内包含一个或多个层，并且/或者可以具有位于其上、其以上和/或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体层和接触层(在其内形成互连线路和/或垂直互连通道(通孔)触点)以及一个或多个电介质层。
文中所使用的词语“标称/标称地”是指在产品或工艺的设计阶段内设置的部件或工艺操作的特征或参数的预期或目标值连同高于和/或低于所述预期值的某一值范围。所述值范围可能归因于制造工艺或容限的略微变化。如文中所使用的，“左右”一词是指既定量的值能够基于与对象半导体器件相关联的特定技术节点发生变动。基于特定技术节点，“左右”一词可以指示既定量的值在(例如)该值的10-30％(例如，该值的±10％、±20％或者30％)以内发生变动。
文中使用的“3D存储器件”一词是指具有垂直取向存储单元晶体管串(文中称为“存储串”，例如，NAND存储串)的半导体器件，所述垂直取向存储单元晶体管串处于横向取向的衬底上，从而使得所述存储串相对于衬底沿垂直方向延伸。文中使用的词语“垂直/垂直地”是指在标称上垂直于衬底的横向表面。
在一些3D存储器件(例如，3D NAND存储器件)中，选择性地生长半导体插塞，以包围沟道结构的侧壁，例如，其被称为侧壁选择性外延生长(SEG)。与形成于沟道结构下端的另一种类型的半导体插塞(例如，底部SEG)相比，侧壁SEG的形成避免了对处于沟道孔的底表面处的存储膜和半导体沟道的蚀刻(又称为SONO穿孔)，由此增大了工艺窗口，尤其是在采用先进技术制作3D NAND存储器件时，例如，当对于多构成级架构而言具有90级或更多级时。
然而，由于采用本征(纯的、未掺杂的)半导体材料(例如，本征多晶硅)来形成半导体沟道，因而在半导体沟道与侧壁SEG或与半导体沟道接触的导体层之间存在相对较高的阻隔，由此在其间引入了高接触电阻。3D存储器件的电性能可能受到高接触电阻的影响。
根据本公开的各种实施例提供了具有半导体沟道的降低的接触电阻和薄层电阻的3D存储器件。在一些实施例中，对该半导体沟道进行局部原位掺杂，使得该半导体沟道的形成源极触点的部分受到高度掺杂，以降低阻隔，同时使该半导体沟道的形成存储单元的另一部分保持不受掺杂或者受到低度掺杂。在一些实施例中，沟道结构的不形成存储单元的部分包括额外的扩大结构(具有高掺杂多晶硅或氧化硅)，该扩大结构起着掺杂源的作用，从而在制作3D存储器件的热工艺期间对半导体沟道的与该掺杂源相接触的部分进行原位掺杂。在一些实施例中，从背面打开每一沟道结构的一端，从而露出相应的半导体沟道的掺杂部分，并且该3D存储器件进一步包括电连接半导体沟道的露出掺杂部分的导电层，以进一步降低接触电阻和薄层电阻。因此，能够提高3D存储器件的电性能。
图1A示出了根据本公开的一些实施例的示例性3D存储器件100的截面的侧视图。在一些实施例中，3D存储器件100是包括第一半导体结构102以及堆叠设置在第一半导体结构102之上的第二半导体结构104的键合芯片。根据一些实施例，第一半导体结构102和第二半导体结构104在其间的键合界面106处连接。如图1A所示，第一半导体结构102可以包括衬底101，衬底101可以包括硅(例如，单晶硅、c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、SOI或者任何其他适当材料。
3D存储器件100的第一半导体结构102可以包括处于衬底101上的外围电路108。应当指出，在图1A中包含x轴和y轴是为了进一步例示具有衬底101的3D存储器件100中的部件的空间关系。衬底101包括两个沿x方向(即，横向方向)横向延伸的横向表面(例如，顶表面和底表面)。如文中所使用的，当衬底在y方向内处于半导体器件的最低平面内时，所述半导体器件(例如，3D存储器件100)的一个部件(例如，层或器件)是处于另一部件(例如，层或器件)“上”、“以上”还是“以下”是沿y方向(即，垂直方向)相对于所述半导体器件的衬底(例如，衬底101)确定的。在本公开中将通篇采用相同的概念来描述空间关系。
在一些实施例中，外围电路108被配置为控制和感测3D存储器件100。外围电路108可以是任何用于促进3D存储器件100的操作的适当数字、模拟和/或混合信号控制和感测电路，其包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考或者所述电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。外围电路108可以包括形成于衬底101“上”的晶体管，其中，晶体管的全部或部分形成于半导体层101内(例如，处于衬底101的顶表面以下)和/或直接形成于衬底101上。还可以在衬底101内形成隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管的源极区和漏极区)。根据一些实施例，借助于高级逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等技术节点)，晶体管是高速的。应当理解，在一些实施例中，外围电路108可以进一步包括任何其他与高级逻辑工艺兼容的电路，包括诸如处理器和可编程逻辑器件(PLD)的逻辑电路或者诸如静态随机存取存储器(SRAM)和动态RAM(DRAM)的存储电路。
在一些实施例中，3D存储器件100的第一半导体结构102进一步包括处于外围电路108以上的互连层(未示出)，以传递通往和来自外围电路108的电信号。互连层可以包括多个互连(本文又称为触点)，其包括横向互连线和垂直互连访问(通孔)触点。如本文所用，“互连”一词可以宽泛地包括任何适当类型的互连，例如，中道工序(MEOL)互连和后道工序(BEOL)互连。互连层可以进一步包括一个或多个层间电介质(ILD)层(又称为金属间电介质(IMD)层)，所述互连线和通孔触点可以形成于所述层内。也就是说，互连层可以包括处于多个ILD层内的互连线和通孔触点。互连层内的互连线和通孔触点可以包导电材料，其包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。互连层中的ILD层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。
如图1A所示，3D存储器件100的第一半导体结构102可以进一步包括处于键合界面106处并且处于互连层和外围电路108以上的键合层110。键合层110可以包括多个键合触点111以及对键合触点111电隔离的电介质。键合触点111可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层110的其余区域可以采用电介质形成，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层110中的键合触点111和周围电介质可以用于混合键合。
类似地，如图1A所示，3D存储器件100的第二半导体结构104还可以包括处于键合界面106处并且处于第一半导体结构102的键合层110以上的键合层112。键合层112可以包括多个键合触点113以及对键合触点113电隔离的电介质。键合触点113可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层112的其余区域可以采用电介质形成，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层112中的键合触点113和周围电介质可以用于混合键合。根据一些实施例，键合触点113与键合触点111在键合界面处106相接触。
如下文所详述的，第二半导体结构104可以在键合界面106处按照面对面的方式键合到第一半导体结构102的顶上。在一些实施例中，键合界面106作为混合键合(又称为“金属/电介质混合键合”)的结果设置于键合层110和键合层112之间，所述混合键合是一种直接键合技术(例如，在无需诸如焊料或粘合剂的中间层的情况下在表面之间形成键合)，并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面106是键合层112和键合层110相遇并键合的地方。在实践当中，键合界面106可以是包括第一半导体结构102的键合层110的顶表面和第二半导体结构104的键合层112的底表面的具有一定厚度的层。
在一些实施例中，3D存储器件100的第二半导体结构104进一步包括处于键合层112以上的互连层(未示出)，以传递电信号。该互连层可以包括多个互连，诸如MEOL互连和BEOL互连。该互连层可以进一步包括一个或多个ILD层，所述互连线和通孔触点可以形成于所述ILD层内。互连层内的互连线和通孔触点可以包导电材料，其包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层中的ILD层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施例中，3D存储器件100是NAND闪速存储器件，其中，存储单元是以NAND存储串的阵列的形式提供的。如图1A所示，3D存储器件100的第二半导体结构104可以包括起着NAND存储串的阵列的作用的沟道结构124的阵列。如图1A所示，每一沟道结构124垂直地穿过多个对延伸，每一对包括堆叠导电层116和堆叠电介质层118。交替的堆叠导电层116和堆叠电介质层118是存储堆叠体114的部分。存储堆叠体114内的由堆叠导电层116和堆叠电介质层118构成的对的数量(例如，32、64、96、128、160、192、224、256或更多)决定着3D存储器件100中的存储单元的数量。应当理解，在一些实施例中，存储堆叠体114可以具有多构成级架构(未示出)，该架构包括一个叠一个地堆叠设置的多个存储构成级。每一存储构成级内的由堆叠导电层116和堆叠电介质层118构成的对的数量可以是相同的或者不同的。
存储堆叠体114可以包括多个交替的堆叠导电层116和堆叠电介质层118。存储堆叠体114中的堆叠导电层116和堆叠电介质层118可以在垂直方向内交替。换言之，除了处于存储堆叠体114的顶部或底部的层之外，每一堆叠导电层116可以在两侧与两个堆叠电介质层118相邻，并且每一堆叠电介质层118可以在两侧与两个堆叠导电层116相邻。堆叠导电层116可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。每一堆叠导电层116可以包括被粘合剂/阻隔层包围的栅电极(栅极线)和栅极电介质层。堆叠导电层116的栅电极可以作为字线横向延伸，其结束于存储堆叠体114的一个或多个阶梯结构处。堆叠电介质层118可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图1A所示，3D存储器件100的第二半导体结构104还可以包括处于存储堆叠体114以上的半导体层120。半导体层120可以包括半导体材料，例如，硅。在一些实施例中，半导体层120包括通过淀积技术形成的多晶硅，如下文详细所述。在一些实施例中，将半导体层120掺杂至预期掺杂浓度，以降低其薄层电阻。半导体层120可以掺有任何适当的N型掺杂剂，诸如磷(P)、砷(Ar)或锑(Sb)，它们贡献自由电子并且提高本征半导体的导电性。例如，半导体层120可以包括N型掺杂多晶硅。
在一些实施例中，每一沟道结构124包括采用半导体层(例如，作为半导体沟道128)和复合电介质层(例如，作为存储膜126)填充的沟道孔。在一些实施例中，半导体沟道128包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜126是包括隧道层、储集层(又称为“电荷捕集层”)和阻挡层的复合层。沟道结构124的其余空间可以部分地或者全部以包括电介质材料(例如，氧化硅)和/或空气隙的帽盖层160填充。沟道结构124可以具有圆柱形状(例如，柱形形状)。根据一些实施例，帽盖层160、半导体沟道128以及存储膜126的隧道层、储集层和阻挡层按此顺序沿从柱的中间向柱的外表面径向布置。隧道层可以包括氧化硅、氮氧化硅或其任何组合。储集层可以包括氮化硅、氮氧化硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一个示例中，存储膜126可以包括氧化硅/氮氧化硅/氧化硅(ONO)复合层。
在一些实施例中，沟道结构124进一步包括处于沟道结构124的底部部分当中(例如，处于下端)的沟道插塞151。如文中所使用的，在衬底101被置于3D存储器件100的最低平面内时，部件(例如，沟道结构124)的“上端”是在y方向内离衬底101较远的一端，部件(例如，沟道结构124)的“下端”是在y方向内离衬底101较近的一端。沟道插塞151可以包括半导体材料(例如，多晶硅)。在一些实施例中，沟道插塞151起着NAND存储串的漏极的作用。
如图1A所示，每一沟道结构124可以垂直地穿过存储堆叠体114的交替堆叠导电层116和堆叠电介质层118延伸到半导体层120内。每一沟道结构124的上端可以处于半导体层120的顶表面以下。也就是说，根据一些实施例，沟道结构124不超出半导体层120的顶表面延伸。尽管在图1A的侧视图中未示出，但是应当理解，半导体层120可以是横向延伸的连续层，并且每一沟道结构124在平面图内可以被半导体层120包围。在一些实施例中，存储膜126的上端处于沟道结构124内的半导体沟道128的上端和半导体层120的顶表面以下，如图1A所示。
还参考图2中的沟道结构124的各种示例的放大侧视图，沟道结构124可以包括两个部分：面朝半导体层120(例如，如图1A中所示)的第一部分124-1和面朝存储堆叠体(例如，如图1A中所示)的第二部分124-2。例如，沟道结构124的第一部分124-1可以被半导体层120包围(例如，垂直地处于半导体层120的顶表面和底表面之间)。在一些实施例中，在沟道结构124中，第一部分124-1的横向尺寸(例如，直径)大于沟道结构124的第二部分124-2的横向尺寸(例如，直径)。例如，可以将沟道结构124的形状视为两个连接起来的具有不同直径的同心圆柱(柱)。在一些实施例中，沟道结构124的第一部分124-1进一步包括与半导体沟道128接触的扩大结构127。例如，在沟道结构124的第一部分124-1中，扩大结构127可以沿横向夹在半导体沟道128和帽盖层160之间。根据一些实施例，由于在沟道结构124的第一部分124-1中存在扩大结构127，但是在第二部分124-2中不存在的原因，第一部分124-1的横向尺寸变得大于第二部分124-2的横向尺寸。
如下文联系制作过程详细所述，扩大结构127可以起着用于在3D存储器件100的制作过程期间对半导体沟道128进行局部原位掺杂的掺杂源的作用。根据本公开的范围，扩大结构127的材料和/或形状可以发生变化，只要掺杂剂能够在制作过程期间从扩大结构127扩散至半导体沟道128即可。在一种实施方式中，例如，扩大结构127可以包括与半导体沟道128相同的材料，例如，多晶硅(例如，图2中的127A和127B)。在另一实施方式中，例如，可以包括与半导体沟道128不同的材料，例如，氧化硅(例如，图2中的127C、127D和127E)。例如，扩大结构127还可能在其内包含缝或其他缺陷(例如，图2中的127A和127D)，或者扩大结构127和帽盖层160两者都可能在其内包含缝或其他缺陷(例如，图2中的127B和127E)。应当理解，在扩大结构127和半导体沟道128具有相同材料(例如，多晶硅)的示例中，扩大结构127和半导体沟道128之间的界面和边界可能变得不可区分，并因而在3D存储器件100的最终产品中无法辨别。
根据一些实施例，由于来自掺杂源(即，沟道结构124的第一部分124-1中的扩大结构127)的局部原位掺杂的原因，半导体沟道128的部分受到来自该掺杂源的掺杂剂的掺杂。由于掺杂剂从扩大结构127扩散至半导体沟道128的与沟道结构124的第一部分124-1中的扩大结构127接触的部分(并且可以进一步扩散至半导体沟道128的处于沟道结构124的第二部分124-2中的部分)，因而掺杂浓度分布在半导体沟道128中可以呈现为在沟道结构124的第一部分124-1和第二部分124-2中表现出掺杂浓度差异。在一些实施例中，半导体沟道128的处于沟道结构124的第一部分124-1中的部分的掺杂浓度大于半导体沟道128的处于沟道结构124的第二部分124-2中的部分的掺杂浓度。在一种实施方式中，在半导体沟道128的处于沟道结构124的第一部分124-1当中的部分内，掺杂浓度可以是标称相同的。在另一实施方式中，在半导体沟道128的处于沟道结构124的第一部分124-1当中的部分内，掺杂浓度可以逐渐变化。应当理解，在一些示例中，掺杂剂的扩散可以被局限在沟道结构124的第一部分124-1内，从而使半导体沟道128的处于沟道结构124的第二部分124-2内的部分仍然可以包括本征半导体，例如，本征多晶硅(即，掺杂浓度标称为零)。在其他示例中，半导体沟道128的处于沟道结构124的第二部分124-2内且接近第一部分124-1的部分也受到掺杂(即，以低于第一部分124-1中的掺杂浓度的掺杂浓度)，而半导体沟道128在第二部分124-2内的其余部分(例如，形成NAND存储串的存储单元的部分)则仍然可以包括本征半导体，例如，本征多晶硅。然而，与沟道结构124的第一部分124-1相比，在第二部分124-2中能够发现半导体沟道128中的掺杂浓度的下降。
在一些实施例中，半导体沟道128的处于沟道结构124的第一部分124-1中的掺杂部分包括N型掺杂多晶硅。掺杂剂可以是任何适当N型掺杂剂，诸如P、Ar或Sb。在一些实施例中，半导体沟道128的处于沟道结构124的第一部分124-1内的掺杂部分的掺杂浓度处于大约1019cm-3和大约1021cm-3之间，例如，处于1019cm-3和1021cm-3之间(例如，1019cm-3、2×1019cm-3、3×1019cm-3、4×1019cm-3、5×1019cm-3、6×1019cm-3、7×1019cm-3、8×1019cm-3、9×1019cm-3、1020cm-3、2×1020cm-3、3×1020cm-3、4×1020cm-3、5×1020cm-3、6×1020cm-3、7×1020cm-3、8×1020cm-3、9×1020cm-3、1021cm-3、由所述下端与这些值中的任何值限定的任何范围，或者处于由这些值中的任何两个值限定的任何范围内)。在一些实施例中，扩大结构127的掺杂浓度(在扩散之后的3D存储器件100的最终产品当中)等于或者大于半导体沟道128的处于沟道结构124的第一部分124-1中的掺杂部分的掺杂浓度。也就是说，根据一些实施例，扩大结构127的掺杂浓度不小于半导体沟道128的处于沟道结构124的第一部分124-1中的掺杂部分的掺杂浓度。相应地，根据一些实施例，扩大结构127的掺杂浓度大于半导体沟道128的处于沟道结构124的第二部分124-2中的部分的掺杂浓度。换言之，在一些实施例中，半导体沟道128的掺杂浓度在朝向源极(例如，对应NAND存储串的源极)的地方比远离源极的地方高。上文描述的掺杂浓度分布可以降低半导体沟道128的处于沟道结构124的第一部分124-1中的掺杂部分(其实现针对NAND存储串的源极的电连接)处的阻隔、接触电阻和薄层电阻，而不改变半导体沟道128的形成NAND存储串的存储单元的另一部分的本征性质。
如图1A中所示，在一些实施例中，3D存储器件100的第二半导体结构104还可以包括导电层122，导电层122位于半导体层120以上并与之接触，并且位于半导体沟道128的处于沟道结构124的第一部分124-1中的掺杂部分以上并与之接触。导电层122可以电连接多个沟道结构124。尽管图1A的侧视图中未示出，但是应当理解，导电层122可以是与多个沟道结构124和半导体层120接触的连续导电层。因此，导电层122和半导体层120可以一起在同一块中的NAND存储串的阵列的各源极之间提供电连接，即，提供阵列公共源极(ACS)。在一些实施例中，导电层122沿横向包括两个部分：处于半导体层120上的第一部分(处于沟道结构124的区域外)以及与半导体沟道128的处于沟道结构124的第一部分124-1中的掺杂部分相接触的第二部分(处于沟道结构124的区域内)。也就是说，根据一些实施例，导电层122的至少部分(即，第一部分)处于半导体层120上。根据一些实施例，导电层122的围绕延伸到半导体层120内的每一沟道结构124的第一部分124-1的其余部分(即，第二部分)与半导体沟道128的掺杂部分相接触。
在一些实施例中，导电层122在垂直方向内包括多个层，这些层包括金属硅化物层121以及处于金属硅化物层121以上并与之接触的金属层123。金属硅化物层121和金属层123的每者可以是连续膜。金属硅化物层121可以设置在半导体层120以上并与之接触(在导电层122的第一部分当中)，并且可以设置在沟道结构124的第一部分124-1以上并与之接触(在导电层122的第二部分当中)。在一些实施例中，金属硅化物层121的部分包围并接触半导体沟道128的处于沟道结构124的第一部分124-1内的掺杂部分，从而与多个沟道结构124发生电连接。金属硅化物层121可以包括金属硅化物，诸如，硅化铜、硅化钴、硅化镍、硅化钛、硅化钨、硅化银、硅化铝、硅化金、硅化铂、任何其他适当金属硅化物或者它们的任何组合。在半导体沟道128包括多晶硅的一些实施例中，金属硅化物层121与半导体沟道128的掺杂部分相接触可以进一步降低其间的接触电阻。根据一些实施例，金属层123处于金属硅化物层121以上并与之接触。金属层123可以包括金属，诸如W、Co、Cu、Al、镍(Ni)、钛(Ti)、任何其他适当金属或者它们的任何组合。应当理解，金属层123中的金属也可以广义包含任何适当的导电金属化合物和金属合金，诸如氮化钛(TiN)和氮化钽(TaN)，例如，作为其内的粘合剂/阻隔层。金属层123可以进一步降低导电层122的总电阻。
与单独使用侧壁SEG发生源极触点的已知解决方案相比，除了半导体沟道128的掺杂部分之外还形成与半导体沟道128的掺杂部分接触的导电层122可以进一步降低(即，在同一块的NAND存储串的ACS处)沟道结构124之间的电阻(例如，接触电阻和薄层电阻)，由此改善了3D存储器件100的电性能。因此，为了在沟道结构124之间保持同样的电导/电阻，可以降低半导体层120的厚度，例如，降低至小于大约50nm，例如，小于50nm。在一些实施例中，半导体层120的厚度处于大约10nm和大约30nm之间，例如，处于10nm和30nm之间(例如，10nm、11nm、12nm、13nm、14nm、15nm、16nm、17nm、18nm、19nm、20nm、21nm、22nm、23nm、24nm、25nm、26nm、27nm、28nm、29nm、30nm、由所述下端与这些值中的任何值限定的任何范围，或者处于这些值中的任何两个值限定的任何范围内)。半导体层120与包围沟道结构124的第一部分124-1的导电层122相结合能够实现栅致漏极泄漏(GIDL)辅助体偏压，以使针对3D存储器件100的操作简便。围绕NAND存储串的源极选择栅的GIDL能够生成流入NAND存储串的空穴电流，以提高用于进行擦除操作的体电势。也就是说，根据一些实施例，3D存储器件100被配置为在执行擦除操作时生成GIDL辅助体偏压。
在一些实施例中，第二半导体结构104进一步包括阻隔结构129，阻隔结构129每者包围沟道结构124的第二部分124-2的相应部分。如下文详细所述，阻隔结构129可以是在制作过程中用于限定沟道结构124的第一部分124-1的横向边界的阻隔结构的其余部分。因此，阻隔结构129的横向尺寸(例如，内直径)可以与沟道结构124的第一部分124-1的横向尺寸(例如，直径)标称相同。在一些实施例中，阻隔结构129包括氧化硅。
如图1A所示，3D存储器件100的第二半导体结构104可以进一步包括绝缘结构130，绝缘结构130每者垂直地穿过存储堆叠体114的交替的堆叠导电层116和堆叠电介质层118延伸。绝缘结构130可以进一步延伸到半导体层120内，如图1A中所示。应当理解，在一些实施例中，绝缘结构130可以不延伸到半导体层120内，即，使其顶表面与半导体层120的底表面平齐。每一绝缘结构130还可以横向延伸，从而将存储堆叠体114分成多个块。也就是说，存储堆叠体114可以被通过绝缘结构130划分成多个存储块，使得沟道结构124的阵列能够被分到每一存储块当中。与包括正面源极触点的一些已知的3D NAND存储器件中的狭缝结构不同，根据一些实施例，绝缘结构130不包含任何触点于其内(即，不起着源极触点的作用)，因而不与堆叠导电层116(包括字线)一起引入寄生电容和漏电流。在一些实施例中，每一绝缘结构130包括填充有一种或多种电介质材料的开口(例如，狭缝)，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一个示例中，可以采用氧化硅填充每一绝缘结构130。
3D存储器件100将不再具有正面源极触点，而是可以包括处于存储堆叠体114以上并且与导电层122接触的的背面源极触点132，如图1A所示。源极触点132和存储堆叠体114(及贯穿其的绝缘结构130)可以被设置到半导体层120的相反两面上，并因而被视为“背面”源极触点。在一些实施例中，源极触点132通过导电层122电连接至沟道结构124的半导体沟道128。应当理解，在一些示例中，第二半导体结构104可以不包括导电层122，并且源极触点132可以与半导体沟道128的处于沟道结构124的第一部分124-1内的掺杂部分直接接触，例如，当半导体沟道128的该掺杂部分的掺杂浓度充分高时。还应当理解，尽管图1A中的各源极触点132分别与各沟道结构124横向对准，但是导电层122(例如，连续导电层)的存在可以允许源极触点132在不与沟道结构124横向对准的情况下接触导电层122的任何部分。源极触点132可以包括任何适当类型的触点。在一些实施例中，源极触点132包括VIA触点。在一些实施例中，源极触点132包括横向延伸的壁状触点。源极触点132可以包括一个或多个导电层，诸如金属层(例如，W、Co、Cu或Al)或者被粘合剂/阻隔层(例如，TiN)包围的硅化物层。
如图1A所示，3D存储器件100可以进一步包括处于源极触点132以上并与之电连接的BEOL互连层133，以实现焊盘引出，例如，从而在3D存储器件100和外部电路之间传递电信号。在一些实施例中，互连层133包括处于导电层122(或者在没有导电层122的情况下的半导体层120)上的一个或多个ILD层134以及处于ILD层134上的重新分布层136。根据一些实施例，源极触点132的上端与ILD层134的顶表面以及重新分布层136的底表面平齐。互连层133中的ILD层134可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。互连层133中的重新分布层136可以包导电材料，其包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一个示例中，重新分布层136可以包括Al。在一些实施例中，互连层133进一步包括作为最外层的钝化层138，其用于3D存储器件100的钝化和保护。重新分布层136的部分可以从钝化层138露出，以形成接触焊盘140。也就是说，3D存储器件100的互连层133还可以包括用于线键合和/或与内插器进行键合的接触焊盘140。
在一些实施例中，3D存储器件100的第二半导体结构104进一步包括穿过ILD层134的触点142和144。在一些实施例中，触点142穿过ILD层134延伸，从而与重新分布层136相接触，使得触点142通过重新分布层136、源极触点132和导电层122电连接至沟道结构124的半导体沟道128。在一些实施例中，触点144穿过ILD层134延伸，从而与接触焊盘140相接触。触点142和触点144每者可以包括一个或多个导电层，诸如金属层(例如，W、Co、Cu或Al)或者被粘合剂层(例如，TiN)包围的硅化物层。
在一些实施例中，3D存储器件100进一步包括外围触点146和148，它们每者垂直地在存储堆叠体114之外延伸。每一外围触点146或148可以具有大于存储堆叠体114的深度的深度，从而在存储堆叠体114外的外围区域内从键合层112垂直地穿过半导体层120延伸。在一些实施例中，外围触点146处于触点142以下并与之相接触，使得NAND存储串的源极至少通过导电层122、源极触点132、互连层133、触点142和外围触点146电连接至第一半导体结构102内的外围电路108。在一些实施例中，外围触点148处于触点144以下并与之相接触，使得第一半导体结构102内的外围电路108至少通过触点144和外围触点148电连接至接触焊盘140，以实现焊盘引出。外围触点146和148每者可以包括一个或多个导电层，诸如金属层(例如，W、Co、Cu或Al)或者被粘合剂/阻隔层(例如，TiN)包围的硅化物层。在一些实施例中，导电层122处于存储堆叠体114的区域内，即不横向延伸到外围区域内，因而触点142和144不垂直穿过导电层122延伸以便分别与外围触点148和144相接触。在一些实施例中，外围触点146和148穿过半导体层120中的间隔体结构149延伸从而与周围半导体层120电隔离。如下文联系制作过程所述，间隔体结构149和阻隔结构129可以是在同一过程中穿过半导体层120形成的，并且包括相同材料，例如，氧化硅。
如图1A所示，3D存储器件100还包括作为互连结构的部分的各种各样的局部触点(又称为“C1”)，它们直接与存储堆叠体114内的结构相接触。在一些实施例中，这些局部触点包括沟道局部触点150，每一沟道局部触点处于相应的沟道结构124的下端以下并与之接触。每一沟道局部触点150可以电连接至位线触点(未示出)，以实施位线扇出。在一些实施例中，这些局部触点进一步包括字线局部触点152，每一字线局部触点在存储堆叠体114的阶梯结构处处于相应的堆叠导电层116(包括字线)以下并与之接触，从而实施字线扇出。局部触点(诸如沟道局部触点150和字线局部触点152)可以至少通过键合层112和110电连接至第一半导体结构102的外围电路108。局部触点(诸如沟道局部触点150和字线局部触点152)每者可以包括一个或多个导电层，诸如金属层(例如，W、Co、Cu或Al)或者被粘合剂/阻隔层(例如，TiN)包围的硅化物层。
图1B示出了根据本公开的一些实施例的另一示例性3D存储器件103的截面的侧视图。与上文所述的图1A中的3D存储器件100类似，3D存储器件103代表键合后的3D存储器件的示例，其中，单独形成包括外围电路108的第一半导体结构102以及包括存储堆叠体114和沟道结构124的第二半导体结构104，并且使它们按照面对面的方式在键合界面106处相键合。在图1A中的3D存储器件100中，包括外围电路108的半导体结构102处于包括存储堆叠体114和沟道结构124的第二半导体结构104以下，与之不同的是，图1B中的3D存储器件103包括设置在第一半导体结构102以上的第二半导体结构104。应当理解，为了便于描述可能不重复3D存储器件103和100两者当中的其他相同结构的细节。
如图1B中所示，根据一些实施例，第二半导体结构104包括存储堆叠体114，存储堆叠体114包括交替的堆叠导电层116和堆叠电介质层118。在一些实施例中，第二半导体结构104还包括处于存储堆叠体114以下并且与之接触的半导体层120。半导体层120可以包括N型掺杂多晶硅，以降低其电阻。如图1B中所示，3D存储器件103的第二半导体结构104可以进一步包括沟道结构124，每一沟道结构124垂直地穿过存储堆叠体114延伸到半导体层120内。沟道结构124可以包括存储膜126和半导体沟道128。在一些实施例中，沟道结构124的面朝半导体层120的第一部分124-1的横向尺寸大于沟道结构124的面朝存储堆叠体114的第二部分124-2的横向尺寸。沟道结构124的第一部分124-1可以包括与半导体沟道128接触的扩大结构127。在一些实施例中，半导体沟道128的处于沟道结构124的第一部分124-1中的部分的掺杂浓度大于半导体沟道128的处于沟道结构124的第二部分124-2中的部分的掺杂浓度。
如图1B中所示，第二半导体结构104还可以包括导电层122，导电层122位于半导体层120以下并与之接触，并且位于半导体沟道128的处于沟道结构124的第一部分124-1中的掺杂部分以下并与之接触。在一些实施例中，导电层122包括位于半导体层120以及半导体沟道128的该掺杂部分以下并与之接触的金属硅化物层121以及处于金属硅化物层121以下并与之接触的金属层123。在一些实施例中，第二半导体结构104可以进一步包括垂直地穿过存储堆叠体114延伸到半导体层120内的绝缘结构130。
如图1B中所示，根据一些实施例，通过3D存储器件103中的正面源极触点147代替3D存储器件100中的背面源极触点132。源极触点147可以处于半导体层120以上并与之接触，并且源极触点147和绝缘结构130可以设置在半导体层120的同一面上，例如，正面上。在一些实施例中，半导体层120包括N型掺杂多晶硅，以降低其电阻。因此，正面源极触点147可以通过半导体层120和导电层122电连接至NAND存储串的源极，例如，半导体沟道128的处于沟道结构124的第一部分124-1中的掺杂部分。
如图1B中所示，3D存储器件103的第一半导体结构102可以包括处于第二半导体结构104中的存储堆叠体114以上的外围电路108以及处于外围电路108以上的半导体层135(例如，减薄后的衬底)。在一些实施例中，第一半导体结构102还包括处于半导体层135上的ILD层137以及处于ILD层137上的用于绝缘和保护的钝化层139。第一半导体结构102可以进一步包括处于半导体层135和ILD层137以上的接触焊盘141，其用于焊盘引出，例如，在3D存储器件103与外部电路之间传递电信号。在一些实施例中，第一半导体结构102进一步包括穿过半导体层135和ILD层137与接触焊盘141相接触的触点145(例如，过衬底接触(TSC))。
尽管图1A和图1B示出了两个示例性3D存储器件100和103，但是应当理解，通过改变第一半导体结构102和第二半导体结构104的相对位置、正面源极触点147或背面源极触点132的使用以及焊盘引出位置(例如，穿过第一半导体结构102和/或第二半导体结构104)，3D存储器件的任何其他适当架构均可在本公开中适用，这里将不对其做进一步的详细阐述。
图3A-3L示出了根据本公开的一些实施例的用于形成示例性3D存储器件的制作过程。图4示出了根据本公开的一些实施例的用于形成示例性3D存储器件的方法400的流程图。图3A-3L以及图4中所示的3D存储器件的示例包括图1A中所示的3D存储器件100。将对图3A-3L以及图4一起描述。应当理解，方法400中所示的操作并不具有排他性，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图4所示的顺序执行的。
参考图4，方法400开始于操作402，在该操作中，在第一衬底上形成外围电路。第一衬底可以是硅衬底。如图3I所示，采用多种工艺在硅衬底350上形成多个晶体管，所述多种工艺包括但不限于光刻、蚀刻、薄膜淀积、热生长、注入、化学机械抛光(CMP)以及任何其他适当工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底350内形成在起着(例如)晶体管的源极区和/或漏极区的作用的掺杂区(未示出)。在一些实施例中，还通过湿法蚀刻和/或干法蚀刻以及薄膜淀积在硅衬底350内形成隔离区(例如，STI)。所述晶体管能够在硅衬底350上形成外围电路352。
如图3I所示，在外围电路352以上形成键合层348。键合层348可以包括电连接至外围电路352的键合触点。为了形成键合层348，采用诸如化学气相淀积(CVD)、物理气相淀积(PVD)、原子层淀积(ALD)或其任何组合的一种或多种薄膜淀积工艺淀积ILD层；采用湿法蚀刻和/或干法蚀刻(例如，反应离子蚀刻(RIE))以及随后的一种或多种薄膜淀积工艺(诸如ALD、CVD、PVD任何其他适当工艺或其任何组合)形成穿过ILD层的键合触点。
方法400进行至操作404，如图4所示，在该操作中在第二衬底以上形成半导体层，并且在该半导体层以上形成堆叠结构。该半导体层和堆叠结构可以形成于可以在上面形成半导体器件的第二衬底的正面上。第二衬底可以是硅衬底。应当理解，由于第二衬底可能被从最终产品中去除，因而第二衬底可以是由任何适当材料构成的伪晶片(例如，载体衬底)的部分，以降低第二衬底的成本，例如，所述材料可以是玻璃、蓝宝石、塑料、硅，这里仅举出了几个例子。根据一些实施例，该衬底是载体衬底。在一些实施例中，该半导体层包括N型掺杂多晶硅，并且该堆叠结构包括具有交替的堆叠电介质层和堆叠牺牲层的电介质堆叠。应当理解，在一些示例中，该堆叠结构可以包括具有交替的堆叠电介质层(例如，氧化硅层)和堆叠导电层(例如，多晶硅层)的存储堆叠体。
在一些实施例中，第一隔离层形成于第二衬底和该半导体层之间，第二隔离层形成于该半导体层和该堆叠结构之间。也就是说，该半导体层可以夹在第一隔离层和第二隔离层之间。第一隔离层和第二隔离层可以包括氮氧化硅或氮化硅。在一些实施例中，形成垂直地穿过第二隔离层和该半导体层延伸的阻隔结构。在一些实施例中，在第二衬底和第一隔离层之间形成牺牲层。牺牲层可以包括两个焊盘氧化物层(又称为缓冲层)以及夹在两个焊盘氧化物层之间的停止层。在一些实施例中，停止层包括氮氧化硅或氮化硅，并且这两个焊盘氧化物层的每者包括氧化硅。
如图3A中所示，在载体衬底302上形成牺牲层303，在牺牲层303上形成第一隔离层305，在第一隔离层305上形成N型掺杂半导体层306，并且在N型掺杂半导体层306上形成第二隔离层307。N型掺杂半导体层306可以包括掺有诸如P、As或Sb的N型掺杂剂的多晶硅层。牺牲层303可以包括任何适当的可以以后选择性地去除的牺牲材料，并且不同于载体衬底302的材料。在一些实施例中，牺牲层303是具有夹在两个焊盘氧化物层之间的停止层304的复合电介质层。如下文详细所述，在从背面去除载体衬底302时，停止层304可以充当CMP/蚀刻停止层，并因而可以包括除了载体衬底302的材料之外的任何适当材料，诸如氮化硅或氮氧化硅。在从正面蚀刻沟道孔时，夹着N型掺杂半导体层306的隔离层305和307可以充当蚀刻停止层，并且因而可以包括相对于多晶硅(N型掺杂半导体层306的材料)具有高蚀刻选择性(例如，大于大约5)的任何适当材料，诸如氮化硅或氮氧化硅。应当理解，在一些示例中，可以在载体衬底302和停止层304之间以及停止层304和第一隔离层305之间形成焊盘氧化物层(例如，氧化硅层)，以驰豫不同层之间的应力并避免剥离。
根据一些实施例，为了形成牺牲层303，使用包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜淀积工艺在载体衬底302上顺次淀积氧化硅、氮化硅或氮氧化硅以及氧化硅。根据一些实施例，为了形成第一隔离层305，使用包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜淀积工艺在牺牲层303上淀积氮化硅或氮氧化硅。在一些实施例中，为了形成N型掺杂半导体层306，采用包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜淀积工艺在第一隔离层305上淀积多晶硅，随后使用离子注入和/或热扩散对所淀积的多晶硅进行N型掺杂剂(诸如P、As或Sb)的掺杂。在一些实施例中，为了形成N型掺杂半导体层306，当在第一隔离层305上淀积多晶硅时执行诸如P、As或Sb的N型掺杂剂的原位掺杂。根据一些实施例，为了形成第二隔离层307，使用包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜淀积工艺在N型掺杂半导体层306上淀积氮化硅或氮氧化硅。
如图3B中所示，形成垂直地穿过第二隔离层307和N型掺杂半导体层306延伸的阻隔结构309。在一些实施例中，阻隔结构309还进一步延伸到第一隔离层305内或者穿过其延伸。为了形成阻隔结构309，首先使用光刻图案化出并且使用湿法蚀刻和/或干法蚀刻(例如，深RIE(DRIE))穿过第二隔离层307和N型掺杂半导体层306蚀刻出阻隔开口(未示出)，随后使用包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜淀积工艺淀积一层电介质(例如，氧化硅)以填充阻隔开口。可以执行CMP工艺，以去除第二隔离层307上的多余电介质层，从而使阻隔结构309平面化。在一些实施例中，在用于形成阻隔结构309的同一过程中形成间隔体结构311。可以在将形成沟道结构的核心阵列区内图案化出并且形成阻隔结构309，同时可以在将形成外围触点的外围区域内图案化出并且形成间隔体结构311。
如图3C所示，在处于N型掺杂半导体层306以上的第二隔离层307上形成包括多对的第一电介质层(本文被称为“堆叠牺牲层”312)和第二电介质层(本文被称为“堆叠电介质层”310，在文中与前者一起被称为“电介质层对”)的电介质堆叠308。根据一些实施例，电介质堆叠308包括交替的堆叠牺牲层312和堆叠电介质层310。堆叠电介质层310和堆叠牺牲层312可以交替淀积在第二隔离层307上，以形成电介质堆叠308。在一些实施例中，每一堆叠电介质层310包括一层氧化硅，并且每一堆叠牺牲层312包括一层氮化硅。电介质堆叠308可以是使用一种或多种薄膜淀积工艺形成的，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。如图3C中所示，可以在电介质堆叠308的边缘上形成阶梯结构。该阶梯结构可以是通过朝向载体衬底302对电介质堆叠308的电介质层对执行多个所谓的“修整-蚀刻”循环而形成的。由于施加至电介质堆叠308的电介质层对的反复修整-蚀刻循环的原因，电介质堆叠308可以具有一个或多个倾斜边缘以及比底部电介质层对短的顶部电介质层对，如图3C所示。
方法400进行至操作406，如图4所示，在该操作中，形成垂直地穿过该堆叠结构和该半导体层延伸的沟道结构。该沟道结构可以包括存储膜和半导体沟道。在一些实施例中，该半导体沟道的处于该沟道结构的第一部分(其面朝该半导体层)当中的部分的第一掺杂浓度大于该半导体沟道的处于该沟道结构的第二部分(其面朝该堆叠结构)当中的部分的第二掺杂浓度。例如，图5示出了根据本公开的一些实施例用于形成3D存储器件中的沟道结构的示例性方法500的流程图。在操作502中，形成垂直地穿过该堆叠结构、第二隔离层和该半导体层延伸的沟道孔，该沟道孔停止在第一隔离层处。在一些实施例中，沟道孔的面朝该半导体层的第一部分的第一横向尺寸大于该沟道孔的面朝该堆叠结构和第二隔离层的第二部分的第二横向尺寸。根据一些实施例，为了形成沟道孔，蚀刻垂直地穿过该堆叠结构、第二隔离层和该半导体层延伸且停止在第一隔离层处的沟道孔，并且对该沟道孔的第一部分的蚀刻沿横向被阻隔结构停止。
如图3D中所示，沟道孔313是垂直地穿过电介质堆叠308、第二隔离层307和N型掺杂半导体层306延伸且停止在第一隔离层305处的开口。在一些实施例中，形成多个开口，使得每一开口变成用于在后面的工艺当中生长个体沟道结构314的位置。每一沟道孔可以与相应的阻隔结构309横向对准，并且可以包括面朝N型掺杂半导体层306的第一部分313-1和面朝第二隔离层307和电介质堆叠308的第二部分313-2。如图3D中所示，沟道孔313的第一部分313-1的尺寸可以由第一隔离层305和第二隔离层307垂直限定(它们在垂直方向内停止对N型掺杂半导体层306的蚀刻)，并且由阻隔结构309横向限定(其沿横向停止对N型掺杂半导体层306的蚀刻)。在一些实施例中，阻隔结构309的横向尺寸(例如，内直径)大于沟道孔313的第二部分313-2的横向尺寸，因而第一部分313-1的横向尺寸(例如，直径)大于沟道孔313的第二部分313-2的横向尺寸(例如，直径)。
在一些实施例中，用于形成沟道孔313的制作过程包括湿法蚀刻和/或干法蚀刻，例如，DRIE。根据一些实施例，对沟道孔的蚀刻持续进行直到抵达第一隔离层305为止。在一些实施例中，可以控制蚀刻条件，诸如蚀刻速率和时间，以确保每一沟道孔313已经抵达并停止在第一隔离层305处，从而使沟道孔313之间的挖孔变异最小化。在一些实施例中，施加第二蚀刻过程，从而横向扩展并放大沟道孔313的面朝N型掺杂半导体层306的第一部分313-1。例如，可以通过沟道孔313施加包含四甲基氢氧化铵(TMAH)的湿法蚀刻剂，由此使用湿法蚀刻工艺选择性地蚀刻N型掺杂半导体层306(例如，包括多晶硅)，而不损坏包括不同于N型掺杂半导体层306的材料的材料的第一隔离层305和第二隔离层307。对N型掺杂半导体层306的湿法蚀刻可以被阻隔结构309(例如，包括氧化硅)横向停止。应当理解，在一些示例中，可以不形成阻隔结构309，并且可以控制第二蚀刻过程(例如，通过控制蚀刻时间和/或蚀刻速率)，从而对沟道孔313的第一部分313-1进行预期程度的放大和扩展。然而，根据一些实施例，在这些蚀刻过程之后，沟道孔313包含了具有不同横向尺寸的两个部分313-1和313-2。
参考图5，在操作504中，沿沟道孔的侧壁和底表面顺次形成存储膜和半导体沟道。在一些实施例中，为了顺次形成存储膜和半导体沟道，顺次淀积由氧化硅、氮化硅、氧化硅和本征多晶硅构成的层。
如图3E所示，接下来沿沟道孔313的侧壁和底表面按列举顺序顺次形成包括阻挡层317、储集层316和隧道层315的存储膜以及半导体沟道318。在一些实施例中，接下来可以首先使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜淀积工艺按列举顺序沿沟道孔313的侧壁和底表面淀积阻挡层317、储集层316和隧道层315，从而形成存储膜。之后，可以通过使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜淀积工艺在隧道层315之上淀积如本征多晶硅(例如，纯的未掺杂多晶硅)的半导体材料而形成半导体沟道318。在一些实施例中，顺次淀积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)，以形成存储膜的阻挡层317、储集层316和隧道层315以及半导体沟道318。
参考图5，在操作506中，在半导体沟道的处于沟道孔的第一部分当中的部分之上形成掺杂扩大结构。在一些实施例中，为了形成掺杂扩大结构，在沟道孔内的半导体沟道之上淀积一层多晶硅或氧化硅，采用掺杂剂对该层多晶硅或氧化硅进行原位掺杂，并且蚀刻掉该层多晶硅或氧化硅的处于沟道孔的第二部分内的该半导体沟道之上的部分。在一些实施例中，掺杂剂是N型掺杂剂，并且该掺杂扩大结构的掺杂浓度处于大约1021cm-3和大约1022cm-3之间。
如图3E中所示，使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜淀积工艺在沟道孔313内的半导体沟道318之上淀积由多晶硅或氧化硅构成的层351。如图3E中所示，可以对层351的淀积加以控制，从而在半导体沟道318的处于沟道孔313的第一部分313-1(例如，图3D中的)内的部分之上淀积层351，并淀积于沟道孔313的第二部分313-2(例如，图3D中的)的侧壁之上的层351不密封沟道孔313。可以采用离子注入和/或热扩散用诸如P、As或Sb的N型掺杂剂对层351进行掺杂。在一些实施例中，为了形成掺杂的层351，当在沟道孔313内的半导体沟道318之上淀积(例如，CVD)由多晶硅或氧化硅构成的层351时执行诸如P、As或Sb的N型掺杂剂的原位掺杂。在一些实施例中，层351的掺杂浓度(即，初始掺杂浓度)处于大约1021cm-3和大约1022cm-3之间，例如，处于1021cm-3和1022cm-3之间(例如，1021cm-3、2×1021cm-3、3×1021cm-3、4×1021cm-3、5×1021cm-3、6×1021cm-3、7×1021cm-3、8×1021cm-3、9×1021cm-3、1022cm-3、所述下端与这些值中的任何值限定的任何范围，或者处于由这些值中的任何两个值限定的任何范围内)。
如图3F中所示，去除层351的沿沟道孔313的侧壁的(例如，第二部分313-2中的)部分，例如，该去除使用湿法蚀刻或干法蚀刻。在一些实施例中，可以通过沟道孔313施加包含TMAH的湿法蚀刻剂，由此使用湿法蚀刻工艺选择性地去除由多晶硅构成的层351的该部分，或者可以通过沟道孔313施加包含氢氟酸的湿法蚀刻剂，由此使用湿法蚀刻工艺选择性地去除由氧化硅构成的层351的该部分。应当理解，该蚀刻还可以去除层351的处于沟道孔313的第一部分313-1内的部分。然而，根据一些实施例，在蚀刻之后，与半导体沟道318的处于沟道孔313的第一部分313-1内的部分相接触的层351的其余部分变成了掺杂扩大结构319，如图3F所示。掺杂扩大结构319的初始掺杂浓度可以与掺杂层351的初始掺杂浓度相同。
参考图5，在操作508中，使掺杂剂从掺杂扩大结构扩散至半导体沟道，使得半导体沟道的处于沟道孔的第一部分内的部分的第一掺杂浓度大于半导体沟道的处于沟道孔的第二部分内的部分的第二掺杂浓度。
在形成掺杂扩大结构319之后的任何热工艺期间，掺杂剂(例如，P、As或Sb)都可以从掺杂扩大结构319扩散至半导体沟道318，从而以掺杂扩大结构319中的相同掺杂剂对半导体沟道318(例如，包括多晶硅)进行局部原位掺杂。在一些实施例中，由于掺杂扩大结构319仅与半导体沟道318的处于沟道孔313的第一部分313-1内的部分相接触，而不与半导体沟道318的处于沟道孔313的第二部分313-2内的另一部分相接触，因而半导体沟道318的处于沟道孔313的第一部分313-1内的部分的掺杂浓度大于半导体沟道318的处于沟道孔313的第二部分313-2内的部分的掺杂浓度。应当理解，依据掺杂扩大结构319的初始掺杂浓度、热工艺的条件、半导体沟道318和掺杂扩大结构319的结构等等，扩散之后的掺杂浓度分布在不同示例中可以存在变化。然而，半导体沟道318的处于沟道孔313的第一部分313-1内的本征多晶硅可以变成掺杂多晶硅(例如，如图3G中所示)，例如，其(在扩散之后)具有处于大约1019cm-3和大约1021cm-3之间的，例如，处于1019cm-3和1021cm-3之间的掺杂浓度。与此同时，根据一些实施例，半导体沟道318的该局部原位掺杂不改变半导体沟道318的处于沟道孔313的第二部分313-2内的另一部分的本征性质，该另一部分将被形成为存储单元的部分。掺杂扩大结构319的掺杂浓度可以从其在扩散之后的初始掺杂浓度下降，但是由于掺杂扩大结构319中的残余掺杂剂的原因可以仍然高于半导体沟道318的处于沟道孔313的第二部分313-2内的部分的掺杂浓度。
应当理解，可以不向制作过程流添加额外的热工艺来使掺杂剂从掺杂扩大结构319扩散至半导体沟道318。相反，现有制作过程流中的处于掺杂扩大结构319的形成之后的任何现有工艺均可以引起掺杂剂的扩散，例如，上文仅出于例示目的描述的各种工艺。
如图3G中所示，在沟道孔313内并且在半导体沟道318和掺杂扩大结构319之上形成帽盖层320，以完全或部分地填充沟道孔313(例如，没有或有空气隙)。之后，可以通过使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜淀积工艺淀积如氧化硅的电介质材料而形成帽盖层320。之后，可以在沟道孔313的顶部部分(例如，如图3F中所示)当中形成沟道插塞321。在一些实施例中，去除存储膜、半导体沟道318和帽盖层320的处于电介质堆叠308的顶表面上的部分，并且通过CMP、湿法蚀刻和/或干法蚀刻对其进行平面化。之后，通过对帽盖层320的部分进行湿法蚀刻和/或干法蚀刻而在沟道孔313的上端内形成凹陷(未示出)。之后，可以使用诸如CVD、PVD、ALD或其任何组合的一种或多种薄膜淀积工艺淀积如多晶硅的半导体材料，由此形成沟道插塞321。根据一些实施例，由此形成了穿过电介质堆叠308和第二隔离层307进入到N型掺杂半导体层306当中的沟道结构314。沟道结构314可以包括面朝N型掺杂半导体层306的第一部分(对应于沟道孔313的第一部分313-1)和面朝电介质堆叠308和第二隔离层307的第二部分(对应于沟道孔313的第二部分313-2)。沟道结构314的第一部分的横向尺寸可以大于其第二部分的横向尺寸。
方法400进行至操作408，如图4中所示，在该过程中形成绝缘结构。在一些实施例中，形成垂直地穿过该堆叠结构的开口，并且通过该开口以包括交替的堆叠导电层和堆叠电介质层的存储堆叠体代替该堆叠结构，例如，使用所谓的“栅极替代”工艺。该绝缘结构可以形成于该开口内。在一些实施例中，为了形成该绝缘结构，在形成存储堆叠体之后，将一种或多种电介质材料淀积到开口内，以填充该开口。应当理解，在该堆叠结构是存储堆叠体的一些示例中，可以跳过该栅极替代工艺。
如图3H中所示，形成垂直地穿过存储堆叠体330并且进入到N型掺杂半导体层306当中的绝缘结构336。在一些实施例中，为了形成绝缘结构336，首先形成狭缝(未示出)，其为垂直地穿过电介质堆叠308和第二隔离层307延伸的开口。在一些实施例中，用于形成狭缝的制作工艺包括湿法蚀刻和/或干法蚀刻，例如，DRIE。
之后，可以通过该狭缝执行栅极替代工艺，从而以存储堆叠体330代替电介质堆叠08。在一些实施例中，首先通过该狭缝去除堆叠牺牲层312(例如，图3G中所示)，由此形成横向凹陷(未示出)。在一些实施例中，通过经由该狭缝施加蚀刻剂而去除堆叠牺牲层312，从而建立在堆叠电介质层310之间交替设置的横向凹陷。蚀刻剂可以包括相对于堆叠电介质层310选择性地蚀刻堆叠牺牲层312的任何适当蚀刻剂。在第二隔离层307和堆叠牺牲层312包括相同材料(例如，氮化硅)的一些实施例中，还去除第二隔离层307的至少部分，以形成横向凹陷。之后，可以通过狭缝向横向凹陷内淀积堆叠导电层(包括栅电极和粘合剂层)。在一些实施例中，在堆叠导电层328之前，向横向凹陷内淀积栅极电介质层，从而在栅极电介质层上淀积堆叠导电层328。可以使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜淀积工艺淀积如金属层的堆叠导电层328。在一些实施例中，还沿狭缝的侧壁和底表面形成如高k电介质层的栅极电介质层。根据一些实施例，由此形成包括交替的堆叠导电层328和堆叠电介质层310的存储堆叠体330，从而代替电介质堆叠308(例如，如图3G中所示)。应当理解，在一些示例中，可以采用堆叠导电层328代替第二隔离层307的至少部分，使之成为存储堆叠体330的部分。
之后，可以使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜淀积工艺将一种或多种电介质材料(例如，氧化硅)淀积到狭缝内，以完全或部分地填充狭缝(有或没有空气隙)，由此形成绝缘结构336。在一些实施例中，绝缘结构336包括栅极电介质层(例如，包括高k电介质)和电介质帽盖层(例如，包括氧化硅)。
如图3H所示，在形成绝缘结构336之后，形成包括沟道局部触点334和字线局部触点342的局部触点以及外围触点338和340。可以通过采用诸如CVD、PVD、ALD或其任何组合的一种或多种薄膜淀积工艺在存储堆叠体330的顶上淀积电介质材料(诸如氧化硅或氮化硅)而在存储堆叠体330上形成局部电介质层。可以使用湿法蚀刻和/或干法蚀刻(例如，RIE)蚀刻出穿过局部电介质层(和任何其他ILD层)的接触开口(未示出)，随后使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜淀积工艺以导电材料填充所述接触开口，由此形成沟道局部触点344、字线局部触点342以及外围触点338和340。在通过用于形成阻隔结构309的同一过程形成间隔体结构311的一些实施例中，将外围触点338和340图案化为与间隔体结构311对准，从而使外围触点338和340每者垂直地穿过间隔体结构311延伸，以便与周围N型掺杂半导体层306电隔离。
尽管未示出，但是应当理解，在一些示例中，可以在用于形成字线局部触点342的同一过程中形成正面源极触点(例如，图1B中的147)。正面源极触点可以与N型掺杂半导体层306相接触。
如图3H所示，在沟道局部触点344、字线局部触点342以及外围触点338和340以上形成键合层346。键合层346包括电连接至沟道局部触点344、字线局部触点342以及外围触点338和340的键合触点。为了形成键合层346，使用诸如CVD、PVD、ALD或其任何组合的一种或多种薄膜淀积工艺淀积ILD层，并且采用湿法蚀刻和/或干法蚀刻(例如，RIE)以及随后的诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜淀积工艺形成穿过ILD层的键合触点。
方法400进行至操作410，如图4所示，在该操作中，使第一衬底和第二衬底按照面对面方式键合。所述键合包括混合键合。如图3I所示，载体衬底302和形成于其上的部件(例如，存储堆叠体330和穿过其形成的沟道结构314)被上下翻转。根据一些实施例，使朝下的键合层346与朝上的键合层348键合，即按照面对面的方式，由此在载体衬底302和硅衬底350之间形成键合界面354。在一些实施例中，在键合之前对键合表面应用处理工艺，例如，等离子体处理、湿法处理和/或热处理。在键合之后，使键合层346内的键合触点和键合层348内的键合触点相互对准并接触，从而将存储堆叠体330和穿过其形成的沟道结构314电连接至外围电路352。
方法400进行至操作412，如图4中所示，在该操作中，去除第二衬底以及存储膜的处于沟道结构的第一部分当中的部分，从而露出半导体沟道的处于沟道结构的第一部分当中的部分。可以从第二衬底的背面执行该去除。在一些实施例中，第二衬底的去除被牺牲层停止。
如图3J中所示，从背面将载体衬底302(以及处于载体衬底302和停止层304之间的焊盘氧化物层，如图3I中所示)完全去除，直到被停止层304(例如，氮化硅层)停止为止。可以采用CMP、研磨、干法蚀刻和/或湿法蚀刻将载体衬底302完全去除。在一些实施例中，将载体衬底302剥离。在载体衬底302包括硅并且停止层304包括氮化硅的一些实施例中，使用硅CMP去除载体衬底302，该去除在抵达具有硅以外的其他材料的停止层304(例如，起着背面CMP停止层的作用)时被自动停止。在一些实施例中，通过TMAH使用湿法蚀刻去除衬底302(硅衬底)，该去除在抵达具有硅以外的其他材料的停止层304(例如，起着背面蚀刻停止层的作用)时被自动停止。停止层304可以确保载体衬底302的完全去除，而无需顾虑减薄之后的厚度均匀性。
如图3J中所示，之后还使用借助于适当蚀刻剂(诸如磷酸和氢氟酸)的湿法蚀刻完全去除牺牲层303的其余部分(例如，停止层304和处于停止层304和第一隔离层305之间的另一焊盘氧化物层，如图3I中所示)，直到被第一隔离层305停止为止。在一些实施例中，还可以使用湿法蚀刻去除第一隔离层305的至少部分(例如，覆盖沟道结构314和N型掺杂半导体层306的处于核心阵列区内的部分的)。因此，可以从背面露出沟道结构314的第一部分以及N型掺杂半导体层306的至少部分。在一些实施例中，第一隔离层305的部分(例如，覆盖外围区域内的外围触点340和338的)在该蚀刻之后保持完好。
如图3K中所示，可以去除存储膜的处于沟道结构314的第一部分(其面朝N型掺杂半导体层306)内的部分(例如，图3J中所示)，从而露出半导体沟道318的处于沟道结构314的第一部分内的部分。在一些实施例中，去除储集层316、阻挡层317和隧道层315的处于沟道结构314的第一部分中的部分，以形成包围半导体沟道318的处于沟道结构314的第一部分内的部分的凹陷(未示出)。在一些实施例中，顺次执行两个湿法蚀刻过程。例如，可以借助于如磷酸的适当蚀刻剂使用湿法蚀刻选择性地去除包括氮化硅的储集层316，而不对包括多晶硅的N型掺杂半导体层306进行蚀刻。之后，可以借助于如氢氟酸的适当蚀刻剂使用湿法蚀刻选择性地去除包括氧化硅的阻挡层317和隧道层315，而不对包括多晶硅的N型掺杂半导体层306和半导体沟道318进行蚀刻。可以通过控制蚀刻时间和/或蚀刻速率对储集层316、阻挡层317和隧道层315的蚀刻加以控制，使得该蚀刻不继续影响储集层316、阻挡层317和隧道层315的处于沟道结构314的第二部分(面朝存储堆叠体330)内的其余部分。应当理解，在阻隔结构309存在并且具有与阻挡层317和隧道层315相同的材料(例如，氧化硅)的一些示例中，对阻挡层317和隧道层315的蚀刻还可以去除阻隔结构309的包围沟道结构314的第一部分的部分，从而留下阻隔结构309的包围沟道结构314的第二部分的部分的其余部分。然而，半导体沟道318的处于沟道结构314的第一部分内的掺杂部分可以在所述蚀刻之后露出。
方法400进行至操作414，如图4所示，在该操作中，形成与该半导体层以及半导体沟道的处于沟道结构的第一部分内的露出部分相接触的导电层。在一些实施例中，为了形成该导电层，在该半导体层以及半导体沟道的处于沟道结构的第一部分内的露出部分上形成金属硅化物层，并且在金属硅化物层层上形成金属层。
如图3K中所示，在半导体沟道318的处于沟道结构314的第一部分内的掺杂部分之上的凹陷内以及在该凹陷之外的N型掺杂半导体层306上形成导电层359。在一些实施例中，为了形成导电层359，在该凹陷内形成将与半导体沟道318的处于沟道结构314的第一部分内的掺杂部分相接触的并且在该凹陷外将与N型掺杂半导体层306相接触的金属硅化物层360，并且在金属硅化物层360上形成金属层362。在一个示例中，可以通过使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜淀积工艺在该凹陷的侧壁和底表面上以及N型掺杂半导体层306上淀积金属膜(例如，Co、Ni或Ti)。该金属膜可以与N型掺杂半导体层306的以及半导体沟道318的处于沟道结构314的第一部分内的掺杂部分的多晶硅相接触。之后，通过热处理(例如，退火、烧结或任何其他适当工艺)对金属膜和多晶硅执行硅化工艺，从而沿该凹陷的侧壁和底表面以及在N型掺杂半导体层306上形成金属硅化物层360。之后，可以通过使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜淀积工艺在金属硅化物层360上淀积另一金属膜(例如，W、Al、Ti、TiN、Co和/或Ni)而在金属硅化物层360上形成金属层362。在另一示例中，可以不单独淀积两个金属膜，而是使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜淀积工艺向该凹陷内以及N型掺杂半导体层306上淀积单个金属膜(例如，Co、Ni或Ti)。之后，可以通过热处理(例如，退火、烧结或任何其他适当工艺)对该金属膜和多晶硅执行硅化工艺，使得该金属膜的部分沿该凹陷的侧壁和底表面并且在N型掺杂半导体层306上形成金属硅化物层360，同时该金属膜的其余部分变为处于金属硅化物层360上的金属层362。在一些实施例中，对导电层359进行图案化和蚀刻，使得其不覆盖第一隔离层305的处于外围区域内的其余部分。
方法400进行至操作416，如图4所示，在该操作中，形成与该导电层相接触的源极触点。如图3L中所示，在导电层359(以及第一隔离层305的所述其余部分)上形成一个或多个ILD层356。可以通过使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜淀积工艺在导电层359的顶表面上淀积电介质材料而形成ILD层356。可以形成穿过ILD层356抵达导电层359的源极触点开口(未示出)。在一些实施例中，使用湿法蚀刻和/或干法蚀刻(例如，RIE)形成源极触点开口。如图3L中所示，在处于N型掺杂半导体层306的背面处的源极触点开口中形成源极触点364。根据一些实施例，源极触点364处于存储堆叠体330以上并与导电层359相接触。在一些实施例中，采用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜淀积工艺将一种或多种导电材料淀积到源极触点开口内，从而以粘合剂层(例如，TiN)和导体层(例如，W)填充源极触点开口。之后，可以执行平面化工艺，例如，CMP，从而去除多余的导电材料，使得源极触点364的顶表面与ILD层356的顶表面平齐。
方法400进行至操作418，如图4所示，在该操作中，在源极触点以上形成与之相接触的互连层。如图3L所示，在源极触点364以上形成与之相接触的重新分布层370。在一些实施例中，通过采用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜淀积工艺在ILD层356和源极触点364的顶表面上淀积导电材料(例如，Al)而形成重新分布层370。可以在重新分布层370上形成钝化层372。在一些实施例中，通过使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜淀积工艺淀积如氮化硅的电介质材料而形成钝化层372。根据一些实施例，由此形成了包括ILD层356、重新分布层370和钝化层372的互连层376。
如图3L中所示，在N型掺杂半导体层306的背面处形成触点366和368。根据一些实施例，触点366和368垂直地穿过ILD层356和第一隔离层305的所述其余部分延伸。可以使用同一淀积过程形成触点366和368以及源极触点364，从而减少淀积过程的数量。在一些实施例中，触点366和368还分别与外围触点338和340横向对准并且相接触。如图3L所示，在触点368之上形成与之接触的接触焊盘374。在一些实施例中，通过湿法蚀刻和/或干法蚀刻去钝化层372的除覆盖触点368的部分，从而露出下面的重新分布层370的部分，以形成接触焊盘374。因此，能够通过触点368、外围触点340以及键合层346和348将用于焊盘引出的接触焊盘374电连接至外围电路352。
根据本公开的一个方面，一种3D存储器件包括具有交替的堆叠导电层和堆叠电介质层的存储堆叠体、半导体层和垂直地穿过该存储堆叠体延伸到该半导体层内的沟道结构。该沟道结构的面朝该半导体层的第一部分的第一横向尺寸大于该沟道结构的面朝该存储堆叠体的第二部分的第二横向尺寸。该沟道结构包括存储膜和半导体沟道。该半导体沟道的处于沟道结构的第一部分当中的部分的第一掺杂浓度大于该半导体沟道的处于该沟道结构的第二部分当中的部分的第二掺杂浓度。
在一些实施例中，第一掺杂浓度处于大约1019cm-3和大约1021cm-3之间。
在一些实施例中，该半导体沟道的处于沟道结构的第一部分当中的部分包括N型掺杂多晶硅。
在一些实施例中，该半导体层包括N型掺杂多晶硅。
在一些实施例中，该3D存储器件进一步包括与该半导体层以及该半导体沟道的处于沟道结构的第一部分当中的部分相接触的导电层。
在一些实施例中，该导电层包括与半导体沟道的该部分相接触的金属硅化物层以及与该金属硅化物层相接触的金属层。
在一些实施例中，该3D存储器件进一步包括与该导电层相接触的源极触点。
在一些实施例中，该3D存储器件进一步包括与该半导体层相接触的源极触点。
在一些实施例中，该沟道结构的第一部分进一步包括与该半导体沟道相接触的扩大结构，并且该扩大结构的第三掺杂浓度等于或者大于该第一掺杂浓度。
在一些实施例中，该扩大结构包括多晶硅或氧化硅。
在一些实施例中，该3D存储器件进一步包括绝缘结构，该绝缘结构垂直地穿过该存储堆叠体延伸并且横向延伸，从而将该存储堆叠体分成多个块。
在一些实施例中，该3D存储器件进一步包括包围该沟道结构的第二部分的部分的阻隔结构。
根据本公开的另一方面，一种3D存储器件包括一种半导体结构，该半导体结构包括具有交替的堆叠导电层和堆叠电介质层的存储堆叠体、半导体层和垂直地穿过该存储堆叠体延伸到该半导体层内的沟道结构。该沟道结构包括存储膜和半导体沟道。该半导体沟道的掺杂浓度在朝向源极的位置处比在远离源极的位置处大。
在一些实施例中，该半导体沟道的处于该沟道结构的第一部分(其面朝该半导体层)当中的部分的第一掺杂浓度大于该半导体沟道的处于该沟道结构的第二部分(其面朝该存储堆叠体)当中的部分的第二掺杂浓度。
在一些实施例中，该沟道结构的第一部分的第一横向尺寸大于该沟道结构的第二部分的第二横向尺寸。
在一些实施例中，该沟道结构的第一部分进一步包括与该半导体沟道相接触的扩大结构，并且该扩大结构的第三掺杂浓度等于或者大于该第一掺杂浓度。
在一些实施例中，该扩大结构包括多晶硅或氧化硅。
在一些实施例中，第一掺杂浓度处于大约1019cm-3和大约1021cm-3之间。
在一些实施例中，该半导体沟道的处于沟道结构的第一部分当中的部分包括N型掺杂多晶硅。
在一些实施例中，该半导体层包括N型掺杂多晶硅。
在一些实施例中，该第二半导体结构进一步包括与该半导体层以及该半导体沟道的处于沟道结构的第一部分当中的部分相接触的导电层。
在一些实施例中，该导电层包括与半导体沟道的该部分相接触的金属硅化物层以及与该金属硅化物层相接触的金属层。
在一些实施例中，该第二半导体结构进一步包括与该导电层相接触的源极触点。
在一些实施例中，该第二半导体结构进一步包括与该半导体层相接触的源极触点。
在一些实施例中，该第二半导体结构进一步包括绝缘结构，该绝缘结构垂直地穿过该存储堆叠体延伸并且横向延伸，从而将该存储堆叠体分成多个块。
在一些实施例中，该第二半导体结构进一步包括包围该沟道结构的第二部分的部分的阻隔结构。
在一些实施例中，该3D存储器件进一步包括具有外围电路的另一半导体结构以及处于该半导体结构和该另一半导体结构之间的键合界面。
根据本公开的又一方面，公开了一种用于形成3D存储器件的方法。在衬底以上形成半导体层并且在该半导体层以上形成堆叠结构。形成垂直地穿过该堆叠结构和该半导体层延伸的沟道结构。该沟道结构包括存储膜和半导体沟道。该半导体沟道的处于该沟道结构的第一部分(其面朝该半导体层)当中的部分的第一掺杂浓度大于该半导体沟道的处于该沟道结构的第二部分(其面朝该堆叠结构)当中的部分的第二掺杂浓度。去除该衬底以及该存储膜的处于沟道结构的第一部分当中的部分，从而露出半导体沟道的处于沟道结构的第一部分当中的部分。形成与该半导体层以及该半导体沟道的处于沟道结构的第一部分当中的露出部分相接触的导电层。
在一些实施例中，第一隔离层形成于该衬底和该半导体层之间，第二隔离层形成于该半导体层和该堆叠结构之间。
在一些实施例中，为了形成该沟道结构，形成垂直地穿过该堆叠结构、第二隔离层和该半导体层延伸的沟道孔，该沟道孔停止在第一隔离层处。该沟道孔的面朝该半导体层的第一部分的第一横向尺寸大于该沟道孔的面朝该堆叠结构和第二隔离层的第二部分的第二横向尺寸。在一些实施例中，为了形成该沟道结构，沿该沟道结构的侧壁和底表面顺次形成存储膜和半导体沟道并且在该半导体沟道的处于该沟道孔的第一部分当中的部分之上形成掺杂扩大结构。在一些实施例中，为了形成该沟道结构，使掺杂剂从掺杂扩大结构扩散至半导体沟道，使得半导体沟道的处于沟道孔的第一部分内的部分的第一掺杂浓度大于半导体沟道的处于沟道孔的第二部分内的部分的第二掺杂浓度。
在一些实施例中，形成垂直地穿过第二隔离层和该半导体层延伸的阻隔结构。在一些实施例中，为了形成该沟道孔，蚀刻出垂直地穿过该堆叠结构、第二隔离层和该半导体层延伸的沟道孔，该沟道孔停止在第一隔离层处。在一些实施例中，该沟道孔的第一部分的蚀刻被该阻隔结构横向停止。
在一些实施例中，为了形成掺杂扩大结构，在沟道孔内的半导体沟道之上淀积一层多晶硅或氧化硅，采用掺杂剂对该层多晶硅或氧化硅进行原位掺杂，并且蚀刻掉该层多晶硅或氧化硅的处于沟道孔的第二部分内的该半导体沟道之上的部分。
在一些实施例中，掺杂剂是N型掺杂剂，并且该掺杂扩大结构的掺杂浓度在扩散之前处于大约1021cm-3和大约1022cm-3之间。
在一些实施例中，为了顺次形成存储膜和半导体沟道，顺次淀积由氧化硅、氮化硅、氧化硅和本征多晶硅构成的层。
在一些实施例中，为了形成该导电层，在该半导体层以及半导体沟道的处于沟道结构的第一部分内的露出部分上形成金属硅化物层，并且在金属硅化物层层上形成金属层。
在一些实施例中，在去除该衬底之后形成与该导电层相接触的源极触点。
在一些实施例中，在去除该衬底之前形成与该半导体层相接触的源极触点。
在一些实施例中，该半导体层包括N型掺杂多晶硅。
在一些实施例中，在去除该衬底之前，形成垂直地穿过该堆叠结构的开口，并且通过该开口以包括交替的堆叠导电层和堆叠电介质层的存储堆叠体替代该堆叠结构，并且在该开口内形成绝缘结构。
上文对具体实施例的描述将因而揭示本公开的概括实质，本领域技术人员不需要过多的试验就能够通过本领域的知识和技能容易地针对各种应用修改和/或调整这样的具体实施例，而不脱离本公开的一般原理。因此，基于文中提供的教导和指引，意在使这样的调整和修改落在所公开的实施例的含义以及等价方案的范围内。应当理解，文中的措辞或术语是为了达到描述而非限定目的，因而本领域技术人员应当根据所述教导和指引对本说明书的术语或措辞加以解释。
上文借助于说明所指定的功能及其关系的实施方式的功能构建块描述了本公开的实施例。为了描述的方便起见，任意地定义了这些功能构建块的边界。可以定义替代边界，只要适当地执行指定功能及其关系即可。
发明内容部分和摘要部分可能阐述了本发明人设想的本公开的一个或多个示范性实施例，而非全部的示范性实施例，因而并非意在通过任何方式对本公开和所附权利要求构成限制。
本公开的宽度和范围不应由上述示范性实施例中的任何示范性实施例限制，而是仅根据下述权利要求及其等价方案限定。

Claims (39)

1.一种三维(3D)存储器件，包括：
包括交替的堆叠导电层和堆叠电介质层的存储堆叠体；
半导体层；以及
垂直地穿过所述存储堆叠体延伸到所述半导体层内的沟道结构，其中
所述沟道结构的面朝所述半导体层的第一部分的第一横向尺寸大于所述沟道结构的面朝所述存储堆叠体的第二部分的第二横向尺寸；
所述沟道结构包括存储膜和半导体沟道；并且
所述半导体沟道的处于所述沟道结构的第一部分当中的部分的第一掺杂浓度大于所述半导体沟道的处于所述沟道结构的第二部分当中的部分的第二掺杂浓度。
2.根据权利要求1所述的3D存储器件，其中，所述第一掺杂浓度处于大约1019cm-3和大约1021cm-3之间。
3.根据权利要求1或2所述的3D存储器件，其中，所述半导体沟道的处于所述沟道结构的第一部分当中的部分包括N型掺杂多晶硅。
4.根据权利要求1-3中的任何一项所述的3D存储器件，其中，所述半导体层包括N型掺杂多晶硅。
5.根据权利要求1-4中的任何一项所述的3D存储器件，进一步包括：
与所述半导体层以及所述半导体沟道的处于所述沟道结构的第一部分当中的部分相接触的导电层。
6.根据权利要求5所述的3D存储器件，其中，所述导电层包括与所述半导体沟道的所述部分相接触的金属硅化物层以及与所述金属硅化物层相接触的金属层。
7.根据权利要求5或6所述的3D存储器件，进一步包括与所述导电层相接触的源极触点。
8.根据权利要求1-6中的任何一项所述的3D存储器件，进一步包括与所述半导体层相接触的源极触点。
9.根据权利要求1-8中的任何一项所述的3D存储器件，其中，所述沟道结构的第一部分进一步包括与所述半导体沟道相接触的扩大结构，并且所述扩大结构的第三掺杂浓度等于或者大于所述第一掺杂浓度。
10.根据权利要求9所述的3D存储器件，其中，所述扩大结构包括多晶硅或氧化硅。
11.根据权利要求1-10中的任何一项所述的3D存储器件，进一步包括绝缘结构，所述绝缘结构垂直地穿过所述存储堆叠体延伸并且横向延伸，从而将所述存储堆叠体分成多个块。
12.根据权利要求1-11中的任何一项所述的3D存储器件，进一步包括包围所述沟道结构的第二部分的部分的阻隔结构。
13.一种三维(3D)存储器件，包括：
半导体结构，其包括：
包括交替的堆叠导电层和堆叠电介质层的存储堆叠体；
半导体层；以及
垂直地穿过所述存储堆叠体延伸到所述半导体层内的沟道结构，其中，所述沟道结构包括存储膜和半导体沟道，并且所述半导体沟道的掺杂浓度在朝向源极的位置处比在远离所述源极的位置处大。
14.根据权利要求13所述的3D存储器件，其中，所述半导体沟道的处于所述沟道结构的第一部分当中的部分的第一掺杂浓度大于所述半导体沟道的处于所述沟道结构的第二部分当中的部分的第二掺杂浓度，所述沟道结构的第一部分面朝所述半导体层，并且所述沟道结构的第二部分面朝所述存储堆叠体。
15.根据权利要求14所述的3D存储器件，其中，所述沟道结构的第一部分的第一横向尺寸大于所述沟道结构的第二部分的第二横向尺寸。
16.根据权利要求15所述的3D存储器件，其中，所述沟道结构的第一部分进一步包括与所述半导体沟道相接触的扩大结构，并且所述扩大结构的第三掺杂浓度等于或者大于所述第一掺杂浓度。
17.根据权利要求16所述的3D存储器件，其中，所述扩大结构包括多晶硅或氧化硅。
18.根据权利要求14-17中的任何一项所述的3D存储器件，其中，所述第一掺杂浓度处于大约1019cm-3和大约1021cm-3之间。
19.根据权利要求14-18中的任何一项所述的3D存储器件，其中，所述半导体沟道的处于所述沟道结构的第一部分当中的部分包括N型掺杂多晶硅。
20.根据权利要求14-19中的任何一项所述的3D存储器件，其中，所述半导体层包括N型掺杂多晶硅。
21.根据权利要求14-20中的任何一项所述的3D存储器件，其中，所述半导体结构进一步包括与所述半导体层以及所述半导体沟道的处于所述沟道结构的第一部分当中的部分相接触的导电层。
22.根据权利要求21所述的3D存储器件，其中，所述导电层包括与所述半导体沟道的所述部分相接触的金属硅化物层以及与所述金属硅化物层相接触的金属层。
23.根据权利要求21或22所述的3D存储器件，其中，所述半导体结构进一步包括与所述导电层相接触的源极触点。
24.根据权利要求14-22中的任何一项所述的3D存储器件，其中，所述半导体结构进一步包括与所述半导体层相接触的源极触点。
25.根据权利要求14-24中的任何一项所述的3D存储器件，其中，所述半导体结构进一步包括绝缘结构，所述绝缘结构垂直地穿过所述存储堆叠体延伸并且横向延伸，从而将所述存储堆叠体分成多个块。
26.根据权利要求14-25中的任何一项所述的3D存储器件，其中，所述半导体结构进一步包括包围所述沟道结构的第二部分的部分的阻隔结构。
27.根据权利要求13-26中的任何一项所述的3D存储器件，进一步包括：
包括外围电路的另一半导体结构；以及
处于所述半导体结构和所述另一半导体结构之间的键合界面。
28.一种用于形成三维(3D)存储器件的方法，包括：
在衬底以上形成半导体层并且在所述半导体层以上形成堆叠结构；
形成垂直地穿过所述堆叠结构和所述半导体层延伸的沟道结构，其中，所述沟道结构包括存储膜和半导体沟道，并且所述半导体沟道的处于所述沟道结构的第一部分当中的部分的第一掺杂浓度大于所述半导体沟道的处于所述沟道结构的第二部分当中的部分的第二掺杂浓度，所述沟道结构的第一部分面朝所述半导体层，并且所述沟道结构的第二部分面朝所述堆叠结构；
去除所述衬底以及所述存储膜的处于所述沟道结构的第一部分当中的部分，从而露出所述半导体沟道的处于所述沟道结构的第一部分当中的部分；以及
形成与所述半导体层以及所述半导体沟道的处于所述沟道结构的第一部分当中的露出部分相接触的导电层。
29.根据权利要求28所述的方法，进一步包括在所述衬底和所述半导体层之间形成第一隔离层并且在所述半导体层和所述堆叠结构之间形成第二隔离层。
30.根据权利要求29所述的方法，其中，形成所述沟道结构包括：
形成垂直地穿过所述堆叠结构、所述第二隔离层和所述半导体层延伸且停止在所述第一隔离层处的沟道孔，其中，所述沟道孔的面朝所述半导体层的第一部分的第一横向尺寸大于所述沟道孔的面朝所述堆叠结构和所述第二隔离层的第二部分的第二横向尺寸；
沿所述沟道孔的侧壁和底表面顺次形成存储膜和半导体沟道；
在所述半导体沟道的处于所述沟道孔的第一部分当中的部分之上形成掺杂扩大结构；以及
使掺杂剂从所述掺杂扩大结构扩散至所述半导体沟道，使得所述半导体沟道的处于所述沟道孔的第一部分内的部分的第一掺杂浓度大于所述半导体沟道的处于所述沟道孔的第二部分内的部分的第二掺杂浓度。
31.根据权利要求30所述的方法，进一步包括形成垂直地穿过所述第二隔离层和所述半导体层延伸的阻隔结构，
其中，形成所述沟道孔包括蚀刻垂直地穿过所述堆叠结构、所述第二隔离层和所述半导体层延伸且停止在所述第一隔离层处的所述沟道孔，对所述沟道孔的第一部分的蚀刻沿横向被所述阻隔结构停止。
32.根据权利要求30或31所述的方法，其中，形成所述掺杂扩大结构包括：
在所述沟道孔内在所述半导体沟道之上淀积一层多晶硅或氧化硅；
采用所述掺杂剂对所述一层多晶硅或氧化硅进行原位掺杂；以及
蚀刻掉所述一层多晶硅或氧化硅的在所述沟道孔的第二部分内处于所述半导体沟道之上的部分。
33.根据权利要求30-32中的任何一项所述的方法，其中，所述掺杂剂是N型掺杂剂，并且所述掺杂扩大结构的第三掺杂浓度在扩散之前处于大约1021cm-3和大约1022cm-3之间。
34.根据权利要求30-33中的任何一项所述的方法，其中，顺次形成所述存储膜和所述半导体沟道包括顺次淀积由氧化硅、氮化硅、氧化硅和本征多晶硅构成的层。
35.根据权利要求28-34中的任何一项所述的方法，其中，形成所述导电层包括：
在所述半导体层以及所述半导体沟道的处于所述沟道结构的第一部分当中的所述露出部分上形成金属硅化物层；以及
在所述金属硅化物层上形成金属层。
36.根据权利要求28-35中的任何一项所述的方法，进一步包括在去除所述衬底之后形成与所述导电层相接触的源极触点。
37.根据权利要求28-35中的任何一项所述的方法，进一步包括在去除所述衬底之前形成与所述半导体层相接触的源极触点。
38.根据权利要求28-37中的任何一项所述的方法，其中，所述半导体层包括N型掺杂多晶硅。
39.根据权利要求28-38中的任何一项所述的方法，进一步包括在去除所述衬底之前：
形成垂直地穿过所述堆叠结构延伸的开口；
通过所述开口以包括交替的堆叠导电层和堆叠电介质层的存储堆叠体来代替所述堆叠结构；以及
在所述开口内形成绝缘结构。
CN202080003907.7A 2020-11-13 2020-11-13 三维存储器件及其形成方法 Active CN112567519B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111616138.0A CN114335006A (zh) 2020-11-13 2020-11-13 三维存储器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2020/128712 WO2022099621A1 (en) 2020-11-13 2020-11-13 Three-dimensional memory devices and methods for forming the same

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202111616138.0A Division CN114335006A (zh) 2020-11-13 2020-11-13 三维存储器件及其形成方法

Publications (2)

Publication Number Publication Date
CN112567519A true CN112567519A (zh) 2021-03-26
CN112567519B CN112567519B (zh) 2021-11-23

Family

ID=75034962

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202111616138.0A Pending CN114335006A (zh) 2020-11-13 2020-11-13 三维存储器件及其形成方法
CN202080003907.7A Active CN112567519B (zh) 2020-11-13 2020-11-13 三维存储器件及其形成方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202111616138.0A Pending CN114335006A (zh) 2020-11-13 2020-11-13 三维存储器件及其形成方法

Country Status (4)

Country Link
US (1) US20220157847A1 (zh)
CN (2) CN114335006A (zh)
TW (1) TWI777378B (zh)
WO (1) WO2022099621A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113471212A (zh) * 2021-06-30 2021-10-01 长江存储科技有限责任公司 一种存储装置及其制造方法
CN113488481A (zh) * 2021-07-02 2021-10-08 长江存储科技有限责任公司 三维存储装置及其制备方法
JP2023536019A (ja) * 2021-06-30 2023-08-23 長江存儲科技有限責任公司 三次元メモリデバイス及びその形成方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220098191A (ko) * 2019-11-08 2022-07-11 어플라이드 머티어리얼스, 인코포레이티드 3d nand 게이트 스택 보강

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160071861A1 (en) * 2014-09-05 2016-03-10 Sandisk Technologies Inc. 3d semicircular vertical nand string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US20200219896A1 (en) * 2019-01-07 2020-07-09 Sandisk Technologies Llc Three-dimensional memory device containing a replacement buried source line and methods of making the same
US20200312868A1 (en) * 2019-03-29 2020-10-01 Yangtze Memory Technologies Co., Ltd. Memory stacks having silicon nitride gate-to-gate dielectric layers and methods for forming the same
US20200312865A1 (en) * 2019-03-28 2020-10-01 Sandisk Technologies Llc Three-dimensional memory device containing asymmetric, different size support pillars and method for making the same
CN111801799A (zh) * 2020-05-27 2020-10-20 长江存储科技有限责任公司 用于形成三维存储器件的方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9666281B2 (en) * 2015-05-08 2017-05-30 Sandisk Technologies Llc Three-dimensional P-I-N memory device and method reading thereof using hole current detection
KR102568889B1 (ko) * 2016-02-24 2023-08-22 에스케이하이닉스 주식회사 반도체 장치
TWI624007B (zh) * 2016-04-25 2018-05-11 東芝記憶體股份有限公司 半導體記憶裝置及製造其之方法
CN107527918B (zh) * 2017-08-31 2019-02-12 长江存储科技有限责任公司 一种3d nand存储器存储单元结构及其制造方法
TWI697986B (zh) * 2018-08-15 2020-07-01 旺宏電子股份有限公司 記憶體元件及其製造方法
JP2020043189A (ja) * 2018-09-10 2020-03-19 キオクシア株式会社 半導体記憶装置
US10685971B2 (en) * 2018-10-15 2020-06-16 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
US10797061B2 (en) * 2018-12-17 2020-10-06 Sandisk Technologies Llc Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same
JP2020141008A (ja) * 2019-02-27 2020-09-03 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2020141076A (ja) * 2019-02-28 2020-09-03 キオクシア株式会社 半導体記憶装置
KR20200137806A (ko) * 2019-05-31 2020-12-09 삼성전자주식회사 3차원 반도체 장치 및 그 제조방법
CN111758164B (zh) * 2020-04-14 2021-08-31 长江存储科技有限责任公司 三维存储器件和用于形成其的方法
WO2021237492A1 (en) * 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11387233B2 (en) * 2020-06-29 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of forming the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160071861A1 (en) * 2014-09-05 2016-03-10 Sandisk Technologies Inc. 3d semicircular vertical nand string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US20200219896A1 (en) * 2019-01-07 2020-07-09 Sandisk Technologies Llc Three-dimensional memory device containing a replacement buried source line and methods of making the same
US20200312865A1 (en) * 2019-03-28 2020-10-01 Sandisk Technologies Llc Three-dimensional memory device containing asymmetric, different size support pillars and method for making the same
US20200312868A1 (en) * 2019-03-29 2020-10-01 Yangtze Memory Technologies Co., Ltd. Memory stacks having silicon nitride gate-to-gate dielectric layers and methods for forming the same
CN111801799A (zh) * 2020-05-27 2020-10-20 长江存储科技有限责任公司 用于形成三维存储器件的方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113471212A (zh) * 2021-06-30 2021-10-01 长江存储科技有限责任公司 一种存储装置及其制造方法
CN113471212B (zh) * 2021-06-30 2022-05-03 长江存储科技有限责任公司 一种存储装置及其制造方法
WO2023273477A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
JP2023536019A (ja) * 2021-06-30 2023-08-23 長江存儲科技有限責任公司 三次元メモリデバイス及びその形成方法
CN113488481A (zh) * 2021-07-02 2021-10-08 长江存储科技有限责任公司 三维存储装置及其制备方法

Also Published As

Publication number Publication date
TW202220177A (zh) 2022-05-16
US20220157847A1 (en) 2022-05-19
TWI777378B (zh) 2022-09-11
WO2022099621A1 (en) 2022-05-19
CN112567519B (zh) 2021-11-23
CN114335006A (zh) 2022-04-12

Similar Documents

Publication Publication Date Title
US11695000B2 (en) Three-dimensional memory devices
US11574922B2 (en) Three-dimensional memory devices
CN111801797B (zh) 用于形成三维存储器件的方法
CN112567519B (zh) 三维存储器件及其形成方法
US11557570B2 (en) Methods for forming three-dimensional memory devices
CN112074956B (zh) 具有富氢半导体沟道的三维存储器件
US11963349B2 (en) Methods for forming three-dimensional memory devices with backside source contacts
US11158622B1 (en) Three-dimensional memory devices
CN111801800B (zh) 三维存储器件
CN112041986A (zh) 用于形成具有用于阶梯区域的支持结构的三维存储器件的方法
CN112272868B (zh) 具有用于阶梯区域的支持结构的三维存储器件
US20210375915A1 (en) Three-dimensional memory devices
CN112424933A (zh) 用于形成三维存储器件的方法
CN112119497A (zh) 在存储块之间具有稳定结构的三维存储器件以及用于形成其的方法
CN112424934A (zh) 三维存储器件
US11877448B2 (en) Methods for forming three-dimensional memory devices
CN112585754A (zh) 用于形成三维存储器件的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant