TWI697986B

TWI697986B - 記憶體元件及其製造方法

Info

Publication number: TWI697986B
Application number: TW107128459A
Authority: TW
Inventors: 邱建嵐; 鄭俊民
Original assignee: 旺宏電子股份有限公司
Priority date: 2018-08-15
Filing date: 2018-08-15
Publication date: 2020-07-01
Also published as: TW202010051A

Abstract

本發明實施例提供一種記憶體元件及其製造方法。記憶體元件包括一對堆疊結構、電荷儲存層以及通道層。一對堆疊結構設置於基底上。每一堆疊結構包括交替堆疊於基底上的多個閘極層與多個絕緣層，且包括位於多個閘極層與多個絕緣層上的頂蓋層。電荷儲存層設置於一對堆疊結構的彼此面對的側壁上。通道層覆蓋電荷儲存層。通道層具有頂部、主體部與底部。頂部覆蓋一對堆疊結構的頂蓋層的側壁。底部覆蓋基底的位於一對堆疊結構之間的部分。主體部連接於頂部與底部之間。頂部與底部的摻質濃度分別高於主體部的摻質濃度。

Description

記憶體元件及其製造方法

本發明實施例是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶體元件及其製造方法。

快閃記憶體（flash memory）屬於非揮發性記憶體的一種，且在近年來逐漸成為儲存媒體的主流技術之一。快閃記憶體可分為反及（NAND）快閃記憶體與反或（NOR）快閃記憶體。反及快閃記憶體的記憶單元陣列可具有較高的密度，而可應用於大量資料的儲存。

反及快閃記憶體包括多個記憶單元，且相鄰的記憶單元之間具有一空隙。半導體層形成於此些空隙的底面與側壁上，以作為各個記憶單元的通道層。在形成此些空隙的製程中，難以精準地控制所有空隙的深度。具有較大深度的空隙會導致形成於其表面上的通道層具有較高的高度，以使其對應的記憶單元具有較長的通道長度（亦即較高的電阻值），從而降低工作電流。此外，當通道長度過長時，更可能會造成記憶單元的斷路問題。

本發明提供一種記憶體元件及其製造方法，可保持記憶單元的工作電流，且可避免斷路的問題。

本發明的記憶體元件包括一對堆疊結構、電荷儲存層以及通道層。一對堆疊結構設置於基底上。每一堆疊結構包括交替堆疊於基底上的多個閘極層與多個絕緣層，且包括位於多個閘極層與多個絕緣層之上的頂蓋層。電荷儲存層設置於一對堆疊結構的彼此面對的側壁上。通道層覆蓋電荷儲存層。通道層具有頂部、主體部以及底部。頂部覆蓋一對堆疊結構的頂蓋層的彼此面對的側壁。底部覆蓋基底的位於一對堆疊結構之間的部分。主體部連接於頂部與底部之間。頂部與底部的摻質濃度分別高於主體部的摻質濃度。

在一些實施例中，通道層的頂部與底部的摻質濃度對於通道層的主體部的摻質濃度的比值範圍可分別為10 ¹⁷atoms/cm ³至 10 ²¹atoms/cm ³。

在一些實施例中，頂蓋層包括頂閘極層。

在一些實施例中，通道層的頂部更覆蓋頂蓋層的頂面。

在一些實施例中，堆疊結構更包括底閘極層。底閘極層位於基底上，且多個閘極層與多個絕緣層位於底閘極層上。

在一些實施例中，記憶體元件更包括隔離結構。隔離結構設置於基底的位於一對堆疊結構之間的部分上。通道層位於隔離結構的側壁與底面上。

在一些實施例中，頂蓋層的材料包括絕緣材料。

在一些實施例中，記憶體元件更包括磊晶層。磊晶層設置於基底的位於一對堆疊結構之間的部分上。通道層的底部覆蓋磊晶層。

在一些實施例中，磊晶層的摻質濃度大於通道層的主體部的摻質濃度。

在一些實施例中，記憶體元件更包括隔離結構與上接墊。隔離結構與上接墊填充於基底的位於相鄰堆疊結構之間的部分上。隔離結構位於基底與上接墊之間。通道層的頂部位於上接墊的側壁上。通道層的主體部位於隔離結構的側壁上，且隔離結構覆蓋通道層的底部。

本發明的記憶體元件的製造方法包括：在基底上形成一對堆疊結構，其中每一堆疊結構包括交替堆疊於基底上的多個第一材料層與多個第二材料層，且包括位於多個第一材料層與多個第二材料層之上的頂蓋層；在一對堆疊結構的彼此面對的側壁上形成電荷儲存層；以及在電荷儲存層上形成通道層，其中通道層具有頂部、主體部以及底部，頂部覆蓋一對堆疊結構的頂蓋層的彼此面對的側壁，底部覆蓋基底的位於一對堆疊結構之間的部分，主體部連接於頂部與底部之間，且頂部與底部的摻質濃度分別高於主體部的摻質濃度。

在一些實施例中，形成通道層的方法包括：在電荷儲存層上依序形成通道材料層與阻障層；圖案化阻障層，以使經圖案化的阻障層暴露出通道材料層的位於一對堆疊結構之間且實質上平行於基底的主表面的一部分，且暴露出通道材料的覆蓋頂蓋層的另一部分；在經圖案化的阻障層以及通道材料層的暴露部分上形成摻雜層；進行熱處理，以使摻雜層中的摻質進入通道材料層的暴露部分，從而形成通道層；以及移除摻雜層與經圖案化的阻障層。

在一些實施例中，圖案化阻障層的方法包括非等向性蝕刻。

在一些實施例中，每一第一材料層為閘極層，每一第二材料層為絕緣層，且頂蓋層包括頂閘極層。

在一些實施例中，每一堆疊結構更包括底閘極層。底閘極層位於基底上，且多個第一材料層與多個第二材料層形成於底閘極層上。

在一些實施例中，在形成通道層之後更包括：在一對堆疊結構之間形成隔離結構。

在一些實施例中，多個第一材料層與多個第二材料層均為絕緣材料，且彼此具有蝕刻選擇比。

在一些實施例中，在形成電荷儲存層之前更包括：形成磊晶層。磊晶層設置於基底的位於一對堆疊結構之間的部分上。

在一些實施例中，在形成通道層之後更包括：在一對堆疊結構之間依序形成隔離結構與上接墊。通道層的頂部位於上接墊的側壁上，且通道層的主體部與底部分別位於隔離結構的側壁與底面上。

在一些實施例中，在形成通道層之後更包括：以多個閘極層置換多個第二材料層。

基於上述，本發明實施例的記憶體元件的通道層具有高摻質濃度的頂部與底部，且具有摻質濃度遠低於頂部與底部的主體部。藉由使通道層的頂部與底部經摻雜有高摻質濃度，可有效地降低通道層整體的電阻值。如此一來，即使某些堆疊結構之間的凹陷具有過大的深度，仍可維持通道層的工作電流。此外，在一些實施例中，更可避免此些堆疊結構對應的通道層產生斷路的問題。再者，由於通道層的頂部具有高摻質濃度（亦即低電阻值），故可降低通道層與後續形成於其上的導電插塞之間的接觸電阻。另一方面，在對通道層的頂部與底部進行摻雜時，經圖案化的阻障層可防止摻質擴散進入通道層的主體部，以使通道層的覆蓋記憶單元的側壁之主體部保持相對低的摻質濃度。據此，在記憶體元件運作時，可降低通道層的主體部內的摻質往記憶單元擴散的情形。如此一來，可避免記憶體元件的可靠度受到影響。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是依照本發明一些實施例的記憶體元件10的製造方法的流程圖。圖2A至圖2H是依照圖1所示的記憶體元件10的製造方法的各階段之結構的剖視示意圖。

請參照圖1與圖2A，進行步驟S100，提供一基底100。在一些實施例中，基底100包括半導體基底102與絕緣層104。半導體基底102的材料可包括元素半導體或化合物半導體。舉例而言，元素半導體可包括Si或Ge。化合物半導體可包括SiGe、SiC、SiGeC、III-V族半導體材料或II-VI族半導體材料。III-V族半導體材料可包括GaN、GaP、GaAs、AlN、AlP、AlAs、InN、InP、InAs、GaNP、GaNAs、GaPAs、AlNP、AlNAs、AlPAs、InNP、InNAs、InPAs、GaAlNP、GaAlNAs、GaAlPAs、GaInNP、GaInNAs、GaInPAs、InAlNP、InAlNAs或InAlPAs。II-VI族半導體材料可包括CdS、CdSe、CdTe、ZnS、ZnSe、ZnTe、HgS、HgSe、HgTe、CdSeS、CdSeTe、CdSTe、ZnSeS、ZnSeTe、ZnSTe、HgSeS、HgSeTe、HgSTe、CdZnS、CdZnSe、CdZnTe、CdHgS、CdHgSe、CdHgTe、HgZnS、HgZnSe、HgZnTe、CdZnSeS、CdZnSeTe、CdZnSTe、CdHgSeS、CdHgSeTe、CdHgSTe、HgZnSeS、HgZnSeTe或HgZnSTe。此外，半導體基底102可經摻雜為第一導電型或與第一導電型互補的第二導電型。舉例而言，第一導電型可為N型，而第二導電型則可為P型。另一方面，絕緣層104的材料可為氧化矽、氮化矽、氮氧化矽或其組合。

進行步驟S102，在基底100上形成初始堆疊結構110。初始堆疊結構110包括交替堆疊的多個第一材料層112與第二材料層114。所屬領域中具有通常知識者可依據設計需求調整第一材料層112與第二材料層114的數量，本發明並不以此為限。在一些實施例中，第一材料層112為導體層，而第二材料層114為絕緣層。在此些實施例中，第一材料層112可作為閘極層（或字元線），而第二材料層114可作為閘間絕緣層。舉例而言，第一材料層112的材料可包括多晶矽、鎢或其他導體材料。第二材料層114的材料可包括氧化矽、氮化矽、氮氧化矽、有機絕緣材料或其類似者。在一些實施例中，第一材料層112的厚度範圍為10 nm至 40 nm。另一方面，第二材料層114的厚度範圍可為25 nm至65 nm。此外，初始堆疊結構110更包括位於第一材料層112與第二材料層114之上的頂蓋層116。在一些實施例中，最頂層的第二材料層114可位於頂蓋層116與最頂層的第一材料層112之間。在一些實施例中，頂蓋層116與第一材料層112由相同的材料構成，惟頂蓋層116具有較大的厚度。舉例而言，頂蓋層116的厚度範圍可為50 nm至250 nm。在此些實施例中，頂蓋層116可作為頂閘極層或選擇閘極（selection gate）層。

在一些實施例中，初始堆疊結構110更包括保護層118。保護層118位於頂蓋層116上。此外，保護層118與第二材料層114可由相同的材料構成，且可具有實質上相同的厚度。在一些實施例中，初始堆疊結構110更包括底閘極層111。底閘極層111位於基底100上，且第一材料層112與第二材料層114位於底閘極層111上。在一些實施例中，最底層的第二材料層114位於底閘極層111與最底層的第一材料層112之間。此外，在一些實施例中，底閘極層111與第一材料層112由相同的材料構成，惟底閘極層111具有較大的厚度。舉例而言，底閘極層111的厚度可為150 nm至350 nm。在此些實施例中，底閘極層111可作為反轉閘極（inversion gate）層。在一些實施例中，可藉由化學氣相沈積法形成初始堆疊結構110的各層。

請參照圖1與圖2B，進行步驟S104，圖案化初始堆疊結構110。如此一來，形成多個堆疊結構110a。在一些實施例中，多個堆疊結構110a可陣列排列於基底100上。每一堆疊結構110a中交替堆疊的第一材料層112與第二材料層114可作為記憶體單元MU。記憶體單元MU位於底閘極層111與頂蓋層116之間。相鄰的一對堆疊結構110a之間具有凹陷R。在一些實施例中，凹陷R可延伸至基底100的絕緣層104中。在一些實施例中，凹陷R的高度H範圍可為1.5 um至3.5 um。凹陷R的寬度W（亦即相鄰的一對堆疊結構110a之間的間距）可為50 nm至150 nm。在一些實施例中，圖案化初始堆疊結構110以形成多個堆疊結構110a的方法可包括進行微影製程與蝕刻製程。凹陷R的側壁（亦即堆疊結構110a的側壁）可實質上垂直於基底100的主表面，或與基底100的主表面的法線方向夾0°至30°。

請參照圖1與圖2C，進行步驟S106，在堆疊結構110a上依序形成電荷儲存層120、通道材料層122與阻障層124。換言之，通道材料層122位於電荷儲存層120與阻障層124之間。在一些實施例中，電荷儲存層120、通道材料層122與阻障層124可共形地形成於圖2B所示的結構上。如此一來，如圖2C所示，電荷儲存層120、通道材料層122與阻障層124覆蓋相鄰堆疊結構110a的彼此面對的側壁，且覆蓋於堆疊結構110a的頂面以及基底100的位於相鄰堆疊結構110a之間的部分上。在一些實施例中，電荷儲存層120的材料包括氧化矽、氮化矽或其組合。舉例而言，電荷儲存層120包括氧化矽/氮化矽/氧化矽的多層結構。通道材料層122的材料包括多晶矽或其他半導體材料，且為未經摻雜的本質材料。阻障層124的材料可包括氮化矽。在一些實施例中，電荷儲存層120的厚度範圍可為15 nm至25 nm。通道材料層122的厚度範圍可為5 nm至15 nm。阻障層124的厚度範圍可為5 nm至20 nm。此外，可藉由例如是爐管成長法形成電荷儲存層120、通道材料層122與阻障層124。

請參照圖1與圖2D，進行步驟S108，圖案化阻障層124。在一些實施例中，圖案化阻障層124的方法包括進行非等向性蝕刻，例如是乾式蝕刻。在非等向性蝕刻的過程中，基於阻障層124的各部分對應的到達角度（arrival angle）之差異，一些部分的阻障層124會被移除，而另一些部分的阻障層124會保留下來。具體而言，阻障層124的頂部124a與底部124c可在步驟S108中被移除，而阻障層124的主體部124b可保留下來。在一些實施例中，阻障層124的頂部124a在未經移除之前覆蓋堆疊結構110a的頂面（例如是保護層118的頂面），且延伸至保護層118與頂蓋層116的側壁上。阻障層124的底部124c在未經移除之前覆蓋基底100的位於相鄰的堆疊結構110a之間的部分，且在一些實施例中可能延伸至底閘極層111的側壁上。阻障層124的主體部124b連接於頂部124a與底部124b之間。換言之，阻障層124的主體部124b覆蓋記憶單元MU的側壁，且可延伸至底閘極層111與頂蓋層116的側壁上。在圖案化阻障層124之後，僅留下阻障層124的主體部124b，而形成覆蓋多個記憶單元MU的多條縱向線段。如此一來，暴露出通道材料層122的覆蓋堆疊結構110a的頂面（例如是覆蓋保護層118的頂面）的一部分，且暴露出通道材料層122的覆蓋基底100的位於相鄰堆疊結構110a之間且實質上平行於基底100的主表面的另一部分。此外，由上可知，通道材料層122的暴露部分即交疊於阻障層124的頂部124a與底部124c。

請參照圖1與圖2E，進行步驟S110，在阻障層124的主體部124b與通道材料層122的暴露部分上形成摻雜層126。摻雜層126可共形地形成於圖2D所示的結構上，而接觸於阻障層124的主體部124b與通道材料層122的暴露部分。在一些實施例中，摻雜層126可具有第一導電型的摻質（dopant），或具有第二導電型的摻質。舉例而言，摻雜層126的材料可包括磷矽玻璃（phospho-silicate glass，PSG）、四乙氧基矽烷（tetraethyl orthosilicate，TEOS）、硼矽玻璃（boron-silicate glass，BSG）、三乙氧基硼（triethylborate，TEB）、磷酸三乙酯（triethylphosphate，TEPO）或其組合。此外，可藉由例如是化學氣相沈積法或爐管成長法形成摻雜層126。

請參照圖1與圖2F，進行步驟S112，進行熱處理。如此一來，摻雜層126中的摻質可擴散而進入通道材料層122的暴露部分，而可對通道材料層122的暴露部分進行摻雜。在一些實施例中，進行熱處理的方法可包括退火製程。熱處理的溫度範圍可為600°C至1000°C，且可在惰性氣體（例如是氮氣）的環境中進行熱處理。經摻雜後的通道材料層122可稱為通道層122-1。通道層122-1的頂部122-1a與底部122-1c在步驟S112中被摻雜。另一方面，阻障層124的主體部124b覆蓋通道層122-1的主體部122-1b，而阻擋摻質擴散而進入通道層122-1的主體部122-1b。因此，通道層122-1的主體部122-1b在步驟S112中並未被摻雜。

圖2F所示的通道層122-1之頂部122-1a、底部122-1c與主體部122-1b的位置分別與圖2D所示的阻障層124的頂部124a、底部124c與主體部124b的位置交疊。換言之，通道層122-1的頂部122-1a覆蓋堆疊結構110a的頂面，且延伸至保護層118與頂蓋層116的側壁上。通道層122-1的底部122-1c覆蓋基底100的位於相鄰堆疊結構110a之間的部分，且在一些實施例中可能延伸至底閘極層111的側壁上。通道層122-1的主體部122-1b連接於頂部122-1a與底部122-1c之間，而覆蓋記憶單元MU的側壁，且可縱向地延伸至底閘極層111與頂蓋層116的側壁上。

基於通道層122-1的頂部122-1a與底部122-1c在步驟S112中進一步地被摻雜，通道層122-1的頂部122-1a與底部122-1c的摻質濃度（dopant concentration）可分別高於主體部122-1b的摻質濃度。在一些實施例中，通道層122-1的頂部122-1a與底部122-1c的摻質濃度範圍可分別為10 ¹⁷atoms/cm ³至10 ²¹atoms/cm ³。另一方面，主體部122-1b仍維持為未經摻雜的本質材料。

請參照圖1與圖2G，進行步驟S114，移除摻雜層126與阻障層124的主體部124b。如此一來，可暴露出通道層122-1的各個部分。在一些實施例中，移除摻雜層126與阻障層124的主體部124b的方法可包括非等向性蝕刻，例如是濕式蝕刻。

請參照圖1與圖2H，在一些實施例中，可進行步驟S116，在相鄰的堆疊結構110a之間形成隔離結構130。在一些實施例中，隔離結構130更可延伸至堆疊結構110a的頂面上。隔離結構130的材料可包括氧化矽、氮化矽、氮氧化矽或其組合。形成隔離結構130的方法可包括化學氣相沈積法。

隨後，可進行步驟S118，以形成導電插塞142與訊號線144。在形成電插塞142與訊號線144之前，可在隔離結構130上形成介電層132。舉例而言，介電層132可為多層結構，包括一或多層介電材料層。介電層132的材料可包括氧化矽、氮化矽、氮氧化矽或其組合。形成介電層132的方法可包括化學氣相沈積法。此外，可圖案化隔離結構130與介電層132，以形成暴露出通道層122-1的頂部122-1a的插塞開口140。接著，可在插塞開口140中形成導電插塞142，且在介電層132上形成訊號線144。在一些實施例中，導電插塞142的材料可包括多晶矽或其他導體材料。訊號線144的材料可包括銅或其他導體材料。形成導電插塞142與訊號線144的方法可包括物理氣相沈積法、鍍覆製程（plating process）或其組合。儘管圖2H僅繪示出單一層的訊號線144，實際上訊號線144可包括位於不同層的源極線與位元線。此外，源極線與位元線之間可形成有層間介電層（未繪示）。在一些實施例中，沿著平行於基底100的表面的方向排列的多個堆疊結構110a可交替地經由通道層122-1的頂部122-1a電性連接於源極線與位元線。在一些實施例中，字元線（例如是第一材料層112）、位元線以及源極線中的至少一者可與其他兩者的延伸方向不同，或與所述其他兩者的延伸方向垂直。

至此，已完成本發明實施例的記憶體元件10的製造。基於上述，記憶體元件10的通道層122-1具有高摻質濃度的頂部122-1a與底部122-1c，且具有摻質濃度遠低於頂部122-1a與底部122-1c的主體部112-1b。藉由使通道層122-1的頂部122-1a與底部122-1c具有高摻質濃度，可有效地降低通道層122-1整體的電阻值。如此一來，即使某些堆疊結構110a之間的凹陷R的深度過大，仍可維持通道層122-1的工作電流。此外，在一些實施例中，更可避免此些堆疊結構110a對應的通道層122-1產生斷路的問題。再者，由於通道層122-1的頂部122-1a具有高摻質濃度（亦即低電阻值），故可降低通道層122-1與後續形成於其上的導電插塞142之間的接觸電阻。另一方面，在對通道層122-1的頂部122-1a與底部122-1c進行摻雜時，阻障層124的剩餘部分（亦即阻障層124的主體部124b）可防止摻質擴散進入通道層122-1的主體部122-1b，以使通道層122-1的主體部122-1b保持相對低的摻質濃度。據此，在記憶體元件10運作時，可降低通道層122-1的主體部122-1b內的摻質往記憶單元MU擴散的情形。如此一來，可避免記憶體元件10的可靠度受到影響。

圖3是依照本發明一些實施例的記憶體元件20的製造方法的流程圖。圖4A至圖4I是依照圖3所示的記憶體元件20的製造方法的各階段之結構的剖視示意圖。記憶體元件20的製造方法相似於圖1及圖2A至圖2H所示的記憶體元件10的製造方法，以下僅敘述兩者的差異處，相同或相似處則不再贅述。此外，相同或相似的元件符號代表相同或相似的構件。

請參照圖3與圖4A，進行步驟S200，提供基底200。在一些實施例中，基底200可為半導體基底或絕緣體上覆半導體（semiconductor on insulator，SOI）基底。基底200中的半導體材料與圖2A所示的半導體基底102的材料相同或相異。在一些實施例中，更可於基底200中形成一或多個摻雜區（未繪示）。此外，摻雜區的導電型態可與基底200的導電型態相同或相異。

進行步驟S202，在基底200上形成初始堆疊結構210。初始堆疊結構包括交替堆疊的多個第一材料層212與第二材料層214。在一些實施例中，第一材料層212與第二材料層214均為絕緣材料，且彼此具有蝕刻選擇比。舉例而言，第一材料層212可為氧化矽，而第二材料層可為氮化矽。在一些實施例中，初始堆疊結構210更可包括位於第一材料層212與第二材料層214之上的頂蓋層216。在一些實施例中，最頂層的第一材料層212可位於頂蓋層216與最頂層的第二材料層214之間。在一些實施例中，頂蓋層216的材料可包括絕緣材料，例如是相同於第一材料層212的材料。另外，在此些實施例中，初始堆疊結構210可不包括如圖2A所示的保護層118與底閘極層111。

請參照圖3與圖4B，進行步驟S204，圖案化初始堆疊結構210。如此一來，形成多個堆疊結構210a。多個堆疊結構210a可陣列排列於基底200上。相鄰的一對堆疊結構之間具有凹陷R。

在一些實施例中，在圖案化初始堆疊結構210之後，更可進行步驟S205，以在凹陷R所暴露出的基底200上形成磊晶層EP。換言之，磊晶層EP設置於基底200的位於相鄰的一對堆疊結構210a之間的部分上。在一些實施例中，磊晶層EP更往上延伸以覆蓋最底層的第一材料層212的側壁。舉例而言，磊晶層EP的材料包括矽。形成磊晶層EP的方法可包括磊晶製程。

請參照圖3與圖4C，進行步驟S206，在堆疊結構210a上依序形成電荷儲存層220、通道材料層222與阻障層224。在一些實施例中，電荷儲存層220經形成以覆蓋堆疊結構210a的側壁，但不延伸至堆疊結構210的頂面。此外，在一些實施例中，電荷儲存層220僅覆蓋磊晶層EP的一部分的頂面。如此一來，位於磊晶層EP的相對兩側的電荷儲存層彼此不相連接。在一些實施例中，通道材料層222與阻障層224可共形地依序形成於目前的結構上。換言之，如圖4C所示，通道材料層222與阻障層224覆蓋電荷儲存層220的表面，且覆蓋堆疊結構210a的頂面以及磊晶層EP的頂面。

請參照圖3與圖4D，進行步驟S208，圖案化阻障層224。阻障層224的頂部224a與底部224c可在步驟S208中被移除，而阻障層224的主體部224b可保留下來。阻障層224的頂部224a在未經移除前覆蓋堆疊結構210a的頂面（例如是頂蓋層216的頂面），且延伸至頂蓋層216的側壁上。阻障層224的底部224c在未經移除前覆蓋磊晶層EP的頂面，且在一些實施例中可往上延伸至最底層的第一材料層212的側壁上（或延伸至最底層的第一材料層212與最底層的第二材料層214的側壁上）。阻障層224的主體部224b連接於頂部224a與底部224b之間。在圖案化阻障層224之後，僅留下阻障層224的主體部224b。如此一來，暴露出通道材料層222的覆蓋堆疊結構210a的頂面（例如是覆蓋頂蓋層216的頂面）的一部分，且暴露出通道材料層222的覆蓋磊晶層EP的另一部分。此外，由上可知，通道材料層222的暴露部分交疊於阻障層224的頂部224a與底部224c。

請參照圖3與圖4E，進行步驟S210，在阻障層224的主體部224b與通道材料層222的暴露部分上形成摻雜層226。摻雜層226可共形地形成於圖4D所示的結構上，而接觸於阻障層224的主體部224b與通道材料層222的暴露部分。

請參照圖3與圖4F，進行步驟S212，進行熱處理。如此一來，摻雜層226中的摻質可擴散而進入通道材料層222的暴露部分，而可對通道材料層222的暴露部分進行摻雜。經摻雜後的通道材料層222可稱為通道層222-1。通道層222-1的頂部222-1a與底部222-1c在步驟S212中被摻雜。在一些實施例中，摻雜層226中的摻質更可經由通道層222-1的底部222-1c擴散進入磊晶層EP，而使至少一部分的磊晶層EP被摻雜（如圖4F的磊晶層EP的虛線區域所示）。在其他實施例中，摻雜層226中的摻質擴散進入磊晶層EP，而使全部的磊晶層EP被摻雜。另一方面，阻障層224的主體部224b覆蓋通道層222-1的主體部222-1b，故可阻擋摻質擴散而進入通道層222-1的主體部222-1b。因此，通道層222-1的主體部222-1b在步驟S212中並未被摻雜。由此可知，通道層222-1的頂部222-1a與底部222-1c的摻質濃度可分別高於主體部222-1b的摻質濃度。在一些實施例中，磊晶層EP的摻質濃度可相近於通道層222-1的頂部222-1a與底部222-1c的摻質濃度，而也可大於通道層222-1的主體部222-1b的摻質濃度。舉例而言，磊晶層EP的摻質濃度範圍可為10 ¹⁷atoms/cm ³至10 ²¹atoms/cm ³。

圖4F所示的通道層222-1的頂部222-1a、底部222-1c與主體部222-1b的位置分別與圖4D所示的阻障層224的頂部224a、底部224c與主體部224b的位置交疊。換言之，通道層222-1的頂部222-1a覆蓋堆疊結構210a的頂面，且可延伸至頂蓋層216的側壁上。通道層222-1的底部222-1c覆蓋磊晶層EP的頂面，且在一些實施例中可能往上延伸至最底層的第一材料層212（或延伸至最底層的第一材料層212與最底層的第二材料層214）的側壁上。通道層222-1的主體部222-1b連接於頂部222-1a與底部222-1c之間。

請參照圖3與圖4G，進行步驟S214，移除摻雜層226與阻障層224的主體部224b。如此一來，可暴露出通道層222-1的各個部分。

請參照圖3與圖4H，在一些實施例中，可進行步驟S215，以多個閘極層GL置換多個第二材料層214。在一些實施例中，以閘極層GL置換第二材料層214的方法包括移除第二材料層214。舉例而言，可藉由等向性蝕刻的方法來移除第二材料層214。由於第二材料層214與第一材料層212具有蝕刻選擇比，故移除第二材料層214時可保留第一材料層212。接著，在原第二材料層214的位置（亦即相鄰的第一材料層212之間）形成閘極層GL。閘極層GL的材料可包括金屬材料，例如是鎢。此外，在一些實施例中，可在原第二材料層214的位置中先形成功函數層（未繪示），接著再形成閘極層GL。形成功函數層與閘極層GL的方法可包括化學氣相沈積法。

此外，在一些實施例中，可進行步驟S216，在相鄰的堆疊結構210a之間依序形成隔離結構230與上接墊TP。在一些實施例中，隔離結構230的頂面可低於堆疊結構210a的頂面（例如是頂蓋層216的頂面）。上接墊TP設置於隔離結構230上。在一些實施例中，上接墊TP更可延伸至堆疊結構210a的頂面上，而覆蓋通道層222-1的頂部222-1a。在一些實施例中，上接墊TP的材料可與通道層222-1的材料相同。此外，上接墊TP的摻質濃度可實質上等於通道層222-1的摻質濃度。形成隔離結構230與上接墊TP的方法可包括化學氣相沈積法。

在一些實施例中，可先進行步驟S215，接著再進行步驟S216。在另一些實施例中，也可先進行步驟S216，接著再進行步驟S215。本發明實施例並不以步驟S215與步驟S216的順序為限。

請參照圖4I，接著可進行步驟S217，以進行平坦化製程。在步驟S217中，藉由平坦化製程移除部分的上接墊TP與部分的通道層222-1之頂部222-1a，以暴露出堆疊結構210a的頂面（例如是頂蓋層216的頂面）。如此一來，殘留的上接墊TP以及通道層222-1的頂部222-1a之頂面可實質上齊平於堆疊結構210a的頂面（例如是頂蓋層216的頂面）。在一些實施例中，平坦化製程例如是化學機械研磨製程。

隨後，可進行步驟S218，以形成導電插塞242與訊號線244。在形成導電插塞242與訊號線244之前，可在堆疊結構210a與上接墊TP上形成介電層232。舉例而言，介電層232可為單層或多層結構，而包括一或多層介電材料層。此外，可圖案化介電層232，以形成暴露出上接墊TP的插塞開口240。接著，可在插塞開口240中形成導電插塞242，且在介電層232上形成訊號線244。儘管圖4I僅繪示出單一層的訊號線244，實際上訊號線244可包括位於不同層的源極線與位元線。此外，源極線與位元線之間可形成有層間介電層（未繪示）。在一些實施例中，沿著平行於基底200的表面的方向排列的多個堆疊結構210a可交替地經由通道層222-1的頂部222-1a電性連接於源極線與位元線。在一些實施例中，字元線（例如是閘極層GL）、位元線以及源極線中的至少一者可與其他兩者的延伸方向不同，或與所述其他兩者的延伸方向垂直。至此，已完成本發明實施例的記憶體元件20的製造。

綜上所述，本發明實施例的記憶體元件的通道層具有高摻質濃度的頂部與底部，且具有摻質濃度遠低於頂部與底部的主體部。藉由使通道層的頂部與底部經摻雜有高摻質濃度，可有效地降低通道層整體的電阻值。如此一來，即使某些堆疊結構之間的凹陷具有過大的深度，仍可維持通道層的工作電流。此外，在一些實施例中，更可避免此些堆疊結構對應的通道層產生斷路的問題。再者，由於通道層的頂部具有高摻質濃度（亦即低電阻值），故可降低通道層與後續形成於其上的導電插塞之間的接觸電阻。另一方面，在對通道層的頂部與底部進行摻雜時，阻障層的剩餘部分（亦即阻障層的主體部）可防止摻質擴散進入通道層的主體部，以使通道層的覆蓋記憶單元的側壁之主體部保持相對低的摻質濃度。據此，在記憶體元件運作時，可降低通道層的主體部內的摻質往記憶單元擴散的情形。如此一來，可避免記憶體元件的可靠度受到影響。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、20：記憶體元件 100、200：基底 102：半導體基底 104：絕緣層 110、210：初始堆疊結構 110a、210a：堆疊結構 111：底閘極層 112、212：第一材料層 114、214：第二材料層 116、216：頂蓋層 118：保護層 120、220：電荷儲存層 122、222：通道材料層 122-1、222-1：通道層 122-1a、222-1a：頂部 122-1b、222-1b：主體部 122-1c、222-1c：底部 124、224：阻障層 124a、224a：頂部 124b、224b：主體部 124c、224c：底部 126、226：摻雜層 130、230：隔離結構 132、232：介電層 140、240：插塞開口 142、242：導電插塞 144、244：訊號線 EP：磊晶層 GL：閘極層 H：高度 MU：記憶單元 R：凹陷 S100、S102、S104、S106、S108、S110、S112、S114、S116、S118、S200、S202、S204、S205、S206、S208、S210、S212、S214、S215、S216、S217、S218：步驟 TP：上接墊 W：寬度

圖1是依照本發明一些實施例的記憶體元件的製造方法的流程圖。圖2A至圖2H是依照圖1所示的記憶體元件的製造方法的各階段之結構的剖視示意圖。圖3是依照本發明一些實施例的記憶體元件的製造方法的流程圖。圖4A至圖4I是依照圖3所示的記憶體元件的製造方法的各階段之結構的剖視示意圖。

10：記憶體元件 100：基底 102：半導體基底 104：絕緣層 110a：堆疊結構 111：底閘極層 112：第一材料層 114：第二材料層 116：頂蓋層 118：保護層 120：電荷儲存層 122-1：通道層 122-1a：頂部 122-1b：主體部 122-1c：底部 130：隔離結構 132：介電層 140：插塞開口 142：導電插塞 144：訊號線 MU：記憶單元 R：凹陷

Claims

一種記憶體元件，包括：一對堆疊結構，設置於基底上，其中每一堆疊結構包括交替堆疊於所述基底上的多個閘極層與多個絕緣層，且包括位於所述多個閘極層與所述多個絕緣層之上的頂蓋層；電荷儲存層，設置於所述一對堆疊結構的彼此面對的側壁上；以及通道層，覆蓋所述電荷儲存層，其中所述通道層具有頂部、主體部以及底部，所述頂部覆蓋所述一對堆疊結構的所述頂蓋層的彼此面對的側壁，所述底部覆蓋所述基底的位於所述一對堆疊結構之間的部分，所述主體部連接於所述頂部與所述底部之間，且所述頂部與所述底部的摻質濃度分別高於所述主體部的摻質濃度。
如申請專利範圍第1項所述的記憶體元件，其中所述頂蓋層包括頂閘極層。
如申請專利範圍第2項所述的記憶體元件，其中所述通道層的所述頂部更覆蓋所述頂蓋層的頂面。
如申請專利範圍第2項所述的記憶體元件，其中所述堆疊結構更包括底閘極層，所述底閘極層位於所述基底上，且所述多個閘極層與所述多個絕緣層位於所述底閘極層上。
如申請專利範圍第1項所述的記憶體元件，其中所述頂蓋層的材料包括絕緣材料。
如申請專利範圍第5項所述的記憶體元件，更包括磊晶層，其中所述磊晶層設置於所述基底的位於所述一對堆疊結構之間的部分上，且所述通道層的所述底部覆蓋所述磊晶層。
一種記憶體元件的製造方法，包括：在基底上形成一對堆疊結構，其中每一堆疊結構包括交替堆疊於所述基底上的多個第一材料層與多個第二材料層，且包括位於所述多個第一材料層與所述多個第二材料層之上的頂蓋層；在所述一對堆疊結構的彼此面對的側壁上形成電荷儲存層；以及在所述電荷儲存層上形成通道層，其中所述通道層具有頂部、主體部以及底部，所述頂部覆蓋所述一對堆疊結構的所述頂蓋層的彼此面對的側壁，所述底部覆蓋所述基底的位於所述一對堆疊結構之間的部分，所述主體部連接於所述頂部與所述底部之間，且所述頂部與所述底部的摻質濃度分別高於所述主體部的摻質濃度。
如申請專利範圍第7項所述的記憶體元件的製造方法，其中形成所述通道層的方法包括：在所述電荷儲存層上依序形成通道材料層與阻障層；圖案化所述阻障層，以使經圖案化的所述阻障層暴露出所述通道材料層的位於所述一對堆疊結構之間且實質上平行於所述基底的主表面的一部分，且暴露出所述通道材料層的覆蓋所述頂蓋層的另一部分；在經圖案化的所述阻障層以及所述通道材料層的暴露部分上形成摻雜層；進行熱處理，以使所述摻雜層中的摻質進入所述通道材料層的所述暴露部分，從而形成所述通道層；以及移除所述摻雜層與經圖案化的所述阻障層。
如申請專利範圍第7項所述的記憶體元件的製造方法，其中每一第一材料層為閘極層，每一第二材料層為絕緣層，且所述頂蓋層包括頂閘極層。
如申請專利範圍第7項所述的記憶體元件的製造方法，在形成所述電荷儲存層之前更包括：形成磊晶層，其中所述磊晶層設置於所述基底的位於所述一對堆疊結構之間的部分上。