TWI490872B - 提供快速程式與讀取之非揮發性記憶體元件、系統及方法 - Google Patents

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Description

提供快速程式與讀取之非揮發性記憶體元件、系統及方法
本發明一般是關於半導體記憶體元件，並且特別是關於進行讀取與程式操作之非揮發性記憶體元件、系統以及方法。
半導體記憶體元件按操作性質可分類為揮發性與非揮發性。揮發性半導體記憶體元件通常具有高速讀取與寫入操作的特點，但在斷電時會失去所儲存之資料。相反地，非揮發性半導體記憶體元件在斷電時仍保持所儲存之資料。因此，非揮發性半導體元件廣泛地用於無論電源狀態如何均需要資料保持的應用中。存在多種非揮發性半導體記憶體，舉例而言，包括光罩式唯讀記憶體(mask read－only memory，MROM)、可程式ROM(programmable ROM，PROM)、可抹除可程式ROM(erasable and programmable ROM，EPROM)、電可抹除可程式ROM(electrically erasable and programmable ROM，EEPROM)等等。
然而，由於MROM、PROM以及EPROM不易抹除或寫入，這些類型之記憶體不允許迅速更新所儲存之資料。相反地，可容易地從EEPROM抹除資料或將資料程式至EEPROM。因此，EEPROM逐漸用於經常需要不斷資料更新之輔助資料儲存單元及/或系統程式工具。快閃記憶體是一種特殊類型的EEPROM，其積體度遠高於其他類型的EEPROM。上述特性使快閃記憶體非常適用於類似大容量 輔助資料儲存單元那樣的應用中。於一般類型的快閃型EEPROM中，NAND型快閃EEPROM(下文中稱為“NAND快閃記憶體”)相較於其他類型的快閃EEPROM在積體密度方面具有很大優勢。
與所有半導體記憶體一樣，快閃記憶體是一種特殊形式的積體電路，其能夠接收與儲存(程式)數位資料，並隨後存取與提供(讀取)所儲存之資料。快閃記憶體元件包括記憶胞陣列，其中每一記憶胞都能夠唯一性地儲存資料並且在接到請求後提供所儲存之資料。每一記憶胞可儲存單位元(1－位元)資料或者多位元(多－位元)資料。當1－位元資料儲存於記憶胞中時，記憶胞處於兩閾值電壓分佈其中之一者，兩閾值電壓分佈分別對應於兩資料狀態‘1’與‘0’其中之一者。當2－位元資料儲存於記憶胞時，記憶胞處於四閾值電壓分佈其中之一者，每一閾值電壓分佈對應於四資料狀態‘11’、‘10’、‘01’以及‘00’其中之一者。類似地，當3－位元資料儲存於記憶胞時，記憶胞處於八閾值電壓分佈其中之一者，每一閾值電壓分佈對應於‘111’至‘000’的八資料狀態其中之一者。最近，正在研究4－位元快閃記憶胞。
已經提出多種程式方法來程式快閃記憶胞。這些程式方法的速度(即，程式速率)以及精確度對於快閃記憶體元件的整體操作是非常重要的。因此，加強程式速率是記憶體元件與記憶體系統性能進一步改良的一個重要考慮因素。
關於快閃記憶體元件，程式記憶胞的所謂遞增步進－脈衝程式(incremental step－pulse programming，ISPP)模式已經開始使用並且產生很好的結果。ISPP模式藉由施加逐漸增加的步進脈衝(step pulse)至相應的字元線進行操作，以將快閃記憶胞朝目標閾值電壓移位。因此，ISPP模式程式方法之程式速率部份取決於所使用的步驟數。減少遞增程式步驟數將提高程式速率並有助於防止快閃記憶胞之過程式(over－programming)。
因此，本發明的實施例具有增加的程式速率，同時防止由非揮發性記憶體元件與系統內的過程式所引起的可靠性退化。
於一實施例中，本發明提供了一種可在包括記憶胞陣列之非揮發性記憶體系統內操作的方法，上述方法包括：接收程式命令，程式命令包含程式資料並且指示使用快速程式模式或正常程式模式來執行程式命令；若指示使用快速程式模式，則致能(activating)多位元錯誤偵測及/或校正(Error Detection and/or Correction，ECC)引擎以根據程式資料產生多位元ECC碼並將程式資料與多位元ECC資料儲存於記憶胞陣列內；以及若指示使用正常程式模式，則致能單位元ECC引擎以根據程式資料產生單位元ECC碼並將程式資料與單位元ECC資料儲存於記憶胞陣列內。
於相關方面中，上述方法可更包括：若指示使用正常 程式模式，則產生開始於第一啟動電壓之程式電壓並使用此程式電壓將程式資料與單位元ECC資料儲存於記憶胞陣列內，以及若指示使用快速程式模式，則產生開始於第二啟動電壓之程式電壓並使用此程式電壓將程式資料與多位元ECC資料儲存於記憶胞陣列內，其中第二啟動電壓高於第一啟動電壓。
於另一實施例中，本發明提供了一種可在包括記憶胞陣列之非揮發性記憶體系統內操作的方法，上述方法包括：接收讀取命令，讀取命令指示儲存於記憶胞陣列內之讀取資料並且進一步指示使用快速讀取模式或正常讀取模式來執行讀取命令；若指示使用快速讀取模式，則致能多位元錯誤偵測及/或校正(ECC)引擎以使用儲存於記憶胞陣列內之多位元ECC碼來偵測/校正讀取資料內的錯誤位元；以及若指示使用正常讀取模式，則致能單位元ECC引擎以使用儲存於記憶胞陣列內之單位元ECC碼來偵測/校正讀取資料內的錯誤位元。
於另一實施例中，本發明提供了一種系統，包括：主機，配置為提供程式命令，此程式命令包括程式資料並且指示以快速程式模式或正常程式模式執行與程式資料關聯之程式操作；以及快閃記憶體元件，配置為在正常模式下藉由產生與程式資料關聯之單位元錯誤偵測及/或校正(ECC)碼，並使用具有第一啟動電壓之第一程式電壓將程式資料與單位元ECC資料儲存於記憶胞陣列中來執行程式操作，或在快速模式下藉由產生與程式資料關聯之多 位元ECC碼，並使用具有第二啟動電壓之第二程式電壓將程式資料與多位元ECC資料儲存於記憶胞陣列中來執行程式操作，其中第二啟動電壓高於第一啟動電壓。
於另一實施例中，本發明提供了一種快閃記憶體元件，包括：記憶胞陣列，具有分割為第一區域與第二區域之記憶胞；位址比較器，在確定與讀取操作關聯之位址是對應於第一區域後產生旗標訊號；高壓產生器，在與旗標訊號關聯之讀取操作期間，將降低的非選擇讀取電壓或提高的非選擇讀取電壓提供給記憶胞陣列之未選擇字元線；頁緩衝區，於讀取操作期間使用第一位元線感測週期或第二位元線感測週期感測記憶胞陣列之位元線，其中第二位元線感測週期長於第一位元線感測週期；ECC區塊，偵測及/或校正由頁緩衝區提供之讀取資料內的錯誤，並且若錯誤內的錯誤位元數超出ECC區塊的校正能力則產生讀取失敗訊號；以及狀態機，響應旗標訊號與讀取失敗訊號來控制高壓產生器與頁緩衝區。
下文將以NAND型快閃記憶體元件作為繪示本發明之結構與操作特徵的範例來描述本發明的實施例。
然而，本發明可以不同形式實施，並且不應解釋為侷限於所示實施例。更確切地，這些實施例僅作為教導的範例。
圖1是根據本發明一實施例之程式啟動電壓的波形圖。參照圖1，在程式操作中，對於每一遞增程式循環 (incremental programming loop)，施加於記憶胞之字元線的程式電壓Vpgm增加步進電壓△V。程式電壓Vpgm是逐漸地上升，直到於最後的程式電壓Vpgm_last在最後的程式循環期間內施加於記憶胞。
為了增加構成(constituent)快閃記憶體元件之總程式速率，需要減小程式循環的數量。因此，最後的程式電壓Vpgm_1ast的位準設置成能夠最低限度滿足成功程式選擇之記憶胞且正確操作此記憶胞之基本條件。為了減小程式循環之數量，調整程式啟動電壓Vstart之位準也是有利的。程式啟動電壓Vstart可設置為第一或第二啟動電壓Vst1與Vst2其中之一者。在圖1所示的實施例中，第一與第二啟動電壓Vst1與Vst2是相互不同的且相差與兩個程式循環關聯之位準。也就是說，第二啟動電壓Vst2可從脈衝電壓Vpgm_1~Vpgm_x中選擇，上述脈衝電壓在電壓位準以及程式循環事件上互不相同。舉例而言，如果選擇Vpgm_2的第二啟動電壓Vst2作為程式啟動電壓Vstart，則用以程式記憶胞的程式循環數比最大程式循環數少兩次。以這種方式，增加了快閃記憶體元件的程式速率。
圖2是過程式之記憶胞的閾值電壓分佈的示意圖。參照圖2，假定記憶胞之初始閾值電壓是位於抹除狀態10。根據所儲存資料之程式結果，記憶胞之閾值電壓將存在於抹除狀態10或程式狀態20中。程式操作期間，為了將閾值電壓維持於抹除狀態10，屬於抹除狀態10之記憶胞被禁止進行程式(即，執行程式禁止操作)。然而，使用從 第一啟動電壓Vst1或第二啟動電壓Vst2開始之脈衝程式(incremental step－pulse programming，ISPP)模式來程式設計記憶胞，其中上述記憶胞改變其閾值電壓以對應於程式狀態20。若從第二啟動電壓Vst2開始程式記憶胞，可以提高程式速率。但是，若存在比其他記憶胞快的記憶胞(即，更輕易地被程式)，則這種記憶胞的程式電壓分佈可改變超出其預定範圍(即，程式電壓可向上延伸)。這個結果被稱作‘過程式’或‘過程式效應’。圖2顯示了與過程式記憶胞關聯的區30。
由過程式引起的麻煩在後續之讀取操作期間特別明顯。在讀取操作期間，施加讀取電壓到未選擇的字元線上而施加0V到選擇的字元線。此時，在與未選擇字元線關聯之過程式記憶胞中存在導電性不足的記憶胞。在這種條件下，選擇記憶胞(ON－記憶胞)將被錯誤地感測為OFF－記憶胞。於記憶胞狀態偵測期間這樣的故障頻率發生可顯著地降低快閃記憶體元件之可靠度。
圖3是根據本發明實施例的適於高頻率(或快速)程式操作之記憶體系統200的方塊圖。參照圖3，記憶體系統200配置為響應來自主機100的命令儲存所接收之資料，並且更配置為提供主機100所請求的讀取資料。主機100傳送獨特的程式指令，指示記憶體系統200將執行快速程式操作還是正常程式操作。記憶體系統200從主機100接收程式命令並使用ISSP程式模式將所接收之資料程式到記憶胞陣列210所包含之記憶胞內，ISSP程式模式以設 置為第一啟動電壓Vst1或第二啟動電壓Vst2的程式脈衝開始。
當需要寫入資料到記憶體系統200內時，主機100參照所指示之程式資料的優先權來確定程式模式(快速或正常)。上下文中，“優先權”可取決於與資料類型、資料使用特性、可靠度需求等相關的許多不同變量。若程式資料必須高度可靠，主機100選擇且傳送正常程式命令至記憶體系統200，並且以第一啟動電壓Vst1開始對應的程式操作。這種情況下，主機介面270傳輸內部正常程式命令(normal programming command，NPGM)至狀態機250，從而以正常程式模式操作記憶體系統200。否則，若程式資料之優先權是與快速程式關聯，則主機100提供快速程式命令，並且從第二啟動電壓Vst2開始對應的程式操作。這種情況下，主機介面270傳輸內部快速程式命令(fast programming command，FPGM)至狀態機250，從而以快速程式模式操作記憶體系統200。(以類似方式，若指示讀取命令，則將內部快速讀取命令或內部正常讀取命令將從主機介面270傳輸至狀態機250)。
響應於從主機100接收的不同程式命令(NPGM與FPGM)，記憶體系統200進行操作以使用互不相同之程式啟動電壓來程式資料。於快速與正常程式模式期間，錯誤校正功能也是互不相同的，並且根據不同(快速/正常)程式模式致能(be activated)。
記憶胞陣列210是由配置的多個快閃記憶胞形成，以 其操作特性可分為單位元或多位元。記憶胞陣列210中，各快閃記憶胞不會因快速與慢速程式模式而物理上有所區別。也就是說，可使用快速或正常程式模式來程式相同的記憶胞。
頁緩衝區220根據選擇之操作模式(程式或讀取)作為寫入驅動器或感測放大器。程式操作期間，頁緩衝區220從資料緩衝器230接收程式資料。接著，如習知地，頁緩衝區220經由相關之字元線與位元線將程式資料寫入到記憶胞陣列210內的記憶胞。讀取操作期間，又如習知地，頁緩衝區220感測並鎖存儲存於記憶胞陣列210之選擇記憶胞內的資料。
資料緩衝器230暫時儲存記憶體系統200所接收之程式資料及/或記憶體系統200要輸出之讀取資料。程式操作期間，資料緩衝器230將程式資料與由程式資料產生的錯誤碼提供給頁緩衝區220。讀取操作期間，與讀取資料關聯之錯誤資料臨時儲存於資料緩衝器230，並且可用於修補讀取資料，舉例而言，可藉由與錯誤偵測與校正(ECC)區塊240所提供之錯誤碼PAR進行合併來修補讀取資料。
ECC區塊240響應狀態機250所提供之快速模式訊號FST，偵測與校正程式資料或讀取資料內的錯誤。於所示之實施例中，ECC區塊240以二個(two，2)相異的ECC模式進行操作；也就是說，ECC區塊240以能夠修補1－位元錯誤之單位元ECC模式以及能夠修補多位元錯誤之多位元ECC模式進行操作，其中多位元是指多於2位元。 若快速模式訊號FST是有效的，ECC區塊240在對應之程式或讀取操作期間以多位元ECC模式進行操作。相反地，若快速模式訊號FST無效，ECC區塊240在對應之程式或讀取操作期間以單位元ECC模式進行操作。
響應於從主機100接收之外部命令，主機介面270提供內部操作命令iCMD。響應於由主機介面270提供之內部操作命令iCMD，狀態機250控制與程式、讀取以及抹除操作關聯之執行步驟的整體順序。具體來說，在程式操作期間，狀態機250響應於快速模式訊號FST控制高壓產生器260與頁緩衝區220。在程式操作期間，若快速模式訊號FST有效，狀態機250致能高壓產生器260以產生開始於第二啟動電壓Vst2的ISPP程式電壓Vpgm。狀態機250還控制頁緩衝區220利用ISPP程式電壓Vpgm同步地寫入程式資料到記憶胞。在讀取操作期間，狀態機250致能高壓產生器260與頁緩衝區220以適當地偏置與記憶胞關聯之字元線以及預充電與感測相關之位元線，此記憶胞是由主機100之讀取命令所指示。
於狀態機240之控制下，高壓產生器260將對應於當前操作(程式、抹除、讀取)之高電壓提供給記憶胞陣列210。當記憶體系統200以快速程式模式進行操作時，快速模式訊號FST有效且高壓產生器260產生開始於第二啟動電壓Vst2之ISPP程式電壓Vpgm。另一方面，當記憶體系統200以正常程式模式進行操作時，快速模式訊號FST無效且高壓產生器260產生開始於第一啟動電壓Vst1之 ISPP程式電壓Vpgm。任一情況下，ISPP程式電壓Vpgm是施加到記憶胞陣列210的選擇字元線，選擇字元線是與由程式、讀取、抹除命令所指示的記憶胞關聯。
主機介面270居中調節主機100與記憶體系統200之間的資料流。尤其是，主機介面270響應於從主機100所接收之命令提供內部快速/正常程式/讀取命令FPGM與MPGM其中之一給狀態機250。
以記憶體系統200之上述架構作為示例，本發明的實施例能夠減少快速程式模式期間由過程式引起的資料錯誤。在這點上，ECC區塊240在本發明特定實施例的角色是一個重要因素。
圖4是圖3所示之ECC區塊240的功能性結構的方塊圖。參照圖4，ECC區塊240包括單位元ECC引擎241以及多位元ECC引擎242。根據快速模式訊號FST之有效/無效狀態交替選擇單位元ECC引擎和位元ECC引擎241和242。
程式操作期間，ECC區塊240進行如下操作。若快速模式訊號FST無效，程式選擇器244將程式資料D_IF從主機介面270傳輸至單位元ECC引擎241。單位元ECC引擎241產生用於偵測與校正程式資料D_IF內之單位元錯誤的單位元同位碼(parity code)P_secc。於所示實施例中，單位元同位碼P_secc被傳輸至多工器(MUX)243，並且多工器243將單位元同位碼P_secc傳輸至資料緩衝器230。於所示實例中，同位位元(parity bit)資料是用於說 明可能的錯誤偵測及/或校正資料的寬度範圍(broad range)。
然而，若快速模式訊號FST有效，程式選擇器244將程式資料D_IF從主機介面270傳輸至多位元ECC引擎242。多位元ECC引擎242產生用於偵測與校正程式資料D_IF內之多位元錯誤之多位元同位碼P_mecc。多位元同位碼P_mecc被傳輸至多工器(MUX)243，並且多工器243隨後將多位元同位碼P_mecc傳輸至資料緩衝器230。根據所指示的程式模式，程式資料與對應之同位碼(或錯誤碼)共同程式到記憶胞陣列210內之記憶胞。
讀取操作期間，ECC區塊240進行如下操作。若快速模式訊號FST無效，讀取選擇器245將讀取資料D_CORE從頁緩衝區220傳輸至單位元ECC引擎241。單位元ECC引擎241從讀取資料D_CORE獲取單位元同位碼P_secc以及偵測/校正讀取資料D_CORE內之單位元錯誤。單位元同位碼P_secc還可被傳輸至多工器(MUX)243，並且從多工器243傳輸至資料緩衝器230以與讀取資料D_CORE一同輸出。
然而，若快速模式訊號FST有效，讀取選擇器245將讀取資料D_CORE從頁緩衝區220傳輸至多位元ECC引擎242。多位元ECC引擎242獲取多位元同位碼P_mecc以及使用多位元同位碼P_mecc偵測/校正讀取資料D_CORE內之多位元錯誤。多位元ECC引擎242還可以產生多位元同位碼P_mecc並將其傳輸至多工器243，然後傳 輸至資料緩衝器230以與讀取資料D_CORE一同輸出。於本發明一實施例中，可藉由在資料緩衝器230內合併讀取資料與對應之同位碼P_mecc(或P_secc)來修補所偵測之錯誤。
如上所述，響應於快速模式訊號FST之致能狀態(activation state)，交替選擇單位元ECC引擎214或多位元ECC引擎242。也就是說，於快速程式模式期間，選擇多位元ECC引擎242，而於正常程式模式期間，選擇單位元ECC引擎241。這種操作選擇能使記憶體系統200充分解決程式資料或讀取資料內之錯誤，上述錯誤是由快速程式模式期間的過程式效應引起的。換句話說，為快速程式模式提供了更加強健的ECC功能，其可辨識由過程式引起的資料錯誤的增加相似性。
圖5是概述圖3所示之記憶體系統的程式方法的流程圖。參照圖5，根據從主機100所接收之命令來交替選擇快速或正常程式模式。可使用諸如駐留於主機100之操作系統(operating system，OS)或應用程式的軟體來實現關於快速或正常程式模式的確定。
如圖5所示，首先，響應於電源，藉由主機100與記憶體系統200之初始化操作來執行系統引導(booting)步驟(S10)。完成系統引導之後，主機100詢問所請求操作之高速緩衝(cache)或隊列(queue)，其包括針對要儲存於記憶體系統200內之資料的程式操作的指示命令(S20)。一旦確認包含程式操作的命令(S30＝是)，主 機100確定快速程式模式是否適用(S40)。確定要求快速程式模式時(S40＝是)，命令並控制記憶體系統200執行上述的快速程式操作(S50)。接著記憶體系統200致能(activate)多位元ECC引擎242以從與快速程式命令一同提供之程式資料中產生多位元同位碼P_mecc，並使用開始於第二啟動電壓Vst2之ISPP程式電壓Vpgm將多位元同位碼P_mecc與程式資料程式到記憶胞陣列210內之記憶胞(S60)。
然而，確定要求正常程式模式後(S40＝否)，命令並控制記憶體系統200執行上述的正常程式操作(S70)。記憶體系統200致能單位元ECC引擎241以從程式資料產生單位元同位碼P_secc。使用開始於第一啟動電壓Vst1之ISPP程式電壓Vpgm將單位元同位碼P_secc與程式資料共同程式至記憶胞陣列210內之記憶胞(S80)。
根據前述方法，記憶體系統200之當前程式啟動電壓與當前錯誤校正機制是取決於主機100關於快速程式模式與正常程式模式之交替使用的確定。因此，整個系統具有程式靈活性(即，實際程式模式之可能使用)，不會出現習知使用快速程式模來增加記憶體系統之程式速率對資料完整性帶來附帶損害的情況。
圖6是根據本發明另一實施例之記憶體系統400的功能性結構的方塊圖。在本實施例中，記憶胞陣列410被分為快速區域413與正常區域412。記憶胞陣列410還包括儲存位址訊息的位址區域411，位址訊息定義正常區域與 快速區域412與413(例如，為各資料儲存區域提供位址索引)。舉例而言，位址訊息可定義對應於快速區域413及/或正常區域412之列位址(row address)範圍。系統引導期間，位址訊息提供至位址比較器480與主機300。
於一實例中，位址比較器480藉由參照儲存於位址區域411之位址訊息來確定從主機300作為程式命令的一部份接收之輸入位址對應於快速區域413還是對應於正常區域412。當與程式命令關聯之接收位址對應於快速模式413之位址時，位址比較器480產生快速模式訊號FST並將快速模式訊號FST施加到狀態機450與ECC區塊440。狀態機450與ECC區塊440使用開始於第二啟動電壓Vst2之ISPP方法以及對應之多位元ECC引擎將資料程式到快速區域413內的記憶胞。
頁緩衝區420、資料緩衝器430、ECC區塊440以及高壓產生器460的配置和操作與圖4中的元件實質上相同。因此，將不再進一步描述頁緩衝區420、資料緩衝器430、ECC區塊440以及高壓產生器460的操作。
由於記憶胞陣列410被分為正常區域412與快速區域413，程式操作期間，將使用相對較低的程式啟動電壓(即，第一啟動電壓Vst1)來程式包含於正常區域412內之記憶胞。反之，將使用相對較高的程式啟動電壓(即，第二啟動電壓Vst2)來程式包含於快速區域413內之記憶胞。如前，較高的程式啟動電壓具有提高記憶體系統400內的記憶體裝置程式速率的有益效果。
於本發明一實施例中，根據列位址之分割將記憶胞陣列410分為正常區域412與快速區域413。儲存於位址區域411之位址訊息被認為具有高優先權以及通常被包含於正常區域412內。附加初始化訊息也可儲存於位址區域411，例如單次可程式(one－time programmable，OTP)資料、引導碼等等。於系統引導(或通電)期間，位址訊息與儲存於位址區域411的任何附加初始化訊息被檢索且提供給位址比較器480。
引導操作期間，位址比較器480儲存與保持從位址區域411讀取之位址資訊(以及可選地初始化資訊)。位址比較器480藉由比較位址訊息與由主機介面470根據從主機300接收的命令所提供之內部位址iADD來進行操作。若內部位址iADD是對應於與快速區域413關聯的位址，位址比較器480致能快速模式訊號FST。接著，快速模式訊號FST被施加到狀態機450與ECC區塊440。
狀態機450控制指令與相關控制訊號之整體順序，上述指令與控制訊號是影響由從主機300接收之命令所請求的程式、讀取以及抹除操作以及定義主機介面470所提供之內部命令iCMD的性質所必須的。特別地，程式操作期間，狀態機450根據快速模式訊號FST之狀態來控制高壓產生器460與頁緩衝區420。程式操作期間，若快速模式訊號FST有效，狀態機450致能高壓產生器460以產生開始於第二啟動電壓Vst2之ISPP程式電壓Vpgm。狀態機460還控制頁緩衝區420以利用程式電壓Vpgm將資料同 步程式到記憶胞。讀取操作期間，狀態機450致能高壓產生器460與頁緩衝區420以執行偏置記憶胞之字元線、預充電位元線以及從記憶胞感測資料之操作。
主機介面470控制主機300與記憶體系統400之間的資料流。主機300將命令以及相關之程式資料提供給記憶體系統400，或從記憶體系統400接收讀取資料。為了將資料程式到記憶體系統400之快速區域413內的記憶胞，主機300能夠藉由資料位址來控制記憶體系統400。因此，引導操作期間，主機300可使用儲存於記憶體系統400之位址區域411內之初始化訊息將位址訊息儲存於工作記憶體(例如，R/W便籤式(scratch pad)記憶體)內。
利用上述結構，根據本發明一實施例之快閃記憶體系統能夠偵測與校正由快速程式模式期間的過程式引起之資料錯誤。此能力可由結合單位元與多位元ECC能力之ECC區塊靈活地提供。讀取操作期間，若與快速區域413關聯之記憶胞是由對應的讀取命令辨識，選擇多位元ECC引擎偵測與校正讀取資料內之錯誤。
圖7是概述圖6所示之記憶體系統之程式方法的流程圖。程式操作期間，參照從主機300提供之位址選擇快速程式模式或正常程式模式。然而，如上所述，主機300最初必須能依照程式資料之相對優先權來確定程式資料是與快速區域413關聯還是與正常區域412關聯。接著主機300將具有對應位址及程式資料的程式命令傳送到記憶體系統400。然後記憶體系統400將參照資料之位址將資料程式到 快速區域413或正常區域412內的記憶胞。
也就是說，在開啟電源後，記憶體系統400被引導(S110)。然後主機300發佈將儲存於位址區域411之位址訊息(以及可選的初始化訊息)拷貝到位址比較器480與主機300內之工作記憶體的一個或多個命令(S120)。在後續從主機300接收指示程式操作之程式命令後，位址比較器480確定由主機介面470提供之對應內部位址iADD是否對應於與快速區域413關聯之位址(S130)。若內部位址iADD對應於快速區域413內之位址，位址比較器480產生有效的快速模式訊號FST。
在確定內部位址iADD是對應於快速區域413內之位址後(S140＝是，並且快速模式訊號FST有效)，狀態機450控制多位元ECC引擎242(參照圖4)與高壓產生器460之操作。高壓產生器460產生開始於第二啟動電壓Vst2之ISPP程式電壓Vpgm。如上所述，程式資料提供給多位元ECC引擎242以及ISPP程式電壓Vpgm用於將資料程式到快速區域413內之記憶胞(S150)。
然而，在確定內部位址iADD是對應於正常區域412內之位址後(S140＝否，並且快速模式訊號FST無效)，狀態機450控制單位元ECC引擎241(參照圖4)與高壓產生器460之操作。高壓產生器460產生開始於第一啟動電壓Vst1之ISPP程式電壓Vpgm。如上所述，程式資料提供給單位元ECC引擎241以及ISPP程式電壓Vpgm用於將資料程式到正常區域412內之記憶胞(S160)。
圖8是根據本發明另一實施例的記憶體系統500之功能性結構的方塊圖。此實施例著重於從記憶胞陣列之快速或正常區域讀取資料之能力。參照圖8，記憶體系統500響應從主機接收之讀取命令從記憶胞陣列510讀取資料。請注意，即使讀取資料錯誤大於ECC區塊540之能力(即，資料錯誤超出ECC區塊540定義的可校正範圍)，記憶體系統500仍能夠校正讀取資料之錯誤位元。
記憶胞陣列510、頁緩衝區520、資料緩衝器530、位址比較器580與主機介面570的構造與操作與圖6所示實施例中描述的類似元件相似。然而，記憶體系統500更包括讀取重試控制器590。
若讀取命令指示儲存於快速區域513內之讀取資料，記憶體系統500致能多位元ECC引擎242(參照圖4)並使用所提供之位址從快速區域513讀取資料。讀取操作期間所感測之讀取資料是被鎖存於頁緩衝區520。接著讀取資料從頁緩衝區520傳輸到ECC區塊540。ECC區塊540偵測讀取資料內之錯誤。若由多位元ECC引擎242所偵測之讀取資料內的錯誤位元數量是大於多位元ECC引擎242可校正之位元數量，那麼ECC區塊540將校正失敗訊號ECC_fail傳達給讀取重試控制器590。
響應校正失敗訊號ECC_fail，讀取重試控制器590將遞增的讀取重試訊號RRStep_0至n傳輸給狀態機550，以及在相同的頁面重新開始當前讀取操作。響應第一讀取重試訊號RRStep_1，狀態機550使用增加的位元線感測時間 從已指示(並且讀取失敗)的頁面重新讀取讀取資料。如果第一讀取重試操作之後，重新讀取的頁面資料內之錯誤位元數量仍超出ECC區塊540之錯誤校正能力，那麼ECC區塊540再次產生施加於讀取重試控制器590之校正失敗訊號ECC_fail，讀取重試控制器590轉而產生第二讀取重試訊號RRStep_2。響應第二讀取重試訊號RRStep_2，狀態機550控制高壓產生器560來產生能夠補償過程式記憶胞之閾值電壓增量的讀取電壓Vread。如果使用增強讀取電壓的第二讀取重試操作之後，讀取資料內包含之錯誤位元數量落入ECC區塊540之錯誤校正能力之內，在不需要產生另一校正失敗訊號ECC_fail的情況下對錯誤位元進行校正。
使用上述手段從快速區域513讀取資料時，記憶體系統500能夠執行具有以下特性之多次讀取重試操作：(1)變化的感測時間，以及(2)增強的讀取電壓Vread。
圖9是概述圖8所示記憶體系統500之讀取方法之流程圖，其中包括讀取重試功能。參照圖9，藉由首先增加讀取資料感測時間以及然後增強(增加)記憶體系統500內施加之讀取電壓Vread之位準來執行讀取重試操作。
在讀取操作開始時，狀態機550控制頁緩衝區520與高壓產生器560以感測、放大且提供選擇頁面之資料給ECC區塊540(S210)。從選擇頁面接受讀取資料的ECC區塊540偵測讀取資料內之錯誤位元(S215)。然後ECC區塊540確定所偵測之錯誤位元數量是否落入與ECC區塊 540之錯誤校正能力相關之預定範圍(S220)。若所偵測之錯誤位元數量落入ECC區塊540(例如，組成(constituent)多位元ECC引擎242)之可校正範圍，那麼ECC區塊540執行錯誤校正操作以修補讀取資料內之錯誤位元(S260)。
然而，若所偵測之錯誤位元數量不在ECC區塊540之可校正能力範圍之內，ECC區塊540產生校正失敗訊號ECC_fail以及所示之方法執行第一讀取重試操作(S225)。也就是說，當產生第一校正失敗訊號ECC_fail時，讀取重試控制器590產生第一讀取重試訊號RRStep_1並將其傳達給狀態機550。接著狀態機550控制第一讀取重試操作之執行，其中增加的讀取資料感測時間是應用於讀取儲存於記憶胞陣列510內之已指示資料。獲取第一重新讀取頁面資料並傳輸到ECC區塊540，以及對第一重新讀取頁面資料再次偵測錯誤位元(S230)。若ECC區塊540確定所偵測之錯誤位元數量落入可校正範圍內(S235＝是)，那麼於所應用之錯誤校正操作期間，ECC區塊540校正第一重新讀取頁面資料之已偵測錯誤位元(S260)。然而，若錯誤位元數量仍不在ECC區塊540之可校正範圍之內(S235＝否)，那麼ECC區塊540將第二校正失敗訊號ECC_fail傳達給讀取重試控制器590，並且讀取重試控制器590提供對應的第二讀取重試訊號RRStep_2給狀態機550。作為響應，狀態機550響應於第二讀取重試訊號RRStep_2致能高壓產生器560與頁緩衝區520以使用增強 的讀取電壓Vread來執行第二讀取重試操作(S240)。所產生之第二重新讀取頁面資料由頁緩衝區530鎖存並傳輸到ECC區塊540，其中ECC區塊540再次偵測第二重新讀取頁面資料內之位元(S245)。其後，如果ECC區塊540確定第二重新讀取頁面資料內所偵測之錯誤位元落入可校正範圍(S250＝是)，那麼對錯誤位元進行校正(S260)。然而，如果錯誤位元之數量超出ECC區塊540之錯誤校正能力，ECC區塊540確定記憶體系統500內之讀取失敗並產生相應的讀取失敗訊息(S255)。
根據上述讀取操作，本發明實施例能夠在ECC區塊540的錯誤校正能力固定的情況下透過(可能且如所需要地)增加的感測時間與增強的讀取電壓使用相對高的程式啟動電壓讀取資料。
圖10是顯示由讀取電壓感生之電壓應力的影響之示意圖，且進一步示意性描述了於讀取操作期間被頻繁存取之特定記憶胞陣列區內之記憶胞的閾值電壓分佈，例如是那些儲存位址訊息與OTP相關資料之記憶胞。參照圖10，儲存初始化訊息(例如引導碼或OTP資料)之頻繁讀取區於緊跟著第一次程式操作之記憶體系統引導操作期間被重複讀取。與這類資料一致，頻繁讀取區在第一次程式操作之後不再(或非常少)程式。因此，於多次讀取操作期間，頻繁讀取區內之記憶胞重複地受到施加到未選擇字元線之讀取電壓Vread(下文稱為“非選擇讀取電壓Vread”)。
一般來說，應該根據閾值電壓狀態620由於過程式所 延伸到的分佈區625來考慮非選擇讀取電壓Vread。也就是說，為了中斷正比於程式與抹除操作數量之過程式效應，非選擇讀取電壓Vread將建立為具有適當的邊際。也就是說，於本發明一實施例中，非選擇讀取電壓是設置到圖10所示之提高的讀取電壓Vread2。但是，若提高的讀取電壓Vread2被重複的讀取操作重複地施加於記憶胞陣列之頻繁讀取區，那麼頻繁讀取區內之記憶胞可能被弱程式。出於上述原因，於受此效應影響之讀取操作期間將發生錯誤，使得閾值電壓對應於抹除狀態610之記憶胞被重複施加於未選擇字元線之提高的讀取電壓Vread2弱程式。這種現象通常被稱為‘弱程式(soft－programming)’或‘弱程式效應’。弱程式效應使得處於抹除狀態610的準備程式之記憶胞之閾值電壓根據此效應稍微增加(即，記憶胞615呈現延伸的電壓分佈615)。這樣的記憶胞615可包含已程式為閾值電壓高於0V之記憶胞。於此情況下，當藉由施加0V給耦合至弱程式記憶胞之字元線來讀取資料時，出現位元錯誤。
本發明之一些實施例提供了一種能夠藉由在從記憶胞陣列之頻繁讀取區讀取資料時最小化弱程式效應之產生來減少錯誤位元之讀取方法。也就是說，從這些區域“頻繁讀取資料”時，施加於非選擇讀取電壓之電壓被設置為低於提高的讀取電壓Vread2之降低的非選擇讀取電壓Vread1。從在這些條件下所執行之讀取操作的結果來看，如果出現錯誤位元，可在相同字元線電壓條件下使用延長之位元線 感測時間來執行讀取重試操作。根據這個延長的感測時間讀取操作，最小電壓應力作用於儲存頻繁讀取資料之記憶胞。因此，用於儲存頻繁讀取資料之記憶胞的讀取週期數量顯著地增加。
圖11是根據本發明實施例顯示用於記憶胞之讀取操作特徵的電路圖。圖11示意性地顯示如何使用圖10的降低的非選擇讀取電壓Vread1與提高的非選擇讀取電壓Vread2從頻繁讀取記憶胞或記憶體區塊讀取資料。參照圖11，於對選擇區塊之第一讀取操作期間，第一字元線電壓群組630施加於字元線。選擇讀取電壓Vrd施加於選擇區塊之選擇字元線WL<x>，而降低的非選擇讀取電壓Vread1施加於未選擇字元線。降低的非選擇讀取電壓Vread1低於提供給正常字元線之提高的非選擇讀取電壓Vread(例如，4.5V)。若在第一字元線電壓群組630產生之讀取資料出現錯誤位元，使用延長的位元線感測時間執行第一讀取重試操作。於第一讀取重試操作之後，如果一個或多個錯誤位元仍存在，使用提高的非選擇讀取電壓Vread2執行第二讀取重試操作。
第二讀取重試操作期間，施加於已選擇區塊之字元線的電壓是第二字元線電壓群組640的電壓。如果在第二字元線電壓群組640之條件下第二重新讀取頁面資料內仍存在一個或多個錯誤位元，使用第三字元線電壓群組650之電壓條件執行第三讀取重試操作。
第三字元線電壓群組650中，從施加於選擇字元線之 正常選擇讀取電壓Vrd向上調節提高的電壓位準。也就是說，以位準Vrd＋α施加提高的選擇讀取電壓，其中α>0。可允許根據字元線群組630、640與650進一步執行讀取資料之ECC操作。根據錯誤偵測的結果，若已偵測錯誤位元落在已建立的可校正範圍之外，記憶體系統能夠如所需要地藉由改變施加的字元線電壓之本質執行連續的讀取重試操作。甚至可在具有圖10所示之字元線偏置圖案的讀取操作之間來執行使用延長位元線感測時間之讀取重試操作。
圖12是根據本發明實施例之能夠減少由施加之讀取電壓產生的應力之快閃記憶體元件的功能性結構的方塊圖，其中以圖11所描述的方式對一組頻繁讀取記憶胞或頻繁讀取記憶體區塊執行讀取操作。參照圖12，如果於針對頻繁讀取記憶體區塊之讀取操作期間存在讀取失敗，狀態機650藉由改變選擇區塊之字元線電壓來重複讀取重試操作。頁緩衝區620、資料緩衝器630、ECC區塊640、讀取重試控制器690與主機介面670之配置與操作與圖8中的類似元件相似。然而，於系統引導期間，位址比較器680儲存包含頻繁讀取導向區塊(Read－Oriented－Block，ROB)資訊611在內之位址訊息，ROB資訊611之儲存如上所述。
因此，記憶胞陣列610包括ROB區域612與正常區域613，正常區域613可以習知方式程式與抹除。ROB區域612程式有ROB範圍資訊。ROB區域612通常寫有引導碼、OTP資料、OS碼與應用碼。ROB區域612內之這些資料可由讀取操作存取，除非存在例外。如果非選擇讀 取電壓Vread連續地以高位準施加到記憶胞，記憶胞之閾值電壓被提高以最終限制讀取週期之次數。
讀取操作期間，位址比較器680確定輸入位址iADD是否對應於儲存於ROB區域612內之位址訊息。如果輸入位址iADD對應於ROB區域612之資訊，位址比較器680致能並提供ROB旗標訊號給狀態機650。狀態機650控制高壓產生器660與頁緩衝區620以於第一讀取操作期間以降低的非選擇讀取電壓Vread1讀取頁面資料。於此操作期間，透過頁緩衝區620將讀取資料傳輸給ECC區塊640，以及ECC區塊640偵測讀取資料內之錯誤位元。此處，ECC區塊640可配置為僅執行錯誤偵測功能，或者執行錯誤偵測與錯誤校正功能。
ECC區塊640將第一校正失敗訊號ECC_fail提供給讀取重試控制器690，第一校正失敗訊號ECC_fail指示一個或多個錯誤位元或不能修補之個錯誤位元。讀取重試控制器690參照第一校正失敗訊號ECC_fail輸出第一讀取重試訊號RRStep_1給狀態機650。響應於第一讀取重試訊號RRStep_1，狀態機650致能高壓產生器660與頁緩衝區620以使用延長的位元線感測時間來執行第一讀取重試操作。若再次產生校正失敗訊號ECC_fail，讀取重試控制器690輸出第二讀取重試訊號RRStep_2。響應於第二讀取重試訊號RRStep_2，狀態機650致能高壓產生器660與頁緩衝區620以使用提高的非選擇讀取電壓Vread2讀取相同的頁面。若仍再次產生校正失敗訊號ECC_fail，讀取重試控制 器690提供第三讀取重試訊號RRStep_3給狀態機650。響應於第三讀取重試訊號RRStep_3，狀態機650控制高壓產生器660與頁緩衝區620以使用提高的非選擇讀取電壓Vread2與提高的選擇讀取電壓(Vrd＋α)讀取相同的頁面。
如上所述，於第一讀取操作期間藉由使用降低的非選擇讀取電壓Vread1，記憶體系統能夠較大地降低讀取電壓的相關應力，讀取電壓的相關應力對ROB區域612內所指示之記憶胞陣列510之記憶胞關聯部份的影響非常大。這種方法允許選擇增加讀取操作之最大數量，包括針對ROB區塊612內辨識之記憶胞的讀取重試操作。
圖13是概述對圖12之快閃記憶體元件執行之讀取操作的流程圖。參照圖13，讀取操作期間，假設ECC區塊640僅執行錯誤偵測，而不執行錯誤校正。
如果作為主機命令之一部份接收之位址指示ROB區域612內辨識之記憶胞，讀取操作開始於ROB區域612之選擇頁面。首先，在狀態機650之控制下執行對選擇頁面之讀取操作。選擇讀取電壓Vrd施加到選擇區塊之選擇字元線，而降低的非選擇讀取電壓Vread1施加到未選擇字元線。在這些偏置條件下讀取之頁面資料是由頁緩衝區620感測與鎖存，並傳輸到ECC區塊640(S310)。ECC區塊640偵測讀取頁面資料內之錯誤位元(S315)。接著ECC區塊640確定讀取頁面資料內是否存在錯誤位元(S320)。除非偵測到錯誤位元，讀取頁面資料將輸出到主機或一些其他的外部電路(S375)。
然而，如果讀取資料包括錯誤位元，ECC區塊640輸出校正失敗訊號ECC_fail，並執行第一讀取重試操作(S325)。當產生第一校正失敗訊號ECC_fail，讀取重試控制器690輸出第一讀取重試訊號RRStep_1到狀態機650。響應第一讀取重試訊號RRStep_1，狀態機650使用延長的位元線感測時間來控制第一讀取重試操作之執行(S325)。因此第一重新讀取頁面資料被傳輸到ECC區塊640。然後，ECC區塊640d偵測第一重新讀取頁面資料內是否存在錯誤位元(S330)。
如果沒有偵測到錯誤位元，則輸出讀取資料(S375)。然而，如果第一重新讀取頁面資料內存在錯誤位元，狀態機650調節非選擇讀取電壓Vread之位準以產生提高的非選擇讀取電壓Vread2，並使用此電壓執行第二讀取重試操作(S340)。也就是說，響應第二讀取重試訊號RRStep_2，狀態機650控制高壓產生器660與頁緩衝區620以使用提高的非選擇讀取電壓Vread2(大約4.5V)來執行第二讀取重試操作(S340)。接著第二重新讀取頁面資料被傳輸到ECC區塊640以及對第二重新讀取頁面資料再次執行錯誤位元偵測(S345)。
如果ECC區塊640確定第二重新讀取頁面資料內不存在錯誤位元(S350＝否)，那麼輸出讀取資料(S375)。然而，如果從第二重新讀取頁面資料仍偵測到錯誤位元，ECC區塊640再次將校正失敗訊號ECC_fail傳達給讀取重試控制器690，並且讀取重試控制器690提供指示第三次 讀取失敗之第三讀取重試訊號RRStep_3給狀態機650。然後，響應第三讀取重試訊號RRStep_3，狀態機650控制高壓產生器660與頁緩衝區620以不僅使用提高的非選擇讀取電壓Vread2還使用提高的選擇讀取電壓Vrd＋α來再次讀取已指示的頁面資料(S355)。
因此，第三重新讀取頁面資料鎖存於頁緩衝區620並被傳輸到ECC區塊640。ECC區塊640偵測第三重新讀取頁面資料內是否存在錯誤位元(S360)。若不存在，輸出讀取資料(S375)。然而，若ECC區塊640確定第三重新讀取頁面資料內存在錯誤位元(S365＝是)，那麼記憶體系統600指示讀取失敗結果(例如，由狀態機640接收的第四讀取重試訊號RRStep_4產生指示讀取失敗狀態之狀態訊號iStatus(S370)。
如上文結合圖13所述的，所示的方法實施例可執行於包括僅能執行錯誤偵測而不能執行錯誤校正之ECC電路的記憶體系統。由於使用降低的非選擇讀取電壓Vread1對ROB區域612執行讀取操作，降低了產生弱程式效應之可能性。因此，使用可變讀取條件(例如，偏置電壓)可增加對ROB區域612內之記憶胞的讀取操作(讀取操作之讀取週期)之次數。
圖14是概述圖12的快閃記憶體元件所執行之讀取操作之另一實施例的流程圖，包括ECC區塊640對讀取資料所執行之錯誤校正功能。
響應對應於RON範圍資訊611之位址，開始對ROB 區域612之選擇頁面的讀取操作。依照狀態機650之控制讀取操作進行到選擇頁面。於此期間，在選擇區塊內，選擇讀取電壓Vrd是施加到選擇字元線而非選擇讀取電壓Vread1是施加到未選擇字元線。在此偏置條件下，讀出的頁面資料是由頁緩衝區620感測並鎖存，並且接著傳輸到ECC區塊(S410)。ECC區塊640從傳輸到其內的頁面資料偵測錯誤位元(S415)。ECC區塊640還確定所偵測之錯誤位元數量是否在可校正範圍內(S420)。如果錯誤位元之數量是在ECC區塊640之可校正範圍(或錯誤校正能力)內，ECC區塊640對所偵測之錯誤位元執行錯誤校正操作(S475)。相反地，如果錯誤位元數量是在ECC區塊640之可校正範圍之外，ECC區塊640輸出校正失敗訊號ECC_fail以及程序進行到再讀取步驟S425。響應校正失敗訊號ECC_fail之第一次產生，讀取重試控制器690輸出第一讀取重試訊號RRStep_1給狀態機650。響應第一讀取重試訊號RRStep_1，狀態機650致能具有延長位元線感測時間的再讀取操作(S425)。重新讀取頁面資料被傳輸到ECC區塊640。ECC區塊640從重新讀取頁面資料偵測錯誤位元(S430)。並且，ECC區塊640確定所偵測之錯誤位元數量是否在其可校正範圍(或錯誤校正能力)之內(S435)。如果確定以延長位元線感測時間重新讀取出之頁面資料錯誤是可校正的，ECC區塊640開始錯誤校正操作(S475)以及輸出沒有錯誤之頁面資料(S480)。
另一方面，如果由第一重新讀取操作所讀取出之頁面 資料內包含之錯誤位元數量是超出ECC區塊640之錯誤校正能力，ECC區塊640輸出校正失敗訊號ECC_fail，並且讀取重試控制器690輸出第二讀取重試訊號RRStep_2給狀態機650。響應第二讀取重試訊號RRStep_2，狀態機650致能具有非選擇讀取電壓Vread2的重新讀取操作(S440)。重新讀取頁面資料被傳輸到ECC區塊640。ECC區塊640從重新讀取頁面資料偵測錯誤位元(S445)。ECC區塊640確定所偵測之錯誤位元的數量是否在其可校正範圍內(S450)。如果由增加位準的非選擇讀取電壓Vread2所重新讀出之頁面資料的錯誤位元確定是可校正的，ECC區塊640開始錯誤校正操作(S475)。但如果錯誤位元之數量仍在可校正範圍之外，ECC區塊640將校正失敗訊號ECC_fail傳輸給讀取重試控制器690。讀取重試控制器690將第三讀取重試訊號RRStep_3提供給第二讀取失敗條件下的狀態機650。響應第三讀取重試訊號RRStep_3，狀態機650控制高壓產生器660與頁緩衝區630以增加的選擇讀取電壓Vrd＋α來重新進行讀取操作(S455)。鎖存於頁緩衝區620內之第三重新讀取頁面資料被傳輸到ECC區塊640。ECC區塊640從重新讀取頁面資料偵測錯誤位元(S460)。並且，ECC區塊640確定所偵測之錯誤位元是否在其錯誤校正能力內(S465)。如果錯誤位元之數量是在可校正範圍內，程序進行到錯誤校正步驟S475。但如果錯誤位元之數量超出錯誤校正能力，ECC區塊640重新發出校正失敗訊號ECC_fail到讀取重試控制器690。讀取重 試控制器690響應第四校正失敗訊號ECC_fail而產生第四讀取重試訊號RRStep_4。響應第四讀取重試訊號RRStep_4，狀態機產生並寫入讀取失敗訊息到狀態暫存器(未繪示)。
根據圖14所示之前述讀取方法，首先對以低非選擇讀取電壓Vread1從ROB區域讀取出之資料進行錯誤校正操作。如果存在ECC區塊640不能修補之錯誤位元，在相同的字元線偏置條件下用延長位元線感測時間重新進行讀取操作。然後，如果錯誤位元之數量仍超出可校正範圍，進一步用非選擇讀取電壓Vread2與增加的選擇電壓Vrd＋α來重新進行讀取操作。甚至在用非選擇讀取電壓Vread2與增加的選擇電壓Vrd＋α來重新讀取頁面資料之情況下，錯誤校正步驟包括於其內。因此，弱程式效應從此中斷，因為在第一次中執行ROB區域612之讀取操作。因此，很大程度增加了ROB區域612之記憶胞之可用讀取週期數量。此處，重新讀取操作之順序可不受限於上述實施例。
圖15是根據本發明實施例結合快閃記憶體元件或快閃記憶體系統710之計算邏輯平台700(例如，資訊處理系統、行動電子裝置等)的方塊圖。參照圖15，快閃記憶體系統710可嵌入計算平台700。本發明之這個特定實施例可包括解調器720、顯示單元730、中央處理器(central processing unit，CPU)740，隨機存取記憶體(random access memory，RAM)750以及輸入/輸出單元760，所有這些元件均以系統匯流排770之方式電性連接到快閃記憶體系統 710。快閃記憶體系統710可配置為與上述記憶體系統或快閃記憶體系統實質上相同。快閃記憶體系統710可儲存透過輸入/輸出單元760提供之資料，或儲存CPU 740所處理或將要處理之資料。
快閃記憶體系統710甚至可配置於固態驅動器或碟片(solid state drive or disk，SSD)內。在此配置中，計算平台700能夠使用高速資料存取操作儲存大量資料於快閃記憶體系統710內。因此，從快閃記憶體系統710中提供高可靠度資料給計算邏輯平台700是可能的。雖然圖15沒有顯示，計算邏輯平台700更可包括專用晶片組、相機圖像處理器(例如，互補金氧半半導體圖像感測器(CMOS image sensor，CIS))、使用者介面等。
快閃記憶體元件或系統710或記憶體系統可以各種封裝類型安裝於與計算邏輯平台700相關之印刷電路板(printed circuit board)上。例如，快閃記憶體系統710或記憶體系統可藉由任一封裝類型設置於以下裝置上，例如，堆疊式封裝(Package－on－Package，PoP)、球閘陣列(Ball Grid Arrays，BGAs)、晶片級封裝(Chip Scale Packages，CSPs)、塑膠晶粒承載封裝(Plastic Leaded Chip Carrier，PLCC)、塑膠雙內線包裝(Plastic Dual In－line Package，PDIP)、窩伏爾組件內晶片(Die in Waffle Pack)、晶圓內晶片(Die in Wafer Form)、晶片式印刷電路板(Chip－On－Board COB)、陶瓷雙內線包裝(CERamic Dual In－line Package，CERDIP)、塑膠四面扁平封裝(Plastic Metric Quad Flat Pack，MQFP)、薄式四面扁平封裝(Thin Quad Flat Pack，TQFP)、小外形封裝(Small Outline，SOIC)、縮小型小外形封裝(Shrink Small Outline Package，SSOP)、薄式小外形封裝(Thin Small Outline，TSOP)、薄式四面扁平封裝(Thin Quad Flat Pack，TQFP)、系統級封裝(System In Package，SIP)、多晶片封裝(Multi－Chip Package，MCP)、晶圓級構裝(Wafer－level Fabricated Package，WFP)、晶圓級製程堆疊封裝(Wafer－level Processed Stack Package，WSP)或晶圓級製程封裝(Wafer－level Processed Package，WSP)。
上文揭露之內容應認為是示意性的，而不是限制性的，並且所附申請專利範圍意圖覆蓋落在本發明範圍內的所有修改、改良以及其他實施例。因此，根據法律允許的最大範圍，本發明範圍應由後續申請專利範圍及其等同物之最寬允許解釋範圍確定。
10‧‧‧抹除狀態
20‧‧‧程式狀態
30‧‧‧區
100‧‧‧主機
200‧‧‧記憶體系統
210‧‧‧記憶胞陣列
220‧‧‧頁緩衝區
230‧‧‧資料緩衝器
240‧‧‧ECC區塊
241‧‧‧單位元ECC引擎
242‧‧‧多位元ECC引擎
243‧‧‧多工器
244‧‧‧程式選擇器
245‧‧‧讀取選擇器
250‧‧‧狀態機
260‧‧‧高壓產生器
270‧‧‧主機介面
300‧‧‧主機
400‧‧‧記憶體系統
410‧‧‧記憶胞陣列
411‧‧‧位址區域
412‧‧‧正常區域
413‧‧‧快速區域
420‧‧‧頁緩衝區
430‧‧‧資料緩衝器
440‧‧‧ECC區塊
450‧‧‧狀態機
460‧‧‧高壓產生器
470‧‧‧主機介面
480‧‧‧位址比較器
500‧‧‧記憶體系統
510‧‧‧記憶胞陣列
511‧‧‧位址訊息
512‧‧‧普通區域
513‧‧‧快速區域
520‧‧‧頁緩衝區
530‧‧‧資料緩衝器
540‧‧‧ECC區塊
550‧‧‧狀態機
560‧‧‧高壓產生器
570‧‧‧主機介面
580‧‧‧位址比較器
590‧‧‧讀取重試控制器
600‧‧‧記憶體系統
610‧‧‧記憶胞陣列
611‧‧‧ROB範圍資訊
612‧‧‧ROB區域
613‧‧‧快速區域
615‧‧‧記憶胞
620‧‧‧頁緩衝區
625‧‧‧分佈區
630‧‧‧資料緩衝器
640‧‧‧ECC區塊
650‧‧‧狀態機
660‧‧‧高壓產生器
670‧‧‧主機介面
680‧‧‧位址比較器
690‧‧‧讀取重試控制器
700‧‧‧計算邏輯平台
710‧‧‧快閃記憶體系統
720‧‧‧解調器
730‧‧‧顯示單元
740‧‧‧中央處理器
750‧‧‧隨機存取記憶體
760‧‧‧輸入/輸出單元
770‧‧‧系統匯流排
S10~S80、S110~S160、S210~S260、S310~S375、S410~S480‧‧‧步驟
△V‧‧‧步進電壓
Vst1‧‧‧第一啟動電壓
Vst2‧‧‧第二啟動電壓
Vpgm‧‧‧程式電壓
Vpgm_0~Vpgm_last‧‧‧程式電壓(脈衝電壓)
start1‧‧‧第一啟動的程式脈衝開始
start2‧‧‧第二啟動的程式脈衝開始
Vrd‧‧‧選擇讀取電壓
Vrd＋α‧‧‧提高的選擇讀取電壓
Vread‧‧‧讀取電壓
Vread1‧‧‧降低的非選擇讀取電壓
Vread2‧‧‧提高的非選擇讀取電壓
Vth‧‧‧閾值電壓
VWL ‧‧‧當前操作(程式、抹除、讀取)之高電壓
iCMD‧‧‧內部操作命令
iADD‧‧‧內部位址
iStatus‧‧‧狀態訊號
FPGM/NPGM‧‧‧快速程式命令/正常程式命令
FST‧‧‧快速模式訊號
PAR‧‧‧錯誤碼
D_IF‧‧‧程式資料
D_CORE‧‧‧讀取資料
P_secc‧‧‧單位元同位碼
P_mecc‧‧‧多位元同位碼
CNTL‧‧‧致能信號
RRStep_n‧‧‧遞增的讀取重試訊號
ROB‧‧‧讀取導向區塊
ECC_fail‧‧‧校正失敗訊號
BL‧‧‧位元線
WL<0>~WL<n－1>‧‧‧字元線
圖1是根據本發明實施例之程式啟動電壓之波形圖。
圖2是顯示過程式記憶胞之閾值電壓分佈的示意圖。
圖3是顯示根據本發明實施例之記憶體系統之功能性結構之方塊圖。
圖4是顯示圖3所示之ECC區塊之功能性結構之方塊圖。
圖5是概述圖3所示之記憶體系統之示範性程式方法的流程圖。
圖6是顯示根據本發明另一實施例之記憶體系統的功能性結構的方塊圖。
圖7是概述圖6所示之記憶體系統之程式方法的流程圖。
圖8是顯示根據本發明另一實施例之記憶體系統的功能性結構的方塊圖。
圖9是概述圖8所示之記憶體系統之讀取方法的流程圖。
圖10是顯示由讀取電壓感生的電壓應力效應的示意圖。
圖11是進一步顯示根據本發明實施例之記憶胞的讀取方法的電路圖。
圖12是顯示根據本發明實施例之能夠減小由讀取電壓產生之應力之快閃記憶體元件的功能性結構的方塊圖。
圖13是概述在本發明實施例中由圖12之快閃記憶體元件執行的讀取操作的流程圖。
圖14是概述在本發明另一實施例中由圖12之快閃記憶體元件執行的讀取操作的流程圖。
圖15是顯示根據本發明實施例計算邏輯系統之功能性結構的方塊圖。
100‧‧‧主機
200‧‧‧記憶體系統
210‧‧‧記憶胞陣列
220‧‧‧頁緩衝區
230‧‧‧資料緩衝器
240‧‧‧ECC區塊
250‧‧‧狀態機
260‧‧‧高壓產生器
270‧‧‧主機介面
iCMD‧‧‧內部操作命令
FPGM/NPGM‧‧‧快速程式命令/正常程式命令
FST‧‧‧快速模式訊號
PAR‧‧‧錯誤碼
D_IF‧‧‧程式資料
D_CORE‧‧‧讀取資料
Vpgm‧‧‧程式電壓

Claims (40)

  1. 一種可操作於非揮發性記憶體系統內之方法，所述非揮發性記憶體系統包括記憶胞陣列，所述方法包括：接收多個程式命令，所述多個程式命令中的每一個程式命令包括程式資料並且指示使用快速程式模式或正常程式模式來執行所述程式命令，其中所接收之所述多個程式命令中的至少一個指示所述快速程式模式，且所接收之所述多個程式命令中的至少另一個指示所述正常程式模式；響應於收到的每一個程式命令指示使用所述快速程式模式，則致能多位元錯誤偵測及/或校正引擎以根據所述程式資料產生多位元錯誤偵測及/或校正碼並且儲存所述程式資料與多位元錯誤偵測及/或校正資料於所述記憶胞陣列內；以及響應於收到的每一個程式命令指示使用所述正常程式模式，則致能單位元錯誤偵測及/或校正引擎以根據所述程式資料產生單位元錯誤偵測及/或校正碼並且儲存所述程式資料與單位元錯誤偵測及/或校正資料於所述記憶胞陣列內。
  2. 如申請專利範圍第1項所述之可操作於非揮發性記憶體系統內之方法，更包括：當指示使用所述正常程式模式，則產生開始於第一啟動電壓之程式電壓並且使用所述程式電壓將所述程式資料與所述單位元錯誤偵測及/或校正資料儲存於所述記憶胞陣列內；以及 當指示使用所述快速程式模式，則產生開始於第二啟動電壓之所述程式電壓並且使用所述程式電壓將所述程式資料與所述多位元錯誤偵測及/或校正資料儲存於所述記憶胞陣列內，其中所述第二啟動電壓高於所述第一啟動電壓。
  3. 如申請專利範圍第2項所述之可操作於非揮發性記憶體系統內之方法，其中接收所述多個程式命令的步驟包括：根據所接收程式命令產生與所述程式資料關聯之內部位址；比較所述內部位址與儲存於所述記憶胞陣列之位址區域內之位址訊息；以及根據所述內部位址與所述位址訊息之比較來確定指示所述快速程式模式還是所述正常程式模式。
  4. 如申請專利範圍第3項所述之可操作於非揮發性記憶體系統內之方法，更包括：在所述非揮發性記憶體系統中接收對應於所述所接收程式命令之外部產生命令；以及從所述外部產生命令中分離所述內部位址。
  5. 如申請專利範圍第3項所述之可操作於非揮發性記憶體系統內之方法，其中所述位址訊息指示所述記憶胞陣列內對應於正常區域與快速區域之位址；於所述快速程式模式中，儲存所述程式資料與所述多位元錯誤偵測及/或校正碼包括：使用開始於所述第二啟動 電壓之所述程式電壓至少儲存所述程式資料於所述快速區域；以及於所述正常程式模式中，儲存所述程式資料與所述單位元錯誤偵測及/或校正碼包括：使用開始於所述第一啟動電壓之所述程式電壓至少儲存所述程式資料於所述正常區域。
  6. 如申請專利範圍第3項所述之可操作於非揮發性記憶體系統內之方法，更包括：於所述非揮發性記憶體之系統引導操作期間從所述記憶胞陣列之所述位址區域拷貝所述位址訊息至位址比較器。
  7. 如申請專利範圍第6項所述之可操作於非揮發性記憶體系統內之方法，其中所述位址區域更儲存於所述系統引導操作期間所存取之所述非揮發性記憶體系統之初始化訊息。
  8. 一種可操作於非揮發性記憶體系統內之方法，所述非揮發性記憶體系統包括記憶胞陣列，所述方法包括：接收多個讀取命令，所述多個讀取命令中的每一個讀取命令指示儲存於所述記憶胞陣列內之讀取資料，並且更指示使用快速讀取模式或正常讀取模式執行所述讀取命令，其中所接收之多個讀取命令中的至少一個指示所述快速讀取模式，且所接收之多個讀取命令中的至少另一個指示所述正常讀取模式；響應於收到的每一個讀取命令指示使用所述快速讀 取模式，則致能多位元錯誤偵測及/或校正引擎以使用儲存於所述記憶胞陣列之多位元錯誤偵測及/或校正碼來偵測/校正所述讀取資料內之錯誤位元；以及響應於收到的每一個讀取命令指示使用所述正常讀取模式，則致能單位元錯誤偵測及/或校正引擎以使用儲存於所述記憶胞陣列之單位元錯誤偵測及/或校正碼來偵測/校正所述讀取資料內之錯誤位元。
  9. 如申請專利範圍第8項所述之可操作於非揮發性記憶體系統內之方法，其中接收所述多個讀取命令的步驟包括：根據所接收讀取命令產生與所述讀取資料關聯之內部位址；比較所述內部位址與儲存於所述記憶胞陣列之位址區域內之位址訊息；以及根據所述內部位址與所述位址訊息之所述比較來確定指示所述快速讀取模式還是所述正常讀取模式。
  10. 如申請專利範圍第9項所述之可操作於非揮發性記憶體系統內之方法，更包括：在所述非揮發性記憶體系統中接收對應於所述所接收讀取命令之外部產生命令；以及從所述外部產生命令分離所述內部位址。
  11. 如申請專利範圍第9項所述之可操作於非揮發性記憶體系統內之方法，其中所述位址訊息指示所述記憶胞陣列內對應於正常區域與快速區域之位址； 於所述快速讀取模式中，讀取所述讀取資料與所述多位元錯誤偵測及/或校正碼包括從所述快速區域至少讀取所述讀取資料；以及於所述正常讀取模式中，讀取所述讀取資料與所述單位元錯誤偵測及/或校正碼包括從所述正常區域至少讀取所述讀取資料。
  12. 如申請專利範圍第9項所述之可操作於非揮發性記憶體系統內之方法，更包括：於所述非揮發性記憶體之系統引導操作期間將所述位址訊息從所述記憶胞陣列之所述位址區域拷貝至位址比較器。
  13. 如申請專利範圍第12項所述之可操作於非揮發性記憶體系統內之方法，其中所述位址區域更儲存於所述系統引導操作期間所存取之所述非揮發性記憶體系統之初始化訊息。
  14. 如申請專利範圍第9項所述之可操作於非揮發性記憶體系統內之方法，其中當指示使用所述快速讀取模式，並且所述方法更包括：於從所述記憶胞陣列讀取所述讀取資料與多位元錯誤偵測及/或校正資料之後，使用所述多位元錯誤偵測及/或校正資料確定所述讀取資料中是否存在錯誤；以及若使用所述多位元錯誤偵測及/或校正資料可校正所述錯誤，則使用所述多位元錯誤偵測及/或校正資料執行錯誤校正操作以校正所述錯誤；或者 若使用所述多位元錯誤偵測及/或校正資料不能校正所述錯誤，則使用延長的位元線感測時間對儲存於所述記憶胞陣列內之所述讀取資料執行第一讀取重試操作以提供第一再讀取資料。
  15. 如申請專利範圍第14項所述之可操作於非揮發性記憶體系統內之方法，更包括：使用所述多位元錯誤偵測及/或校正資料確定所述第一再讀取資料中是否存在錯誤；以及若使用所述多位元錯誤偵測及/或校正資料可校正所述錯誤，則使用所述多位元錯誤偵測及/或校正資料執行錯誤校正操作以校正所述錯誤；或者若使用所述多位元錯誤偵測及/或校正資料不能校正所述錯誤，則使用提高的讀取電壓對儲存於所述記憶胞陣列內之所述讀取資料執行第二讀取重試操作，所述提高的讀取電壓能夠補償所述記憶胞陣列內之過程式記憶胞的閾值電壓增量。
  16. 如申請專利範圍第9項所述之可操作於非揮發性記憶體系統內之方法，其中當指示使用所述快速讀取模式，以及所述方法更包括：在使用降低的非選擇讀取電壓從所述記憶胞陣列讀取所述讀取資料與多位元錯誤偵測及/或校正資料之後，使用所述多位元錯誤偵測及/或校正資料偵測所述讀取資料中是否存在錯誤；以及若偵測到錯誤，使用延長的位元線感測時間執行第一 讀取重試操作以提供第一再讀取資料。
  17. 如申請專利範圍第16項所述之可操作於非揮發性記憶體系統內之方法，更包括：使用所述多位元錯誤偵測及/或校正資料確定所述第一再讀取資料中是否存在錯誤；以及若偵測到錯誤，使用提高的非選擇讀取電壓對儲存於所述記憶胞陣列內之所述讀取資料執行第二讀取重試操作以提供第二再讀取資料。
  18. 如申請專利範圍第17項所述之可操作於非揮發性記憶體系統內之方法，更包括：使用所述多位元錯誤偵測及/或校正資料確定所述第二再讀取資料中是否存在錯誤；以及若偵測到錯誤，則使用所述提高的非選擇讀取電壓以及提高的選擇讀取電壓對儲存於所述記憶胞陣列內之所述讀取資料執行第三讀取重試操作。
  19. 如申請專利範圍第9項所述之可操作於非揮發性記憶體系統內之方法，其中當指示使用所述快速讀取模式，並且所述方法更包括：在使用降低的非選擇讀取電壓從所述記憶胞陣列讀取所述讀取資料與多位元錯誤偵測及/或校正資料之後，使用所述多位元錯誤偵測及/或校正資料偵測所述讀取資料中是否存在錯誤；以及若偵測到錯誤並且確定為落在所述非揮發性記憶體系統之所述錯誤偵測及/或校正能力內，校正所述錯誤並輸 出所述讀取資料；否則使用延長的位元線感測時間執行第一讀取重試操作以提供第一再讀取資料。
  20. 如申請專利範圍第16項所述之可操作於非揮發性記憶體系統內之方法，更包括：使用所述多位元錯誤偵測及/或校正資料確定所述第一再讀取資料中是否存在錯誤；以及若偵測到錯誤並且確定為落在所述非揮發性記憶體系統之所述錯誤偵測及/或校正能力內，校正所述錯誤並輸出所述第一再讀取資料；否則使用提高的非選擇讀取電壓對儲存於所述記憶胞陣列內之所述讀取資料執行第二讀取重試操作以提供第二再讀取資料。
  21. 如申請專利範圍第17項所述之可操作於非揮發性記憶體系統內之方法，更包括：使用所述多位元錯誤偵測及/或校正資料確定所述第二再讀取資料中是否存在錯誤；以及若偵測到錯誤並且確定為落在所述非揮發性記憶體系統之錯誤偵測及/或校正能力內，校正所述錯誤並輸出所述第二再讀取資料；否則使用所述提高的非選擇讀取電壓與提高的選擇讀取電壓對儲存於所述記憶胞陣列內之所述讀取資料執行第三讀取重試操作。
  22. 一種非揮發性記憶體系統，包括： 主機，配置為提供多個程式命令，所述多個程式命令中的每一個程式命令包括程式資料並指示以快速程式模式或正常程式模式執行與所述程式資料關聯之程式操作；以及快閃記憶體元件，配置為從所述主機接收所述多個程式命令，其中所接收之所述多個程式命令中的至少一個指示所述快速程式模式，且所接收之所述多個程式命令中的至少另一個指示所述正常程式模式，所述快閃記憶體元件更配置為響應於每一個所接收之程式命令指示使用所述正常程式模式，於所述正常程式模式中藉由產生與所述程式資料關聯之單位元錯誤偵測及/或校正碼並使用具有第一啟動電壓之第一程式電壓將所述程式資料與單位元錯誤偵測及/或校正資料儲存於記憶胞陣列來執行所述程式操作，所述快閃記憶體元件更配置為響應於每一個所接收之程式命令指示使用所述快速程式模式，於所述快速程式模式中藉由產生與所述程式資料關聯之多位元錯誤偵測及/或校正碼並使用具有第二啟動電壓之第二程式電壓將所述程式資料與多位元錯誤偵測及/或校正資料儲存於所述記憶胞陣列來執行所述程式操作，其中所述第二啟動電壓高於所述第一啟動電壓。
  23. 如申請專利範圍第22項所述之非揮發性記憶體系統，其中所述快閃記憶體元件包括：所述記憶胞陣列； 高壓產生器，將所述第一程式電壓或所述第二程式電壓施加至所述記憶胞陣列內之選擇字元線上；錯誤偵測及/或校正區塊，產生所述單位元錯誤偵測及/或校正碼或所述多位元錯誤偵測及/或校正碼；以及狀態機，根據所述快速程式模式或所述正常程式模式控制所述高壓產生器與所述錯誤偵測及/或校正區塊。
  24. 如申請專利範圍第23項所述之非揮發性記憶體系統，其中所述錯誤偵測及/或校正區塊包括：單位元錯誤偵測及/或校正引擎，於所述正常程式模式期間根據所述程式資料產生所述單位元錯誤偵測及/或校正碼；以及多位元錯誤偵測及/或校正引擎，於所述快速程式模式期間根據所述程式資料產生所述多位元錯誤偵測及/或校正碼。
  25. 如申請專利範圍第24項所述之非揮發性記憶體系統，其中所述錯誤偵測及/或校正區塊更包括：程式選擇器，將所述程式資料提供至所述單位元錯誤偵測及/或校正引擎或所述多位元錯誤偵測及/或校正引擎；以及多工器，選擇所述單位元錯誤偵測及/或校正碼或所述多位元錯誤偵測及/或校正碼。
  26. 如申請專利範圍第24項所述之非揮發性記憶體系統，其中所述狀態機配置為於所述快速程式模式期間控制所述錯誤偵測及/或校正區塊以致能所述多位元錯誤偵測 及/或校正引擎並且更配置為於所述快速程式模式期間控制所述高壓產生器以產生具有所述第二啟動位準之所述程式電壓。
  27. 如申請專利範圍第23項所述之非揮發性記憶體系統，其中所述記憶胞陣列被分為於所述快速程式模式期間儲存程式資料之快速區域以及於所述正常程式模式期間儲存程式資料之正常區域。
  28. 如申請專利範圍第27項所述之非揮發性記憶體系統，其中所述主機基於與所述程式資料關聯之位址與所述記憶胞陣列的所述快速區域和所述正常區域內之位址之間的比較來指示所述快速程式模式或所述正常程式模式。
  29. 如申請專利範圍第28項所述之非揮發性記憶體系統，其中所述快閃記憶體元件更包括：位址比較器，根據與所述程式資料關聯之位址與所述記憶胞陣列的所述快速區域和所述正常區域內之位址之間的所述比較產生所述快速模式訊號；其中所述狀態機、所述錯誤偵測及/或校正區塊以及所述高壓產生器響應於所述快速模式訊號之有效/無效狀態分別以所述快速程式模式或所述正常程式模式進行操作。
  30. 如申請專利範圍第29項所述之非揮發性記憶體系統，其中所述記憶胞陣列更包括位址區域，儲存與所述快速區域和所述正常區域中之至少一者相關之位址訊息。
  31. 如申請專利範圍第30項所述之非揮發性記憶體系 統，其中在執行系統引導操作之後，所述位址比較器儲存從所述位址區域接收之所述位址訊息。
  32. 一種快閃記憶體元件，包括：記憶胞陣列，具有被分為第一區域與第二區域之記憶胞；位址比較器，在確定與讀取操作關聯之位址對應於所述第一區域後產生旗標訊號；高壓產生器，於所述讀取操作期間根據所述旗標訊號將降低的非選擇讀取電壓或提高的非選擇讀取電壓提供給所述記憶胞陣列之未選擇的字元線；頁緩衝區，於所述讀取操作期間使用第一位元線感測週期或第二位元線感測週期來感測所述記憶胞陣列之位元線，其中所述第二位元線感測週期長於所述第一位元線感測週期；錯誤偵測及/或校正區塊，偵測及/或校正由所述頁緩衝區提供之所述讀取資料內的錯誤，以及如果所述錯誤中的錯誤位元數量超出所述錯誤偵測及/或校正區塊之校正能力則產生讀取失敗訊號；以及狀態機，響應所述旗標訊號與所述讀取失敗訊號來控制所述高壓產生器與所述頁緩衝區。
  33. 如申請專利範圍第32項所述之快閃記憶體元件，其中所述第一區域是與頻繁讀取記憶胞或頻繁讀取記憶體區塊關聯。
  34. 如申請專利範圍第33項所述之快閃記憶體元件， 其中所述第一區域包括儲存與所述第一區域關聯之位址訊息的記憶胞陣列區。
  35. 如申請專利範圍第34項所述之快閃記憶體元件，其中所述位址比較器配置為儲存所述位址訊息。
  36. 如申請專利範圍第35項所述之快閃記憶體元件，其中於引導操作期間，所述位址訊息是從所述記憶胞陣列讀取並儲存於所述位址比較器。
  37. 如申請專利範圍第32項所述之快閃記憶體元件，更包括：讀取重試控制器，對所述錯誤偵測及/或校正區塊產生之讀取失敗訊號進行計數並且致能所述狀態機以使用延長的資料感測週期再讀取所述讀取資料。
  38. 如申請專利範圍第37項所述之快閃記憶體元件，其中所述讀取重試控制器更致能所述狀態機以藉由響應每次讀取失敗訊號改變施加於選擇與未選擇字元線之所述讀取電壓來再讀取所述讀取資料。
  39. 如申請專利範圍第38項所述之快閃記憶體元件，其中於第一讀取操作期間，所述狀態機致能所述高壓產生器與所述頁緩衝區以施加所述降低的非選擇讀取電壓。
  40. 如申請專利範圍第39項所述之快閃記憶體元件，其中於第二與後續讀取操作期間，所述狀態機致能所述高壓產生器與所述頁緩衝區以施加所述提高的非選擇讀取電壓。
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